KR870003924Y1 - Information signal selecting circuit in vdp - Google Patents

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남윤수
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허신구
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    • B63—SHIPS OR OTHER WATERBORNE VESSELS; RELATED EQUIPMENT
    • B63H—MARINE PROPULSION OR STEERING
    • B63H25/00—Steering; Slowing-down otherwise than by use of propulsive elements; Dynamic anchoring, i.e. positioning vessels by means of main or auxiliary propulsive elements
    • B63H25/06—Steering by rudders
    • B63H25/08—Steering gear
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    • B63H25/18—Transmitting of movement of initiating means to steering engine
    • B63H25/22—Transmitting of movement of initiating means to steering engine by fluid means

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Abstract

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Description

VDP에서 정보 신호 선택회로Information signal selection circuit in VDP

제1도는 본 고안의 회로 개통도.1 is a circuit opening diagram of the present invention.

제2도는 본 고안의 각부 동작 파형도.2 is an operation waveform diagram of each part of the present invention.

제3도는 본 고안의 실시예 회로도.3 is an embodiment circuit diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

Hs,Vs : 수평, 수직동기 출력단 1 : 1/3 : 분주기Hs, Vs: Horizontal, vertical synchronous output stage 1: 1/3: Divider

2 : 쉬프트 레지스터부 S1,S2: 4비트 쉬프트 레지스터2: Shift register section S 1 , S 2 : 4 bit shift register

O1,O2: 오어게이트O 1 , O 2 : Orgate

본고안은 레이저 등의 광학장치와 디스크를 이용한 VDP에서 디스크상에 기록된 영상신호의 상태 및 정보가 들어있는 16,17과 18라인을 쉬프트 레지스터에 의해 간단히 선택하는 회로에 관한 것이다.The present invention relates to a circuit for simply selecting 16, 17 and 18 lines, which contain the state and information of image signals recorded on a disc, in an optical device such as a laser and a VDP using a disc, by means of a shift register.

종래에는 이러한 라인을 선택하는 회로가 복잡한 구성이었고, 동작상의 번거로움으로 그 실용가치가 떨어진 것이었다.Conventionally, a circuit for selecting such a line has a complicated configuration, and its practical value has fallen due to operational inconvenience.

본 고안은 종래의 이러한 단점을 개선하고자 안출한 것인데, 이는 간단한 쉬프트 레지스터에 의한 논리구성으로 해당 수평 라인을 찾아내는 동작을 진행시키므로써 이러한 회로에 의한 기기의 가격저하와 신뢰성을 획득하기 위한 목적이 있는 것이다.The present invention has been made to improve the above-mentioned shortcomings, which are aimed at obtaining cost reduction and reliability of a device by such a circuit by proceeding the operation of finding a corresponding horizontal line by a simple shift register logic configuration. will be.

이하에서 이를 상세히 설명하면 다음과 같다.This will be described in detail below.

제1도는 본 고안의 계통도로써 VDP의 수평 및 수직동기 출력단(Hs,Vs)에 1/3분주기(1)의 클럭단(CK) 및 리세트단(Rt)을 연결하고, 이 분주기(1)출력은 4비트 쉬프트 레지스터부(2)의 클럭단(CK)에 가한다.1 is a schematic diagram of the present invention, which connects the clock terminal CK and the reset terminal Rt of the 1/3 divider 1 to the horizontal and vertical synchronous output terminals Hs and Vs of the VDP. 1) The output is applied to the clock stage CK of the 4-bit shift register section 2.

또, 상기 수직동기 출력단(Vs)은 4비트 쉬프트 레지스터부(2)의 리세트단(Rt)에 공급하고, 이 레지스터부(2) 출력(Q3')이 VDP제어회로에 가해지는 계통이다.In addition, the vertical synchronization output (Vs) is a 4-bit shift register (2) re-supplied to the set stage (Rt), and of the register unit (2) output (Q 3 ') is a system to be applied to the VDP control circuit .

또, 제3도와 같은 실시예에 있어서는 수평,수직출력단(Hs,Vs)에 4비트 쉬프트 레지스터(S1)와 오어게이트(O1)를 연결 구성한 분주기(Ⅰ)와 4비트 쉬프트레지스터 (S2) 및 오어게이트(O2)로 된 쉬프트 레지스터부(2)로 구성된다.In addition, in the embodiment shown in FIG. 3, the divider I and the 4-bit shift register S having a 4-bit shift register S 1 and an or gate O 1 connected to the horizontal and vertical output terminals Hs and Vs. 2 ) and a shift register section 2 composed of an or gate O 2 .

미설명부호 Vcc는 전원이다.Unmarked Vcc is the power supply.

이러한 구성의 본 고안은 VDP의 재생계에 있어서, 디스크상의 영상신호의 16,17과 18라인은 화면재생에 필요한 여러 정보를 암시하는 맨체스터코드 (manchester code)를 수록하고 있다.The present invention of such a configuration in the playback system of the VDP, the 16, 17 and 18 lines of the video signal on the disc contains a Manchester code that implies a variety of information required for picture reproduction.

여기서 멘체스터 코드는 바이너리 코드(binary code)의 일종으로 이 맨체스터코드는 논리 0 내지 01이며 논리 1은 10으로 그 연속이상은 나타나지 않는 것이 특징이기 때문에 16,17,18라인을 선택하여 3개의 비트라인을 검출하여 2연속 이상의 상태를 파악하기 위한 것이고 16,17,18의 라인을 설정한 것은, 영상신호가 출력된 다음 일정기간을 갖고 화면이 주사하기전의 영상정보신호를 검출하여야 하므로서 가장 이상적인 16,17,18라인을 선택한 것이다.Here, the Manchester code is a kind of binary code. The Manchester code is logical 0 to 01, and logic 1 is 10, so that no more than two consecutive lines are selected. Three bit lines are selected by selecting 16, 17, and 18 lines. Is used to detect two or more consecutive statuses, and the lines of 16, 17, and 18 are set for the most ideal 16, 17, 18 and 18 lines. 17 and 18 lines were selected.

수직블랭킹 기간내에 이들이 존재하게 된다.They will be present within the vertical blanking period.

이 맨체스터코드를 검출하기 위해 제3도에 따라서 설명하면 다음과 같다.In order to detect the Manchester code, the following description will be made according to FIG.

재생된 수직동기신호가 수직동기 출력단(Vs)에 인가되면 이는 1/3분주기(1)를 구성하는 쉬프트 레지스터(S1)를 거쳐 쉬프트 레지스터부(2)의 쉬프트 레지스터(S2)클럭 입력으로 제공된다.When the reproduced vertical synchronizing signal is applied to the vertical synchronization output (Vs), which shift register (S 2) of the shift register shift register (2) through (S 1) that make up the 1/3 frequency divider (1) the clock input Is provided.

이때, 1/3분주기(1)의 리세트단(Rt)에 수직동기신호(Vs)와 쉬프트 레지스터 (S1)의 3번째 출력인 16,17,18비트라인 Q3가 오어게이트(Q1)에 의해 발생되는 펄스가 인가된다.At this time, the 16, 17, 18 bit lines Q 3, which are the third outputs of the vertical synchronization signal Vs and the shift register S 1 , are connected to the reset terminal Rt of the 1/3 divider 1. The pulse generated by 1 ) is applied.

한편, 쉬프트 레지스터부(2)의 리세트단(Rt)에는 수직동기신호(Vs)와 쉬프트 레지스터부(2)의 4번째 비트 출력 Q4'를 오어게이트(O2) 로 오어링한 출력 펄스가 인가된다.On the other hand, in the reset stage Rt of the shift register section 2, an output pulse obtained by ORing the vertical synchronization signal Vs and the fourth bit output Q 4 ′ of the shift register section 2 to the or gate O 2 . Is applied.

여기서, 쉬프트 레지스터부(2)의 쉬프트 레지스터(S2)의 출력인 16,17,18비트라인 Q3'는 오어게이트(O2)의 출력과 쉬프트 레지스터(S1)의 3번째 출력 Q3을 입력으로받아 해당라인 선택신호를 발생시키게 된다.Here, the 16, 17, 18 bit lines Q 3 ′, which are the outputs of the shift register S 2 of the shift register section 2 , are the output of the or gate O 2 and the third output Q 3 of the shift register S 1 . Receives the input signal and generates the corresponding line selection signal.

이를 제2도의 파형도에 따라 구체적으로 살펴보면 다음과 같다.This will be described in detail according to the waveform diagram of FIG. 2.

제2도의 (a)(c)는 수직블랭킹 기간중 필드 1과 필드 2에 대한 영상신호이고, (b)와 (d)는 위의 영상신호에서 수평 동기 신호만을 검출한 수평동기 출력파형이다.(A) and (c) of FIG. 2 are video signals for fields 1 and 2 during the vertical blanking period, and (b) and (d) are horizontal synchronous output waveforms in which only the horizontal synchronization signal is detected from the video signal.

또, (e)는 상기 각 필드 1,2의 영상신호를 이용하여 검출한 수직동기 신호이다.(E) is a vertical synchronization signal detected using the video signals of the respective fields 1 and 2 above.

여기서, 제2도의 (h)는 1/3 분주기(1)를 구성하는 쉬프트 레지스터(S1)의 3번째 비트 Q3출력 16,17,18비트 라인이고, 쉬프트레지스터(2)의 쉬프트 레지스터(S2) 클럭입력으로 제공된다.Here, (h) of FIG. 2 is a third bit Q 3 output 16, 17, 18 bit line of the shift register S 1 constituting the 1/3 divider 1, and the shift register of the shift register 2 is shown. (S 2 ) Provided as clock input.

또, 이 쉬프트 레지스터(S2)의 출력 Q4'는 수직동기신호(Vs)와 함께 오어게이트 (O2)에 인가되어 게이트 펄스를 발생시키고 이 게이트 펄스는 리세트 단자(Rt)에 입력된다.The output Q 4 ′ of the shift register S 2 is applied to the or gate O 2 together with the vertical synchronizing signal Vs to generate a gate pulse, which is input to the reset terminal Rt. .

그리고, 쉬프트 레지스터(S2)의 Q3' 출력은 제2도의(K)이며, 이는 수평동기신호의 16,17,18라인 동안 논리“H”를 유지하므로서, 본 고안의 목적인 16,17,18라인 동안의 맨체스터코드의 신호를 검출할 수 있는 것이다.The output of Q 3 'of the shift register S 2 is (K) of FIG. 2, which maintains the logic "H" for 16, 17, and 18 lines of the horizontal synchronization signal, which is the purpose of the present invention. The Manchester code signal can be detected for 18 lines.

이러한 본 고안은 간단한 쉬프트 레지스터를 이용하여 VDP의 16,17,18라인에 대한 정보를 용이하게 선택하므로써 이러한 물품의 구성적 간단화로 인한 원가절감 및 그 신뢰성을 향상시킨 유익한 특징이 있는 것이다.The present invention has a beneficial feature of reducing the cost and reliability thereof due to the simplification of the construction of the article by easily selecting information on the 16, 17 and 18 lines of the VDP using a simple shift register.

Claims (1)

VDP등의 디스크와 레이저장치등을 이용한 영상재생계에 있어서, 수평, 수직동기 출력단(Hs,Vs)에 1/3분주기(1)를 연결하고, 이 분주기(1)출력이 쉬프트 레지스터부(2)의 클럭단에 가해지도록 연결하며, 쉬프트 레지스터부(2)의 출력값 중에서 수평비트 16,17,18라인인, 출력 Q3'가 선택되도록 연결구성됨을 특징으로 하는 VDP에서 정보신호 선택회로.In a video reproducing system using a disk such as a VDP and a laser device, a 1/3 divider (1) is connected to the horizontal and vertical synchronous output terminals (Hs, Vs), and the output of the divider (1) is shifted. Connected to the clock terminal of (2), and the information signal selection circuit of the VDP characterized in that the output Q 3 ', which is a horizontal bit 16, 17, 18 lines, is selected from among the output values of the shift register section 2. .
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