KR940004510B1

KR940004510B1 - Corresponding signal detecting apparatus of vcr

Info

Publication number: KR940004510B1
Application number: KR1019920009268A
Authority: KR
Inventors: 박종엽
Original assignee: 주식회사 금성사; 이헌조
Priority date: 1992-05-29
Filing date: 1992-05-29
Publication date: 1994-05-25
Also published as: KR930023984A

Abstract

The apparatus is for compensating omitted component of synchronous pattern signal so that detection error for synchronous signal can be decreased. The apparatus comprises a first serial to parallel converter (8) for converting input serial data into parallel data according to serial clocks, a synchronous signal discriminator (9) for discriminating synchronous signal by decoding synchronous signal pattern, a second serial to parallel converter (10) for converting input serial data to parallel data, a latch (11) for latching the parallel data and for outputting the parallel data synchronous to a serial clock, and a clock signal generator (12) for converting input serial clock signal to parallel.

Description

VCR Synchronous Signal Detection Device

제1도는 종래의 디지탈 VCR의 재생계 블록구성도.1 is a block diagram of a reproduction system of a conventional digital VCR.

제2도는 본 발명의 동기신호 검출장치의 블록구성도.2 is a block diagram of a synchronization signal detection apparatus of the present invention.

제3도는 본 발명의 동기신호 검출장치의 실시예 회로도.3 is a circuit diagram of an embodiment of a synchronization signal detection apparatus of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

8 : 제1직렬/병렬변환수단 9 : 동기판별수단8: first serial / parallel conversion means 9: Sync discrimination means

10 : 제2직렬/병렬변환수단 11 : 출력래치수단10: second serial / parallel conversion means 11: output latch means

12 : 클록발생수단12: clock generating means

본 발명은 디지탈 VCR의 재생재에서 동기신호를 검출하는 장치에 관한 것으로 동기신호 패턴에서 결손된 데이타에 대한 보상처리를 수행하여 동기신호 검출에러를 감소시킬 수 있도록한 VCR의 동기신호 검출장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus for detecting a synchronization signal in a reproduction material of a digital VCR. will be.

종래 디지탈 VCR의 재생계에서는 제1도를 참조하면, 비디오 테이프(1)에서 헤드(2)로 재생되는 신호를 재생증폭부(3)에서 증폭하고 EQ(4)에서 등화 증폭하여 데이타/클록복원부(S)에 공급하며, 데이타/클록복원부(5)는 입력(재생)된 신호에서 데이타를 검출하고 클록을 복원하여 출력한다.In the conventional digital VCR reproducing system, referring to FIG. 1, the signal reproduced from the video tape 1 to the head 2 is amplified by the reproduction amplifier 3 and equalized by the EQ 4 to restore data / clock. Supplying to the unit S, the data / clock restoration unit 5 detects data from the input (reproduced) signal, restores the clock, and outputs the clock.

이후에는 동기검출부(6)가 데이타중에서 신호처리의 기준이 되는 동기신호 패턴을 검출하고 동기신호가 검출되면 데이타를 심블단위로 디지탈 신호처리부(7)에 공급해 주므로서 비디오 화면의 재현에 요구되는 제반 신호처리가 이루어지도록 한다.Thereafter, the synchronization detector 6 detects a synchronization signal pattern, which is a reference for signal processing, from the data, and when the synchronization signal is detected, supplies the data to the digital signal processor 7 in the unit of a thimble, and is required for reproducing the video screen. Allow signal processing to take place.

이때 재생되는 데이타는 직렬데이타이고 이 직렬데이타는 디지탈 신호처리부 (7)에서 요구되는 심블단위의 병렬데이타로 변환시켜 공급해주게 되며, 이 경우에 동기신호 패턴을 정확히 검출하여 병렬데이타로 출력시켜주는 시점을 정밀 제어해야만 고화질의 영상 재현이 가능하게 된다.At this time, the reproduced data is serial data. The serial data is converted into the parallel data of the thimble unit required by the digital signal processing unit 7 and supplied. In this case, the point of time when the synchronization signal pattern is accurately detected and output as parallel data is output. Only with precise control, high quality images can be reproduced.

그러나 종래의 VCR재생계에서 동기검출부(6)는 동기신호 패턴이 위치하는 곳에 에러(신호 결손, 잡음 혼입)가 발생되었을때 이에 대처하지 못하고 동기신호를 검출하지 못하여 직렬데이타를 병렬데이타로 변환시켜주는 타이밍에 빈번한 오류가 발생되는 문제점이 있었다.However, in the conventional VCR reproducing system, the synchronization detecting unit 6 does not cope with an error (signal loss or noise mixing) where the synchronization signal pattern is located and fails to detect the synchronization signal, thereby converting the serial data into parallel data. There was a problem that frequent errors occur in the timing.

본 발명은 통기신호 패턴의 일부가 검출되는 경우에도 이 검출된 일부의 동기신호 패턴을 논리조합하여 동기신호를 검출해내므로서 심블데이타 처리의 오류를 방지할 수 있고 정확한 직렬/병렬 데이타 변환, 출력 타이밍을 제어하여 기기동작에신뢰성를 기할 수 있도록한 VCR의 동기신호 검출장치를 제공함을 목적으로 하며, 이하 첨부된 도면을 참조하여 본 발명 장치의 구성부터 설명하면 다음과 같다.According to the present invention, even when a part of the ventilation signal pattern is detected, the synchronization signal can be detected by logically combining the detected part of the synchronization signal pattern, thereby preventing errors in the symbol data processing, and accurate serial / parallel data conversion and output. It is an object of the present invention to provide a VCR synchronization signal detection apparatus capable of controlling the timing to ensure reliability in the operation of the device. Hereinafter, the configuration of the present invention will be described with reference to the accompanying drawings.

제2도를 참조하면, 본 발명의 동기신호 검출장치는, 입력되는 직렬데이타를 동기검출을 위해 직렬클록에 따라 병렬데이타로 변환시키는 제1직렬/병렬변환수단(8)과, 병렬데이타의 동기신호 패턴을 디코드하여 동기신호를 판별해내는 동기판별수단(9)과, 입력되는 직렬데이타를 병렬데이타로 변환시켜 직렬클록에 동기된 타이밍으로 출력시켜주기 위한 제2직렬/병렬변환수단(10)과, 병렬데이타를 일시 저장하여 직렬클록에 동기된 타이밍으로 출력시키는 출력래치수단(11)과, 상기 동기판별수단(9)의 출력제어를 받아 입력 직렬클록을 분주하여 병렬클록으로 변환시켜주는 클록발생수단(12)으로구성된다.Referring to FIG. 2, the synchronization signal detecting apparatus of the present invention comprises a first serial / parallel conversion means 8 for converting input serial data into parallel data according to a serial clock for synchronous detection, and synchronizing parallel data. Synchronization discriminating means 9 for decoding the signal pattern to discriminate the synchronizing signal, and second serial / parallel converting means 10 for converting the input serial data into parallel data and outputting it at a timing synchronized with the serial clock. And an output latch means 11 for temporarily storing parallel data and outputting the same at a timing synchronized with the serial clock, and a clock for dividing the input serial clock into a parallel clock by receiving the output control of the synchronization discriminating means 9. Generating means (12).

이에 의한 동기신호 검출과 그에따른 데이타 출력의 타이밍 제어동작은 다음과 같다. 전단의 데이타/클록복원부에서 공급되는 직렬데이타(S-DATA)는 직렬클록(S-CLK)과 함께 제1, 제2직렬/병렬변환수단(8)(10)에 공급되어 n비트의 병렬데이타로 변환되고 직렬/병렬변환수단(8)에서 변환된 데이타는 동기판별수단(9)에 입력된다.As a result, the timing control operation of the synchronization signal detection and data output accordingly is as follows. The serial data (S-DATA) supplied from the data / clock restoring unit at the front end is supplied to the first and second serial / parallel conversion means (8) (10) together with the serial clock (S-CLK) to provide n-bit parallelism. The data converted into data and converted by the serial / parallel conversion means 8 is input to the synchronization discriminating means 9.

동기판별수단(9)은 입력된 데이타에 동기신호 패턴을 판별하고 또한 결손된 동기신호 패턴의 검출에 대비하여 n비트의 연속되는 동기신호패턴 데이타중 일부의 데이타를 발췌하여 일부의 동기신호 패턴 입력여부를 동시에 판별한다.The synchronizing discriminating means 9 discriminates the synchronizing signal pattern from the input data and extracts some data from the n-bit consecutive synchronizing signal pattern data in order to detect a missing synchronizing signal pattern and inputs a part of the synchronizing signal pattern. Determine whether or not at the same time.

판별결과 정상적인 동기신호 패턴이 입력되는 경우는 그 동기신호 패턴을 디코드한 결과로 검출동기신호(SYNC)를 출력하고, 결손된 일부와 동기신호 패턴이 입력되면 일부 동기신호 패턴을 디코드하여 결손된 동기신호 패턴정보와 함께 디코드 결과로 검출동기신호(SYNC)를 출력한다.As a result of the determination, when the normal synchronization signal pattern is input, the detection synchronization signal SYNC is output as a result of decoding the synchronization signal pattern, and when the missing part and the synchronization signal pattern are input, the partial synchronization signal pattern is decoded and the missing synchronization is performed. The detection synchronization signal SYNC is output as a decoding result together with the signal pattern information.

이와 같이 출력된 검출동기신호(SYNC)는 클록발생수단(12)의 클록발생 동작을 제어한다. 클록발생수단(12)은 이 제어신호가 입력되면 입력직렬클록(S-CLK)을 병렬데이타의 출력 타이밍에 맞는 신호주기의 직렬클록(P-CLK)으로 변환시켜 출력한다.The detection synchronization signal SYNC output in this manner controls the clock generation operation of the clock generation means 12. When this control signal is input, the clock generating means 12 converts the input serial clock S-CLK into a serial clock P-CLK of a signal period suitable for the output timing of the parallel data.

이 직렬클록(P-CLK)은 출력래치수단(11)에 래치 제어신호로 공급되어 제2직렬/병렬변환수단(10)의 출력 n비트 데이타를 일시저장후 병렬데이타(P-DATA)로 상기 병렬클록(P-CLK)에 동기시켜 출력해준다.The serial clock P-CLK is supplied to the output latch means 11 as a latch control signal to temporarily store the output n-bit data of the second serial / parallel conversion means 10 and then to the parallel data P-DATA. Outputs in synchronization with parallel clock (P-CLK).

즉, 제1, 제2직렬/병렬변환수단(8)(10)에서 입력데이타의 병렬변환이 이루어지고, 동기판별수단(9)에서는 결손 동기신호 패턴에 대응하는 동기신호의 검출을 수행하고, 이 검출 동기신호의 제어를 받아 클록발생수단(12)에서는 병렬클록(P-CLK)을 출력하며, 이 병렬클록(P-CLK)에 동기되어 출력래치수단(11)이 제2직렬/병렬변환수단 (10)의 출력데이타를 병렬데이타(P-DATA)로 출력하여 후단의 디지탈 신호처리부에 공급해주는 것이다.That is, parallel conversion of input data is performed by the first and second serial / parallel conversion means 8 and 10, and the synchronization judging means 9 detects a synchronization signal corresponding to the missing synchronization signal pattern. Under the control of the detection synchronization signal, the clock generating means 12 outputs the parallel clock P-CLK, and the output latch means 11 performs the second serial / parallel conversion in synchronization with the parallel clock P-CLK. The output data of the means 10 is output as parallel data (P-DATA) and supplied to the digital signal processing unit at a later stage.

따라서 정확한 타이밍에서 동기신호 검출 및 데이타 변환과 출력제어가 가능하다.Therefore, synchronization signal detection, data conversion, and output control can be performed at precise timing.

제3도는 상기한 본 발명 장치의 실시예로서 8비트의 데이타를 처리하고 동기신호 패턴이 제1 및 제2의 2개 심볼인 경우, 그리고 결손된 동기신호의 패턴을 중간 4비트의 일부 데이타에서 판별해내는 경우이다.3 shows an embodiment of the apparatus of the present invention described above, in which 8-bit data is processed and the synchronization signal pattern is the first and second two symbols, and the pattern of the missing synchronization signal is replaced by some intermediate 4-bit data. This is the case.

즉, 제1직렬/병렬변환수단(8)은 8비트 2심볼의 동기신호패턴 데이타가 각각 시프트되어 병렬데이타로 변환되는 8비트 시프트 레지스터(8A)(8B)로 구성되고, 동기판별수단(9)은 제1동기신호 패턴을 판별하는 제1패턴판별기(9A)와, 제1동기신호 패턴에서 중간 4비트를 판별하는 제1패턴 일부 판별기(9B)와, 제2동기신호 패턴을 판별하는 제2패턴판별기(9C)와, 제2동기신호 패턴에서 중간 4비트를 판별하는 제2패턴 일부 판별기(9D)와, 상기 판별기(9A)(9B)(9C)(9D) 출력을 디코드하여 동기신호(SYNC)를 출력하는 선택로직부(9E)로 구성되고, 상기 제2직렬/병렬변환수단(10)는 8비트 시프트 레지스터(10A)로 구성되고, 상기 출력래치수단(11)은 D플립플롭(11A)으로 구성되고, 상기 클록발생수단(12)은 동기신호(SYNC)의 클리어 제어를 받아 직렬클록(S-CLK)을 카운트하는 카운터(12A)와, 카운트 출력을 1/8분주시켜주는 분주로 직부(12B)로 구성된다.That is, the first serial / parallel conversion means 8 is composed of 8-bit shift registers 8A and 8B in which the synchronization signal pattern data of 8-bit 2-symbols are shifted and converted into parallel data, respectively. ) Is a first pattern discriminator 9A for discriminating a first synchronous signal pattern, a first pattern partial discriminator 9B for discriminating an intermediate 4 bit from a first synchronous signal pattern, and a second synchronous signal pattern The second pattern discriminator 9C, the second pattern partial discriminator 9D for discriminating the intermediate 4 bits from the second synchronous signal pattern, and the discriminator 9A, 9B, 9C, 9D output Is composed of a selection logic section 9E for outputting a synchronization signal SYNC by decoding the?, The second serial / parallel conversion means 10 is composed of an 8-bit shift register 10A, and the output latch means 11 Is a D flip-flop 11A, and the clock generating means 12 includes a counter 12A for counting the serial clock S-CLK under the clear control of the synchronization signal SYNC, It is configured to mount to the output hollow weave portion (12B) to the frequency divider to 1/8 by frequency divider.

따라서 이 실시예에 의하면, 직렬데이타(S-DATA)는 직렬클록(S-CLK)을 시프트 클록으로 하여 8비트 시프트 레지스터(SA)(8B)로 시프트되므로서 병렬데이타로 변환되고, 시프트 레지스터(8A)(8B)의 출력 데이타는 각각 제2패턴판별기(9C)와 제1패턴판별기(9A)에 입력되어 각 심볼의 동기신호 패턴이 판별된다.Therefore, according to this embodiment, the serial data S-DATA is converted into parallel data by being shifted to the 8-bit shift register SA 8B with the serial clock S-CLK as the shift clock, and the shift register ( The output data of 8A) and 8B are respectively input to the second pattern discriminator 9C and the first pattern discriminator 9A to determine the synchronization signal pattern of each symbol.

또한 시프트 레지스터(8A)(8B)의 출력데이타중에서 중간의 4비트는 각각 제2패턴 일부 판별기(9D)와 제1패턴 일부 판별기(9B)에 입력되어 각 심볼의 동기신호 패턴중 일부패턴이 판별된다.In the output data of the shift registers 8A and 8B, the intermediate four bits are input to the second pattern partial discriminator 9D and the first pattern partial discriminator 9B, respectively, to partially pattern the synchronization signal patterns of the respective symbols. This is determined.

선택로직부(9E)는 제1 또는 제2패턴판별기(9A)(9C)에서 동기신호 패턴을 판별하였으면 이를 검출동기신호(SYNC)로 출력하고, 판별하지 못한 경우에는 제1 및 제2패턴 일부 판별기(9B)(9D)의 판별값과 제1 및 제2패턴판별기(9A)(9C)의 판별값을 재구성하여 논리 조합하므로서 완전한 검출동기신호(SYNC)를 출력해준다.The selection logic section 9E outputs the sync signal pattern if it detects the sync signal pattern in the first or second pattern discriminator 9A or 9C, and if it does not, the first and second patterns. The determination value of some discriminators 9B and 9D and the determination values of the first and second pattern discriminators 9A and 9C are reconstructed and logically combined to output a complete detection synchronization signal SYNC.

검출동기신호(SYNC)는 카운터(12A)를 클리어시키고, 이어서 카운터(12A)는 입력되는 직렬클록(S-CLK)을 카운트하며 카운트 결과는 분주로직부(12B)에서 디코드하여 1/8로 분주된 병렬클록(P-CLK)으로 변환 출력된다.The detection synchronization signal SYNC clears the counter 12A, and then the counter 12A counts the input serial clock S-CLK. The count result is decoded by the division logic section 12B and divided into 1/8. Is converted to the parallel clock (P-CLK).

한편, 8비트 시프트 레지스터(10A)는 입력데이타(S-DATA)를 시프트시켜 8비트 병렬데이타로 출력하고, 이 출력데이타는 상기 병렬클록(P-CLK)을 래치클록으로 하는 D플립플롭(11A)에 래치되어 최종 8비트 병렬데이타(P-DATA1 내지 P-DATA8)로서 출력되는 것이다.On the other hand, the 8-bit shift register 10A shifts the input data S-DATA to output 8-bit parallel data, which is a D flip-flop 11A having the parallel clock P-CLK as the latch clock. ) Is output as the last 8-bit parallel data (P-DATA1 to P-DATA8).

이상에서 설명한 바와 같이 본 발명에 의하면 동기검출이 안된 경우 그 동기블록(일정구간의 데이타) 전체의 심블데이타가 누락될 소자가 없게되므로 에러를 감소, 이에따른 재생영상의 화질향상, 기기의 신호처리 정밀도와 품질향상을 기할 수 있는 효과가 있다.As described above, according to the present invention, when the synchronous detection is not performed, there is no element for missing the symbol data of the entire synchronous block (data of a certain period), thereby reducing errors, thereby improving the image quality of the reproduced video, and processing the signal of the device. It has the effect of improving precision and quality.

Claims

A first serial / parallel conversion means 8 for converting the input serial data into parallel data according to a serial clock for synchronization detection; and a synchronization discrimination means for deciding a synchronization signal by decoding the synchronization signal pattern of the parallel data (9). ), A second serial / parallel conversion means 10 for converting the input serial data into parallel data and outputting the same at the timing synchronized with the serial clock, and storing the parallel data temporarily and outputting at the timing synchronized with the serial clock. And an output latch means (11), and a clock generating means (12) for dividing an input serial clock and converting the input serial clock into a parallel clock in response to the output control of the synchronization judging means (9).

2. The first serial / parallel conversion means (8) according to claim 1, characterized in that the first serial / parallel conversion means (8) is composed of eight bit shift registers (8A) (8B) in which eight-bit two-symbol sync signal pattern data are shifted and converted into parallel data. The synchronization discriminating means 9 includes a first pattern discriminator 9A for discriminating the first synchronous signal pattern, a first pattern partial discriminator 9B for discriminating the intermediate 4 bits in the first synchronous signal pattern, and a second A second pattern discriminator 9C for discriminating a synchronous signal pattern, a second pattern partial discriminator 9D for discriminating an intermediate 4 bit in the second synchronous signal pattern, and the discriminators 9A, 9B and 9C (9D) and a select logic section (9E) for outputting a synchronization signal (SYNC), the second serial / parallel conversion means 10 is composed of an 8-bit shift register (10A), The output latch means 11 is composed of a D flip-flop 11A, and the clock generation means 12 receives the clear control of the synchronization signal SYNC to count the serial clock S-CLK. Is a synchronizing signal detection device for a VCR comprising a counter 12A and a division logic portion 12B for dividing a count output by 1/8.