KR0148176B1 - Data processing method and device for data reproducing system - Google Patents
Data processing method and device for data reproducing systemInfo
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Abstract
본 발명은 디지탈 영상신호 기록/재생시스템에 관한 것으로, 특히 신호를 재생할 때 데이타를 유실한 구간을 효과적으로 처리할 수 있도록 한 디지탈재생시스템의 데이타처리방법 및 장치에 관한 것이다. 본 발명은 신호를 재생할 때 첫번째로 검출한 동기신호가 실제 첫번째 동기블럭의 동기신호인지를 판단하여 순서가 어긋난 동기신호와 데이타를 가변지연기를 통해 일치시킨다. 따라서, 본 발명은 유실된 데이타에 의해 어긋난 동기신호와 데이타의 순서를 올바로 맞춰주어 후처리단의 에러정정복호기에 안정된 데이타를 공급하는 효과를 가져온다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital video signal recording / reproducing system, and more particularly, to a data processing method and apparatus for a digital reproducing system that can effectively process a section where data is lost when reproducing a signal. The present invention determines whether the first detected synchronous signal is actually the synchronous signal of the first synchronous block when reproducing the signal, and synchronizes the out of order synchronization data with the data through the variable delay unit. Therefore, the present invention brings the effect of stably supplying data to the error correction decoder of the post-processing stage by correctly aligning the order of synchronization signals and data shifted by the lost data.
Description
제1도는 일반적인 디지탈-VCR에서 기록 또는 재생되는 단위인 동기 블럭의 포맷을 나타내는 구성도.1 is a block diagram showing the format of a sync block which is a unit recorded or reproduced in a general digital-VCR.
제2도는 일반적인 디지탈-VCR에서 1트랙에 기록되는 데이타를 나타내는 구성도.2 is a block diagram showing data recorded on one track in a general digital-VCR.
제3도는 본 발명의 바람직한 실시예에 의한 데이타처리장치를 나타내는 블럭구성도.3 is a block diagram showing a data processing apparatus according to a preferred embodiment of the present invention.
제4도는 제3도의 각부 입ㆍ출력 신호타이밍도.4 is an input / output signal timing diagram of each part of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 동기신호검출기 20 : 직/병렬변환기10: Sync signal detector 20: Serial / parallel converter
30 : 프로그래머블지연기 40 : ID비교 및 동기블럭번호발생기30: Programmable delay 40: ID comparison and sync block number generator
50 : 지연량발생기50: delay amount generator
본 발명은 디지탈 영상신호 기록/재생시스템에 관한 것으로, 특히 신호를 재생할 때 데이타를 유실한 구간을 효과적으로 처리할 수 있도록 한 디지탈재생시스템의 데이타처리방법 및 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital video signal recording / reproducing system, and more particularly, to a data processing method and apparatus for a digital reproducing system that can effectively process a section where data is lost when reproducing a signal.
일반적으로 디지탈-VCR에서 데이타는 동기블럭(Sync Block : SB)단위로 소정의 기록매체에 기록되거나 기록매체로부터 재생된다. 제1도는 이러한 동기블럭의 구성을 나타낸 것이다. 도시된 바와 같이, 동기블럭은 1워드가 n비트일 때 m개의 워드로(m×n비트)로 이루어진다. 동기블럭은 동기신호(Sync)구간, ID신호(ID)구간, 및 데이타(Data)구간으로 구성된다. ID신호(ID)구간에는 현재 동기블럭이 속한 트랙이 화면의 1프레임(Frame) 또는 1필드(Field)내에서 몇번째 트랙인지를 나타내는 정보와 현재 동기블럭이 트랙내에서 몇번째 동기블럭신호인지를 나타내는 정보등이 기록된다. 그리고, 데이타(Data)구간에는 오류정정용부호(Error Correcting Code; ECC)가 부가된 영상 및 음성신호가 기록된다.In general, in a digital VCR, data is recorded on a predetermined recording medium or reproduced from a recording medium in a sync block (SB) unit. 1 shows the configuration of such a synchronization block. As shown, the sync block consists of m words (m × n bits) when one word is n bits. The sync block is composed of a sync signal section, an ID signal ID section, and a data section. In the ID signal section, information indicating the number of tracks in a frame or field of the screen and the number of tracks in the track is the current sync block signal. Information indicating that data is recorded. In the data section, video and audio signals to which an error correction code (ECC) is added are recorded.
제2도는 디지탈-VCR에서 1트랙에 기록되는 데이타를 나타낸다. 1트랙신호는 q개의 동기블럭(SB)으로 구성된다. 도시된 바와 같이, ID신호는 0번부터 부여된다. 즉, 첫번째 동기블럭(1st SB)의 ID신호는 첫번째 동기블럭(1st SB)의 동기블럭번호가 0임을 나타낸다. 그러면, q번째 동기블럭(qth SB)의 ID신호는 q-1이 됨을 알 수 있다.2 shows data recorded on one track in the digital-VCR. One track signal is composed of q synchronization blocks SB. As shown, the ID signal is given from zero. That is, the ID signal of the first sync block 1st SB indicates that the sync block number of the first sync block 1st SB is zero. Then, it can be seen that the ID signal of the q-th sync block qth SB becomes q-1.
종래의 제2도와 같은 1트랙신호에서 임의 동기블럭의 데이타가 유실되면, 오류정정복호기 전단에 구비된 메모리에 데이타가 유실된 구간은 기록이 이루어지지 않는다. 따라서, 데이타가 유실된 구간에는 이전 트랙의 데이타가 그대로 남게 된다. 이때, 대부분의 경우 트랙들간의 데이타가 서로 상관성이 없는데도 데이타가 유실된 구간이 채워져 있으므로 오류정정내부호(Inner ECC) 복호시 오류를 판별해 내지 못하는 문제점이 있었다. 또한, 오류를 판별해 내지 못하므로서 데이타를 정정하는데도 정정율이 떨어지는 문제점이 있었다.If the data of any sync block is lost in the conventional one-track signal as shown in FIG. 2, the section in which the data is lost in the memory provided in front of the error correction decoder is not recorded. Therefore, the data of the previous track remains in the section where the data is lost. In this case, in most cases, even when data between tracks does not correlate with each other, there is a problem in that an error correction code cannot be discriminated when inner ECC decoding is performed. In addition, there is a problem that the correction rate is lowered even when correcting the data because the error cannot be determined.
상술한 문제점을 해결하기 위한 본 발명의 목적은 데이타를 유실한 구간에 효과적으로 더미(Dummy)데이타를 채워주고, 동기신호와 데이타의 순서를 올바로 맞춰줄 수 있는 디지탈재생시스템의 데이타처리방법을 제공함에 있다.An object of the present invention for solving the above problems is to provide a data processing method of the digital playback system that can effectively fill the dummy data in the section where the data is lost, and to correctly match the synchronization signal and the order of the data. .
또한, 본 발명의 다른 목적은 상술한 방법을 구현한 장치를 제공함에 있다.Another object of the present invention is to provide an apparatus implementing the above-described method.
상술한 목적을 달성하기 위한 본 발명의 특징은 소정의 기록매체에 동기블럭단위로 기록되 있는 신호를 독출하여 재생하는 디지탈재생방법에 있어서, 상기 독출하여 재생한 직렬데이타를 입력받아 첫번째 동기신호를 검출하는 단계, 상기 동기신호검출 이후에 발생하는 변환제어신호에 응답하여 상기 직렬데이타를 병렬데이타로 변환하는 단계, 상기 첫번째 검출한 동기신호와 상기 병렬데이타를 인가받아 ID를 비교하는 단계, 상기 비교결과에 따라 상기 첫번째 검출한 동기신호가 실제 몇번째 동기블럭의 신호인지를 나타내는 동기블럭번호를 발생하는 단계, 상기 동기블럭번호와 1동기블럭의 워드수를 곱하여 지연량을 발생하는 단계, 및 상기 지연량만큼 상기 병렬데이타를 지연시켜 출력하는 단계로 이루어지는 디지탈재생시스템의 데이타 처리방법에 있다.A feature of the present invention for achieving the above object is a digital reproducing method for reading and reproducing a signal recorded on a predetermined recording medium in units of a synchronous block, wherein the first synchronizing signal is received by receiving the read-out serial data. Detecting, converting the serial data into parallel data in response to a conversion control signal generated after the synchronization signal detection, comparing the ID with the first detected synchronization signal and the parallel data, and comparing the IDs. Generating a sync block number indicating a number of sync blocks the first detected sync signal according to a result, multiplying the sync block number by the number of words in one sync block, and generating a delay amount; Delaying the parallel data by the amount of delay and outputting the data In the law.
또한, 상술한 다른 목적을 달성하기 위한 본 발명의 특징은 소정의 기록매체에 동기블럭단위로 기록되 있는 신호를 독출하여 재생하는 디지탈 재생장치에 있어서, 상기 독출하여 재생한 직렬데이타를 입력받아 첫번째 동기신호를 검출하는 동기신호검출기와, 상기 동기신호검출기로부터 인가받는 상기 직렬데이타를 역시 상기 동기신호검출기로부터 인가받는 변환제어신호에따라 n비트의 병렬데이타로 변환하여 출력하는 직/병렬변환기와, 상기 동기신호검출기 및 직/병렬변환기로부터 동기신호 및 병렬데이타를 인가받아 ID신호를 비교하여 상기 동기신호검출기에서 첫번째로 검출해 낸 동기신호가 실제 몇번째 동기블럭의 신호인지를 나타내는 동기블럭번호를 발생하는 ID비교 및 동기블럭번호발생기와, 상기 ID비교 및 동기블럭번호발생기에서 인가받는 동기블럭번호와 1동기블럭의 워드수를 곱하여 지연량을 발생하는 지연량발생기, 및 상기 지연량발생기로부터 인가받는 지연량만큼 상기 병렬데이타를 지연시켜 출력하는 프로그래머블지연기를 포함하는 디지탈재생시스템의 데이타처리장치에 있다.In addition, a feature of the present invention for achieving the above-mentioned other object is a digital reproducing apparatus for reading and reproducing a signal recorded in a unit of a synchronous block on a predetermined recording medium. A synchronous signal detector for detecting a synchronous signal, a serial / parallel converter for converting the serial data applied from the synchronous signal detector into n-bit parallel data according to a conversion control signal received from the synchronous signal detector, and outputting the same; Synchronization signal and parallel data are received from the synchronization signal detector and the serial / parallel converter to compare the ID signal to obtain a synchronization block number indicating the number of the synchronization block actually detected by the synchronization signal detector. ID comparison and synchronization block number generators generated, and in the ID comparison and synchronization block number generator A digital reproducing system comprising a delay amount generator for generating a delay amount by multiplying a received sync block number by the number of words in one sync block, and a programmable delay delay for outputting the parallel data by a delay amount received from the delay amount generator. In the data processing unit.
이하, 첨부한 제3도 및 제4도를 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to FIGS. 3 and 4.
제3도는 본 발명의 바람직한 실시예에 의한 디지탈재생시스템의 데이타처리장치를 나타낸 블럭구성도이다. 동기신호검출기(10)는 직렬데이타(Ds),직렬클럭신호(S.CLK), 및 헤드절환신호(HD, SW)를 입력받는다. 직렬클럭신호(S.CLK)는 또한, 직/병렬변환기(20)에도 입력된다. 동기신호검출기(10)는 직/병렬변환기(20)에 직렬데이타(Ds)를 인가한다. 그리고, 직/병렬변환기(20)와 프로그래머블지연기(30)에 병렬클럭신호(P.CLK)를 공급한다.3 is a block diagram showing a data processing apparatus of a digital reproduction system according to a preferred embodiment of the present invention. The synchronization signal detector 10 receives serial data Ds, a serial clock signal S. CLK, and head switching signals HD and SW. The serial clock signal S. CLK is also input to the serial / parallel converter 20. The synchronization signal detector 10 applies serial data Ds to the serial / parallel converter 20. Then, the parallel clock signal P. CLK is supplied to the serial / parallel converter 20 and the programmable delay unit 30.
또한, 동기신호검출기(10)는 ID비교 및 동기블럭번호발생기(40)와 미도시된 다음단의 오류정정복호기(ECC)에 첫번째로 검출한 동기신호(1ST.SYNC)를 인가한다. 직/병렬변환기(20)는 프로그래머블지연기(Programmable Delay)와 ID비교 및 동기블럭번호발생기(40)에 n비트의 병렬데이타(Dp)를 인가한다. ID비교 및 동기블럭번호발생기(40)는 α비트의 동기블럭번호를 발생하여 지연량발생기(50)에 공급한다. α의 조건은 log2q≤α이다. 지연량발생기(50)는 β비트로 구성된 지연량을 발생하여 프로그래머블지연기(30)에 인가한다. 여기서, β의 조건은 log2(q×m)≤β이다. 프로그래머블지연기(30)는 상술한 병렬데이타(Dp), 병렬클럭(P.CLK), 지연량, 및 헤드절환신호(HD.SW)를 입력받는다. 그리고, 병렬데이타(Dp)를 다음단의 오류정정복호기(ECC)에 인가한다.In addition, the synchronization signal detector 10 applies the ID comparison and synchronization block number generator 40 and the first detected synchronization signal 1ST.SYNC to the next stage error correction decoder ECC. The serial / parallel converter 20 applies n-bit parallel data Dp to the programmable delay and ID comparison and synchronization block number generator 40. The ID comparison and sync block number generator 40 generates a? -Bit sync block number and supplies it to the delay amount generator 50. The condition of α is log 2 q ≦ α. The delay amount generator 50 generates a delay amount consisting of β bits and applies it to the programmable delay unit 30. Here, the condition of β is log 2 (q × m) ≦ β. The programmable delay unit 30 receives the above-described parallel data Dp, the parallel clock P. CLK, the delay amount, and the head switching signal HD.SW. The parallel data Dp is then applied to the next error correction decoder ECC.
이와 같이 구성된 본 발명의 동작을 제4도의 신호타이밍도를 참조하여 좀 더 상세히 설명하면 다음과 같다.The operation of the present invention configured as described above will be described in more detail with reference to the signal timing diagram of FIG.
동기신호검출기(10)는 헤드절환신호(HD.SW)(제4도의 (a)참조)의 상승엣지(또는 하강엣지)를 기준으로하여 직렬형태로 입력되는 디지탈 재생신호(Ds)에서 첫번째 동기신호(1ST.SYNC)(제4도의 (b)참조)를 검출한다. 그리고, 상기 첫번째로 검출한 동기신호(1ST.SYNC)를 ID비교 및 동기블럭 번호발생기(40)에 인가하고, 직렬데이타(Ds)를 직/병렬변환기(20)에 인가한다. 동기신호검출기(10)는 첫번째 동기신호(1ST.SYNC) 검출 후, 직렬클럭신호(S.CLK)를 n분주한 병렬클럭신호(P.CLK)를 발생하여 직/병렬변환기(20)에 인가한다. 직/병렬변환기(20)는 병렬클럭신호(P.CLK)에 응답하여 직렬로 입력되는 데이타(Ds)를 n비트로 구성된 1워드단위의 병렬데이타 (Dp)로 출력한다.The synchronization signal detector 10 is first synchronized with the digital reproduction signal Ds inputted in series on the basis of the rising edge (or falling edge) of the head switching signal HD.SW (see (a) of FIG. 4). The signal 1ST.SYNC (see (b) of FIG. 4) is detected. Then, the first detected synchronization signal 1ST.SYNC is applied to the ID comparison and synchronization block number generator 40, and serial data Ds is applied to the serial / parallel converter 20. After detecting the first synchronization signal 1ST.SYNC, the synchronization signal detector 10 generates a parallel clock signal P.CLK obtained by dividing the serial clock signal S.CLK by n and applies it to the serial / parallel converter 20. do. The serial / parallel converter 20 outputs data Ds, which are serially input in response to the parallel clock signal P.CLK, as parallel data Dp in units of n bits.
한편, 동기신호검출기(10)가 상기 첫번째로 검출한 동기신호(1ST.SYNC)는 ID신호가 0인 실제 첫번째 동기블럭(1st SB)의 동기신호와 일치하지 않는 경우가 있다. 그러나, 다음단의 오류정정복호기(ECC)는 ID신호가 0인 첫번째 동기블럭(1st SB)부터 데이타를 공급받아 신호를 복호화 한다. 따라서, 동기신호검출기(10)에서 검출한 첫번째 동기신호(1ST.SYNC)가 실제로 멋번째 동기블럭의 신호인지를 알아야 한다. 또한, 상기 첫번째로 검출한 동기신호(1ST.SYNC)가 실제 첫번째 동기블럭(1st SB)의 동기신호와 일치하지 않을 경우, 그 이전 동기블럭의 데이타를 유실한 것이므로 이에 대한 복구방안이 필요하게 된다.On the other hand, the first synchronization signal 1ST.SYNC detected by the synchronization signal detector 10 may not coincide with the synchronization signal of the actual first synchronization block 1st SB having the ID signal of zero. However, the next error correction decoder (ECC) receives data from the first sync block (1st SB) having an ID signal of 0 and decodes the signal. Therefore, it is necessary to know whether the first synchronization signal 1ST.SYNC detected by the synchronization signal detector 10 is actually the signal of the next synchronization block. In addition, when the first detected synchronization signal 1ST.SYNC does not match the synchronization signal of the first first synchronization block 1st SB, data of the previous synchronization block is lost and a recovery method is required. .
이를 위해 ID비교 및 동기블럭번호발생기(40)는 동기신호검출기(10)로 부터 상기 첫번째로 검출한 동기신호(1ST.SYNC)를 공급받고 직/병렬변환기(20)로부터 1워드단위의 데이타(Dp)를 공급받아 동기신호 다음에 오는 ID를 복호화하여 이 동기신호가 실제 몇번째 동기블럭에 속한 신호인가를 알아낸다. ID비교 및 동기블럭신호발생기(40)는 이를 동기블럭신호(ID=k)(제4도의 (c)참조)로 발생하여 지연량발생기(50)에 인가한다. 지연량발생기(50)는 순서가 틀어진 동기신호와 데이타의 순서를 다시 맞춰줄 수 있는 지연량(k×m)을 발생한다. 예를 들어, 1워드는 일반적인 8비트(n=8)로 구성되고 1동기블럭은 90워드(m=90)로 구성된다고 하자. 그리고, ID비교 및 동기블럭번호발생기(40)에서 ID를 비교한 결과 상기 동기신호검출기(10)에서 첫번째 검출한 동기신호(1ST.SYNC)가 속한 동기블럭의 실제 ID신호가 3이라 하자. 이때 ID비교 및 동기블럭번호발생기(40)는 동기블럭번호 3(k=3; 이진비트값11)을 지연량발생기(50)에 인가한다(제4도의 (c)참조). 지연량발생기(50)는 동기블럭번호에 1동기블럭의 워드수를 곱한 지연량(k×m=270; 이진비트값 1001110000)을 발생하여 프로그래머블지연기(30)에 인가한다(제4도의 (d)참조).To this end, the ID comparison and synchronization block number generator 40 receives the first detected synchronization signal 1ST.SYNC from the synchronization signal detector 10 and receives data in one word unit from the serial / parallel converter 20. Dp) is supplied to decode the ID following the synchronization signal to find out which number of synchronization blocks this signal actually belongs to. The ID comparison and sync block signal generator 40 generates this as a sync block signal ID = k (see (c) in FIG. 4) and applies it to the delay amount generator 50. The delay amount generator 50 generates a delay amount k × m which can realign the out of order synchronization signal and data. For example, suppose that 1 word is composed of 8 bits (n = 8) in general and 1 sync block is composed of 90 words (m = 90). When the ID is compared by the ID comparison and the synchronization block number generator 40, it is assumed that the actual ID signal of the synchronization block to which the synchronization signal 1ST.SYNC first detected by the synchronization signal detector 10 belongs is 3. At this time, the ID comparison and sync block number generator 40 applies the sync block number 3 (k = 3; binary bit value 11) to the delay amount generator 50 (see (c) in FIG. 4). The delay amount generator 50 generates a delay amount (k × m = 270; binary bit value 1001110000) multiplied by the number of words of one synchronous block, and applies it to the programmable delay unit 30 (see FIG. d)).
프로그래머블지연기(30)는 상술한 경우와 같이 첫번째 검출한 동기신호가 실제로 그 이후 동기블럭의 신호일 경우, 어긋난 동기블럭수만큼 지연량을 변화시킬 수 있는 가변지연기이다.The programmable delay unit 30 is a variable delay unit capable of changing the delay amount by the number of shifted synchronization blocks when the first detected synchronization signal is actually a signal of the subsequent synchronization block.
따라서, 프로그래머블지연기(30)는 직/병렬변환기(20)에서 인가받은 병렬데이타(Dp)(제4도의 (e)참조)를 지연량발생기(50)로부터 인가받은 지연량 즉, 270클럭(P.CLK)동안 지연시킨 후 출력한다(제4도의 (f)(g)참조). 이때, 프로그래머블지연기(30)는 데이타를 지연시키는 270클럭(P.CLK)동안 0을 출력한다. 즉, 헤드절환신호(HD.SW)의 엣지에서부터 신호를 클리어(Clear)시키므로서 적절한 더미데이타를 데이타를 유실한 자리에 넣을 수 있도록 한다.Accordingly, the programmable delay unit 30 receives the parallel data Dp (refer to (e) in FIG. 4) received from the serial / parallel converter 20 from the delay amount generator 50, that is, 270 clocks ( Output after delaying P.CLK) (refer to (f) (g) in Figure 4). At this time, the programmable delay unit 30 outputs 0 during 270 clocks (P. CLK) that delays the data. That is, by clearing the signal from the edge of the head switching signal HD.SW, appropriate dummy data can be stored in the lost position.
상술한 바와 같이, 본 발명에 의한 디지탈재생시스템의 데이타처리방법 및 장치는 유실된 데이타에 의해 어긋난 동기신호와 데이타의 순서를 올바로 맞춰주어 다음단의 에러정정복호기에 안정된 데이타를 공급하는 효과를 가져온다.As described above, the data processing method and apparatus of the digital reproducing system according to the present invention align the synchronization signal and the data order correctly due to the lost data, thereby bringing the effect of supplying stable data to the next error correction decoder. .
Claims (4)
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20050429 Year of fee payment: 8 |
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| LAPS | Lapse due to unpaid annual fee |