KR900013408A - 디지탈 전송 시스템의 수신 신호 검출회로 - Google Patents
디지탈 전송 시스템의 수신 신호 검출회로 Download PDFInfo
- Publication number
- KR900013408A KR900013408A KR1019890002471A KR890002471A KR900013408A KR 900013408 A KR900013408 A KR 900013408A KR 1019890002471 A KR1019890002471 A KR 1019890002471A KR 890002471 A KR890002471 A KR 890002471A KR 900013408 A KR900013408 A KR 900013408A
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- clock
- latch means
- control
- reception
- Prior art date
Links
Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 회로도,
제4도는 본 발명의 동작파형도.
Claims (1)
- 디지탈 전송 시스템의 수신 신호 검출회로에 있어서, 제1클럭(CLK1)에 동기되어 수신 신호(A)의 시작점을 검출하여 리세트 신호(C)를 발생함과 동시에 상기 수신신호를 소정 구간(A1)쉬프트하여 수신 신호(A)와 논리곱하여 검출신호(D)를 출력하는 수신 데이타 시작 검출 및 잡음제거 수단(10)과, 상기 리세트 신호(C)의 제어를 받으며 상기 검출 신호(D)와 제1클럭(CLK1)의 반전 신호를 논리곱한 제1제어 신호를 클럭단자로 입력하여 수신신호의 반 이상이 카운트되면 데이타 인식 신호(E)를 발생하는 제1카운터수단(20)과, 상기 데이타 인식 신호(E)를 소정 시간 동안 래치하는 제1래치수단(30)과, 소정 클럭시호에 동기되어 상기 제1래치수단(30)의 출력신호(F)를 래치하여 출력하는 제2래치수단(50)과, 상기 제1래치 수단(30)출력신호(F)상태에 따라 인에이블 여부가 결정되고 상기 리세트 신호(C)의 제어를 받으며 제2클럭(CLK2)를 소정 상태로 분주하여 제1 및 제2출력(G, I)을 발생하는 카운터(40) 및 상기 제1 및 제2출력(G, I)을 논리합하여 상기 제2래치수단(30)으로 전송클럭(J)을 발생하며 상기 전송클럭(J)을 반전하여 상기 제1래치수단(30)의 리세트 단자를 제어하는 전송 클럭 발생 수단(100)으로 구성됨을 특징으로 하는 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019890002471A KR900013408A (ko) | 1989-02-28 | 1989-02-28 | 디지탈 전송 시스템의 수신 신호 검출회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019890002471A KR900013408A (ko) | 1989-02-28 | 1989-02-28 | 디지탈 전송 시스템의 수신 신호 검출회로 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR900013408A true KR900013408A (ko) | 1990-09-05 |
Family
ID=68051317
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019890002471A KR900013408A (ko) | 1989-02-28 | 1989-02-28 | 디지탈 전송 시스템의 수신 신호 검출회로 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR900013408A (ko) |
-
1989
- 1989-02-28 KR KR1019890002471A patent/KR900013408A/ko not_active IP Right Cessation
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR900015455A (ko) | 클럭 신호와 비동기인 데이타 신호에 관련된 준안정 이벤트를 제거하기 위한 회로 | |
KR910014713A (ko) | 2개의 비동기 펄스간의 시간을 측정하는 방법 및 시간 측정 회로 | |
KR900013408A (ko) | 디지탈 전송 시스템의 수신 신호 검출회로 | |
KR940001585A (ko) | 샘플 데이타 수신기 스켈치 장치 및 그 수켈치 방법 | |
KR900002624A (ko) | 클램프펄스 작성회로 | |
KR970013691A (ko) | 주파수 변환 샘플링 시스템을 위한 클럭 생성기 | |
KR900019421A (ko) | 직렬 데이타 수신장치 | |
SU1406748A1 (ru) | Дискретное фазосдвигающее устройство | |
KR900017343A (ko) | 다이얼펄스 측정회로 | |
KR960036348A (ko) | 노이즈 제거 회로 | |
KR920017354A (ko) | 엣지 검출 기능을 갖는 펄스 발생회로 | |
KR960024854A (ko) | 피포(fifo) 레벨 카운팅을 위한 쓰기/읽기 신호 중재회로 | |
KR970066799A (ko) | 리세트 신호 필터링 회로 | |
KR970050780A (ko) | 칼라벌스트 위상틀어짐 검출장치 | |
KR910012922A (ko) | 마이크로 프로세서 제어시스템의 상태변화 자동감지회로 | |
KR970056067A (ko) | 광 전송장치의 타임슬롯(tsx)신호 에러검출기 | |
KR950016272A (ko) | 클럭동기회로 | |
KR950035095A (ko) | 디지탈 신호의 위상동기 장치 | |
KR950022366A (ko) | 동기식 직렬데이타 전송시스템의 수신클럭 복원회로 | |
KR970058180A (ko) | 적외선 신호 복조기 | |
KR940025209A (ko) | 무선 호출수신기의 디코딩장치 | |
KR950024427A (ko) | 프로그램 가능한 타임아웃 타이머 | |
KR930015379A (ko) | 데이타 검출회로 | |
JPH05235710A (ja) | ゲート装置 | |
KR950022102A (ko) | 디지틀 회로에서의 잡음에 의한 오동작 방지회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
SUBM | Submission of document of abandonment before or after decision of registration |