Claims (3)
모터의 위치 및 속도를 검출, 제어하는 마이크로 프로세서(10)와, D/A 변환기(20)와, PWM 증폭회로(30)와, 모터(40)와, 모터의 회전방향에 따라 위상차가 다른 펄스를 발생시키는 엔코더(50)로 이루어진 시스템에 있어서, 일정한 샘플링 시간동안 상기 엔코더(50)로 부터 출력되는 A상과 B상 신호를 방향성 있게 카운트하는 제1 카운터(60)와, 상기 마이크로 프로세서(10)의 자체 클럭을 카운트하는 제2 카운터(70)를 구비하여 모터 속도 검출시 오차를 극소화할 수 있도록 한 것을 특징으로 하는 모터 속도 검출 회로.The microprocessor 10 for detecting and controlling the position and speed of the motor, the D / A converter 20, the PWM amplification circuit 30, the motor 40, and pulses having different phase differences depending on the rotational direction of the motor. In the system consisting of an encoder (50) for generating a first counter 60 for directionally counting the A-phase and B-phase signals output from the encoder (50) for a predetermined sampling time, and the microprocessor (10). And a second counter (70) for counting its own clock so as to minimize errors in detecting the motor speed.
제1항에 있어서, 상기 제1 카운터(60)는 모터의 회전 방향에 따라 업 및 다운 신호를 발생시키는 업/다운신호 발생회로(3A)와, 상기 업 및 다운신호를 방향성 있게 카운트하는 업/다운 카운터(3B)와, 마이크로 프로세서(10)의 제어에 따라 클리어 신호와 클럭신호를 발생시킴과 아울러 제2 카운터(70)의 카운팅 종점을 지정하기 위한 인터럽트신호를 발생시키는 제어회로(3C)로 구성된 것을 특징으로 하는 모터 속도 검출회로.2. The first and second counters (60) according to claim 1, wherein the first counter (60) includes an up / down signal generation circuit (3A) for generating up and down signals according to the rotational direction of the motor, and up / down for directionally counting the up and down signals. The control circuit 3C which generates a clear signal and a clock signal under the control of the down counter 3B and the microprocessor 10 and generates an interrupt signal for designating the counting end point of the second counter 70. A motor speed detection circuit, characterized in that configured.
제1항에 있어서,상기 제2 카운터(70)는 인버터(INV7) (INV8)와, 상기 인버터(INV8)의 출력을 카운트하는 카운터(410) (420) (430)와, 상기 카운터 (420) (430)의 카운트 내용을 마이크로 프로세서(10)로 전달하는 3상태 버퍼(440)와, 마이크로 프로세서(10)의 제어에 따른 클리어 신호 및 클럭신호를 발생시키는 인버터 (INV8) 및 오아게이트(OR3) (OR4)로 구성된 것을 특징으로 하는 모터 속도 검출 회로.The counter of claim 1, wherein the second counter 70 includes an inverter INV 7 (INV 8 ), a counter 410, 420, 430 that counts an output of the inverter INV 8 , and the counter. A tri-state buffer 440 for transmitting the count contents of the processor 420 to the microprocessor 10, an inverter INV 8 for generating a clear signal, and a clock signal according to the control of the microprocessor 10. A motor speed detection circuit comprising a gate (OR 3 ) (OR 4 ).
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.