Claims (5)
PWM 신호의 폴링에지를 검출하는 폴링에지 검출수단(1), PWM 신호의 라이징 에지를 검출하는 라이징 에지 검출수단(2), 상기 폴링 에지 검출수단(1)과 라이징 에지검출수단(2)의 출력신호를 논리 연산하여 PWM 신호의 라이징 에지와 폴링 에지에서 클리어 신호를 출력하는 논리수단(4), PWM 신호 주기의(n:양의 정수)에 해당하는 클럭을 발생하는 클럭 발생수단(5), 상기 클럭 발생수단(5)의 클럭을 카운트하며 상기 논리수단(4)의 클리어 신호 수신시 카운트 값을 클리어시키고, 카운트 값이 n이면 오우버 플로우가 발생했음을 알리는 신호를 출력하는 카운터(6), 상기 폴링 에지 검출수단(1)으로부터 폴링에지 검출신호를 수신하면 상기 카운터(16)에서 카운트한 값을 출력하는 래치수단(7)을 구성함을 특징으로 하는 PWM 신호의 듀티 검출장치.Polling edge detecting means (1) for detecting the falling edge of the PWM signal, rising edge detecting means (2) for detecting the rising edge of the PWM signal, the output of the falling edge detecting means (1) and rising edge detecting means (2) Logic means (4) for outputting a clear signal at the rising and falling edges of the PWM signal by performing a logic operation on the signal; a clock generating means (5) for generating a clock corresponding to (n: positive integer), a clock of the clock generating means (5) is counted, and a count value is cleared upon reception of a clear signal of the logic means (4), A counter 6 for outputting a signal indicating that an overflow has occurred when the count value is n, and a latch for outputting the value counted by the counter 16 when the polling edge detection signal is received from the polling edge detection means 1. And a means (7) for detecting the duty of the PWM signal.
제1항에 있어서, 상기 카운터(6)로 부터 오우버 플로우가 발생했음을 알리는 신호를 수신하여 이에 상응하는 오우버 플로우 검출신호를 출력하는 오우버 플로우 검출수단(8), 상기 폴링 에지 검출수단(1)과 상기 오우버 플로우 검출수단(9)의 출력신호를 논리 연산하여 상기 카운터(6)의 카운트값이 n +1이면 상기 래치수단(7)을 인에이블시키는 논리수단(11), PWM 신호의 반전신호의 제어에 의해 상기 오우버 플로우 검출수단(8)의 출력을 제어하는 스위칭 수단(S1)을 더 부가하여 구성함을 특징으로 하는 PWM 신호의 듀티 검출장치.The overflow detection means (8) according to claim 1, further comprising: an overflow detection means (8) for receiving a signal indicating that an overflow has occurred from the counter (6) and outputting an overflow detection signal corresponding thereto; 1) and the logic signal 11 for enabling the latch means 7 and the PWM signal when the count value of the counter 6 is logically calculated by outputting the output signal of the overflow detection means 9. And a switching means (S 1 ) for controlling the output of the overflow detection means (8) by controlling the inverted signal of the apparatus.
제1항에 있어서, 상기 논리수단(4)은 앤드게이트로 구성됨을 특징으로 하는 PWM 신호의 듀티 검출장치.The apparatus of claim 1, wherein said logic means (4) comprises an AND gate.
제1항 또는 제2항에 있어서, 상기 카운터(6)로 부터 오우버 플로우가 발생했음을 알리는 신호를 수신하여 이에 상응하는 오우버 플로우 검출신호를 출력하는 오우버 플로우 검출수단(9), 상기 폴링에지 검출수단(1)과 상기 오우버 플로우 검출수단(9)의 출력을 논리연산하여 상기 카운터(6)의 카운트 값이 n이면 상기 래치수단(7)을 인에이블 시키는 논리수단(11), PWM 신호의 제어에 의해 상기 오우버 플로우 검출수단(9)의 출력을 제어하는 스위칭 수단(S2)을 더 부가하여 구성함을 특징으로 하는 PWM 신호의 듀티 검출장치.The overflow detection means (9) according to claim 1 or 2, wherein the overflow detection means (9) receives a signal indicating that an overflow has occurred from the counter (6), and outputs an overflow detection signal corresponding thereto. Logic means 11, PWM for operation of the edge detection means 1 and the overflow detection means 9 to enable the latch means 7 when the count value of the counter 6 is n. And a switching means (S 2 ) for controlling the output of said overflow detection means (9) by the control of the signal.
제2항 또는 제4항에 있어서, 상기 논리수단(11)은 앤드게이트로 구성됨을 특징으로 하는 PWM 신호의 듀티 검출장치.5. The duty detection device according to claim 2 or 4, wherein the logic means (11) consists of an AND gate.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.