KR900008887Y1

KR900008887Y1 - Digital data detecting circuit for compact disk

Info

Publication number: KR900008887Y1
Application number: KR2019860006377U
Authority: KR
Inventors: 이재홍
Original assignee: 삼성전자 주식회사; 한형수
Priority date: 1986-05-08
Filing date: 1986-05-08
Publication date: 1990-09-29
Also published as: KR870018992U

Abstract

내용 없음.No content.

Description

Digital Data Detection Circuit of Compact Disc

제 1 도는 본 고안의 회로도.1 is a circuit diagram of the present invention.

제 2 도는 본 고안의 각 부분에서의 펄스 파형도.2 is a pulse waveform diagram in each part of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

CT₁-CT₃: 카운터 G₁-G₃: 논리게이트CT₁-CT₃: Counter G₁-G₃: Logic Gate

TSB : 3상태버퍼 SR : 쉬프트 레지스터TSB: 3-state buffer SR: Shift register

D₁,D₂: 지연부D₁, D₂: delay

본 고안은 컴팩트 디스크(Compact Disc)의 디지탈 데이터(Digital Data) 검출회로에 관한 것으로서, 특히 컴팩트 디스크를 삽입하고 컴팩트 디스크 플레이어(Player)를 구동할 때 출력되는 데이터중에서 실질적으로 필요한 데이터만을 검출하는 회로에 관한 것이다.The present invention relates to a digital data detection circuit of a compact disc, and in particular, a circuit for detecting only data that is substantially needed among data output when a compact disc is inserted and a compact disc player is driven. It is about.

종래에는 컴팩트 디스크 플레이어에서 읽혀진 디지탈 데이터를 아날로그 신호로 변환하여서 스피커(Speaker) 등의 출력장치에 의해서 출력되는데, 상기한 디지탈 데이터를 컴퓨터 시스템의 단말기에 전송하려면 불필요한 데이터와 함께 입력되는 결점이 있었다.Conventionally, digital data read from a compact disc player is converted into an analog signal and output by an output device such as a speaker. The digital data is transmitted with unnecessary data to be transmitted to a terminal of a computer system.

따라서 본 고안의 목적은 상기한 결점을 해결하기 위하여 안출한 것으로서, 컴팩트 디스크에서 클록이 발생 할 때 읽혀지는 디지탈 데이터중 처음 8개의 클록시 읽혀지는 8비트의 불필요한 신호를 제거하고 다음 16개의 클록시 읽혀지는 16비트의 실제데이터를 검출하는 회로를 제공하는데 있다.Therefore, an object of the present invention is to solve the above-mentioned drawback, and removes the 8-bit unnecessary signal read out of the first 8 clocks of digital data read out when a clock occurs in the compact disc and then the next 16 clocks. A circuit for detecting 16 bits of actual data to be read is provided.

이하 첨부된 도면에 의거 본 고안의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제 1 도는 본 고안의 회로도로서, 쉬프트 레지스터(SR)는 컴팩트 디스크에서 읽혀진 데이터를 직렬로 입력하고 일시에 8비트 데이터를 병열로 출력하여서 3상태 버퍼(TSB)의 입력단에 인가되도록 연결하고, 24진 카운터(CT₁)의 출력단(Q₃,Q₄) 신호는 논리게이트인 노아게이트(G₁)를 거쳐 8진 카운터(CT₃)의 인에이블(Enable) 단자(EN)에 인가되며, 그리고 노아게이트(G₁)의 출력단 신호는 반전게이트(G₂)를 거쳐 8진 카운터(CT₂)의 인에이블단자(EN)에 인가되도록 연결한다.1 is a circuit diagram of the present invention, a shift register (SR) is connected to be applied to the input terminal of the three-state buffer (TSB) by serially inputting data read from the compact disc and outputting 8-bit data in parallel at a time. The output terminals Q₃, Q₄ of the true counter CT₁ are applied to the enable terminal EN of the octal counter CT₃ via the logic gate Noah gate G₁, and the noah gate G₁. The output terminal signal of is connected to the enable terminal (EN) of the octal counter (CT₂) via the inversion gate (G₂).

그리고 카운터(CT₁)의 출력단(CARRY) 신호는 지연부(D₁)를 거쳐 카운터(CT₂)의 입력단(LOAD)에 인가되고, 카운터(CT₁)의 출력단(CARRY) 신호는 지연부(D₁)를 거쳐 카운터(CT₂)의 출력단(CARRY) 신호와 오아게이트(G₃)를 거쳐 카운터(C₇)의 입력단(LOAD)에 인가되도록 연결한다.The output terminal CARRY of the counter CT 'is applied to the input terminal LOAD of the counter CT2 through the delay unit D₁, and the output terminal CARRY signal of the counter CT' is passed through the delay unit D '. It is connected to be applied to the input terminal LOAD of the counter C ₇ through the output terminal CARRY signal of the counter CT₂ and the OA gate G₃.

상기한 카운터(CT₃)의 출력단(CARRY) 신호를 3상태 버퍼(TSB)의 동기단자에 인가하도록 연결하고, 카운터(CT₁-CT₃)의 동기단자(CK)에는 클럭(CLOCK) 펄스가 인가하도록 연결한 회로이다.The output terminal CARRY of the counter CT₃ is applied to the synchronization terminal of the three-state buffer TSB, and the clock pulse is applied to the synchronization terminal CK of the counter CT₁-CT₃. One circuit.

다음은 상기한 구성을 갖는 본 고안의 회로동작을 설명한 것이다.The following describes the circuit operation of the present invention having the above configuration.

클럭이 발생할 때, 컴팩트 디스크에서 읽혀지는 데이터중 처음 8개 클럭이 발생되어 읽혀지는 8비트 데이터는 필요치 않은 데이터이고, 다음 16개 클럭이 발생되어 읽혀지는 16비트 데이터가 실지로 컴팩트 디스크에 수록되어 있는 필요한 정보이다.When the clock occurs, the first 8 clocks of the data read from the compact disk are generated and the 8-bit data read out is not necessary, and the next 16 clocks are generated and the 16-bit data is actually stored on the compact disk. This is necessary information.

따라서 실제의 16비트 데이터를 검출하려면, 클럭이 발생후 클럭이 8개를 경과하기 전에는 즉 카운터(CR₁)가 Q₀, Q₁, Q₂, Q₃, Q₄="11100"까지 카운트업(Count up)일 때 카운터(CT₁)의 출력신호가 Q₃=Q₄"0"(로우신호)이 되어 노아게이트(G₁)를 거쳐 "1"(하이신호)이 되어서, 카운터(CT₃)는 비동작되고, 카운터(CT₂)는 상기한 노아게이트(G₁)의 출력단 "1"신호가 반전게이트(G₂)를 거쳐 인가되어서 동작된다.Therefore, to detect the actual 16-bit data, the counter (CR₁) counts up to Q ₀ , Q ₁ , Q ₂ , Q ₃ , Q ₄ = "11100" before the eight clocks have passed since the clock was generated. Count up), the output signal of the counter CT₁ becomes Q₃ = Q₄ "0" (low signal) and goes through the noar gate G₁ to "1" (high signal), so that the counter CT₃ is deactivated. The counter CT2 is operated by applying the above-described output terminal "1" signal of the noble gate G₁ via the inverting gate G2.

그리고 8개의 클럭이 지난후 24번째의 클럭이 발생시에는 카운터(CT₁)의 출력단(Q₃,Q₄) 신호가 모두 "1"이 되어 카운터(CT₃)를 동작하게 하고, 이와 동시에 카운터(CT₂)의 출력단(CARRY) 신호가 카운터(CT₃)에 입력되며, 노아게이트(G₁)의 출력단 신호가 반전되어서 카운터(CT₂)의 인에이블 단자(EN)에 "1"신호로 인가되어 카운터(CT₂)는 비동작된다.When the 24th clock is generated after eight clocks, the outputs of the counters CT₃ and Q₃ and Q1 are all "1" to operate the counter CT₃, and at the same time, the counter CT 의 is output. The signal (CARRY) is input to the counter CT₃ and the output terminal signal of the nodal gate G 반전 is inverted and applied as a "1" signal to the enable terminal EN of the counter CT₂ so that the counter CT₂ is inoperative. do.

한편 9번째 클록부터 16번째 까지의 클록이 발생되어 카운터(CT₁-CT₃)에 인가도면, 17번째 클록이 인가될 때 카운터(CT₃)의 출력단(CARRY)에는 "0"(로우신호)이 출력되어 3상태 버퍼(TSB)를 동기시킨다.On the other hand, when the clocks of the 9th to 16th clocks are generated and applied to the counter CT₁-CT₃, when the 17th clock is applied, “0” (low signal) is output to the output terminal CARRY of the counter CT₃. Synchronize the three-state buffer (TSB).

이때 컴팩트 디스크에서 읽혀져 쉬프트 레지스터(SR)에 직렬로 입력된 8비트 데이터가 일시에 병렬로 3상태 버퍼(TSB)를 거쳐 시스템에 입력된다.At this time, 8-bit data read from the compact disc and serially inputted to the shift register SR is input to the system via the tri-state buffer TSB in parallel at one time.

그리고 17번째 클록부터 24번째까지의 클록이 발생될시에는 상기한 데이터 전송방법과 마찬가지로 쉬프트 레지스터(SR)에 8비트 데이터가 저장되고 25번째 클럭이 인가될 때 카운터(CT₃)의 출력단(CARRY) 신호가 "0"이 되어 3상태버퍼를 동기시킨다.When the 17th clock to the 24th clock is generated, the 8-bit data is stored in the shift register SR and the output terminal CARRY of the counter CT₃ is applied when the 25th clock is applied, as in the data transfer method described above. The signal becomes "0" to synchronize the three-state buffer.

이때 8비트 데이터가 쉬프트 레지스터(SR)에서 병렬로 3상태 버퍼(TSB)를 거쳐 시스템에 인가된다.At this time, 8-bit data is applied to the system through the three-state buffer (TSB) in parallel in the shift register (SR).

상기한 동작들을 제3도에 도시된 바와 같이 계속 반복하여 24개의 클록이 발생될 때마다 16비트의 데이터를 계속 검출한다.The above operations are repeated as shown in FIG. 3 to continuously detect 16 bits of data every time 24 clocks are generated.

따라서 본 고안에 의하면 컴팩트 디스크에서 읽혀진 데이터중에서 실제 데이터를 검출하는 회로를 간단하게 설계할 수 있는 이점이 있다.Therefore, according to the present invention, there is an advantage in that a circuit for detecting actual data among data read from a compact disc can be simply designed.

Claims

Noah gate (G₁) is connected between the counter CT₁ (CT₃), delay unit D₁ is connected between the counter CT₁ (CT₃), and between the noah gate (G₁) and the counter (CT₂). Inverting gate (G ₂ ) is connected, and between the counter (CT₂) (CT₃) connects the delay unit (D₂) and the oragate (G₃), the output signal of the counter (CT₃) is the above-mentioned To the other input terminal and to the synchronization terminal of the tri-state buffer (TSB) so that data read from the compact disc is transferred to the system via the shift register (SR) and the tri-state buffer (TSB). Digital data detection circuit of a compact disc, characterized in that.