JP3513399B2 - Variable timing device using serial data - Google Patents
Variable timing device using serial dataInfo
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、デジタル回路に
使用する、タイミングデコードパルスのシリアルデータ
によるタイミング可変装置に関するものである。
【０００２】
【従来の技術】従来、デジタル回路で使用するタイミン
グデコードパルスのシリアルデータによるタイミング可
変については、既に公知である。図３は従来のタイミン
グパルスのシリアル可変の回路構成図である。図３にお
いて、１０はバイナリーカウンタ、２０は一致検出部、
３０はシリアルデータ入力部、４０はクロック入力端
子、８はタイミング整形用Ｄ−ＦＦ、５０はタイミング
パルス出力端子である。
【０００３】クロック入力端子４０に入力されるクロッ
ク信号をカウントするバイナリーカウンタ１０の各ビッ
ト出力（たとえばＱ１〜Ｑ６）が一方の入力端子に接続
された複数のＥＸ−ＯＲ（あるいはＥＸ−ＮＯＲ）１〜
６の他方の入力端子にシリアルデータの各ビット出力
（たとえばＤ１〜Ｄ６）が接続され、一致ゲート７（図
３では、論理積ゲート）の入力端子に、ＥＸ−ＯＲ（あ
るいはＥＸ−ＮＯＲ）１〜６の出力端子が接続され、バ
イナリーカウンタ１０の各Ｑ出力と、シリアルデータが
一致（あるいは反転一致）すると、その一致ゲート７の
出力端子が“Ｌｏ”から“Ｈｉ”へ移行する。クロック
信号がクロック入力端子４０に印加されたＤ−ＦＦ８の
Ｄ入力端子に一致ゲート７の出力端子が出力され、タイ
ミングパルス出力端子５０にＤ−ＦＦ８の出力端子（Ｑ
出力あるいは／Ｑ出力）が接続されている。
【０００４】以上の構成からなるタイミングパルス可変
装置において、シリアルデータ入力部３０に入力される
シリアルデータ出力の組み合わせにより、タイミングパ
ルス出力端子５０に得られるタイミングパレスを可変し
ている。図４にその主要動作部の動作波形図を示す。図
４（ｂ）に示すようにシリアルデータが（Ｄ１，Ｄ２，
Ｄ３，Ｄ４，Ｄ５，Ｄ６）＝（１、１、０、０、１、
０）で入力されている場合の動作を示している。図３の
回路構成では、バイナリーカウンタ１０の出力が図４
（ａ）に示すように（Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，
Ｑ６）＝（０、０、１、１、０、１）になった直後に、
図４（ｃ）のようにＥＸ−ＯＲ１〜ＥＸ−ＯＲ６の出力
１ａ〜６ａがすべて“Ｈｉ”となり、同図（ｄ）の一致
ゲート７の出力７ａが“Ｌｏ”から“Ｈｉ”へ移行す
る。“Ｈｉ”にへ移行し一致ゲート７の出力７ａが、バ
イナリーカウンタ１０に入力されているクロック信号と
同一のクロック信号（同図（ｆ））がクロック入力端子
に印加されているＤ−ＦＦ８のＤ入力端子に入力されて
いるので、次のクロック入力のタイミングでＤ−ＦＦ８
の出力端子８ａ（同図（ｅ））には、タイミングパルス
がクロック信号の１周期間出力される。
【０００５】
【発明が解決しようとする課題】従来、デジタル回路に
使用するタイミングパルス作成において、その出力タイ
ミングをシリアルデータにより可変する場合に、カウン
タのカウント値が大きくなると、シリアルデータのビッ
ト数が増大するという課題があった。この発明は、上記
従来の課題を解決するものであり、シリアルデータのビ
ット数とゲート数を削減することのできるタイミングパ
ルスのシリアルデータによるタイミング可変装置を提供
することを目的とする。
【０００６】
【課題を解決するための手段】請求項１記載のシリアル
データによるタイミング可変装置は、クロック入力信号
をカウントするバイナリーカウンタと、このバイナリー
カウンタのビット出力の数よりも少ないビット数のシリ
アルデータが入力されるシリアルデータ入力部と、バイ
ナリーカウンタの各ビット出力を一方の入力端子に入力
しシリアルデータを他方の入力端子の一部に入力する複
数の個別一致検出部を有しこれらの個別一致検出部の出
力を入力する全体一致検出部を有する一致検出部と、こ
の一致検出部の出力をクロック入力信号のタイミングに
同期させるタイミング整形部とを備え、個別一致検出部
の他方の入力端子の残部には、バイナリーカウンタのビ
ット出力の正転出力または反転出力を入力したことを特
徴とするものである。
【０００７】請求項１記載のシリアルデータによるタイ
ミング可変装置によれば、バイナリーカウンタの出力同
志を比較する個別一致検出部を有する一致検出部にする
ことにより、タイミングパルスのシリアル可変範囲に限
定したシリアルデータによりシリアル可変ができ、従来
よりビット数の少ないシリアルデータを用いてタイミン
グパルス出力を得ることができる。
【０００８】
【発明の実施の形態】この発明の一実施の形態を図１お
よび図２により説明する。このシリアルデータによるタ
イミング可変装置すなわちシリアル可変出力装置は、ク
ロック入力端子４０に入力されるクロック信号をカウン
トするバイナリーカウンタ１０の各ビット出力が、複数
の個別一致検出部例えばＥＸ−ＯＲ（あるいはＥＸ−Ｎ
ＯＲ）ゲート群１〜６の一方の入力端子に接続され、他
方の入力端子の一部にシリアルデータの各ビット出力が
接続され、他方の入力端子の残部に個別一致検出部にお
いてバイナリーカウンタ１０の出力同志の比較となるよ
うに、カウンタ１０のビット出力（あるいは反転出力）
端が接続され、このＥＸ−ＯＲゲート群１〜６と、入力
端子にＥＸ−ＯＲゲート群１〜６の出力端が接続された
全体一致検出部である一致ゲート７とで構成される一致
検出部２０の出力端が、タイミング整形部を構成するＤ
−ＦＦ８のＤ入力端子に接続され、そのクロック入力端
子ｃｋにはバイナリーカウンタ１０に供給されているク
ロック信号と同一のクロック信号が入力され、Ｄ−ＦＦ
８の出力がタイミングパルス出力端子５０に接続されて
いる。
【０００９】以下、この発明の一実施の形態について図
１および図２を参照にしながら説明する。図１は、実施
の形態におけるシリアルデータによるタイミング可変装
置の回路構成を示すものである。図１において、クロッ
ク入力端子４０に入力されるクロック信号ＣＬＫをカウ
ントするバイナリーカウンタ１０の各ビット出力Ｑ１〜
Ｑ６が一方の入力端子に接続された複数のＥＸ−ＯＲゲ
ート群１〜６（あるいはＥＸ−ＮＯＲ）の他方の入力端
子の一部にシリアルデータ入力部３０に入力されている
シリアルデータの各ビット出力（あるいは反転出力）Ｄ
１〜Ｄ５が接続され、他方の入力端子の残部すなわち、
バイナリーカウンタ１０のＱ５出力が入力されているＥ
Ｘ−ＯＲの他方の入力端子には、バイナリーカウンタ１
０のＱ６出力が接続されている。ＥＸ−ＯＲゲート群１
〜６の出力が入力されるＡＮＤゲートを用いた一致ゲー
ト７の出力が、クロック入力端子がクロック入力端子４
０に接続されているＤ−ＦＦ８（Ｄ型のフリップフロッ
プ）のＤ−入力端子に接続され、Ｄ−ＦＦ８の出力がタ
イミングパルス出力端子５０に接続されている。
【００１０】以上のように構成された実施の形態のタイ
ミング可変装置について以下、図２を用いてその動作を
説明する。図２において、同図（ｃ）のＥＸ−ＯＲ５の
出力波形５ａの“Ｈｉ”期間が一定の範囲に限定され、
この範囲内で、タイミングパルス出力のタイミング可変
が可能となる。図２（ｂ）で示すようにシリアルデータ
が（Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝（１、１、０、
０、０）で入力されている場合の動作を示している。図
１の実施の形態ではバイナリーカウンタ１０の出力が図
２（ａ）のＰ1 で示すように（Ｑ１、Ｑ２、Ｑ３、Ｑ
４、Ｑ５、Ｑ６）＝（０、０、１、１、０、１）になっ
た直後に図２（ｃ）のようにＥＸ−ＯＲゲート群１〜６
の出力１ａ〜６ａがすべて“Ｈｉ”となり、同図（ｄ）
のように一致ゲート７の出力７ａが“Ｌｏ”から“Ｈ
ｉ”に移行され、バイナリーカウンタ１０に入力されて
いるクロック信号（同図（ｆ））と同一のクロック信号
がクロック入力端子に印加されているＤ−ＦＦ８のＤ入
力端子に一致ゲート７の出力が、入力されているので、
次のクロック入力のタイミングで、図２（ｅ）のように
Ｄ−ＦＦ８の出力端子８Ｑにはタイミングパルスがクロ
ック信号の１周期間出力される。
【００１１】以上のように、この実施の形態によれば、
バイナリーカウンタ１０のカウント値と、シリアルデー
タ入力部３０に入力されたシリアルデータが同一ビット
数ではなく、シリアルデータのビット数の方が１ビット
少ない。この１ビット分をバイナリーカウンタ１０のＱ
５出力とＱ６出力の比較に用いて、一致検出部２０が一
致検出できる範囲を限定している。
【００１２】このようにこの実施の形態では、カウンタ
１０のＱn 出力の反転（あるいは正転）をＱn-1 以下の
出力とともに一致検出部を構成するＥＸ−ＯＲの入力端
子に接続し、タイミングパルス出力の出力可能なタイミ
ング範囲を制限すると同時に、シリアルデータのビット
数を削減するという改良が加えられたものである。一般
にシリアル可変したタイミングパルスは、可変範囲を広
くすることにより、可変精度の方を要求されることの方
が多い。この発明では、シリアルデータを１ビット削減
しても、この可変精度は劣化していない。
【００１３】なお、一致検出部２０のＥＸ−ＯＲがＥＸ
−ＮＯＲである場合は、バイナリーカウンタ１０のＱ５
出力が入力されているゲート５の他方の入力端子には、
インバータ９を介してＱ６出力を入力し、このときシリ
アルデータ入力部３０のＤ１〜Ｄ５の値を逆にしたもの
でもよい。
【００１４】
【発明の効果】請求項１記載のシリアルデータによるタ
イミング可変装置によれば、バイナリーカウンタの出力
同志を比較する個別一致検出部を有する一致検出部にす
ることにより、タイミングパルスのシリアル可変範囲に
限定したシリアルデータによりシリアル可変ができ、従
来よりビット数の少ないシリアルデータを用いてタイミ
ングパルス出力を得ることができる。Description: BACKGROUND OF THE INVENTION [0001] 1. Field of the Invention [0002] The present invention relates to a timing variable device using serial data of a timing decode pulse for use in a digital circuit. 2. Description of the Related Art Heretofore, variable timing of a timing decode pulse used in a digital circuit by serial data is already known. FIG. 3 is a circuit configuration diagram of a conventional serially variable timing pulse. In FIG. 3, 10 is a binary counter, 20 is a match detection unit,
Reference numeral 30 denotes a serial data input unit, 40 denotes a clock input terminal, 8 denotes a timing shaping D-FF, and 50 denotes a timing pulse output terminal. Each bit output (for example, Q1 to Q6) of a binary counter 10 for counting a clock signal input to a clock input terminal 40 is connected to a plurality of EX-OR (or EX-NOR) 1 connected to one input terminal. ~
6 are connected to respective bit outputs (for example, D1 to D6) of serial data, and EX-OR (or EX-NOR) 1 is connected to an input terminal of a match gate 7 (an AND gate in FIG. 3). 6 are connected, and when each Q output of the binary counter 10 and the serial data match (or inverted match), the output terminal of the matching gate 7 shifts from “Lo” to “Hi”. The output terminal of the match gate 7 is output to the D input terminal of the D-FF 8 to which the clock signal is applied to the clock input terminal 40, and the output terminal (Q
Output or / Q output). In the timing pulse varying device having the above-described configuration, the timing palace obtained at the timing pulse output terminal 50 is varied by a combination of the serial data output inputted to the serial data input section 30. FIG. 4 shows an operation waveform diagram of the main operation section. As shown in FIG. 4B, the serial data is (D1, D2,
D3, D4, D5, D6) = (1, 1, 0, 0, 1,
0) shows the operation when the input is made. In the circuit configuration of FIG. 3, the output of the binary counter 10 is
As shown in (a), (Q1, Q2, Q3, Q4, Q5,
Q6) = Immediately after (0, 0, 1, 1, 0, 1),
As shown in FIG. 4C, the outputs 1a to 6a of the EX-OR1 to EX-OR6 all become "Hi", and the output 7a of the match gate 7 shown in FIG. 4D shifts from "Lo" to "Hi". . The output 7a of the coincidence gate 7 shifts to "Hi", and the output 7a of the D-FF 8 to which the same clock signal (f) in FIG. Since the signal is input to the D input terminal, the D-FF 8 is input at the next clock input timing.
A timing pulse is output for one cycle of the clock signal to the output terminal 8a of FIG. Conventionally, in producing a timing pulse used in a digital circuit, when the output timing is varied by serial data and the count value of the counter becomes large, the number of bits of the serial data becomes large. There was a problem of increasing. SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned conventional problems, and an object of the present invention is to provide a timing variable device using serial data of a timing pulse which can reduce the number of bits and the number of gates of the serial data. According to a first aspect of the present invention, there is provided a variable timing device based on serial data, comprising: a binary counter for counting a clock input signal; and a serial number having a bit number smaller than the number of bit outputs of the binary counter. It has a serial data input unit to which data is input, and a plurality of individual coincidence detection units that input each bit output of the binary counter to one input terminal and input serial data to a part of the other input terminal. A match detection unit having an overall match detection unit for inputting an output of the match detection unit; and a timing shaping unit for synchronizing the output of the match detection unit with the timing of the clock input signal, and the other input terminal of the individual match detection unit Is characterized in that the normal output or inverted output of the bit output of the binary counter is input to the rest of Is what you do. According to the first aspect of the present invention, the serial data is limited to the serial variable range of the timing pulse by using the coincidence detecting section having the individual coincidence detecting section for comparing the outputs of the binary counter. The data can be serially varied, and a timing pulse output can be obtained using serial data having a smaller number of bits than in the past. An embodiment of the present invention will be described with reference to FIGS. 1 and 2. In the variable timing device using serial data, that is, the variable serial output device, each bit output of the binary counter 10 that counts the clock signal input to the clock input terminal 40 is output to a plurality of individual coincidence detecting units, for example, EX-OR (or EX-OR). N
OR) One of the input terminals of the gate groups 1 to 6 is connected, each bit output of the serial data is connected to a part of the other input terminal, and the other of the other input terminals is connected to the individual counter of the binary counter 10 in the individual coincidence detection unit. Bit output (or inverted output) of the counter 10 so that the outputs are compared.
Of the EX-OR gate groups 1 to 6 whose ends are connected to each other, and a match gate 7 which is an overall match detection unit to which the output terminals of the EX-OR gate groups 1 to 6 are connected to the input terminals. The output end of the section 20 is a D
The same clock signal as the clock signal supplied to the binary counter 10 is input to the clock input terminal ck of the D-FF8.
8 is connected to the timing pulse output terminal 50. An embodiment of the present invention will be described below with reference to FIGS. FIG. 1 shows a circuit configuration of a timing variable device using serial data according to the embodiment. 1, each bit output Q1 to Q1 of a binary counter 10 that counts a clock signal CLK input to a clock input terminal 40.
Each bit of serial data input to the serial data input unit 30 is provided to a part of the other input terminal of the plurality of EX-OR gate groups 1 to 6 (or EX-NOR) connected to one input terminal Q6. Output (or inverted output) D
1 to D5 are connected, and the rest of the other input terminal, that is,
E to which the Q5 output of the binary counter 10 is input
The other input terminal of the X-OR has a binary counter 1
0 Q6 output is connected. EX-OR gate group 1
The output of the coincidence gate 7 using an AND gate to which the outputs of .about.
The D-FF 8 (D-type flip-flop) connected to 0 is connected to the D-input terminal, and the output of the D-FF 8 is connected to the timing pulse output terminal 50. The operation of the thus configured timing variable device of the embodiment will be described below with reference to FIG. In FIG. 2, the "Hi" period of the output waveform 5a of the EX-OR 5 in FIG. 2C is limited to a certain range,
Within this range, the timing of the timing pulse output can be varied. As shown in FIG. 2B, when the serial data is (D1, D2, D3, D4, D5) = (1, 1, 0,
(0, 0). As the output of the binary counter 10 in the embodiment of FIG. 1 is indicated by P 1 in FIG. 2 (a) (Q1, Q2 , Q3, Q
4, Q5, Q6) = (0, 0, 1, 1, 0, 1) immediately after EX-OR gate groups 1 to 6 as shown in FIG.
Are all "Hi", and the outputs 1a to 6a of FIG.
The output 7a of the match gate 7 changes from "Lo" to "H" as shown in FIG.
i ”, the same clock signal as that input to the binary counter 10 ((f) in the figure) is applied to the clock input terminal, and the output of the coincidence gate 7 is applied to the D input terminal of the D-FF 8. Is entered, so
At the next clock input timing, a timing pulse is output to the output terminal 8Q of the D-FF 8 for one cycle of the clock signal as shown in FIG. As described above, according to this embodiment,
The count value of the binary counter 10 and the serial data input to the serial data input unit 30 are not the same number of bits, and the number of bits of the serial data is smaller by one bit. This one bit is used as the Q of the binary counter 10.
The range in which the coincidence detection unit 20 can detect coincidence is limited by using the five outputs and the Q6 output. [0012] In this way, this embodiment is connected inverted Q n outputs of the counter 10 (or forward) the EX-OR of the input terminals constituting the coincidence detector with Q n-1 following output, This is an improvement in which the timing range in which the timing pulse output can be output is limited and the number of bits of serial data is reduced. Generally, the timing pulse serially changed is often required to have a higher variable accuracy by widening the variable range. According to the present invention, even if the serial data is reduced by one bit, the variable accuracy does not deteriorate. The EX-OR of the match detecting section 20 is EX
If it is -NOR, Q5 of the binary counter 10
The other input terminal of the gate 5 to which the output is input is:
The output of Q6 may be input via the inverter 9 and the values of D1 to D5 of the serial data input unit 30 may be inverted at this time. According to the first aspect of the present invention, the timing variable device based on serial data is provided with a coincidence detecting unit having an individual coincidence detecting unit for comparing outputs of the binary counter, thereby enabling serial variable timing pulses. Serial data can be varied by limiting the range of serial data, and a timing pulse output can be obtained using serial data having a smaller number of bits than before.
【図面の簡単な説明】
【図１】この発明の一実施の形態におけるシリアルデー
タによるタイミング可変装置の回路構成図である。
【図２】図１の動作を説明するタイムチャートである。
【図３】従来のシリアルデータによるタイミング可変装
置の回路構成図である。
【図４】図３の動作を説明するタイムチャートである。
【符号の説明】
１〜６ ＥＸ−ＯＲゲート群
７ 一致ゲート
８ Ｄ−ＦＦ
９ インバータ
１０ バイナリーカウンタ
２０ 一致検出部
３０ シリアルデータ入力部
４０ クロック入力端子
５０ タイミングパルス出力端子BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a circuit configuration diagram of a serial data timing variable device according to an embodiment of the present invention. FIG. 2 is a time chart for explaining the operation of FIG. 1; FIG. 3 is a circuit diagram of a conventional serial data variable timing device. FIG. 4 is a time chart for explaining the operation of FIG. 3; [Description of Signs] 1 to 6 EX-OR gate group 7 Match gate 8 D-FF 9 Inverter 10 Binary counter 20 Match detection unit 30 Serial data input unit 40 Clock input terminal 50 Timing pulse output terminal
Claims (1)
リーカウンタと、このバイナリーカウンタのビット出力
の数よりも少ないビット数のシリアルデータが入力され
るシリアルデータ入力部と、前記バイナリーカウンタの
各前記ビット出力を一方の入力端子に入力し前記シリア
ルデータを他方の入力端子の一部に入力する複数の個別
一致検出部を有しこれらの個別一致検出部の出力を入力
する全体一致検出部を有する一致検出部と、この一致検
出部の出力を前記クロック入力信号のタイミングに同期
させるタイミング整形部とを備え、前記個別一致検出部
の他方の入力端子の残部には、前記バイナリーカウンタ
のビット出力の正転出力または反転出力を入力したこと
を特徴とするシリアルデータによるタイミング可変装
置。(57) [Claim 1] A binary counter for counting a clock input signal, a serial data input unit to which serial data of a bit number smaller than the number of bit outputs of the binary counter is input, A plurality of individual match detection units for inputting each of the bit outputs of the binary counter to one input terminal and inputting the serial data to a part of the other input terminal; and inputting the outputs of these individual match detection units A match detection unit having an overall match detection unit; and a timing shaping unit that synchronizes the output of the match detection unit with the timing of the clock input signal. The remaining of the other input terminals of the individual match detection unit includes: Timing variable by serial data characterized by inputting normal output or inverted output of bit output of binary counter Location.
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