KR900007907B1 - Synchronizing protecting circuit for video system - Google Patents

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Abstract

The circuit for supplying the stable horizontal synchronous signal in picture-in-picture (PIP) television comprises a synchronous detection counter (2) reset by the horizontal synchronous signal separated by a synchronous separation element (1) and counting clock signal (CK) during one horizontal period, a NAND gate (N1) providing the window signal of horizontal synchronous detection, an OR gate (OR1) adding the window signal and the horizontal synchronous signal of a synchronisation separating element (1), a synchronous counter (3) reset by the horizontal synchronous signal of the OR gate and counting the clock signal during the one horizontal period, a NAND gate (N2) combining the output of the counter (3), and an AND gate (A1) applying the real horizontal synchronous signal to a PIP controller (4).

Description

비데오 시스템의 동기 보호 회로Synchronous Protection Circuit of Video System

본 발명의 회로도Circuit diagram of the present invention

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 동기분리소자 2 : 동기검출카운터1: Synchronous Separator 2: Synchronous Detection Counter

3 : 동기발생카운터 48 PIP : 콘트롤부3: Synchronization counter 48 PIP: Control part

N1, N2: 낸드게이트 A1: 앤드게이트N 1 , N 2 : NAND gate A 1 : End gate

OR1: 오아게이트OR 1 : Oagate

본 발명은 모화면과 자화면을 동시에 디스플레이 시키는 PIP(Picture in Picture) 기능을 갖춘 비데오 시스템에 있어서, PIP 화면의 안정화를 위한 안정된 수평 동기 신호를 공급해 주도록 하는 비데오 시스템의 동기 보호 회로에 관한 것이다.The present invention relates to a synchronous protection circuit of a video system for supplying a stable horizontal synchronization signal for stabilizing a PIP screen in a video system having a picture in picture (PIP) function for simultaneously displaying a mother screen and a child screen.

PIP 기능을 갖춘 비데오 시스템은 각기 다른 채널 및 비데오 신호를 한 화면에 나타낼 수 있는 기능을 갖고 있으나 화면의 안정화를 위해서는 안정된 수평 동기 신호의 공급이 필요하게 된다.Video system with PIP function can display different channel and video signal on one screen, but stable horizontal sync signal is needed to stabilize the screen.

따라서 종래에도 안정된 수평 동기 신호를 공급시키기 위하여 위상고정회로(PLL : Phase Lock Loop Communication System)를 이용하여 평균적인 수평 동기 신호를 얻도록 하고 있으나 집적소사(IC)로 구성된 위상 고정 회로를 이용하어 수평 동기 신호를 안정시킬 경우 제조 원가의 앙등을 초래하게 되는 단점과 커스텀 IC화 하는데 문제점이 생기는 것이었다.Therefore, in order to supply a stable horizontal synchronizing signal, an average horizontal synchronizing signal is obtained using a phase lock loop communication system (PLL), but a horizontal synchronizing signal composed of an integrated source (IC) is used. Stabilization of the synchronization signal would lead to an increase in manufacturing costs and problems in customizing the IC.

본 발명의 목적은 수평 동기 신호를 디지탈 신호 처리시켜 PIP 기능을 수행하는 PIP 콘트롤부에 안정된 수평 동기 신호를 공급할 수 있도륵 하는 한편 커스텀 IC화 하는데 편리한 동기보호 회로를 제공하고자 하는 것으로써 본 발명의 목적을 달성하기 위하여 동기 분리 소자에서 분리된 수평 동기 신호가 실제의 수평 동기 신호인가를 동기 검출 카운터와 낸드게이트로 검출하고 최종 검출된 수평 동기 신호는 동기 발생 카운터를 리셋트시켜 동기 시작점을 맞추고 낸드게이트를 통하여 수평 동기 신호를 발생시킴으로써 PIP 콘트롤부에 안정된 실제의 수평 동기 신호가 인가되도록 한 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a synchronous protection circuit which is convenient for customizing an IC while being able to supply a stable horizontal synchronous signal to a PIP control unit performing a PIP function by digitally processing the horizontal synchronous signal. In order to achieve the objective, the synchronization detection counter and the NAND gate detect whether the horizontal synchronization signal separated from the synchronization isolation element is the actual horizontal synchronization signal, and the finally detected horizontal synchronization signal resets the synchronization occurrence counter to set the synchronization start point. By generating a horizontal synchronizing signal through the gate, a stable actual horizontal synchronizing signal is applied to the PIP controller.

이같은 목적의 본 발명을 첨부 도면에 의하여 상세히 설명하면 다음과 같다.The present invention for this purpose will be described in detail with reference to the accompanying drawings.

비데오 신호(VI) 중의 수직 및 수평 동기 신호를 분리하는 동기 분리 소자(1)와, 상기 동기분리소자(1)에서 분리시킨 수평 동기 신호에 의하여 리셋트 되고 1수평기간 동안 높은 주파수의 클럭 신호(CK)를 카운트하는 동기 검출 카운터(2)와, 상기 동기 검출 카운터(2)의 출력을 논리조합하여 수평동기 신호가 포함되는 수평 동기 신호 검출 윈도우(window)신호를 출력시키는 낸드게이트(N1)와, 상기 낸드게이트(N1)의 윈도우 신호와 동기분리소자(1)의 수평 동기 신호를 논리 합하여 수평 동기 신호만을 출력시키는 오아게이트(OR1)와, 상기 오아게이트(OR1)의 출력인 수평 동기 신호에 의하여 리셋트되고 1수평 기간 동안 높은 클럭 주파수의 클럭 신호를 카운트 하는 동기 발생 카운터(3)와, 상기 동기 발생 카운터(3)의 출력을 논리조합 하여 수평 동기 신호를 출력시키는 낸드게이트(N2)와, 상기 낸드게이트(N2)의 출력과 오아게이트(OR1)의 출력을 논리곱하여 PIP 콘트롤부(4)에 실제 수평 동기 신호를 인가시키는 앤드게이트(A1)로 구성된다.The clock signal having a high frequency for one horizontal period is reset by the synchronous separation element 1 separating the vertical and horizontal synchronization signals in the video signal VI and the horizontal synchronization signal separated by the synchronization separation element 1. NAND gate N 1 for outputting a horizontal synchronization signal detection window signal including a horizontal synchronization signal by logically combining the synchronization detection counter 2 that counts CK and the output of the synchronization detection counter 2. And an OR gate OR 1 for outputting only a horizontal synchronization signal by logical sum of the window signal of the NAND gate N 1 and the horizontal synchronization signal of the synchronization isolation device 1 , and an output of the OR gate OR 1 . The horizontal synchronizing signal is reset by the horizontal synchronizing signal, and the horizontal synchronizing signal is output by logically combining the synchronizing generating counter 3 and the output of the synchronizing generating counter 3 for counting a clock signal having a high clock frequency for one horizontal period. Multiplying logic output and Iowa gate output of the (OR 1) of the NAND gate (N 2), and said NAND gate (N 2) to force the AND gate which is the actual horizontal sync signal to the PIP control unit (4) (A 1 It is composed of

이와 같이 구성되어 pip 콘트롤부(4)에 안정된 수평 동기 신호를 공급해 주도록 하는 본 발명의 동기 보호 회로에 대한 작용 효과를 설명한다.The effects of the synchronous protection circuit of the present invention configured to supply the stable horizontal synchronizing signal to the pip control unit 4 will be described.

복합 영상 신호인 비데오 신호(VI)가 동기분리소자(1)에 인가되며 영상 신호중에 포함되어 있는 수평 및 수직 동기 신호를 분리시킨 후 화면의 안정화에 큰 영향이 없는 수직 동기 신호(V)는 PIP 콘트롤부(4)에 집적 인가시키고 화면의 안정화에 영향을 미치는 수평 동기 신호(H)는 수평 동기 신호의 안정화를 위하여 2개의 카운터와 4개의 논리 게이트를 이용하여 안정된 수평 동기 신호를 PIP 콘트롤부(4)에 입력시킴으로써 PIP 화면을 안정화시키게 된다.The video signal VI, which is a composite video signal, is applied to the sync separating device 1, and after separating the horizontal and vertical sync signals included in the video signal, the vertical sync signal V having no significant effect on the stabilization of the screen is PIP. The horizontal synchronizing signal H, which is applied to the controller 4 and affects the stabilization of the screen, uses the two counters and four logic gates to stabilize the horizontal synchronizing signal. 4) to stabilize the PIP screen.

즉 동기 분리 소자(1)로 부터 분리된 수평 동기 신호(H)가 동기 검출 카운터(2)의 리셋트 단자(R)에 인가되면 동기 검출 카운터(2)는 수평 동기 신호에 의하여 리셋트 되어 지게 되므로 결국 수평 동기 신호가 인가될 때 마다 리셋트 되어지며 리셋트 상태가 해제되는 1수평 기간 동안 높은 주파수의 클럭 신호(CK)를 카운트 하게 되고 카운트된 출력은 낸드게이트(N1)로 출력시키게 된다.That is, when the horizontal synchronizing signal H separated from the synchronizing separation element 1 is applied to the reset terminal R of the synchronizing detection counter 2, the synchronizing detection counter 2 is reset by the horizontal synchronizing signal. As a result, the signal is reset every time the horizontal synchronization signal is applied, and the clock signal CK of the high frequency is counted for one horizontal period during which the reset state is released, and the counted output is output to the NAND gate N 1 . .

즉 동기 검출 카운터(2)는 수평 동기 신호에 의하여 러셋트 되어지며 1수평 동기 신호 기간 동안 클럭 신호(CK)를 카운트하는 동작을 반복하게 된다.That is, the synchronization detection counter 2 is reset by the horizontal synchronization signal and repeats the operation of counting the clock signal CK during one horizontal synchronization signal period.

그리고 동기 검출 카운터(2)의 출력을 낸드게이트(N1)에서 논리조합함에 따라서 낸드게이트(N1)의 출력측으로는 수평 동기 신호를 포함하는 수평 동기 신호 검출 윈도우 신호를 출력시키게 되며 이때의 윈도우신호는 수평 동기 신호가 로우레벨로 떨어지기 전에 로우레벨이 되고 하이레벨로 상승된 후에 하이레벨이 된다.And the output of the synchronization detection counter (2) a NAND gate (N 1) in as a logical combination according to the output of the NAND gate (N 1) is thereby output a horizontal synchronizing signal detecting window signal including a horizontal synchronizing signal wherein the window The signal goes low before the horizontal sync signal falls to low level and goes high after rising to high level.

즉 동기 검출 카운터(2)의 출력을 논리 조합하여 낸드게이트(N1)에서는 수평 동기 신호 폭보다 큰 윈도우 신호를 출력시키게 된다.That is, the NAND gate N 1 outputs a window signal larger than the horizontal synchronization signal width by logically combining the outputs of the synchronization detection counter 2.

그리고 낸드게이트(N1)의 윈도우 신호 출력은 동기 분리소자(1)에서 분리시킨 수평 동기 신호와 오아게이트(OR1)에서 논리합되어 출력되게 되므로 오아게이트(OR1)에서는 수평 동기 신호만을 출력시키고 동기 분리 과정에서 발생될 수 있는 노이즈는 출력되지 않게 된다.In addition, since the window signal output of the NAND gate N 1 is logically outputted from the horizontal synchronizing signal separated from the synchronizing separation element 1 and the ora gate OR 1 , only the horizontal synchronizing signal is output from the ora gate OR 1 . Noise that may be generated during synchronous separation is not output.

즉 오아게이트(OR1)의 출력 측으로는 동기분리소자(1)에서 분리시킨 도면에 표시된 수평 동기 신호가 출력되게 되는 것으로 결국 오아게이트(OR1)에서는 실제의 동기 신호만을 출력시키게 되는 것이다.I.e., toward the output of the gate Iowa (OR 1) it will be thereby eventually Iowa gate (OR 1) the output only the actual synchronization signal of the to be a horizontal sync signal shown in the drawing was separated by the synchronization separating element (1) to be output.

그리고 오아게이트(OR1)의 출력은 동기 발생 카운터(3)의 리셋트 단자(R)에 인가되어 동기 발생 카운터(3)를 수평 동기 신호가 인가될 때마다 리셋트시키는 한편 리셋트 상태가 해제되는 1수평 기간에서는 높은 주파수의 클럭 신호(CK)를 카운트하게 된다.The output of the OR gate OR 1 is applied to the reset terminal R of the synchronization generating counter 3 to reset the synchronization generating counter 3 whenever the horizontal synchronization signal is applied, while the reset state is released. In one horizontal period, the clock signal CK of a high frequency is counted.

이때 공기 발생 카운터(3)는 상기된 동기검출 카운터(2)와 동일한 동작을 하게 되는 것으로 동기 발생 카운터(3)의 출력을 논리 조합하여 낸드게이트(N2)의 출력측으로 수평 동기 신호가 출력되게 한다. 즉 동기발생 카운터(3)의 출력을 낸드게이트(N2)에서 논리조합하여 낸드게이트(N2)의 출력측으로 수평 동기 신호를 출력시키게 되며 이때 낸드게이트(N2)에서 출력시키는 수평 동기 신호는 실제 입력되는 수평 동기 신호가 아니고 동기 발생 카운터(3)의 출력을 낸드게이트(N2)로 논리 조합하여 의사적으로 출력시킨 수평 동기신호인 것이다.The air-generated counter 3 is to be a horizontal sync signal and output the logical combination of the output of the synchronous generation counter (3) to be as the same operation as that of the synchronization detection counter (2) above the output side of the NAND gate (N 2) do. That is the output of the sync generating counter 3 by logical combination in the NAND gate (N 2), and thereby outputs a horizontal synchronizing signal with the output side of the NAND gate (N 2) wherein a horizontal synchronizing signal of the output from the NAND gate (N 2) is It is not a horizontal synchronizing signal actually input, but a horizontal synchronizing signal obtained by logically combining the output of the synchronization generating counter 3 with the NAND gate N 2 .

그리고 낸드게이트(N2)의 논리조합에 의해 만들어진 수평 동기 신호는 앤드게이트(A1)의 입력 측에 인가되어 오아게이트(OR1)에서 출력되는 수평 동기 신호와 논리곱시켜 실제적인 수평 동기 신호를 출력시키게 되고 앤드게이트(A1)에서 출력되는 실제적인 수평 동기 신호는 동기 발생 카운터(3)의 리셋트 단자(R)에 인가시킴과 동시에 PIP 콘트롤부(4)에 인가시킴으로써 PIP 큰트롤부(4)에는 실제적인 수평 동기 신호를 인가시켜 주게되는 것이다.The horizontal synchronizing signal generated by the logical combination of the NAND gates N 2 is applied to the input side of the AND gate A 1 and logically multiplied with the horizontal synchronizing signal output from the oragate OR 1 to perform the actual horizontal synchronizing signal. The PIP control part is applied to the PIP control unit 4 by applying an actual horizontal synchronizing signal output from the AND gate A 1 to the reset terminal R of the synchronization generating counter 3 and simultaneously. In (4), an actual horizontal synchronizing signal is applied.

따라서 동기 분리 소자(1)에서 수평 동기 신호가 정상적으로 분리되면 오아게이트(OR1)에서 출력되는 수평 동기 신호가 PIP 콘트롤부(4)에 인가되게 하고 동기 분리소자(1)에서 수평 동기 신호가 분리되지 않을때에는 낸드게이트(N2)에서 출력된 수평 동기 신호가 PIP 콘트롤부(4)에 인가되게 하여 결국 PIP 콘트롤부(4)에는 동기 분리 소자(1)에서 분리시킨 수평 동기 신호의 유무에 관계없이 항상 실제적인 수평 동기 신호가 인가되므로 안정된 수평 동기 신호를 공급할 수가 있는 것이다.Therefore, when the horizontal synchronizing signal is normally separated from the synchronizing separation element 1, the horizontal synchronizing signal output from the OR gate 1 is applied to the PIP control unit 4, and the horizontal synchronizing signal is separated from the synchronizing separation element 1. If not, the horizontal synchronizing signal output from the NAND gate N 2 is applied to the PIP control unit 4, so that the PIP control unit 4 is irrelevant to the presence or absence of the horizontal synchronizing signal separated from the synchronizing separation element 1. Without this, the actual horizontal synchronizing signal is always applied so that a stable horizontal synchronizing signal can be supplied.

즉 본 발명은 첫번째 동기검출 카운터(2)와 낸드게이트(N1)에서는 동기분리소자(1)에서 분리된 수평 동기 신호가 실제의 동기신호 인가를 검출하고 최종 검출된 동기 신호는 동기발생 카운터(3)를 리셋트시켜 동기의 시작점을 잡도록 하여 낸드게이트(N2)에서 자체적인 수평 동기 신호를 발생시키도록 하므로써 어떠한 경우에도 안정된 수평 동기 신호를 PIP 콘트롤부(4)에 공급시킬 수가 있는 것이다.That is, according to the present invention, in the first sync detection counter 2 and the NAND gate N 1 , the horizontal sync signal separated by the sync separation element 1 detects the application of the actual sync signal, and the last detected sync signal is the sync generation counter ( 3) is reset so that the start point of synchronization is generated so that the NAND gate N 2 generates its own horizontal synchronization signal, so that the stable horizontal synchronization signal can be supplied to the PIP controller 4 in any case.

이상에서와 같이 본 발명은 동기 검출 카운터와 논리소자에서 실제 수평 동기 신호인가를 검출한 후 최종검출된 동기 신호로 동기 발생 카운터를 리셋트시켜 동기 시작점을 잡도록 함으로써 PIP 콘트롤 부에 안정된 동기 신호를 공급할 수 있는 것으로 PIP 콘트롤부에 안정된 동기 신호를 공급할 수 있어 안정된 PIP 화면을 디스플레이 시킬 수 있는 한편 커스텀 IC화 시키는데 적합한 회로를 제공할 수 있는 것이다.As described above, the present invention provides a stable synchronization signal to the PIP control unit by detecting the actual horizontal synchronization signal in the synchronization detection counter and the logic element, and then resetting the synchronization generation counter with the last detected synchronization signal to set the synchronization start point. In this way, a stable synchronization signal can be supplied to the PIP control unit to display a stable PIP screen and provide a circuit suitable for custom IC.

Claims (1)

동기분리소자(1)에서 분리된 수직 및 수평 동기 신호를 PIP 콘트롤부(4)에 공급하는 회로에 있어서, 상기 동기분리소자(1)에서 분리시킨 수평 동기 신호에 의하여 리셋트되고 1수평 기간 동안 높은 주파수의 클럭 신호(CK)를 카운트하는 동기 검출 카운터(2)와, 상기 동기 검출 카운터(2)의 출력을 논리조합하여 수평 동기 신호가 포함되는 수평 동기 신호 검출 윈도우 신호를 출력시키는 낸드케이트(N1)와, 상기 낸드케이트(N1)의 윈도우 신호와 동기분리소자(1)의 수평 동기 신호를 논리합하여 수평 동기 신호만을 출력시키는 오아케이트(OR1)와, 상기 오아게이트(OR1)의 출력인 수평 동기 신흐에 의하여 리세트되고 1수평 기간동안 높은 주파수의 클럭 신호를 카운트하는 동기 발생 카운터(3)와, 상기 동기 발생 카운터(3)의 출력을 논리조합하여 수평 동기 신호를 출력시키는 낸드게이트(N2)와, 상기 낸드게이트(N2)의 출력과 오아게이트(OR)6 출력을 논리곱하여 PIP 콘트롤부(4)에 실제 수평 동기 신호를 인가시키는 앤드케이트(A1)로 구성된 비데오 시스템의 동기 보호회로.In the circuit for supplying the vertical and horizontal synchronizing signals separated from the synchronizing separation element 1 to the PIP control unit 4, it is reset by the horizontal synchronizing signal separated from the synchronizing separation element 1 and is reset for one horizontal period. NAND kate which outputs a horizontal synchronization signal detection window signal including a horizontal synchronization signal by logically combining the synchronization detection counter 2 that counts the clock signal CK of high frequency and the output of the synchronization detection counter 2 ( N 1 ), an OR (OR 1 ) for outputting only a horizontal synchronizing signal by ORing the window signal of the NAND gate (N 1 ) and the horizontal synchronizing signal of the synchronizing separation element (1), and the oragate (OR 1 ). The horizontal synchronizing signal is logically combined with a synchronization generating counter 3 which is reset by a horizontal synchronizing signal which is an output of the signal and counts a clock signal of a high frequency for one horizontal period, and an output of the synchronization generating counter 3. A NAND gate for outputting the (N 2), and said NAND gate the output of the (N 2) and Iowa gate (OR) and-locate to apply the actual horizontal sync signal by multiplying logic 6 outputs the PIP control unit (4) (A 1 Synchronization protection circuit of video system consisting of
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