KR900006431B1 - 쿼드라 페이즈(Quadra-phase)에 의한 주파수 및 위상 변조신호의 복조 시스템 - Google Patents

Abstract

내용 없음.

Description

쿼드라 페이즈(Quadra-phase)에 의한 주파수 및 위상 변조신호의 복조 시스템

제1도는 종래의 슈퍼헤테로다인 방식의 주파수 및 위상 변조 신호의 복조 시스템도.

제2도는 종래의 쿼드라 페이즈를 이용하여 주파수 및 위상 변조 신호의 복조 시스템도.

제3도는 본 발명에 따른 주파수 및 위상 변조 신호의 디지탈 복조 시스템도.

제4도는 상기 제3도중 매

위상을 디지탈신호로 변환하는 위상-디지탈 변환부(200)에 대한 일실시예의 구체회로도.

제5도는 상기 제3도중 매

위상 주기의 양자화 정보를 발생하는 인터페이싱부(300)에 대한 일실시예의 구체회로도.

제6도는 상기 제5도의 각부 파형도.

제7도는 매

위상-디지탈 변환시 제1및 제2아날로그 신호의 위상-디지탈 신호관계에 따른 논리 관계도.

제8도는 상기 제11도중 신호 처리부(400)의 회로도.

제9도는 본 발명에 따른 신호 흐름도.

제10도는 본 발명에 따른 복조 처리 흐름도.

제11도는 상기 제10도중 인터폴레이션 복조 과정의 처리 흐름도.

제12도는 제1인터럽트 신호(INT1) 발생시 입력 정보 형태도.

제13도는 제1버퍼 및 제2버퍼의 메모리 맵도.

제14도는 제1및 제2인터럽트 신호에 따른 정보 저장 및 처리 과정 설명도.

제15도는 매

위상 디지탈 변환시의 복조 과정 파형도.

제16도는 상기 제3도중 매

위상-디지탈 변환하는 위상디지탈 변환부(200)의 일실시예의 구체회로도.

제17도는 상기 제16도에 의한 상기 제3도중 인터페이싱부(300)의 일실시예도.

제18도는 매

상 디지탈 변환시의 논리관계도.

* 도면의 주요부분에 대한 부호의 설명

101 : 안테나 102 : 저잡음 증폭기

103 : 국부발진기 104 : 이상기

105 : I채널 믹서 106 : Q채널 믹서

107 : 제1LPF 108 : 제2LPF

200 : 위상-디지탈변환부 300 : 인터페이싱부

400 : 신호처리부

본 발명은 주파수 또는 위상 변조신호의 복조 시스템에 관한 것으로 특히 변조신호의 반송파와 동일한 쿼드러츄어 페이즈의 두 국부 주파수 신호를 이용하여 소정 주기의 양자화 위상 정보를 검출하고 이 신호에 의해 수신 변조신호를 디지탈적으로 복조할수 있는 시스템에 관한 것이다.

일반적으로 FM(Freguenay Modulation)수신기는 제1도와 같은 슈퍼헤테로 다인(superheterodyne)방식을 사용하여 변조신호를 복조하고 있다.

일반적으로 상기 제1도와 같은 슈퍼헤테로 다인 방식에서 제1믹서(4)는 수신 RF신호와 제1국부발진기(3)에서 발생하는 제1국부발진신호(LS1)를 혼합하여 제1IF(Intermediate Frequency : 이하 IF라 칭한다)신호를 만들어 내며, 제1IF필터(Filter)는 제1믹서(4)에서 수신 RF신호와 제1국부발진신호(LS1) 혼합시 발생하는 원하지 않는 고조파(harmonics)등을 제거하며 제1IF신호(IF1)를 검출한다.

또한 제2믹서(7)는 상기 제1IF신호(IF1)와 제2국부발진기(6)에서 발생하는 제2국부 발진신호(LS2)를 혼합하여 제2IF신호(IF2)를 만들어 내며, 제2IF필터(8)는 인접 채널에 대해 아주 예민한 판별을 하기위해 인접 주파수(Adjacent Frequency)를 제거한 제2IF신호(IF2)를 출력한한다.

여기서 통상적으로 제1IF신호(IF1)는 수십 MHZ대의 고주파수이고 제2IF신호(IF2)는 상대적으로 낮은 주파수대이며, FM복조부(9)는 제2IF신호(IF2)를 복조하여 본래의 변조신호를 재생해낸다.

상기와 같은 종래의 슈퍼헤테로다인 방식은 두개의 국부발진기를 사용하여 수신 RF신호를 복조해야 하므로 입력신호와 국부 발진 주파수의 편차를 제어하기 위한 AFC(Atltomatic Frequency Control)실현이 어려웠으며, 제1IF필터의 경우 수십 MHZ대의 주파수를 필터링해야 하므로 크기가 대형이고 고가였으며, 데이타 통신용인 경우 주파수에 따른 일정한 그룹 딜레이(Group Delay)특성을 구현하기 어려웠으며 이에 따라 집적화 및 시스템 소형화에 문제점이 있었다.

또다른 방식의 주파수 또는 위상 변조신호의 복조방식으로 제2도는 쿼드라 페이즈를 이용한 아날로그 방식의 FM검출 장치로서 밴스(I.A.W, Vance)에 의해 발표되었다.(I.A.W. Vance, "An Integrated circuit VHF Radio Receiver", proceedings of the IERE Conference on Land, Mobil Radio, 4th-7th Sept. 1979)

그 구성은 변조신호를 수신하는 안테나(11)와, 상기 안테나(11)를 통한 RF신호를 저잡음 증폭하는 저잡음 증폭기(Low Noise Amplifier)(12)와, 수신 RF(Radio Frequency)신호의 반송파(carrier wave)와 동일한 주파수를 발진 출력하는 국부 발진기(13)와, 상기 국부발진기(13)의 국부 발진 주파수의 위상을 90°쉬프트 시키는 이상기(14)와 상기 이상기(14)를 통한 국부 발진 주파수와 수신 RF신호를 혼합하는 I(In-phase)믹서(15) 및 국부발진기(13)의 국부발진 주파수와 수신 RF신호를 혼합하는 Q(Quadrature-Phase)믹서(16)와, 상기 I믹서(15) 및 Q믹서(16)의 출력을 RF채널 대역의 1/2대역폭으로 필터링하는 제1및 제2LPF(Low pass Filter)(17-18)와, 상기 제1및 제2LPF(17-18)의 출력을 가변 증폭하는 제1및 제2가변 이득 증폭기(19-20)와, 상기 제1및 제2가변 이득 증폭기(19-20)의 출력 레벨을 검출하여 AGC(Automatic Gain Control)신호로 제1및 제2가변이득 증폭기(19-20)로 출력하는 레벨 검출기(21)와, 상기 제1가변 이득 증폭기(19)의 I채널 이득 조절 IF신호를 미분하는 제1미분기(22) 및 제2가변 이득 증폭기(20)을 Q채널 이득 조절 IF신호를 미분하는 제2미분기(23)와, 상기 제2미분기(23)의 Q채널 미분 신호와 제1가변 이득 증폭기(19)의 I채널 이득 조절 신호를 곱하는 I승산기(24) 및 상기 제1미분기(22)의 I채널 미분신호와 제2가변 이득 증폭기(20)의 Q채널 이득 조절 신호를 곱하는 Q승산기(25)와, 상기 I승산기(24) 및 Q승산기(25)의 출력을 감산하여 복조 신호를 발생하는 감산기(26)로 구성되어 있다.

상기와 같은 종래의 아날로그식 쿼드라 페이즈 위상 또는 주파수 복조 방식에서 두 채널로 부터 발생하는 위상오차는 해당위상오차의 코사인(cosine)값으로 출력하여 진폭에만 영향을 주고 있으나 I승산기(24) 및 Q승산기(25), 그리고 가산기(26)에 불평형이 존재할 경우 출력신호에 왜곡 현상을 일으켰으며, I(t) 및 Q(t)는 직류(DC)로 부터 LPF의 차단주파수(Cut off frequency)까지 넓은 디이내믹 렌지(dynamic range)를 갖고 있으므로 이상적으로 레벨을 검출하여 AGC를 구현하기가 까다로왔고, AGC처리후 발생하는 모든 진폭 변화는 AM잡음(AM noise)으로 되었으며, 모든 처리를 아날로그 방식으로 처리하므로 구성 및 신뢰성면에 결점이 있어 집적회로 구성시 두 채널간의 매우 정밀한 매칭(matching)을 필요로 했었던 문제점등이 있었다.

따라서 본 발명의 목적은 수신 RF의 반송파와 동일한 두 국부 주파수를 이용하여 소정 위상 양자화 정보를 검출하고 상기 양자화 정보에 의해 디지탈적으로 위상 또는 주파수 변조신호의 복조를 실행할 수 있는 장치 및 방법을 제공함에 있다.

본 발명의 다른 목적은 디지탈적으로 위상 또는 주파수 변조신호를 복조하기 위하여 두 국부 주파수의 소정 위상 관계를 양자화 주기의 디지탈 신호로 변환한후 상기 디지탈 신호에 의해 상기 양자화 주기의 정보를 검출할수 있는 장치 및 방법을 제공함에 있다.

본 발명의 또다른 목적은 상기 양자화 정보를 저장한후 소정 샘플링 주기마다 저장한 상기 양자화 정보에 의해 수신 RF신호의 복조를 실행할 수 있는 장치 및 방법을 제공함에 있다.

본 발명의 또다른 목적은 별도의 레벨 검출회로를 사용하지 않고 소정 위상간격을 디지탈 변환한 신호를 이용하여 AM잡음을 제거할수 있는 장치 및 방법을 제공함에 있다.

제3도는 본 발명을 따른 복조 시스템도로서 주파수 또는 위상 변조된 RF신호를 수신하는 안테나(101)와 상기 안테나(101)를 통한 수신 RF신호를 저잡음으로 증폭하는 저잡음 증폭기(Low Noise Amplifer)(102)와, 수신 RF신호의 반송파(carrier wave)와 동일한 제1국부 발진주파수를 발진하는 국부 발진기(103)와, 상기 국부발진기(103)의 제1국부 발진 주파수 위상을 90°쉬프트 시켜 제2국부 발진 주파수를 발생하는 이상기(104)와, 상기 이상기(104)의 제2국부 발진신호와 수신 RF신호를 혼합하는 I채널 믹서(105)와, 상기국부 발진기(103)의 제1국부 발진 신호와 수신 RF신호를 혼합하는 Q채널 믹서(106)와, 상기 I채널 믹서(105)의 출력을 채널 대역폭의 1/2로 필터링하여 제2아날로그 신호를 발생하는 제1LPF(107)와, 상기 Q채널 믹서(106)의 출력을 채널 대역폭의 1/2로 필터링하여 제2아날로그 신호를 발생하는 제2LPF(108)와, 상기 제1-제2LPF(107-108)를 통한 제1 및 제2아날로그 신호의 소정 위상주기를 양자화하기 위하여 적어도 두개 이상의 위상-디지탈 신호를 발생하는 위상-디지탈 변환부(200)와, 상기 위상-디지탈 변환부(200)의 위상-디지탈 신호로부터 위상로테이션(phase rotation)시 양자화 스텝 발생을 검출하는 제1인터럽트신호(INT1) 및 상기 양자화 스템 중 또는 감의 기능을 수행하기 위한 로테이션의 극성 신호인 제1제어신호(polarity : POL), 로테이션 스텝이 정상적으로 중 또는 감되는가를 나타내는 제2제어신호(Normal : NR), 상기 위상 로테이션의 극성이 변화하는 시점을 검출하기 위한 제3제어신호(Inversion : INV)의 양자화 위상 정보를 발생하는 인터페이싱부(300)와, 상기 인터페이싱부(300)의 양자화 위상정보 및 제1인터럽트신호(INT1)의 주기를 카운팅하여 저장하며 소정 샘플링 주기마다 발생하는 제2인터럽트신호(INT2)에 의해 전 샘플링 주기에 누적한 기본 복조신호에 현 샘플링 순간값을 인터폴레이션(interpolation)하여 복조하며 다음 샘플링 신호를 위해 현 샘플링 주기의 매 양자화 정보를 누적 저장하고 복조신호의 평균 직류값을 보상한후 현재의 직류값을 구하는 신호처리부(400)로 구성된다.

상술한 구성에 의거 본 발명을 제3도를 참조하여 설명한다. 수신 RF신호를 안테나(101) 및 저잡음 증폭기(102)를 통해 I채널 믹서(105) 및 Q채널 믹서(106)에 인가한다. 국부 발진기(103)는 수신 RF신호의 반송파와 동일한 주파수인 제1국부 발진 신호(LO1)를 발생하며 이상기(134)는 상기 국부 발진기(103)출력과 90。의 위상차를 갖는 제2국부 발진 주파수(LO2)를 발생하여 제2국부 발진 신호(LO2)는 I채널 믹서(105)에, 제1국부 발진 신호(LO1)는 Q채널 믹서(106)에 인가한다.

이때 상기 I채널 믹서(105)는 수신 RF신호와 제2국부 발진 주파수(LO2)를 혼합하여 I채널의 중간주파수(Intermediate Frequency)를 발생하여 제1LPF(107)로 출력한다. 상기 제1LPF(107)는 이 신호를 채널 대역폭의 1/2로 필터링하며 주파수 변환시 발생한 고조파 및 이메지 신호와 인접 주파수를 제거하여 하기(1)식과 같은 제1아날로그신호(이하 I(t)라 칭한다)를 발생한다.

또한 상기 Q채널 믹서(106)는 제1국부 발진신호(LO1)와 수신 RF신호를 혼합하며 제2LPF(108)는 상기 제1LPF(107)와 동일하게 동작하여 하기 (2)식과 같은 제2아날로그신호(이하 Q(t)라 칭한다)를 발생한다.

I(t) = A cos[Wo·t＋m(t)] ………………………………………………(1)

Q(t) = A sin[Wo·t＋m(t)] ………………………………………………(2)

여기서 A : 신호의 진폭(Amplitude) Wo : 입력신호와 국부 발진 신호의 각 주파수 편차(offset frequency between in put Local RF Signals) m(t) : 위상 변조신호(phase modulating Signal)

상기 (1) 및 (2)식과 같은 I(t) 및 Q(t)신호를 입력하는 위상-디지탈 변환부(200)는 I 및 Q채널에 발생한 두 신호를 하기 제(3)식과 같이 매 소정 위상 간격을 양자화 주기로 이용하기 위하여 각각 디지탈 신호로 변환한다.

모듈로

(n=1,2,3,4,…) ………………………………………(3)

상기 (3)식에서 매 소정 위상 변화 주기가

(n=1)일 경우는 I(t) 및 Q(t)의 제로 크로싱(Zero Crossing)을 검출하며, 매

위상-디지탈 변환시는 n=2로 하면 되고 매

위상-디지탈 변환일시는 n=3으로 하면 되므로 필요에 따라 소정 위상-디지탈 변환주기를 설정할 수 있다, 상기 위상-디지탈 변환부(200)의 위상-디지탈 데이타를 입력하는 인터페이싱부(300)는 신호처리부(400)에서 RF신호를 복조하기 위한 위상 변환 정보인 제1인터럽트 신호(INT1) 및 제1-제3제어신호(POL, NR, INV)를 발생한다.

우선, 제1인터럽트 신호(INT1)는 모듈로

(n=1,2,3,4,…)의 위상 로테이션에서 상기 (3)식의 변화가 발생할때 출력하는 신호로서 복조시 양자화 스텝의 기준신호가 된다.

두번째로, 제1제어신호(POL)신호는 상기 (1)식과 (2)식의 상관 위상 변화를 나타내는 신호로서 I채널의 I(t)신호와 Q채널의 Q(t)신호의 상관 위상의 극성이 +인가 -인가를 구별하는 신호이며 복조시 양자화 증가 스텝 또는 감소 스텝을 실행하기 위한 신호이다.

세번째로, 제2제어신호(NR)는 위상 로테이션에서 음 또는 양 방향으로 1스텝씩 정상적으로 변화하는가를 나타내는 신호로서 제1인터럽트 신호(INT1)발생시 복조할 위치가 전 상태와 동일한 스텝에 있거나 두 스텝이상 진행할시 비정상 신호로 간주한다.

네번째로, 제3제어신호(INV)는 위상 로테이션의 극성이 변화하는 순간을 나타내는 것으로 변조 신호의 위상 반전이 있을시 발생한다. 신호 처리부(400)는 제(3)식의 위상 변화 시점마다 발생하는 상기 인터레이싱부(300)의 위상변화정보를 누적하며 소정 주기마다 발생하는 샘플링 신호인 제2인터럽트신호(INT2)의 해당 주기동안 복조를 수행한다. 즉, I채널 및 Q채널의 위상 변화 시점에서 발생하는 제1인터럽트신호(INT1)에 따라 상기 인터페이싱부(300)의 위상 변화 정보인 제1-제3제어신호(POL,NR,INV), 제1인터럽트(INT1)의 카운트값을 입력하여 저장하며, 전 상태 샘플링 주기에 입력하여 누적만하고 있는 기본 복조 신호를 제2인터럽트신호(INT2) 발생 순간에서 현재의 샘플링 순간 값으로 인터폴레이션하여 복조한다.

여기서 인터폴레이션(Intenrpolation)이라 함은 제1인터럽트신호(INT1)사이에 제2인터럽트신호(INT2)가 발생했을시 전상태 샘플주기의 양자화 스텝들을 가감한후 제2인터럽트신호(INT2) 발생순간의 값을 보관법을 사용하여 구함으로서 복조를 행하는 것을 말하는 것으로 이에 대한 상세한 설명은 후술하기로 한다. 전 상태의 샘플주기에 따른 복조를 실행한후 다음 샘플신호시 인터폴레이션을 실행하기 위해 한 샘플링 주기내의 위상 변화 정보를 누적하고, 두 RF간 주파수 편차에 의해 발생되는 출력 복조신호의 평균 직류 성분을 보상한다.

상술한 바와 같이 본 발명에 따른 복조시스템은 슈퍼헤테로 다인 방식과 달리 I채널과 Q채널 사이에는 90°의 위상차의 관계가 있으며, 수신 RF주파수와 동일한 주파수인 두 국부 발진 주파수에 의한 쿼드라페이즈(Quadraphase)의 중간주파수(IF)신호를 위상-디지탈 변환하여 복조를 디지탈적으로 처리할수 있고, 쿼드라 페이즈 관계의 두 신호를 원하는 소정 위상 간격의 디지탈 신호로 변환하여 양자화 스텝을 설정할 수 있으며, I채널 및 Q채널의 상관 위상에 있어서 COS(X)=COS(-X)이고 SIN(X)=SIN(-X)이므로 음의 위상에 관해서는 다른 한 신호는 위상 반전의 특징이 있으므로 이 사실을 이용하여 매 위상-디지탈 변환시에 두 신호의 위상 관계에 따라 일정한 디지탈 값을 더하거나 빼면 원래의 변조 신호를 재생할수 있다.

따라서 양자화 스텝(Quantizing step)은 I(t) 및 Q(t)의 소정 위상이 되며, 동일 대역폭 변조에 대해 변조 주파수가 높을수록 단위 시간당 위상-디지탈 신호의 갯수가 반비례하여 적어져 결국 대부분의 수신기에서 요구되는 디 엠파시스(De-emphasis)특성을 고유적으로 얻을수 있다.

이하 본 발명을 따른 구체적 일실시예를 참조하여 상기의 사항들을 상세히 설명한다.

제4도는 상기 제3도중 위상-디지탈 변환부(200)에서 매

위상-디지탈 변환의 일실시예도로서 (4a)와 같은 I(t) 혹은 (4b)와 같은 Q(t)는 매 π의 변화마다 0가 되므로, I 및 Q채널 신호의 제로 크로싱을 검출하기 위하여 비교기(201-202)의 반전단자를 접지하고 I(t)를 비교기(201)의 비반전 단자에, Q(t)를 비교기(202)의 비반전단자에 인가하여 (4c) 및 (4d)와 같이 I(t) 및 Q(t)의 π위상 변화를 디지탈 변화한 제1위상-디지탈 신호(PD1) 및 제2위상-디지탈 신호(PD2)와 같은 신호가 나온다.

제5도(a)는 상기 제4도와 같은 위상-디지탈 변화부(200)에 대한 상기 제3도중 인터페이싱부(300)의 일실시예도로서 매

위상변화를 디지탈화한 PD1 및 PD2신호를 클럭(205)에 동기시킨 PD1n 및 PD2n신호를 출력하는 플립플롭(301-302)과, 소정 주기의 제1인터럽트 신호를 발생시키기 위하여 상기 플립플롭(301-302)의 출력을 1클럭 지연시킨 PD1n' 및 PD2n' 출력하는 플립플롭(303-304)과, 상기 플립플롭(301,303)의 출력을 익스클루시브 오아 연산하여 I채널의 π위상 변화신호를 검출하는 게이트(305)와, 상기 플립플롭(302-304)의 출력을 익스클루시브 오아 연산하여 Q채널의 π위상 변화신호를 검출하는 게이트(306)와, 상기 게이트(305-306)를 논리합하여 I채널 및 Q채널에 의해 매 π/2위상 변화신호를 검출하는 게이트(307)로 구성하여 I 및 Q채널에 의한 매

의 위상변화 시점을 검출하여 양자화 스텝임을 나타내는 제1인더럽트(INT1)신호를 발생하는 제1수단과, 상기 플립플롭(304)의 PD2n'신호를 상기 제1인터럽트신호(INT1)에 동기시켜 전 상태의 PD2n신호인 PD2n-1신호를 출력하는 플립플롭(308)과, 상기 플립플롭(301)의 PD1n신호와 상기 플립플롭(308)의 PD2n-1 출력을 익스클루시브 오아 연산하는 게이트(309)로 구성하여 I채널 및 Q채널의 위상변화(PD1 및 PD2)에 따른 양자화 스텝의 증 또는 감을 제어하는 극성신호인 제1제어신호(POL)를 발생하는 제 2수단과, 상기 플립플롭(303)의 PD1n'출력을 상기 게이트(307)출력에 동기시켜 전 상태의 PD1n신호인 PD1n-1신호를 출력하는 플립플롭(310)와, 상기 플립플롭(310)의 출력과 플립플롭(302)의 출력을 익스클루시브 오아 연산하는 케이트(311)와, 상기 게이트(311)와 게이트(309)의 출력을 익스클루시브 연산하는 게이트(312)로 구성하여 PD1 및 PD2위상 변화 신호의 정상 및 비정상 상태를 나타내는 제2제어신호(NR)를 발생하는 제3수단과, 상기 게이트(309)의 제2제어신호(POL)를 제1인터럽트신호(INT1)에 상기 게이트(309)에 동기시켜 전 상태의 제2제어신호(POLn-1)를 출력하는 플립플롭(313)과, 상기 플립플롭(313)의 출력과 상기 게이트(309)의 제2제이신호(POL)을 익스클루시브 오아 연산하는 게이트(314)로 구성하여 I신호 및 Q신호의 위상관계가 변화하는 순간 일정 양자화 스텝을 가감하지않고 전 상태를 유지하도록 하는 제3제어신호(INV)를 발생하는 제4수단으로 구성된다.

제5도(b)는 제4도와 같은 위상-디지탈 변환부(200)의 또다른 일실시예도로서 상기 제2수단 및 제3수단을 제외한 제1및 제4수단의 구성은 제5도와 동일하며 참조부호도 동일하다.

그 구성은 클럭(205)에 동기된 현재의 PD1신호(PD1n)와 전 상태의 PD1신호(PD1n-1)를 익스클루시브오아 연산하는 게이트(331)와, 현재의 신호 PD1n과 전상태의 PD2n-1를 익스클루시브오아 연산하는 게이트(332)와, 상기 게이트(331-332)의 출력을 논리곱하여 mπ(m=0,1,2,…) 위상 변화시 전 상태의 위상에 따라 현재의 위상 진행 방향을 나타내는 게이트(335)와, 현재의 PD2n신호와 전상태의 PD2신호(PD2n-1)를 익스클루시브 오아 연산하는 게이트(333)와, 현재의 PD2n신호와 인버터(340)를 통한 전상태의 PD1신호(PD1n-1)를 게이트(334)와, 상기 익스클루시브 오아게이트(333-334)의 출력을 논리곱하여

(m=0,1,2,3,…) 위상변화시 전 상태의 위상에 따라 현재의 위상 진행 방향을 나타내는 게이트(336)와, 상기 게이트(335-336)의 출력을 논리합하여 매

위상 변화시점 마다 위상 진행방향의 극성을 나타내는 게이트(337)로 구성된 제2수단과, 상기 익스클루시브오아게트(331,333)의 출력을 익스클루시브 오아 연산하여 두 입력이 같을때 즉 위상변화가 동일 스텝이거나 2스텝 진행 해였을시 비정상 신호를 발생하며 1스텝 진행하였을시 정상신호를 나타내는 게이트(341)로 구성한 제3수단으로 구성되어 있다.

제6도는 제5도(a)의 각 부분에 대한 동작 파형도이다.

제7도는 특정 위성 관계에 의한 로직변화를 보여주고 있는 것으로. 매

위상변환한 PD1 및 PD2에 의해 양의 위상 관계시는 01→00→10→11→01의 관계로 진행하며, 음의 위상 관계시는 01→11→10→00→01의 로직관계로 진행하고 있음을 도시하고 있다.

제8도는 신호처리부(400)의 회로도로서, 상기 인터페이싱부(300)의 위상 변화 정보인 제1인터럽트 신호(INT1), 제1-제3제어신호(POL,NR,INV)를 받아 해당 정보에 따라 디지탈적으로 변조신호를 복조하는 프로세서(401)와, 인터페이싱부(300)의 제1인터럽트 신호(INT1)발생에 의해 클리어되며 제1인터럽트 신호(INT1)의 해당 양자화 기간동안 자기스텝 카운트값(Self step count value)을 발생하는 카운터(402)와, 상기 카운터(402)의 출력을 제1인터럽트 신호에 의해 프로세서(401)로 출력하는 래치(403)로 구성된다.

제9도는 복조시 상기 신호처리부(400)의 신호처리 흐름도로서, 소정 샐플링 주기의 제2인터럽트 신호(INT2) 주기동안 모듈로

(n=1,2,3,4…)위상 변화 시점에서 발생하는 제1인터럽트(INTl)신호마다 해당 위상 변화 정보를 입력하여 단계(S1)에서 내용에 따라 순서적으로 누적(accumulation : 전상태의 정보에따라 현 양자화 스텝을 더하거나 뺀다)하고 (S2)단계에서 이것과 전 제2인터럽트 신호(INT2)시 출력된 값을 더하며(S3)단계에서 인터폴레이션 복조하며 (S4)단계에서 현재의 복조신호를 전 샘플링 주기에서 구한 복조신호의 직류성분으로 보정하여 출력하며 (S5)단계에서 현재 출력한 주파수 편차에 의한 복조신호의 직류 성분을 검출하여 다음 샘플링 주기의 복조신호에 대비하는 과정을 수행하는데, 본 발명에서 실제 처리의 흐름은 (S2)-(S3)-(S4)-(S1)-(S5)의 과정으로 진행한다.

제10도는 본 발명을 따른 복조처리 흐름도로서 제10도(a)는 상기 제9도의 (S1)의 입력인 제1인터럽트신호(INT1) 발생시 해당 위상 변화 정보의 저장하는 흐름도이고, 제10(b)는 상기 제9도의 (S1-S5)과정과 같은 제2인터럽트 신호(INT2) 발생시 해당 샘플링 주기의 복조 흐름도이다.

제11도는 상기 제10도(b)중 인터폴레이션 복조의 서브루틴이다.

제12도는 제1인터럽트 신호(INT1)발생시 프로세서(401)가 입력하는 양자화 주기값(CV), 제1-제3제어신호(POL,NR,INV)의 양자화 위상정보의 형태도이다.

제13도는 제1인터럽트 신호(INT1) 발생시 프로세서(401)가 입력하는 양자화 주기값(CV), 제1-제3제어신호(POL,NR,INV)의 양자화 위상정보의 형태도이다.

제13도는 제1인터럽트 신호(INT1) 발생시 상기 제12도와 같은 위상 변화 정보를 저장하는 제1버퍼(active buffer)와 제2인터럽트 신호(INT2) 발생시 전 상태에서 해당 주기동안 저장한 위상 변화 정보를 가지고 변조신호를 복조하기 위한 제2버퍼(interpolationbuffer)로서 제2인터럽트 신호(INT2) 발생시 이 두 버퍼의 역할은 변환된다.

제14도는 제1 및 제2인터럽트(INT1,INT2)신호에 의해 제1 및 제2버퍼의 동작을 설명하기 위한 도면으로 (가)는 양자화 스텝 발생을 나타내는 제1인터럽트 신호(INT1)이며, (나)는 샘플링 신호인 제2인터럽트 신호(INT2)이며, (다)는 제1버퍼(active buffer)의 어드레스를 나타내고 있으며, (라)는 제2버퍼(interpolation buffer)의 어드레스를 나타내고 있고 CV는 양자화 주기를 나타내고 있다.

제15도(a)(b)는 매

위상-디지탈 변환시 위상 변조된 RF주파수의 복조 과정을 설명하기 위한 파형도로서 제4도(a)의 (Fa)는 주파수 변조파형이고, 제4도(a)의 (Pa)는 위상변조 파형이다. 여기서 본 발명의 실시예에 따른 변조신호는 1KHZ로서 제15도(a)와 같이 이상적으로 위상 또는 주파수 변조된 신호라 가정하며 제2인터럽트 신호(INT2)인 샘플링 주파수는 8KHZ라 가정한다.

제16도는 매

위상-디지탈 변환을 하기위한 상기 제3도중 위상-디지탈 변환부(200)의 일실시예도로서, 제16도(a)와 같은 I(t)신호를 비교기(205-206)의 비반전단자 및 비교기(208)의 반전단자에 연결하고, 제16도(b)와 같은 Q(t)신호를 비교기(207-208)의 비반전단자 및 인버터(209)를 통해 비교기(206)의 반전단자에 연결하여, 비교기(205-207)의 안전단자는 접지하여 비교기(205)를 통하여 매 mπ(m=0,1,2…)의 변화인 PD11를, 비교기(206)를 통하여 매

(m=0,1,2…)의 변화인 PD12를, 비교기(207)를 통하여 매

(m=1,2,3…)의 변화인 PD13를, 비교기(208)를 통하여 매

(m=1,2,3…)변화인 PD14를 발생하도록 구성한다.

제17도는 제16도와 같이 위상-디지탈 변환부(200)를 구성하였을 인터페이싱부(300)의 일실시예도로서, 비교기(205-208)를 통한 변조신호의 매

의 위상 변화시점 신호(PD11-PD14)들을 클럭(205)에 동기하여 각각 출력하는 플립플롭(351-354)과, 상기 플립플롭(351-354)의 각 출력을 상기 클럭(80)에 의해 1클럭 지연 출력하는 플립플릅(355-358)과, 상기 플립플롭(351-354)과 플럽플롭(355-358)의 출력을 익스클루시브오아 연산하여 해당 위상(PD11-PD14)의 변화 시점마다 제1인터럽트 신호(INT1)를 발생하는 게이트(359-362)와, 상기 게이트(359-362)의 각 출력을 논리합하여 매

위상 변화(PD11-PD14)시점마다 양자화 스텝임을 알리는 제1인터럽트 신호(INT1)를 발생하는 게이트(363)로 구성된 제1수단과, 상기 플립플롭(351-354)의 현 PD11n-PD14n 신호와 플립플롭(364-367)의 전상태 PD11n-1-PD14n-1신호를 일측 및 타측단으로 입력하는 게이트(368-375)에서 제1게이트(368-371)는 현재의 자기측 위상과 전상태의 자기측 위상을 익스클루시브오아 연산하고 제2게이트(372-375)는 현재의 자기측 위상과 전상태의 다음 위상을 익스클루시브오아 연산하며 상기 게이트(368,372)의 출력을 논리곱하여 PD1위상 변화시 제1제어신호(POL)을 발생하는 게이트(377)와, 상기 게이트(369,373)의 출력을 논리곱하여 PD2 위상 변화시 제1제어신호(POL)를 발생하는 게이트(378)와, 상기 게이트(370,374)의 출력을 논리곱하여 PD3위상 변화시 제1제어신호(POL)를 발생하는 게이트(379)와, 상기 게이트(371,375)의 출력을 논리곱하여 PD4 위상 변화시 제1제어신호(POL)를 발생하는 게이트(378)와, 상기 게이트(377-380)의 출력을 논리합하여 매

위상 변화시마다 해당 제1인터럽트 신호(INT1)에 의한 양자화 스텝의 증감을 나타내는 제1제어신호(POL)를 발생하는 게이트(381)로 구성된 제2수단과, 상기 제2수단에서 전상태 및 현상태의 제1위상(PD11) 및 제4위상(PD14)의 진행상태를 검출한 상기 게이트(368,371)의 출력을 익스클루시브오아 연산하는 익스클루시브오아게이트(382)와, 제2위상(PD12) 및 제3위상(PD13)을 검출한 상기 게이트(369,370)의 출력을 부논리합 연산하는 게이트(383)와, 상기 게이트(382)와 게이트(383)의 출력을 논리곱하여 제1위상(PD11) 및 제4위상(PD14)의 위상진행 스텝의 정상 유무신호를 발생하는 게이트(386)와, 상기 제2수단에서 게이트(369,370)의 출력을 익스클루시브오아 연산하는 게이트(384)와, 게이트(368,371)의 출력을 부논리합하는 게이트(385)와, 상기 게이트(384)와 게이트(385)의 출력을 논리합하여 제2위상(PD12) 및 제3위상(PD13)의 진행 스텝의 정상 유무를 나타내는 게이트(387)와, 상기 게이트(386,387)의 출력을 논리합하여 매

위상 변화시점에서 양자화 스텝의 정상적으로 1스텝씩 증감되는가 여부의 상태의 제2제어신호(NR)를 발생하는 게이트(388)로 구성된 제3수단과, 상기 제2수단의 출력을 상기 제1수단의 출력에 동기시켜 전 상태의 제1제어신호를 발생하는 플립플롭(389)와, 상기 플립플롭(389)와 제2수단의 출력을 익스클루시브 오아 연산하는 게이트(390)로 구성하여 전상태와 현상태의 제1제어신호(POL)가 상이할시 위상 진행 방향의 반전에 따라 양자화 보정신호를 발생하는 제4수단으로 구성한다.

제18도는 매

위상-디지탈 변환시 논리변환 관계를 도시하고 있다.

상술한 구성에 의거 본 발명을 따른 주파수 변조(Frequency Modulation : FM) 및 위상변조(phase Modulation : PM)신호 복조 방식을 첨부한 도면을 참조하여 상세히 설명한다.

안테나(101)를 통해(15A-a)와 같은 주파수 변조(Fa) 또는 위상변조(Pa)의 RF신호를 수신한후 저잡음 증폭기(102)에서 수신한 RF신호를 저잡음으로 증폭하여 I믹서(105) 및 Q믹서(106)에 인가한다. 여기서 현재 수신한 RF신호를 PM변조방식의 RF신호이고 위상변조도가 1(Kp=1)이라 가정하여 설명한다.

국부발진기(103)에서 발생한 국부발진주파수는 수신 RF의 반송파와 동일한 주파수로서 이상기(l04)를 사용하여 서로 90°의 위상차를 갖는 두 국부발진신호를 만들어낸다. 그러므로 I채널은 I믹서(105)에서 수신RF신호와 이상기(104)를 통한 국부발진신호(LO2)를 혼합하며 상기 I믹서(105)의 출력을 채널대역의 1/2대역폭을 갖도록 필터링하는 제1LPF(107)의 출력은 (15A-c)와 같다. Q채널은 Q믹서(106)에서 수신 RF신호와 상기 국부밭진기(103)의 국부발진신호(LO1)를 혼합하며 이 신호를 채널 대역의 1/2로 필터링하는 제2LPF(108)의 출력은 (15A-b)와 같다. 우선 매 π/2위상-디지탈 변환을 하여 복조하는 과정을 설명한다.

상기 (1)식과 같은 I(t)는 코사인파(cosine wave)이므로 Wo·t+m(t)가

π(n=0,1,2,3…)일때 0가 되며 Q(t)는 사인파(sine wave)이므로 Wo·t+m(t)가

(n=0,1,2…)일때 0가 된다. 따라서(4a)와같은 I(t) 혹은 (4b)와 같은 Q(t)가 매 π위상 변화시마다 제로 크로싱하므로 비교기(201-202)의 반전단자를 접지하고 I(t)를 비교기(201)의 비반전단자에, Q(t)를 비교기(202)의 비반전단자에 인가하면 (4c) 및 (4d)와 같이 위상을 디지탈 변화한 PD1 및 PD2와 같은 신호가 나온다.[제15도의 (15A-d) 및 (15A-e)참조] 즉 모듈로

에서 n=1이므로

I채널 및 Q채널에서 각 신호의 π위상 변환 신호를 검출하여 이 매 π/2위상 변환 주기를 양자화 스텝으로 설정한다. 인터페이싱부(300)는 신호처리부(400)의 인터페이싱 회로도이며 매 π/2위상 주기를 디지탈 변환할시는 제5도(a) 또는 (b)와 같이 구성한다. I채널 및 Q채널의 매 π/2위상 변화시에 발생하는 (6a) 및 (6b)와 같은 PD1 및 PD2의 두 신호가 각각 플립플롭(301) 및 플립플롭(302)의 데이타 입력단자(D)에 인가되면 클럭(CLK)(205)신호에 동기되어 (6c) 및 (6d)와 같이 출력한다. 플립플롭(301)을 통한 (6c)와 같은 I채널 신호(PD1n)는 플립플롭(303)의 데이터 입력단자(D)에 인가되어 클럭(CLK)에 동기되어(6e)와 같이 1클럭 지연후 출력(PD1n')한다.

따라서 플립플롭(303)에 의해 PD1n과 PD1n'의 라인(323)의 I채널신호는 1클럭주기의 지연이 발생하며 이 신호를 익스클루시브 오아 연산하는 게이트(305)에서 I채널에서 발생하는 매 π위상 변화를 검출한다. 마찬가지로 플립플롭(304)에 의해 PD2n의 Q채널 신호는 1클럭주기의 지연이 발생하며 이 두신호를 익스클루시브 오아 연산하는 게이트(306)에서 Q채널에서 발생하는 1클럭주기의 Q채널에서 발생하는 π위상 변화를 검출한다. 이때 게이트(307)는 상기 두 게이트(305,306)에서 발생한 I채널 및 Q채널의 위상 변화신호를 논리합하여 (6g)와 같은 두 채널에서 발생한 매 π/2위상 변화 신호를 검출하여 매 양자화 스텝 발생을 알리기 위해 신호처리부(400)의 제1인터럽트(INT1)신호로 인가한다. [제15도의 (15A-f)참조] 다음 I채널 및 Q채널 두신호의 위상 관계를 검출하여야 하는데 Wo·t+m(t)가 +값일때는 4(a) 및 4(b)와 같은 I(t) 및 Q(t)가 모두 +위상값을 가지며, Wo·t+m(t)가 -값일매는 I(t)는 +위상값을. Q(t)는 -위상값을 갖는데 이것은 Q(t)가 180℃(π)의 위상 변화를 하였다는 것을 뜻한다. 이 두 신호간의 위상 관계는 (4c) 및 (4d)와 같은 위상-디지탈 변환한 신호의 논리레벨로서 알수 있는데 이 두신호를 동시에 검출하여 매 π/2신호 변화 방향을 결정한다. 상기 (4c) 및 (4d)의 위상-디지탈 변환 신호의 논리값은 제7도의 관계로 표시된다. 즉 상기 제7도에서 볼수 있듯이 (가)와 같은 양의 위상 관계는 I채널 및 Q채널의 논리값이 11→01→00→10→11로 4가지의 로직 레벨이 반복되며, (나)와 같은 음의 위상 관계에 대해서는 10→00→01→11→10등으로 반복된다. 또한 위상이 현재의 진행 방향에서 다음 방향으로 진행할시 양의 위상 관계는 하기 (표1)과 같다.

[표 1]

음의 위상 관계일시는 하기(표 2)와 같다.

[표 2]

여기서 PD1n-1은 플립플롭(310)을 통해 I채널의 신호(PD1n)를, PD2n-1은 플립플롭(308)을 통해 Q채널의 신호(PD2n)를 1개의 제1인터럽트 신호(INTl)주기만큼 지연시킨 전 상태의 출력이며 PD1 및 PD2는 I(t) 및 Q(t)의 위상-디지탈 변환신호이다. 따라서 PD1n 및 PD2n신호는 현재의 값이고 PD1n-1 및 PD2n-1은 제1인터럽트(INT1)의 한주기 이전 상태의 값이되며, 상기 (표1)의 양의 위상 관계에서는 PD1n-1과 PD2n값이 동일하고 PD2n-1과 PD1n값은 반대의 값을 가지며, 상기 (표 2)의 음의 위상 관계에서는 PD2n-1과 PD1n의 값이 동일하고 PD1n-1과 PD2n의 값이 반대이다. 그러므로 하기(표3)과 같은위상 관계를 발생한다.

[표 3]

I채널 및 Q채널의 위상 관계를 검출하기 위하여 1클럭 지연시킨 PD1n'신호 및 PD2n' 신호를 각각 플립플롭(308,310)에 인가하며 제1인터럽트 신호(INT1)에 동기시켜 1개의 제1인터럽트 신호 주기만큼 지연시켜(6h) 및 (6i)같은 신호를 만든다. 이것은 신호처리부(400)에서 변조 신호를 복조할시 전 상태의 위상관계를 확인하기 위함이다. 이후 플립플롭(308)의 출력 PD2n-1과 PD1n'신호를 게이트(309)에서 익스클루시브 오아 연산하여 위상 관계에 따른 해당 양자화 스텝의 극성 신호로서 양 또는 음의 위상 관계 신호를 발생하는 논리 "1"(high)일시는 양의 위상 관계임을 나타내며, 논리 "0"(low)일시는 음의 위상 관계임을 나타낸다.

상기와 같이 제1제어신호(POL)를 발생한후 해당 양자화 스텝의 정상 또는 비정상 관계를 검사하는데 정상적으로 1스텝씩 가감되면 정상 상태이다. 잡음 또는 그 이외의 어떤 영향으로 인해 6(j) 및 6(k)의 신호가 "0" 또는 "11"이 발생할 경우, 이 경우는 비정상 변화가 된다.

(6h)와 같은 PD1n-1신호와 6(d)와 같은 PD2n신호를 게이트(311)에서 연산한후 익스클루시브 오아 연산하여 이 신호를 다시 제1제어신호(POL)와 게이트(312)에서 다시 익스클루시브 오아 연산하여 6(1)과 같은 제2제어신호(NR)를 발생한다. 즉 제2제어신호(NR)는 [PD1n-1

PD2n]

[PD2n-1

PD1n]의 연산으로 알수 있는데 이는 한개의 인터럽트 신호 발생시 2스텝을 넘거나 (논리 "11"), 동일 스텝에서 변화가 없을시(논리 "0")에는 비정상임을 나타내며 익스클루시브 오아게이트(312)의 출력이 논리1(high)일시는정상임을 나타내고 논리 "0"일시는 비정상임을 나타낸다. 정상 변화시(제2제어신호(NR)가 "1") 양 또는 음의 위상 관계로 진행하는데, 샘플링주기의 제2인터럽트 신호(INT2)발생할시 신호처리부(400)는 제1인터럽트(INT1)발생주기를 카운트하며 제1제어신호(POL)에 따라 소정 양자화 스텝의 일정상수를 더하거나 빼면서 원래의 신호 Wo·t+m(t)의 매 π/2주기 변화마다 불연속적으로 정확한 값을 복조한다.

이때(15A-c)에서 (IP1-IP3)와 같이 두 신호의 위상 관계가 변화하는 순간에는 즉시 일정 상수를 가감하지 않고 전 상태의 값을 유지하도륵 하기위한 제3제어신호(INV)를 발생하도록 구성한다. 즉 제1인터럽트(INT1)신호에 의해 전 양자화 스텝의 제2제어신호(POL)를 출력하는 플립플롭(313)는 위상 관계가 변화하는 순간"하이"신호를 출력하여, 상기 플립플롭(313)의 출력과 (6K)와 같은 제2제어신호(POL)신호를 게이트(314)에서 익스클루시브 오아 연산하여 복조시 위상 관계 변화 순간 전 양자화 스텝의 극성으로 유지하여 복조 신호를 보정할수 있다.

이는 일반적인 샘플링 과장과 동일한 관계를 갖게하기 의함이다.

신호처리부(400)의 프로세서(401)는 디지탈 신호를 프로세싱할수 있는 프로세서로서, 본 발명에서는 TMS320C25를 사용하여 구현하고 있다. 주파수 변조 또는 위상 변조된 RF신호를 디지탈 복조하기 위하여 상기 프로세서(401)는 상기 인터페이싱부(300)에서 발생하는 (15A-f) 및 (15B-b)와 같은 제1인터럽트신호(INT1)발생시 소정의 양자화 정보를 제1제어신호(POL)에 따라 저장하고, 제4도의 (나)와 같은 소정 샘플링 신호인 제2인터럽트 신호(INT2)에 의해 저장한 양자화 정보를 누적하며 변조신호를 복조하고있다. 즉 (15A-f) 및 (15B-b)와 같은 제1인터럽트 신호(INT1)는 복조시 변조신호의 양자화 1스텝이 발생했음을 나타내며, (15B-c)와 같은 제2인터럽트 신호(INT2)는 샘플링 주기를 나타내며, 제1인터럽트 신호(INT1)보다 처리의 우선권(priority)을 갖는데 이 신호의 발생에 따라 복조를 수행한다. 제1인터럽트 신호(INT1) 발생시의 흐름을 제10도(a)를 참조하여 설명한다. 인터페이싱부(300)에서 (15A-f)와 (15B-b)와 같은 제1인터럽트 신호를 발생하면 프로세서(401)는 이 신호를 인지하고 카운터(402)는 제1인터럽트 신호(INT1)의 시간을 카운트 종료하고 클리어되며, 래치(403)는 상기 카운터(402)에서 해당 제1인터럽트(INT1)의 주기인 제14도(가) 또는 (15B-a)의 CV동안의 카운트 값(C0-C7)을 프로세서(401)의 소정 버퍼에 저장한다.

상기 프로세서(401)는 제1인터럽트 신호(INT1)발생시, (A1)단계에서 인터페이싱부(300)의 제1-제3제어신호(POL,NR,INV) 및 바로 전 단계와 제1인터럽트 신호(INT1)주기동안의 시간 카운트값(C0-C7)을 나타내는 제12도와 같은 위상 변화 정보를 리드한후, (A2)단계에서 위상 변화 정보를 템포라리 레지스터(Temporary Register)에 저장한다. 상기 (A2)단계 수행후 (A3)단계 제12도의 정보 중 제2제어신호(NR)인 D9비트 신호를 검사하여 해당 제1인터럽트 신호(INT1)가 정상인가 비정상인가를 검사하는데, 비정상(NR=0)일시는 입력 정보를 무시하고 리턴하며 정상(NR=1)일시는 (A4)단계로 진행하여 제13도(a)와 같은 액티브 버퍼의 인덱스 3(INDEX 3 : 현재 사용중인 제1버퍼의 어드레스)에 상기(A2)단계에서 템포라리 레지스터(Temporary Register)에 저장한 해당 위상 변화 정보를 저장하며, (A5)단계에서 인덱스 3의 위치를 1중가시켜 다음 제1인터럽트 신호(INT1)입력에 대비한 후 리턴한다. 여기서 제13도에 도시한 제1버퍼와 제2버퍼에 대하여 설명한다.

상기 제1버퍼(Active buffer)에는 제1인터럽트 신호(INT1)시마다 발생하는 제12도와 같은 양자화 정보를 저장하며, 제2버퍼(Interpolation buffer)는 상기 제1버퍼가 정보를 저장하고 있는 동안 전 상태의 제2인터럽트 신호(INT2)의 주기(T)동안 저장하고 있는 양자화 정보를 계산하여 변조신호를 복조하기 위한 버퍼이다. 여기서 제13도 및 제14도에 도시한 바와같이 인덱스 1은 제1버퍼의 초기 어드레스이고, 인덱스 3은 현재 사용중인 제1버퍼의 어드레스이며, 인덱스 2는 제2버퍼의 초기 어드레스이고, 인덱스4는 제2버퍼의 현 사용 어드레스이며, 인덱스 5는 제2버퍼가 되는 순간의 최종 어드레스를 나타낸다.

또한 제1버퍼 및 제2버퍼는 제2인터럽트 신호(INT2)발생시 버퍼의 역할이 바뀌는데 이는 제10도(b)의 초기화 과정에서 설명한다. 프로세서(401)가 소정 샘플주기(T)마다 발생하는 제2제어신호(INT2)를 인지하면 프로세서(401)는 인터럽트 신호[여기서는 제1인터럽트 신호(INT1)]를 디스 에이블 시키며, (B2)단계에서 제1버퍼와 제2버퍼의 기능을 바꾸기 위해 제1버퍼의 인덱스 1과 제2버퍼의 인덱스 2를 교환한다. 상기 (B2)단계에서 전 상태의 제1버퍼의 현 위치 어드레스인 인덱스 3[제2인터럽트(INT2)발생으로 인한 마지막 어드레스]에 1샘플주기(T)의 종료점을 저장하기 위해 인덱스 5를 지정하고, (B4)단계에서 현 제1버퍼의 인덱스(INDEX 1)위치에 인덱스 3(INDEX 3)을 지정하여 최초 정보를 받아들일 중비를 하고, (B5)단계에서 인덱스 5의 정보를 인덱스 1-1위치에 저장한다. (B6)단계에서 현 제2버퍼의 사용어드레스인 인덱스 4를 초기 어드레스인 인덱스 2의 바로 전 어드레스(인덱스2-1)위치에 놓아 인터폴레이션의 시작점을 지정한 후, 상기 (B1)단계에서 디스에이블시킨 인터럽트를 인에이블시켜 제2인터럽트 신호(INT2)에의해 제1버퍼와 제2버퍼의 역할을 변환하는 초기화 과정을 종료한다.

이후 (B8)단계에서 제11도와 같은 인터폴레이션 과정을 제14도 및 제15도(b) 참조하여 설명한다. (E1)단계에서 t1의 위치를 구하기 위해 샘플링주기(T)에서 현재 인터폴레이션 버퍼의 현 위치 어드레스인 인덱스 4(인덱스 2-1위치)에 있는 내용을 뺀다(t1=T-인덱스2-1).

여기서 인덱스 4가 지정하는 내용은 먼저번 샘플링주기의 최종 제1인터럽트 신호(INT1) 입력값이다.

상기 (E1)단계에서 t1을 구한 후 (E2)단계에서 T2의 위치를 구하는데 t1의 위치에 인덱스 2의 내용을 더하여(t2=t1+인덱스2의 내용)t2를 구한다. 상기 (El)(E2)단계에서 t1,t2를 구한 후, (E3)단계에서 t1을 t2로 나누고

(E4)단계로 진행하여 인터폴레이션 값이 델타 값(step)을 구하는데(

×step) 여기서 스텝(step)은 일정 크기의 양자화 스텝(Quantizing step : QS)을 말한다.

상기 (E4)단계에서 인터폴레이션 값을 구한 후, 다음 제2버퍼의 어드레스 내용에 제15도(a)의 (Y1-Y3)와 같은 제3제어신호(INV)가 발생하여 (INV=1) 위상관계가 변하는가 검사하며, 위상 관계가 변할시에는 (E6)단계로 진행하여 인터폴레이션 값[델타[(△)]을 0로 하여 무시하고 리턴하며, 위상 관계가 변하지 않을시는 (E7)단계로 진행하여 제12도의 상기 제1제어신호(POL : D8)에 의해 다음 어드레스 위치의 정보가 양의 위상관계인가 검사한다. 상기 (E7)단계에서 양의 위상 관계일시 리턴하며 음의 위상관계일시 인터폴레이션 값을 음의 위상 관계로 하고 리턴한다. 상기 (B8)단계에서 인터폴레이션 값을 구한 후 (B9)단계에서 전 샘플 주기(T)의 누적한 스텝값(accmulation)에 인터폴레이션 값을 더하여 인터폴레이션 복조를 실행하고 (B10)단계에서 전 샘플 주기동안 양자화 스텝(QS)의 누적값에서 직류 성분의 평균치를 감하여 하기(4)식과 같은 최종 출력(RXD)를 구하여 직류 레벨을 보정한다.

RXD=SMPL-KA ………………………………………………………(4)

여기서 RXD는 최종 복조신호 출력, K는 일정상수, A는 출력의 DC평균치, SMPL은 DC보정전의 복조 신호출력.

상기 (B10)단계에서 직류레벨을 보정한 후 (B11)단계에서 인터폴레이션 버퍼의 사용 어드레스(인덱스4)의 내용을 클리어시키고, (B12)단계로 진행하여 인터폴레이션 버퍼의 어드레스를 증가하여 다음 어드레스를 지정한다. (B13)단계에서 다음 어드레스에 있는 내용에서 위상 관계가 변하는가 검사하며, 위상관계가 양에서 음의 위상관계로 또는 음에서 양의 진행 방향으로 변화할 시 양자화 스텝(QS)값을 가감하지 않으며, 위상관계가 변화하지 않을 시 (B14)단계에서 양의 위상 관계인가를 검사한다. 상기 (B14)단계에서 위상관계가 음의 진행 방향일시 (B16)단계에서 양자화 스텝의 누적값에서 한개의 양자화 스텝을 감하고, 양의 진행 방향일 시 (B16)단계에서 양자화 스텝의 누적값에서 한개의 양자화 스텝을 더한다. 상기 (B13)단계에서 위상관계가 변화할시나 (B15) 또는 (B16)단계 수행후 (B17)단계에서 인터폴레이션 버퍼의 현사용 어드레스가 인덱스 5인가 검사하며 아닐시 인터폴레이션 버퍼에 누적할 양자화 정보가 남아 있는 것이므로, (B11)단계로 되돌아가 다음 정보를 누적하는 과정을 반복한다. 상기 (B17)단계에서 인터폴레이션 버퍼의 현 사용 어드레스(Index 4)가 마지막 어드레스인(Index 5)일시는 (B18)단계로 진행하여 하기 (5)식과 같이 다음 샘플 주기에 대한 직류레벨을 계산한 후 제2인터럽트 루틴을 종료한다.

A=a,A+b,RXD …………………………………………………………(5)

여기서 a : LPF의 시정수

b : LPF입력 감쇄 상수

A : DC성분 평균치

RXD : 수신입력데이타

즉 현상태의 복조 신호를 로우 패스 필터(LPF)에 인가하여 직류레벨을 계산한 후(5)식과 같은 직류 성분값을 다음 상태의 복조 신호에서 감하여 일정한 직류레벨을 유지하도록 한다.

두번째로 변조신호의 I 및 Q채널에서 매

위상 신호를 디지탈 변환하여 복조하는 과정을 설명한다.

매

위상 신호 변화를 이용하여 디지탈 복조하는 과정은 전술한 매

위상-디지탈 변환시의 복조시와 동일한 방법으로 수행하므로 제16도의 위상-디지탈변환부(200)와 제17도의 인터페이싱부(300)를 제외한 나머지 참조도면 및 부호도 동일하다.

제16도(a)는 16(a) 및 16(b)와 같은 I(t) 및 Q(t) 신호를 위상 디지탈할시 모듈로

위상을 디지탈 신호화 하는 도면으로서 비교기(205)를 통하여는 16(c)와 같이 매 mπ(m=0,1,2,…)(0°: PD11)의 위상 변화를, 비교기(206)를 통하여는 16(d)와 같이 매

(m=0,1,2,…)(45°: PD12)의 위상 변화를, 비교기(207)를 통하여는 16(E)와 같이 매(m=0,1,2,…)(90°: PD13)의 위상 변화를, 비교기(208)를 통하여는 16(f)와 같이 매

(m=9,1,2,…)(135°: PD14)의 위상 변화를 디지탈적으로 변화할 수 있다.

상기 16(c)-16(f)와 같은 PD11-PD14)의 로직 레벨로서 위상 관계의 변화를 알 수 있는데 이 4가지 위상 신호를 동시에 검출하여 매

신호 변화 방향을 결정한다.

그러므로 양의 위상 관계에서는 1000→1100→1110→1111→0111→0011→0001→0000의 8가지 로직 레벨이 박복되고 음의 위상 관계에서는 0000→0001→0011→0111→1111→1110→1100→1000의 8가지 레벨이 반복되며, 이것의 진행은 제18도와 같다.

제16도와 같이 매

위상 신호 변화를 디지탈 데이타화할시는 제17도와 같이 인터페이싱부(300)를 구성한다.

제16도의 비교기(205-208)를 통한 매

위상-디지탈 변환신호를 입력하는 플힙플롭(351-354)은 클럭(205)에 동기된 PD11-PD14플 출력하며, 플립플롭(355-358)은 클럭(205)에 의해 1클럭 지연시켜 신호를 출력한다.

따라서 라인(N1-N4)와 라인(N5-N8) 사이에는 1클럭의 차이가 밭생하며, 이들 중 해당 위상의 1클럭 지연차를 갖는 두 신호를 익스클루시브오아 연산하는 게이트(359-362)를 통해 각각의 위상 변화 시점을 검출하며, 이 신호들에 의해 게이트(363)는 매

위상 변화 시점에 대한 제1인터럽트 신호(INT1)를 발생한다.

전 상태의 해당 위상을 검출하기 위해 플립플롭(364-367)에서 상기 플립플롭(355-358)의 출력을 게이트(363) 출력에 동기시켜 출력하면, 그 관계는 하기(표4) 및 (표5)와 같이 나타난다.

여기서 하기(표4)는 제18도의 (나)와 같은 음의 위상 진행 방향으로서 라인(N1-N4)의 현재 상태의 매

위상 변환시 신호 형태와 라인(N11-N14)의 전상태의 매

위상 변환시의 신호 형태를 나타내고 있으며, 하기 (표5)는 제18도의 (가)와 같은 양의 위상 진행 방향일시 라인(N5-N8)과 라인(N11-N14)의 신호 형태이다.

[표 4]

[표 6]

상기 (표4)(표5)에서 라인(N1-N4)의 신호는 I 및 Q 채널에서 매

위상 변화를 검출한 현재의 디지탈값이고, 라인(N11-N14)의 신호는 바로 제1인터럽트신호(INT1)의 한주기 전의 위상 변화시에 검출한 디지탈값이다.

상기 (표4) 및 (표5)의 값을 살펴보면 하기와 같은 관계가 성립함을 알 수 있다.

즉 양의 위상 관계에서는 현재의 자기위상과 전상태의 앞위상의 변화가 동일하며, 음의 위상에서는 현재의 자기 위상과 전상태의 다음 위상값이 동일하다.

따라서 상기 (표4) 및 (표5)의 관계를 살펴보면, 하기(표 4a)과 (표 5a)와 같다.

[표 4a]

[표 5a]

그러므로 양의 위상관계에서 제1제어신호(POL)의 극성을 +로 하기 위해서는 상기 (표 5a)의 관계를 이용하면 되고, -로 하기 위해서는 상기 (표 4a)의 관계를 이용하면 된다.

본 발명에서는 양의 위상 관계에서는 제1제어신호(POL)의 극성을 +로, 음의 위상관계에서는 제1제어신호(POL)의 극성을 -로 하기 위하여 상기 (표 5a)의 관계를 적용한다.

따라서 현재의 자기 위상과 전상태의 자기 위상을 각각 제1게이트(368-371)을 통하여 익스클루시브오아 연산하고. 현재의 자기위상과 전상태의 다음 위상을 각각 제2게이트(372-371)를 통하여 익스클루시브오아 연산하면, 상기 (표4)의 음의 위상 변화는 하기(표6)과 같이 상기 (표5)의 양의 위상 변화는 하기 (표7)과 같이 변화한다.

[표 6]

[표 7]

또한 상기 (표6)과 (표7)과 같은 신호에서 해당 양자화 스텝의 제1제어신호(POL)를 검출하기 위하여 현상태의 자기 위상값을 입력하는 각각의 제1게이트 및 제2게이트 출력을 논리곱하면 음의 위상에서는 (표8)과 같이 양의 위상에서는 하기 (표9)와 같이 출력한다.

[표 8]

[표 9]

즉 양의 위상관계에서는 (표9)의 N27과 같이 게이트(381)를 통해 제1제어신호(POL)의 극성이 +인 양자화 스텝의 증가 신호를 발생하고, 음의 위상관계에서는 (표9)의 N27과 같이 게이트(381)를 통해 제1제어신호(POL)의 극성이 -인 양자화 스텝의 감소 신호를 발생한다.

여기서 제1제어신호(POL)의 발생 과정을 종합적으로 설명한다.

위상의 변화 방향이 어떠하던간에 모두 일종의 그레이 코드(Gray Code)형식으로 항상 1비트만 상태가 바뀌게 되는데, 먼저 상태의 변화 비트 위치와 현재 상태의 변화 비트 위치가 어떻게 변화하였는가에 따라 극성이 결정된다.

따라서 2n개의 위상 중 현상태의 제m번째의 위상과 전 상태의 제m번째 위상의 상대를 익스클루시브오아 연산하고, 현 상태의 제m번째 위상과 전 상태의 제m+1번째 위상을 익스클루시브오아 연산한 후, 이 두신호의 변화를 논리곱하면 매

위상 변화중 해당 위상 변화시미다 제1제어신호(POL)를 발생하며, 이와같은 과정으로 n개의 위상 상태를 검사하면 제1제어신호(POL)의 극성을 추출해 낼 수 있다.(여기서 m번째 위상이라 함은 임의의 한 위상을 말한다)

또한 위상 진행 스텝이 제2제어신호(NR)을 추출하여 정상적으로 1스텝씩 증 또는 감 방향으로 진행하는가를 검사하여야 하는데 정상적으로 1스텝씩 증가할시는 상기 제1게이트(368-371)가 하기 (표10)과 같이 출력하며 각 출력은 하기(표11)과 같이 출력하며 각 출력은 하기(표11)과 같이 나타나고, 음의 진행 방향으로 1스텝씩 감소할시는 익스클루시브오아게이트(368-371)가 하기(표12)와 같이 출력하며 각 출력은 하기(표13)과 같이 나타난다.

[표 10]

[표 11]

[표 12]

[표 13]

여기서 제2제어신호(NR) 발생 과정을 설명한다.

일반적으로 위상-디지탈 변환 출력은 일종의 그레이 코드(Gray Code)이므로 정상적인 경우 오직 한 비트만이 상태 변화가 일어나고 있는 바 이것을 검출하면 되고 그렇지 않은 경우는 비정상적인 경우가 된다.

즉 모듈로

(n=1)일시 제1위상 및 제2위상을 익스클루시브 오아 연산하여 제2제어신호(NR)를 검출한다. 그리고 모듈로

(n=2)일시 제1위상 및 제4위상을 익스클루시브오아 연산하고 제2위상 및 제3위상을 부논리합하여 이 두 신호에 따라 제1위상 및 제4위상의 상태를 검출하고, 제2위상 및 제3위상을 익스클루시브 연산하고 제1위상 및 제4위상을 부 논리합하여 이 두 신호에 따라 제2,제4위상의 상태를 검출한다. 모듈로

(n=3)일시는 제1위상과 제8위상, 제2위상과 제7위상, 제3위상과 제6위상, 제4위상과 제5위상을 익스클루

시브 오아 연산하며 하기 (표 14)과 같이 이때 익스클루시브 오아 연산하지 않는 나머지 상태의 위상은 모두 부논리합하여 익스클루시브 오아한 위상에 대한 제2제어신호(NR)를 검출한다.

[표 14]

상기와 같은 구성으로 모듈로

(n=n)의 위상에 따른 양자화 스텝의 증감을 나타낼 경우 제1위상과 2ⁿ번째 의상을 익스클루시브 오아 연산하고 제2위상-제2ⁿ-1번째 위상까지를 부논리합하며 제2위상과 2ⁿ-1번째 위상을 익스클루시브 오아 연산하고 제1위상, 제3위상-제2ⁿ-2번째 위상, 제2^m번째 위상을 부논리합하는 순으로 구성하면, 각 위상 변화에 따른 양자화 스텝의 정상 유무 관계를 검출할 수 있다.

한 상기 게이트(381)의 제1제어신호(POL)를 플립롭(389)에 의해 상기 게이트(363)의 제1제어신호(INT1에 동기시켜 전상태의 제1제어신호(POL)를 검출한 후, 상기 전상대 제1제어신호(POL)와 상기게이트(381)의 현 제1제어신호(POL)를 게이트(390)에 의해 익스클시브 오아 연산하여 제3제어신호(INV)를 추출한다.

제5도(b)와 같이 구성한 매

위상-디지탈 변환의 또다른 인터페이싱부(300)의 일실시예로 상기 제17도와 동일한 방식으로 수행할 수 있다.

즉 현재의

위상-디지탈 신호인 PD1n 및 PD2n신호를 제1인터럽트신호(INT1)에 동기시켜 전상태의 PD1n-1 및 PD2n-1신호를 추출하고 전술한 바와같은 동작의 제1게이트(331,333)를 통해 현재 및 전상태의 자기 위상을 익스클루시브 오아 연산하고, 현재의 자기 위상과 전상태의 다음 위상을 제2게이트(332,334)를 통해 익스클루시브 오아 연산한다.

상기 제1 및 제2게이트(331-334)에서 현재의 자기 위상을 입력하는 제1 및 제2게이트 출력을 논리곱하는 게이트(335,336)를 통해 해당 양자화 스텝의 제1제어신호(POL)를 구하고 상기 게이트(335,336)의 출력을 게이트(337)를 통해 논리합하여 매

위상 변화에 대한 제1제어신호(POL)를 구한다.

또한 상기 제1게이트(331,333)의 출력을 익스클루시브 오아 연산하여 제2제어신호(NR)를 구한다.

상기와 같이 I채널 및 Q채널의 매

위상 변화 신호를 디지탈 데이타로 변환한 후 매

위상 변화시 발생하는 위상 변화 정보(INT1, POL, NR, INV)를 이용하여 변조 신호를 복조할 시의 과정은 전술한 매

위상 변화시의 동작 과정과 동일한 방법으로 수행한다.

상술한 바와같이 디지탈적으로 수신 RF신호를 복조함으로서 시스템의 신뢰성을 높일 수 있고 수신 RF신호의 반송파와 동일한 주파수의 국부 발진 주파수를 사용함으로서 저주파 IF필터 실현이 용이하므로 (IF=0) 집적화하여 소형 경량 및 저가격화를 이룩할 수 있으며, 1개의 국부 발진 주파수를 사용함으로서 두 신호간의 주파수 편차를 검출하여 고정밀도의 AFC(Automatic Frequency Control)이 가능하고, 진폭을 리미팅하여 AM잡음 및 디앰파시스 특성을 얻을 수 있으며 복조후 디지탈 신호를 행할 경우 아날로그-디지탈 변환기를 사용하지 않아도 되는 이점이 있다.

Claims (24)

1. 주파수 또는 위상 변조신호의 반송파와 국부발진 주파수를 믹싱하여 서로 90°의 위상차를 갖는 쿼드라 페이즈 중간 주파수인 제1 및 제2아날로그 신호를 발생하고, 상기 제1 및 제2아날로그 신호를 이용하여 변조신호를 디지탈 복조하는 시스템에 있어서, 상기 제1 및 제2아날로그 신호의 소정 위상주기 변화를 검출하여 양자화 스텝의 주기설정 신호인 위상-디지탈 신호를 출력하는 위상-디지탈 변환부(200)와, 상기위상-디지탈 신호의 위상관계에 따라 해당 양자화 스텝에 대한 위상정보를 발생하는 인터페이싱부(300)와, 상기 인터페이싱부(300)의 양자화 위상정보를 저장하며, 소정 주기의 샘플링신호에 의해 해당 샘플링주기동안 저장하고 있는 양자화 위상정보를 누적하여 디지탈적으로 복조하는 신호처리부(400)로 구성함을 특징으로 하는 주파수 또는 위상변조 신호의 디지탈 복조장치.
2. 제1항에 있어서, 위상-디지탈 변환부(200)가, 상기 제1 및 제2아날로그 신호의 진폭 레벨과 소정기준신호를 비교하여 적어도 두개이상의 위상-디지탈 신호를 발생하도록 구성함을 특징으로 하는 장치.
3. 제2항에 있어서, 소정기준 신호가, 접지 신호임을 특징으로 하는 장치.
4. 제2항에 있어서, 매

   

   위상-디지탈 신호를 발생하는 위상-디지탈 변환부(200)가 상기 제1아날로그 신호를 상기 기준신호와 비교하여 상기 제1아날로그 신호의 제로크로싱을 검출하는 제1위상-디지탈 변환신호를 발생하는 제1비교수단과, 상기 제2아날로그 신호를 상기 기준신호와 비교하여 상기 제2아날로그 신호의 제로크로싱을 검출하는 제2위상-디지탈 변환신호를 발생하는 제2비교수단으로 구성함을 특징으로 하는 장치.
5. 제2항에 있어서,

   

   위상-디지탈 변환신호를 발생하는 위상디지탈 변환부(200)가, 상기 제1아날로그 신호를 상기 기준신호와 비교하여 상기 제1아날로그 신호의 제로크로싱 시점을 검출하는 제1위상-디지탈 신호를 발생하는 제1비교수단과, 상기 제1아날로그 신호와 반전 제2아날로그 신호의 진폭을 비교하여 제2위상-디지탈 변환신호를 발생하는 제2비교수단과, 상기 제2아날로그 신호를 상기 기준신호와 비교하여 상기 제2아날로그 신호의 제로크로싱 시점을 검출하는 제3위상-디지탈 신호를 발생하는 제3비교수단과, 상기 제1 및 제2아날로그 신호의 진폭을 비교하여 제4위상-디지탈 변환신호를 발생하는 제4비교 수단으로 구성함을 특징으로 하는 장치.
6. 제2항에 있어서, 인터페이싱부(300)가, 상기 위상-디지탈 신호에 의해 매 위상변화 시점이 양자화 스텝임을 나타내는 제1인터럽트 신호를 발생하는 제1수단과, 상기 제1수단에서 발생하는 현재의 양자화 스텝과 전상태의 양자화 스텝의 위상관계를 검사하여 양자화 스텝의 증 또는 감방향을 결정하는 제1제어신호(POL)를 발생하는 제2수단과, 상기 제2수단의 전상태 및 현상태 위상관계 진행방향을 검사하여 양자화 스텝의 정상 유무를 나타내는 제2제어신호(NR)를 발생하는 제3수단과, 상기 제2수단에서 발생하는 제2제어신호(POL)가 반전할시 양자화 스텝의 1주기를 전상태의 양자화 스텝으로 유지하기 위한 제3제어신호(INV)를 발생하는 제4수단으로 구성함을 특징으로 하는 장치.
7. 제6항에 있어서, 제1인터럽트 신호를 발생하는 제1수단이, 상기 위상-디지탈 신호를 입력하며 상기 위상-디지탈 신호를 소정 지연시킨 신호와 논리조합하여 매 양자화 스텝인 위상변화 시점마다 소정 지연주기의 제1인터럽트신호(INT1)를 발생하도록 구성함을 특징으로 하는 장치.
8. 제7항에 있어서, 제1제어신호를 발생하는 제2수단이, 상기 제1수단의 입력인 각각의 현 위상-디지탈 신호들과 상기 현 위상-디지탈 신호들을 상기 제1인터럽트신호에 동기시켜 각각의 전상태의 위상-디지탈 신호들을 구한 후 상기 각 두신호들에서 현재의 자기위상과 전상태의 자기위상을 각각 제1익스클루시브 오아 연산하고, 현재의 자기 위상과 전상태의 다음 위상을 제2익스클루시브 오아 연산한 후 상기 제1및 제2익스클루시브 오아 연산출력중 현재의 자기 위상에 관계하는 두신호를 논리조합하여 각각 자기 위상의 양자화 스텝에서 제1제어신호(POL)를 발생하도록 구성함을 특징으로 하는 장치.
9. 제8항에 있어서, 제2제어신호를 발생하는 제3수단이, 상기 제2수단의 제1익스클루시브 오아 연산신호중 소정의 두신호씩 묶어 익스클루시브 오아 연산하고, 상기 두 신호 이외의 신호들을 부논리합하여 각각의 상기 제1익스클루시브 오아 연산신호의 정상 또는 비정상 스텝상태를 나타내는 제2제어신호(NR)를 출력하도록 구성함을 특징으로 하는 장치.
10. 제9항에 있어서. 제3제어신호를 발생하는 제4수단이, 상기 제2수단의 현재 제1제어신호(POL)를 입력하여 상기 제1수단의 제1인터럽트신호(INT1)에 동기시켜 전상태의 제1제어신호(POL)를 구한후 상기 두 신호의 상태를 익스클루시브 오아 연산하여 극성 반전시 양자화 스텝 1주기를 유지하는 제3제어신호(INV)를 발생하도록 구성함을 특징으로 하는 장치.
11. 제6항에 있어서, 신호처리부(400)가, 상기 인터페이싱부(300)에서 양자화 스텝 정보발생 시점에서부터 현재의 해당 양자화 스텝의 주기를 카운트하는 카운터수단과, 상기 인터페이싱부(300)의 양자화 스텝 정보 발생시점에서 상기 카운터 수단에서 출력하는 전상태 양자화 주기 카운트 값을 출력하는 래치수단과, 상기 인터페이싱부(300)의 양자화 스텝 정보 발생시점에서 상기 인터페이싱부(300)의 양자화 스텝 정보 및 상기 래치수단의 양자화 스텝 주기값을 받아 버퍼에 저장하고 상기 샘플링 주기마다 발생하는 제2인터럽트신호(INT2) 발생시에 의해 전 샘플링 주기 동안 저장된 동안 상기 버퍼의 정보를 누적하며 변조신호를 디지탈 복조하는 프로세싱 수단으로 구성함을 특징으로 하는 장치.
12. 서로 90°의 위상차를 갖는 쿼드라 페이즈 중간주파수인 제1 및 제2아닐로그 신호를 이용하여 주파수 또는 위상 변조신호를 디지탈 복조하는 시스템에 있어서, 상기 제1 및 제2아날로그 신호의 소정의 위상주기를 양자화 스텝의 주기로 하기 위하여 디지탈 데이터로 변환하는 제1스텝과, 상기 디지탈 데이타로부터 상기 제1 및 제2아날로그신호의 해당 양자화 주기의 발생시점 스텝의 극성, 정상상태 유무 및 극성반전등의 위상 변화정보를 검출하는 제2스텝과, 상기 양자화 위상정보를 저장하며 소정 샘플링 주기마다 저장하고 있는 샘플링 주기의 양자화 위상정보를 누적하며 디지탈 복조하는 제3스텝으로 이루어짐을 특징으로 하는 방법.
13. 제12항에 있어서, 제1스텝이, 제1및 제2아날로그 신호의 상관 위상에 따른 모듈로

    

    (n=1,2,3,4,…)주기를 디지탈 신호로 변환함을 특징으로 하는 방법.
14. 14. 제13항에 있어서, 제2스텝이, 상기 위상-디지탈 신호로부터 매 양자화 주기에 대한 변환시점을 검출하여 양자화 스텝 발생 시점인 제1인터럽트 신호(INT1)를 발생하는 제1스텝과, 상기 위상-디지탈 신호로부터 제1 및 제2아날로그 신호의 상관 위상에 따른 해당 양자화 스텝의 증감 극성인 제1제어신호(POL)를 발생하는 제2스텝과, 상기 상관 위상 진행의 정상 또는 비정상 스텝의 진행상태를 나타내는 제2제어신호(NR)를 발생하는 제3스텝과, 상기 양자화 스텝의 현재 극성과 전상태 극성을 비교하여 극성 반전시에만 전상태의 양자화 1스텝을 유지시키는 신호인 제3제어신호(INV)를 발생하는 제4스텝으로 이루어짐을 특징으로 하는 방법.
15. 제14항에 있어서, 제3스텝이, 소정 주기의 샘플링 신호마다 제1버퍼 및 제2버퍼의 기능을 변환하며 상기 샘플링 신호에 의해 상기 제1버퍼에 현 양자화 스텝의 위상정보를 저장하는 동시에 전샘플링 주기동안 상기 제2버퍼에 저장한 위상 정보들에 따른 등간격 양자화 스텝을 누적하며 디지탈 복조하도록 이루어짐을 특징으로 하는 방법.
16. 제15항에 있어서, 상기 제1버퍼에 양자화 스텝의 위상정보를 저장하는 스텝이, 해당 양자화 스텝의 위상정보를 일시저장 하는 제1스텝과, 상기 위상 변화 정보가 정상상태인가 검사하며 아닐시 이를 무시하고 리턴하는 제2스텝과, 상기 제2단계에서 정상 상태일시 의상 변화 정보를 상기 제1버퍼에 저장한 후다음 변화상태에 대비하는 제3단계로 이루어짐을 특징으로 하는 방법.
17. 제15항에 있어서, 전상태 샘플링 주기에 상기 제2버퍼에 저장한 위상 변화 정보에 의해 변조신호를 디지탈 복조하는 스텝이, 샘플링 주기 신호 발생시 제1버퍼와 제2버퍼의 기능을 변환하여 초기화 하는 제1스텝과, 상기 전상태의 샘플링 주기의 누적값에 샘플링 순간의 스텝값을 더하여 인터플레이션 복조하는 제2스텝과, 상기 제2스텝의 인터폴레이션 복조신호의 직류 레벨을 보정하는 제3스텝과, 상기 제2버퍼에 저장하고 있는 정보에 의한 등간격 양자화 스텝값을 누적하는 제4스텝과, 해당 샘플링 주기의 양자화 값누적완료시 다음 단계를 위해 현재의 복조 직류 레벨을 계산한 후 1샘플 주기의 복조를 종료하는 제5스텝으로 이루어짐을 특징으로 하는 방법.
18. 제17항에 있어서, 제1버퍼 및 제2버퍼를 초기화하는 제1스텝이, 인터럽트신호를 디스에이블시키고 제1버퍼와 제2버퍼의 기능을 변환하는 제1스텝과, 상기 변환 제2버퍼의 마지막 어드레스를 지정하는 제2스텝과, 상기 변환 제1버퍼의 사용 어드레스를 초기 위치를 지정하는 제3스텝과, 상기 변환전 제2버퍼 마지막 어드레스 내용을 제1버퍼의 최초 위치의 전어드레스로 저장하는 제4스텝과, 상기 제2버퍼의 사용어드레스를 초기 위치의 전 어드레스를 지정하고 인터럽트 신호를 인에이블시키는 제5스텝으로 이루어짐을 특징으로 하는 방법.
19. 제18항에 있어서, 인터플레이션 복조하는 제2스텝이, 현재의 샘플 주기값에서 전상태의 양자 누적값을 감하여 차(t1)를 구하는 제1스텝과, 전상태의 마지막 양자화 데이타값과 현 샘플주기의 최초 양자화 데이타값의 차(t2)를 구하는 제2스텝과, 두차를 계산

    

    한 후 양자화 스텝의 일정 상수를 곱하여 인터플레이션 값을 구하는 제3스텝과, 상기 인터플레이션 값과 제2 및 제3제어신호 관계를 검사하는 제4스텝과, 현재 누적하고 있는 값에 상기 4스텝의 값을 누적하여 해당 샘플링 주기의 변조신호를 인터플레이션 복조하는 제5스텝으로 이루어짐을 특징으로 하는 방법.
20. 제19항에 있어서, 양자화 스텝을 누적하는 제4스텝이, 현 어드레스의 위상 변화 정보를 누적한 후 클리어하고 다음 어드레스를 지정하는 제1스텝과, 상기 다음 어드레스 위상 변화 정보에 의해 위상 진행방향 변화가 있을 시 해당 주기의 양자화 스텝을 증 또는 감하지 않는 제2스텝과, 상기 제2스텝에서 위상 진행방향 변화가 없을 시 위상 진행 방향 신호에 따라 현 샘플링 주기의 누적값에 현 양자화 스텝을 증 또는 감하고 리턴하는 제3스텝으로 이루어짐을 특징으로 하는 방법.
21. 소정 양자화 주기에 대한 해당 양자화 스텝의 극성 정상 유무 상태 및 극성 반전유무 상태의 양자화 정보를 발생하며 상기 양자화 정보에 의해 상기 변조신호를 디지탈 복조하는 방법에 있어서, 소정주기의 생플링 신호에 의해 상기 양자화 정보를 저장하는 제1버퍼와 디지탈 복조를 위해 전 샘플링 주기의 양자화 정보를 저장하고 있는 제2버퍼의 기능을 변환하는 단계와, 전 샘플링 주기에 누적한 기본 복조신호를 현샘플링 순간의 값으로 인터폴레이션 복조하는 단계와, 상기 인터폴레이션 복조후 출력의 평균 직류레벨 값을 보상하여 출력하는 단계와, 상기 인터폴레이션 복조신호에 상기 제2버퍼에 저장한 양자화 스텝을 누적하는 단계와, 상기 누적한 기본 복조신호의 평균 직류레벨 값을 구하는 단계로 이루어짐을 특징으로 하는 방법.
22. 제21항에 있어서, 상기 제1버퍼 및 제2버퍼의 초기화하는 단계가, 생플링 신호에 의해 상기 제1버퍼 및 제2버퍼의 역할을 교환하는 단계와, 상기 인덱스 교환후 상기 제1버퍼의 최초 어드레스에 상기 제2버퍼의 마지막 인덱스를 지정하는 단계와, 상기 제2버퍼의 마지막 인덱스의 정보를 상기 제1버퍼의 최초 어드레스에 저장하는 단계와, 상기 제2버퍼의 현상용 인덱스를 최초 어드레스에 지정하고 화를 종료하는 단계로 이루어짐을 특징으로 하는 방법.
23. 제22항에 있어서, 상기 제1버퍼에 현재 입력하는 양자화 정보를 저장하는 단계가, 양자화 정보를 일시 버퍼에 저장하는 단계와, 상기 양자화 정보가 정상적으로 변화했는가 검사하여 비정상 변화일시 이를 무시하고 리턴하는 단계와, 상기 양자화 정보가 정상변화일시 해당 정보를 제1버퍼에 저장하고 상기 제1버퍼의 현사용 인덱스를 증가시킨 후 리턴하는 단계로 이루어짐을 특징으로 하는 방법.
24. 제23항에 있어서, 인터폴레어션 복조하는 단계가, 현재의 샘플 주기값에 설 전 샘플주기의 최종 양자화 스텝의 누적값을 감하여 그 차(t1)를 구하는 단계와, 전샘플링 주기의 마지막 양자화 스텝과 현 샘플링 주기의 최초 양자화 스텝값의 차(t2)를 구하는 단계와, 상기 두차를 계산

    

    한후 양자화 스텝의 일정상수를 곱하여 인터폴레이션값을 구하는 단계와, 상기 인터폴레이션 값이 극성 반전인가 검사하여 극성 반전일시 전상태의 양자화 스텝으로 유지하는 단계와 상기 단계에서 극성 반전이 아닐시에는 극성을 검사하며 반전 극성일시에만 전 양자화 스텝에서 상기 인터폴레이션 값을 감하여 복조하는 단계로 이루어짐을 특징으로 하는 방법.

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