KR900006266B1

KR900006266B1 - Pulse circuit

Info

Publication number: KR900006266B1
Application number: KR1019850002715A
Authority: KR
Inventors: 마사아끼 나까야마
Original assignee: 마쯔시다덴기산교 가부시기가이샤; 야마시다 도시히꼬
Priority date: 1984-04-25
Filing date: 1985-04-23
Publication date: 1990-08-27
Also published as: KR850007349A

Abstract

The pulse generator circuit comprises a 1/2n+1 divider circuit (24) for dividing an input pulse into the pulse having 1/2n+1 frequency; a first shift register (25) for shifting the output signal of the divider circuit by n clock at a leading edge of the input pulse; a second shift register (26) for shifting the output signal of the first shift register by one clock of the input signal at a leading edge having a reverse polarity of the polarity of the first shift register; and a circuit (27) for obtaining a logical product of the output of the second shift register (26) and the output of the divider circuit (24).

Description

Pulse circuit

제1도는 고체촬상소자의 일반적인 구성을 도시한 모식도.1 is a schematic diagram showing a general configuration of a solid state image pickup device.

제2도는 고체촬상소자의 구동펄스 예를 도시한 신호 파형도.2 is a signal waveform diagram showing an example of driving pulses of a solid state image pickup device.

제3도는 수평전송 펄스로서 3fsc의 주파수의 펄수를 출력하는 고체촬상소자 구동펄스 발생희로의 종래예를 도시한 블록도.3 is a block diagram showing a conventional example of generating a solid state image pickup driving pulse that outputs the number of pulses of a frequency of 3 fsc as a horizontal transfer pulse.

제4도는 수평전송 펄스로서 8/3fsc의 주파수의 펄스를 출력하는 고체촬상소자 구동펄스 발생회로의 종래예를 도시한 블록도.4 is a block diagram showing a conventional example of a solid state image pickup device driving pulse generating circuit which outputs a pulse of a frequency of 8/3 fsc as a horizontal transfer pulse.

제5도는제1의 발명의 제1의 실시예를 도시한 회로도.5 is a circuit diagram showing a first embodiment of the first invention.

제6도는 그 동작설명을 위한 파형도.6 is a waveform diagram for explaining the operation thereof.

제7도는 제1의 발명의 제2의 실시예를 도시한 회로도.7 is a circuit diagram showing a second embodiment of the first invention.

제8도는 그 동작설명을 위한 파형도.8 is a waveform diagram for explaining the operation thereof.

제9도는 제1의 발명의 제3의 실시예를 도시한 회로도제.9 is a circuit diagram showing a third embodiment of the first invention.

10도는 그 동작설명을 위한 파형도10 degrees is a waveform diagram for explaining the operation

제11도는 제2의 발명의 제1의 실시예를 도시한 회로도.11 is a circuit diagram showing a first embodiment of the second invention.

제12도는 그 동작설명을 위한 파형도.12 is a waveform diagram for explaining the operation thereof.

제13도는 제2도는 발명의 제2의 실시예를 도시한 회로도.13 is a circuit diagram showing a second embodiment of the invention.

제14도는 그 동작설명을 위한 파형도.14 is a waveform diagram for explaining the operation thereof.

제15도는 본원의 제3의 발명에 있어서의 일실시예인 고체촬상소자 구동필스 발생회로의 기본구성을 도시한 블록도이며, 제3도의 종래에에 도시한 수평화소수가 약 570화소인 고체촬상소자를 사용해서 수평전송펄스로서 3fsc의 주파수의 펄스를 출력하는 고체촬상소자 구동펄스 발생회로에, 본원 제1, 제2의 발명의 2/3분주회로를 적용한 회로도.FIG. 15 is a block diagram showing the basic structure of a solid state image pickup device driving pillar generation circuit according to an embodiment of the third invention of the present application, and the solid state image of which the horizontal pixel number shown in FIG. 3 is about 570 pixels is shown in FIG. A circuit diagram in which the 2/3 frequency division circuit of the first and second inventions of the present application is applied to a solid state image pickup device driving pulse generating circuit that outputs a pulse having a frequency of 3 fsc as a horizontal transfer pulse using an element.

제l6도는 본원의 제4의 발명에 있어서의 일실시예인 고체촬상소자 구동필스 발생회로의 기본구성을 도시한 블록도이며, 제4도의 종래예에 도시한 수평화수소가 약 5l0화소인 고체촬상소자를 사용하여 수평전송펄스로서 8/3fsc의 주파수의 펄스를 출력하는 고체활상소자 구동펄스 발생회로에, 본원 제1, 제2의 발명의2/3분주회로를 적용한 도면.FIG. 6 is a block diagram showing the basic configuration of the solid state image pickup device driving pillar generation circuit according to the fourth embodiment of the present application, wherein the leveling hydrogen shown in the conventional example of FIG. 4 is about 5100 pixels. Fig. 2 is a diagram showing the application of the 2/3 frequency division circuit of the first and second inventions of the present invention to a solid state drive pulse generation circuit which outputs a pulse of a frequency of 8/3 fsc as a horizontal transfer pulse.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

제1의 발명(지15,7,9도)에 있어서,In the first invention (15, 7, 9 degrees),

23 : 입력단자 24,29 : 1/3분주회로23: Input terminal 24,29: 1/3 division circuit

25,30 : 제1의시프트레지스터 26,31,36 : 제2의시프트레지스터25,30: 1st shift register 26,31,36: 2nd shift register

27,37 : AND회로 28 : 출력단자27,37: AND circuit 28: Output terminal

32 : OR회로 33 : 제1의플립플롭32: OR circuit 33: First flip flop

34 : 제2의플립플롭34: second flip flop

제2의 발명(제1l,13도)에 있어서,In the second invention (1 l, 13 degrees),

38. : 입력단자 39 : 1/3본주회로38.: Input terminal 39: 1/3 main circuit

41,42 : 제1및 제2의 AND회로 43 : OR회로41, 42: first and second AND circuits 43: OR circuits

44 : 출력단자 SR_l: 시프트 레지스터44: output terminal SR _l : shift register

FFl,FF2 : 제1 및 제 2의 플립플롭FFl, FF2: first and second flip flops

제3의 발명(제15도)에 있어서In the third invention (figure 15)

8 : 동기신호발생회로 46 : 원발진기8: synchronization signal generating circuit 46: original oscillator

47 : 2/3분회로 48 : 타이잉펄스발생회로47: 2 / 3-minute circuit 48: Tying pulse generating circuit

50 : 1/2분주회로50: 1/2 division circuit

제4의 발명(제16도)에 있어서,In the fourth invention (Fig. 16),

16 : 동기신호 발생회로 18 : 타이밍펄스 발생회로16: synchronization signal generating circuit 18: timing pulse generating circuit

21,53 : 1/3분주회로 52 : 원발진기21,53: 1/3 division circuit 52: Prime oscillator

54 : 2/3분주회로54: 2/3 division circuit

본 발명은 펄스회로, 좀 더 상세하게는 2/2n+1(단 n은 정(正)의 정수) 분주회로 및 그중 n=1로한 2/3분주회로를 사용한 고체촬상소자 구동펄스 발생회로에 관한 것이다.The present invention relates to a solid-state image pickup device pulse generator circuit using a pulse circuit, more specifically, 2 / 2n + 1 (where n is a positive integer) division circuit and a 2/3 division circuit where n = 1. It is about.

종래의 입력펄스의 주파수를 2/2n+1의 주파수로 분주하는 회로로서, 완전디지탈식으로 간단한 것이 없었다. 그때문에, 고체촬상소자 구동펄스 발생회로로서 다음과 같은 문제점이 있었다.As a circuit for dividing the frequency of a conventional input pulse into a frequency of 2 / 2n + 1, there is nothing completely digitally simple. Therefore, the following problems have arisen as a solid state image pickup device driving pulse generating circuit.

먼저 고체촬상소자의 일반적인 개요를 제1도를 사용해서 설명한다. 단, 제1도는 어디까지나 고체촬상소자의 이해를 돕기위한 구성도로서, 본 발명은 다른 어떠한 종류의 고체촬상소자라 할지라도 그 수평전송을위한 구동펄스의 주파수가 동일하면, 그 구동펄스 발생회로에 적용할 수 있다.First, a general outline of a solid state image pickup device will be described using FIG. However, FIG. 1 is a configuration diagram to help the understanding of the solid state image pickup device to the last, and the present invention is the driving pulse generation circuit if the frequency of the drive pulse for horizontal transmission is the same even for any other type of solid state image pickup device. Applicable to

제1도는, 고체촬상소자로서 일반적으로 알려져 있는 인터라인 트랜스방식 CCD(이하 IL-CCD라고 약함)의 원리구성도로서, 동 도면에서,(1)은 반도체기판,(2a)(2b)는 이 반도체기판(1)상에 매트릭스 형상으로 배열된 다수의 수광부, (3)은 수평주사방향에 있어서의 수광부(2a)(2b)의 수, 즉 수평화소수와 같은수만큼 착설된 수직방향으로 뻗는 수직전송 시프트 레지스터, (4)는 출력단자쪽에 출력전하를 전송하기 위한 수평전송 시프토 레지스터,(5a)(5b)는 수광부(2a)(2b)의 전하를 수직전송 시프트레지스터(3)에 이송하기 위한 이송게이트이다. 그리고 수직전송 레지스터(3)에는 제2도에 도시한 ∮V1,∮V2와 같은 주기가 1수평주사기간(이하 1H기간이라함)의 펄스가 인가되어서, lH기간에 수직전송 시프트 레지스터(3)의 1단본만큼 전하를 전송해서, 수평전송 시프트 레지스터(4)에 1수평 라인분의 전하를 전송한다. 그리고 수평전송 시프트 레지스터(4)에는, 제2도 ∮H1-∮H4의 수평전송 펄스가, 또 수평출력부에는 제2도의 ∮R로 이루어진 수평출력부 리세트펄스가 인가되어서, lH기간에 1수평라인의 화소의 전하를 출력하도록 되어있다. 또한, 상술한 ∮Hl-∮H4, ∮R의 수평전송 구동펄스의 주파수는 1수평라인에 배치된 수광부의 수에 의해 결정되며, 예를들면 384개의 경우에는 약 7 2MHz가 된다. 이상, 본 발명의 대상으로 하는 고체 촬상소자는 상기와 같은 동작원리에 의거한 것이다. .FIG. 1 is a principle configuration diagram of an interline trans CCD (hereinafter abbreviated as IL-CCD), which is generally known as a solid state image pickup device. In FIG. 1, reference numeral 1 denotes a semiconductor substrate, and 2a and 2b are the same. The plurality of light receiving portions 3 arranged in a matrix on the semiconductor substrate 1 extend in the vertical direction in which the number of light receiving portions 2a and 2b in the horizontal scanning direction, i.e., the same number as the horizontal pixels, is installed. The vertical transfer shift register (4) is a horizontal transfer shift register for transferring output charge toward the output terminal (5a) and (5b) transfers the charges of the light receiving sections (2a) and (2b) to the vertical transfer shift register (3). It is a transfer gate. In the vertical transfer register 3, a pulse of one horizontal scanning period (hereinafter referred to as 1H period) is applied to a period such as V1 and V2 shown in FIG. 2, so that the vertical transfer shift register 3 is applied in the lH period. Charge is transferred by one single stage, and the charge for one horizontal line is transferred to the horizontal transfer shift register 4. The horizontal transfer shift register 4 is supplied with a horizontal transfer pulse of FIG. 2HH1 to H4 and a horizontal output reset pulse of FIG. 2R is applied to the horizontal output part. The charge of the pixel of the horizontal line is output. In addition, the frequency of the horizontal transmission drive pulses of the above-mentioned H1-H4 and R is determined by the number of light receiving units arranged in one horizontal line, for example, about 7 2 MHz in the case of 384. As mentioned above, the solid-state image sensor made into the object of this invention is based on the above-mentioned operating principle. .

제3도는, 고체촬상소자로서 수평전송 시프트 레지스러의 구동필스(수평전송펄스)의 주파수가 포준컬러텔레비젼 방식(여기에서는 NTSC방식으로 설명한다)의 부반송파(SC)의 주파수(fsc)(=3.58MHz)의 3배의주파수(3fsc)가 필요한 고체촬상소자(따라서 그 유효수평화소수는 약 570화소가 됨)를 사용하였을때의 고체촬상소자 구동펄스 발생회로의 종래예이다.3 shows a frequency fsc (= 3.58) of a subcarrier SC of a standard color television method (here described as NTSC method) in which the frequency of the driving field (horizontal transmission pulse) of the horizontal transfer shift register is a solid state image pickup device. This is a conventional example of a solid state image pickup device driving pulse generating circuit when a solid state image pickup device (hence the effective horizontal pixel number is about 570 pixels) that requires three times the frequency (3 fsc) of MHz.

원 발진기(6)에서, 안정된 12fsc의 주파수의 신호를 출력한다. 이 12fsc의 신호는 1/3분주회로(7)에서 4fsc의 신호가 되어서 동기신흐 발생회로(8)에 인도된다. 그리고 동기신흐 발생회로(8)에서 수평동기신호(HD), 수직동기신호(VD), 부반송파(SC), 그외의 각종 동기신(예를들면, 콤포지트 SYNC, BLK 신호등)가 발생되어, 출력단자(9)에서 출력된다. 또 (HD)(VD)는 타이밍펄스 발생회로(10)에 인도된다. 타이밍펄스 발생회로(10)는 원발전기(6)의 출력신호를 (HD)(VD)에 동기시켜서 분주하여 (HD)(VD)에 동기한 고체촬상소자의 각종 구동펄스(수평전송펄스, 수평출력부 리세트펄스 이외의 펄스)를 출력단자(11)에 얻는다. 한편 12fsc의 신호는 1/4분주회로(12)에서 타이밍펄스 발생회로(10)에 의해 얻어지는 (HD)(VD)신호에 동기한 타이밍펄스에 동기해서 1/4의 주파수로 분주되어서,(HD)(VD)에 동기한 3fsc의 수평전송펄스및 수평출력부 리세트펄스가 출력단자(13)로부터 출력된다.The original oscillator 6 outputs a signal having a stable frequency of 12 fsc. The signal of 12fsc becomes the signal of 4fsc in the 1/3 division circuit 7 and is led to the synchronizing signal generating circuit 8. The synchronizing signal generating circuit 8 generates a horizontal synchronizing signal HD, a vertical synchronizing signal VD, a subcarrier SC, and other various synchronizing signals (e.g., composite SYNC and BLK signals). Is output from (9). In addition, HD (VD) is delivered to the timing pulse generation circuit 10. The timing pulse generation circuit 10 divides the output signal of the original generator 6 in synchronization with (HD) (VD) and drives various driving pulses (horizontal transfer pulse, horizontal) of the solid state image pickup device in synchronization with (HD) (VD). Pulses other than the output reset pulse) are obtained at the output terminal 11. On the other hand, the signal of 12 fsc is divided at a frequency of 1/4 in synchronization with the timing pulse synchronized with the (HD) (VD) signal obtained by the timing pulse generation circuit 10 in the quarter division circuit 12 (HD). A horizontal transfer pulse of 3 fsc and a horizontal output unit reset pulse in synchronization with (VD) are output from the output terminal 13.

이상과 같이 종래는 수평유효 화소수가 약 570소자에서 수평전송펄스의 주파수로서 3fsc가 필요한 고체촬상소자의 구동펄스 발생회로로서는, 동기신호 발생회로의 입력신호로서 4fsc의 주파수의 펄스가 필요하고,분주회로로서는 1/n(n 정의 정수) 분주회로 이외에 간단한 분주회로가 없기 때문에, 3fsc와 4fsc의 최소공배수인 12fsc의 주파수를 갖는 신호를 원발진기에서 발생시켜서 사용할 필요가 있었다. 그런데도, 12fsc의 주파수는 42.95454MHz(NTSC방식일 경우)라는 대단히 높은 주파수가 되어 전력절감화, IC화의 안정성 등의 면에서 큰 장해요인이 되었다.As described above, as a driving pulse generating circuit of a solid-state image pickup device that requires 3 fsc as the frequency of the horizontal transfer pulse at about 570 elements, the pulse of the frequency of 4 fsc is required as the input signal of the synchronization signal generating circuit. Since there is no simple dividing circuit other than a 1 / n (n positive integer) dividing circuit, it is necessary to generate and use a signal having a frequency of 12 fsc, which is the least common multiple of 3fsc and 4fsc. Nevertheless, the frequency of 12fsc was 42.95454 MHz (in case of NTSC), which is a very high frequency, which is a major obstacle in terms of power saving and IC stability.

또 제4도는, 고체촬상소자로서 수평전송 시프트 레지스터의 구동펄스 다시말하면 수평전송펄스의 주파수로서, 표준컬러 텔레비젼방식(여기에서는 NTSC방식으로서 설명함)의 부반송파(SC)의 주파수(fsc)(=3 58MHz)의 8/3배의 주파수가 필요한 고체촬상소자(따라서 그 유효수평화소수는 약 510화소가 됨)를 사용하였을 매의 고체촬상소자 구동펄스 발생회로의 종래예이다4 shows the driving pulse of the horizontal transfer shift register as a solid state image pickup device, that is, the frequency of the horizontal transfer pulse, that is, the frequency fsc of subcarrier SC of the standard color television system (hereafter described as NTSC system) (= This is a conventional example of a solid state imaging device driving pulse generating circuit in which a solid state imaging device (hence the effective horizontal pixel number is about 510 pixels) that requires an 8/3 times frequency of 3 58 MHz) is used.

원발진기(14)에서 안정된 16fsc의 주파수의 신호를 출력한다. 이 16fsc의 신호는 1/4분주회로(15)에서 4fsc의 신호가 되어서 동기신호 발생회로(16)에 인도된다. 그리고 동기신호 발생회로(16)에서, 수평동기신호(HD), 수직동기신호(VD), 부반송파(SC), 그외의 각종 동기신호(예를들면, 콤포지트 SYNC, BLK 신호등)가 발생되어, 출력단자(17)에서 출력된다. 또 (HD)(VD)는 타이밍펄스 발생회로(18)에도 입력된다. 그리고 이 타이밍펄스 발생회로(18)는 l/4분주회로(15)의 출력신호 혹은 원발진기(14)의 출력신호를 (HD)(VD)에 동기해서 분주한 신호이거나 혹은,(HD)(VD)를 시프트 레지스터 등을 사용해서 16fsc 혹은 그 분주신호로 지연시킨 신호를 사용해서,(HD)(VD)에 동기한 고체촬상소자의 각종 구동펄스(수평전송펄스,수평출력부 리세트펄스 이외의 펄스)를 출력단자(19)에 출력한다. 한편, 원발진기(14)로부터의 16fsc의 신호로부터 1/3분주회로(20) 에서 16/3fsc(=2×8/3fsc) 의 신호를 얻고, 이 16/3fsc의 신호는 1/2분주회로(21)에서, 타이밍펄스 발생회로(18)에 의해 얻어지는 (HD)(VD)신호에 동기한 타이밍펄스에 동기해서, 튜우티(duty)가 50%(고레벨기간과 저레벨기간과의 비가 1 : 1)에서 주파수가 8/3fsc의 (HD)(VD)에 동기한 수평전송펄스 및 같은 주파수의 수평출력부 리세트 펄스가 출력단자(22)로부터 출력된다.The oscillator 14 outputs a stable frequency signal of 16 fsc. The signal of 16fsc becomes a signal of 4fsc in the quarter division circuit 15 and is led to the synchronization signal generation circuit 16. The synchronizing signal generation circuit 16 generates a horizontal synchronizing signal HD, a vertical synchronizing signal VD, a subcarrier SC, and other various synchronizing signals (e.g., composite SYNC, BLK signals, etc.) It is output from the terminal 17. (HD) (VD) is also input to the timing pulse generation circuit 18. The timing pulse generator 18 divides the output signal of the l / 4 division circuit 15 or the output signal of the original oscillator 14 in synchronization with (HD) (VD) or (HD) ( VD) using a shift register or the like and delayed by 16fsc or its divided signal, and other driving pulses (horizontal transfer pulse, horizontal output unit reset pulse) of the solid-state image pickup device synchronized with (HD) (VD). Pulses) are output to the output terminal 19. On the other hand, a signal of 16 / 3fsc (= 2 × 8 / 3fsc) is obtained from the 1/3 division circuit 20 from the signal of 16fsc from the original oscillator 14, and the signal of 16 / 3fsc is a 1/2 division circuit. At 21, in accordance with the timing pulse synchronized with the (HD) (VD) signal obtained by the timing pulse generation circuit 18, the duty ratio is 50% (the ratio between the high level period and the low level period is 1: In 1), the horizontal transmission pulse whose frequency is synchronized with (HD) (VD) of 8 / 3fsc and the horizontal output part reset pulse of the same frequency are output from the output terminal 22.

이상과 같이, 종래는 수평유효화수소가 약 510화소이고, 수평전송펄스의 주파수로서 8/3 fsc가 필요하게되는 고체촬상소자의 구동펄스 발생회로로서도, 동기신호 발생회로의 입력신호로서 4fsc의 주파수의 펄수가 필요하고, 듀우티가 50%인 8/3fsc의 신호를 얻으려면 그 2배의 주파수 16/3fsc의 펄스가 필요하며, 분주회로로서는 1/n(n : 정의 정수) 분주회로 이외에 간단한 분주회로가 없기 때문에,4fsc와 16/3fsc의 최소공배수인 16fsc의 주파수를 갖는 신호를 원발진기에서 발생시켜서 사용할 필요가 있었다. 그런데도,16fsc의 주파수는 57. 27272 MHz(NTSC 방식일 경우)라고 하는 대단히 높은 주파수가 되어, 전력 절약화, IC화, 안정성의 면에서 큰 장해가 되고 있으며, 고해상도의 텔레비젼 카메라의 실용화를 크게 저해하고 있었다.As described above, the frequency of 4fsc is used as the input signal of the synchronization signal generating circuit, even as the driving pulse generating circuit of the solid-state image pickup device, which has a horizontal effective hydrogen of about 510 pixels and requires 8/3 fsc as the horizontal transfer pulse frequency. To obtain a signal of 8 / 3fsc with 50% duty, a pulse of twice the frequency of 16 / 3fsc is required.As a frequency divider circuit, it is simple in addition to a 1 / n (n: positive integer) frequency divider. Since there is no frequency divider circuit, it is necessary to generate and use a signal having a frequency of 16fsc, which is the least common multiple of 4fsc and 16 / 3fsc. Nevertheless, the frequency of 16 fsc becomes a very high frequency of 57.27272 MHz (in the case of NTSC system), which is a major obstacle in terms of power saving, IC, and stability, and greatly hinders the practical use of high resolution television cameras. Was doing.

본 발명은 간단한 구성으로, 완전디지탈식에 의해서 2/2n+1분주를 행하는 펄스회로를 제공하고, 또 이때 n=1로한 2/3분주회로를 고체촬상소자 구동펄스 발생회로에 응용하므로서, 상기에서 설명한 결점을 제거한, 전력 절약화, IC화가 용이한 고체촬상소자 구동에 적당한 펄스회로를 제공하는 것을 목적으로 한다.The present invention provides a pulse circuit for performing 2 / 2n + 1 division by a completely digital structure with a simple configuration, and at this time, applying a 2/3 division circuit in which n = 1 to a solid state imaging device driving pulse generation circuit. It is an object of the present invention to provide a pulse circuit suitable for driving a solid-state image pickup device that is easy to save power and IC, eliminating the drawbacks described above.

본 발명의 제1의 발명은 듀우티가 대체로 1:1인 입력펄스를, 주파수가 1/2n+1이고 듀우티가 1 : 2n인 펄스로 분주하는 1/2n+1분주회로와, 이 1/2n+1분주회로의 출력을 상기 입력펄스의 정, 부 어느 한쪽의 리이딩 에지(leadingedge)에서 상기 입력펄스의 1클록분만콤 시프트시키는 제1의 시프트 레지스터와, 이제1의 시프트 레지스터의 출력을 상기 제1의 시프트 레지스터와는 역극성의 리이딩 에지에서 상기 입력필스의 1클록분만큼 시프트시키는 제2의 시프트 레지스터와, 이 제2의 시프트 례지스터의 출력과 상기 1/2n+1분주회로의 출력과의 논리곱을 얻는 회로를 갖춘 모든 디지탈식의 펄스회로이다.The first invention of the present invention provides a 1 / 2n + 1 frequency divider circuit for dividing an input pulse having a duty ratio of 1: 1 in general, a pulse having a frequency of 1 / 2n + 1 and a duty of 1: 2n. A first shift register for shifting the output of the / 2n + 1 divider circuit by one clock of the input pulse from the leading edge of the input pulse, or the leading edge of the input pulse; A second shift register for shifting the first shift register by one clock of the input pillar at a leading edge of reverse polarity; All digital pulse circuits have a circuit that obtains the logical product of the output of the circuit.

제2의 발명은, 듀우티가 1 : 1인 임력펄스를, 주파수가 1/2n+1에서 고레벨기간과 저레벨기간의 비가 1/2n의 펄스로 분주하는 1/2n+1분주회로와, 이 1/2n+1분주회로의 출력을 상기 입력펄스의 n주기의 기간만큼 지연시키는 시프트 레지스터와, 이 시프트 레지스터의 출력과 상기 입력펄스를 반전시킨 펄스와의 논리곱을 얻는 제1의 AND회로와, 상기 1/2n+1본주회로의 출력과 상기 입력펄스와의 논리곱을 얻는 제2의AND회로와 상기 제1, 제2의 AND회로의 출력의 논리합을 얻는 OR회로를 갓춘 모든 디지탈식의 펄스회로이다.The second invention is a 1 / 2n + 1 frequency divider circuit for dividing a pull pulse having a duty ratio of 1: 1 by a pulse whose ratio is 1 / 2n + 1 at a frequency of 1 / 2n + 1. A shift register for delaying the output of the 1 / 2n + 1 frequency division circuit by the period of n periods of the input pulse, a first AND circuit for obtaining the logical product of the output of the shift register and the pulse inverted the input pulse; All digital pulse circuits including a second AND circuit for obtaining the logical product of the output of the 1 / 2n + 1 main circuit and the input pulse and an OR circuit for obtaining the logical sum of the outputs of the first and second AND circuits. to be.

제3의 발명은, 원발진기와, 이 원발진기의 출력신호를 2/3분주하는 제1의 발명의 펄스회로로 이루어진 2/3분주회로와, 이 2/3분주회로의 출력신호로부터 수평 및 수직동기신호를 얻는 동기신호 발생기와, 이 동기신호 발생기의 출력신호와 상기 원발진기 출력신호에 의해 고체촬상소자 구동펄스를 얻는 회로를 갖춘 펄스회로이다.The third aspect of the invention relates to a two-third divider circuit consisting of an original oscillator, a pulse circuit of the first invention that divides two thirds of the output signal of the prime oscillator, and a horizontal and a three-dimensional divider circuit. A pulse circuit having a synchronization signal generator for obtaining a vertical synchronization signal, and a circuit for obtaining a solid state image pickup device driving pulse by the output signal of the synchronization signal generator and the output signal of the original oscillator.

제4의 발명은, 원발진기와, 이 원발진기의 출력신호로부터 수평 및 수적동기신호를 얻는 동기신호 발생기와, 상기 원발진기의 출력신호를 2/3분주하는 제2의 발명의 펄스회로로 이루어진 2/3분주회로와, 이 2/3분주회로 출력신호와 상기 동기신호 발생회로 출력신호에 의해 고체촬상소자 구동펄스를 발생시키는 펄스발생회로를 갗춘 펄스회로이다.A fourth aspect of the present invention is composed of an oscillator, a synchronization signal generator for obtaining horizontal and numerical synchronous signals from the output signal of the original oscillator, and a pulse circuit of the second invention for dividing the output signal of the original oscillator by 2/3. A pulse circuit comprising a two-third divider circuit and a pulse generator circuit for generating a solid state image pickup device driving pulse by the two-third divider circuit output signal and the synchronous signal generator circuit output signal.

이하, 도면에 의해 본 발명의 실시예를 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, the Example of this invention is described by drawing.

먼저 2/2n+1분주회로에 대해서 설명하나, 그중 n=1로 한 2/3분주회로에 대해서 설명한다.First, a 2 / 2n + 1 divider circuit will be described, but a 2/3 divider circuit in which n = 1 will be described.

제5도는 제1의 발명의 제1의 실시예를 도시한 도면으로서, 제6도에 도시한 파형도와 함께 동작을 설명한다. 제5도에 있어서, (23)은 입력단자로서, 제6도 a로 표시한 바와같이 듀우티가 대체로 1 : 1인 펄스가 가해진다. (24)는 일반적인 1/3분주회로이고, 가해진 펄스의 주파수를 1/3로 분주해서, 제6도 b로 표시한 바와같은 고레벨기간과 저레벨기간의 비가 2 : 1인 펄스가 출력된다. 그리고 이 펄스는 제l의 시프트 레지스터(25)의 데이터단자(D)에 가해지고, 클록단자(CK)에 가해지고 있는 입력펄스(a)의 정의 리이딩에지에서 트리거되어서, 출력단자(Q)에, 제6도 c로 표시한 바와같은 l/3분주회로(24)의 출력신호를 입력펄스(제6도a)의 1주기분만큼 시프트시킨 파형이 얻어진다. 또한, 일반적인 2/2n+1분주회로에 있어서는 이 제1의 시프트 레지스터(25)는 1/2n+1분주회로의 출력신호를 입력펄스의 n주기분만큼 시프트하도륵 구성한다.FIG. 5 is a diagram showing a first embodiment of the first invention, and the operation will be described together with the waveform diagram shown in FIG. In Fig. 5, reference numeral 23 denotes an input terminal, and as shown in Fig. 6A, a pulse having a duty of approximately 1: 1 is applied. Reference numeral 24 denotes a general 1/3 division circuit, and divides the frequency of an applied pulse by 1/3 to output a pulse having a ratio of 2: 1 between a high level period and a low level period as shown in FIG. This pulse is applied to the data terminal D of the first shift register 25, is triggered by the positive leading edge of the input pulse a applied to the clock terminal CK, and output terminal Q. Then, a waveform obtained by shifting the output signal of the l / 3 frequency division circuit 24 as shown in Fig. 6C by one cycle of the input pulse (Fig. 6A) is obtained. In a typical 2 / 2n + 1 divider circuit, the first shift register 25 is configured to shift the output signal of the 1 / 2n + 1 divider circuit by n cycles of the input pulse.

이 신호파형은, 제2의 시프트 레지스터(26)의 데이터단자(D)에 가해져 클록단자(CK)에 가해지고 있는입력펄스(a)의 부(負)의 리이딩 에지에서 트리거되어서, 출력단자(Q)에 제6도 d로 표시한 바와같은 신호파형이 얻어진다. 그리고 1/3분주회로(24)의 출력(제6도b)과 제2의 시프트 레지스터(26)의 출력(제6도d)이, AND회로(27)에서, 논리곱이 취해지고, 그 출력단자(28)에 제6도 e도 도시한 바와같은 출력펄스가 얻어진다. 이 출력펄스는, 입력단자(23)에 가해진 입력펄스의 3주기(예를들면 제6도t2-t8의 기간)의 기간에, 2주기의 펄스가 존재하고, 제5도에 도시한 회로는 2/3분주회로를 구성하고 있는 것이 된다.This signal waveform is applied to the data terminal D of the second shift register 26 and is triggered at the negative leading edge of the input pulse a applied to the clock terminal CK. A signal waveform as shown in Fig. 6D in (Q) is obtained. Then, the output of the third division circuit 24 (FIG. 6B) and the output of the second shift register 26 (FIG. 6D) are logically multiplied by the AND circuit 27, and the output thereof. An output pulse as shown in FIG. 6E at the terminal 28 is obtained. This output pulse has two cycles of pulses in the period of three cycles of the input pulse applied to the input terminal 23 (for example, the period of FIG. 6, t2-t8), and the circuit shown in FIG. It constitutes a 2/3 frequency divider circuit.

제7도는, 제1의 발명의 제2의 실시예를 도시한 도면으로서, 제5도와의 차이는,1/3분주회로의 출력파형의 듀우티비(고레벨기간과 저레벨기간과의 비)가 1 : 2가 되어있는 점이다. 제8도의 파형도를 사용해서 동작을 설명한다. 입력단자(23)에 가해진 제8도 a도 표시한 입력펄스는, 1/3분주회로(29)에서 분주되어 제8도 b도 표시한 펄스파형이 얻어진다. 이 펄스파형은, 제5도에 도시한 제1의 실시예와 마찬가지로, 제1, 제2 시프트 레지스터(30)(31)에서 파형이 입력펄스(제8도 a의 파형)의 정 및 부의 리이딩 에지를 클록으로 지연시켜, 제8도 d로 표시한 펄스가 제2의 시프트 레지스터(31)의 출력으로서 얻어진다. 이 시프트 레지스터(31)의 출력펄스(제 8도d)와 1/3분주회로의 출력펄스(제 8도b)와는 OR회로(32)에서 논리합이 취해져서, 출력단자(28)에 제8도 e로 표시한 바와같은 입력펄스의 주파수를 2/3로 분주한 출력펄스가 얻어진다. 다시말하면, 출력단자(28)에 얻어지는 출력펄스는, 입력단자(23)에 가해진 입력펄스의 3주기(예를들면, 제8도 t₁₂∼t₁₈의 기간)의 기간에, 2주 기분의 펄스가 존재하고, 제7도에 도시한 회로도 2/3분주회로를 구성하고 있다.FIG. 7 is a diagram showing a second embodiment of the first invention. The difference from FIG. 5 is that the duty ratio (ratio of the high level period and the low level period) of the output waveform of the 1/3 division circuit is 1. 2 is the point. The operation will be described using the waveform diagram of FIG. The input pulses shown in FIG. 8A applied to the input terminal 23 are also divided by the 1/3 division circuit 29 to obtain a pulse waveform shown in FIG. 8B. This pulse waveform is similar to the first embodiment shown in FIG. 5, and the waveforms of the first and second shift registers 30 and 31 are positive and negative in the input pulse (waveform in FIG. 8A). The ding edge is delayed by a clock, and the pulse shown in FIG. 8 d is obtained as the output of the second shift register 31. The OR of the output pulse (Fig. 8d) of the shift register 31 and the output pulse (Fig. 8b) of the third division circuit is ORed in the OR circuit 32. As shown in Fig. E, an output pulse obtained by dividing the frequency of the input pulse by 2/3 is obtained. In other words, the output pulse obtained at the output terminal 28 has a two-week mood in the period of three cycles of the input pulse applied to the input terminal 23 (for example, the period of FIG. 8 t ₁₂ to t ₁₈ ). A pulse exists and the circuit shown in FIG. 7 constitutes a 2/3 divider circuit.

또한, 이상의 실시예에 표시한 1/3분주회로는 일반적인 1/3분주회로로서, 많은 디지탈회로에 관한 문헌에 기재되어 있으므로 그 구성설명 등은 생략한다.In addition, the 1/3 division circuit shown in the above embodiment is a general 1/3 division circuit, and since it is described in many literatures about digital circuits, the description of the structure etc. is abbreviate | omitted.

제9도는 제l의 발명의 제3의 실시예를 도시한 도면으로서, 제5,7도에 도시한 실시예와의 차이는, 제5,7도의 제1의 시프토 레지스터(25) 또는 (30)를, 1/3분주회로를 구성하는 플립플롭으로 겸용해서 구성을 간단하게 한 것이다.9 is a view showing a third embodiment of the first invention, and the difference from the embodiment shown in FIGS. 5 and 7 is the first shift register 25 or ( 30 is used as a flip-flop constituting a 1/3 division circuit to simplify the configuration.

입력단자(23)에 가해진 제10도 a도 표시한 입력펄스는, 클록의 정의 리이딩 에지에서 동작하는 제1, 제2의 플립플롭(33)(34)과 NAND회로(35)로 구성된 1/3분주회로(또한, 이 1/3분주회로는 주지의 회로이므로 상세한 설명은 생략함)에서 1/3의 주파수로 분주 되어서, 제1의 플립플롭(33) 및 제2의 플립플롭(34)의 출력단자(Q)에는, 각각 제10도 b,c도 표시한 바와같은 펄스가 얻어진다. 그리고, 제2의 플립플롭(34)의 출력파형(제10도c)은, 입력펄스(제10도a)의 부의 리이딩 에지를 클록으로 하는 제2의 시프트 레지스더(36)에서 펄스 지연되어서, 제10도 e도 표시한 펄스가 제2의 시프트 레지스터(36)의 출력단자에 얻어진다. 그리고 제 1의 플립플롭(33)의 출력펄스(제10도b)와, 제2의 시프트 레지스터(36)의 츌력펄스(제10도e)는, AND회로(37)에서 논리곱이 취해져, 그 출력단자(28)에는 제10도에 도시한 바와같이, 입력펄스의 주파수가 2/3로 분주된 출력펄스가 얻어지며, 제9도에 도시한 간단한 회로로 2/3분주회로를 구성할 수 있다.The input pulse shown in FIG. 10A applied to the input terminal 23 is composed of first and second flip-flops 33 and 34 and a NAND circuit 35 operating at the positive leading edge of the clock. The third / second frequency divider circuit (the 1/3 frequency divider circuit is a well-known circuit, and thus a detailed description thereof is omitted) is divided at a frequency of 1/3, so that the first flip-flop 33 and the second flip-flop 34 are divided. Pulses as shown in Figs. 10 and b and c, respectively, are obtained at the output terminal Q of the? The output waveform of the second flip-flop 34 (Fig. 10C) is a pulse delay in the second shift register 36 whose clock is the negative leading edge of the input pulse (Fig. 10A). Thus, the pulses shown in FIG. 10 and e are obtained at the output terminals of the second shift register 36. The output pulse of the first flip-flop 33 (Fig. 10B) and the output pulse of the second shift register 36 (Fig. 10E) are logically multiplied by the AND circuit 37. As shown in FIG. 10, an output pulse obtained by dividing the frequency of the input pulse by 2/3 is obtained in the output terminal 28. A 2/3 divider circuit can be configured by the simple circuit shown in FIG. have.

다음에 본원의 제2의 발명에 대해서 설명한다. 제1의 발명과 마찬가지로 2/2n+1분주회로중 n=1로 한2/3분주회로로 설명한다.Next, the second invention of the present application will be described. Similarly to the first invention, a 2/3 divider circuit in which n = 1 in a 2 / 2n + 1 divider circuit will be described.

제11도는 제2의 발명의 제l의 실시예를 도시한 도면으로서 제12도에 도시한 파형도를 사용해서 동작을설명한다.FIG. 11 is a diagram showing a first embodiment of the second invention, and the operation will be described using the waveform diagram shown in FIG.

제11도에 있어서, (38)은 입력단자로서, 제12도 a로 표시한 듀우티가 1 : 1인 펄스가 가해진다. (39)는1/3분주회로로서, 가해진 펄스의 주파수를 1/3분주해서, 제12도 b를 표시한 바와같은, 고레벨기간과 저레벨기간의 비가1 : 2인 펄스가 출력된다. 그리고 이 펄스는 시프트 레지스터(SRl)의 데이터단자(D)에 가해지고, 클록단자(CK)에 가해지고 있는 입력펄스(제12도a)의 1주기의 기간만큼(일반적인 2/2n+1분주회로일때는 n주기의 기간)지연되어서, 시프트 레지스터(SRl)의 출력단자(Q)에는 제12도 c로 표시한 바와같은 펄스가 출력출다. 그리고, 입력펄스(제12도a)를 인버어터(40)에 의해서 반전해서 얻어진 펄스와, 시프트 레지스터(SRl)의 출력 펄스(제12도c)와의 논리곱을 제1의 AND회로(41)에서 얻으면 제12도 e도 표시한 펄In Fig. 11, reference numeral 38 denotes an input terminal, in which a pulse having a duty of 1: 1 shown in Fig. 12A is applied. Numeral 39 denotes a 1/3 frequency divider circuit that divides the frequency of the applied pulse by 1/3 and outputs a pulse having a ratio of 1: 2 between the high level period and the low level period as shown in FIG. This pulse is applied to the data terminal D of the shift register SRl, and for a period of one cycle of the input pulse (Fig. 12a) applied to the clock terminal CK (general 2 / 2n + 1 division). In the case of a circuit, a period of n cycles is delayed, and a pulse as shown in FIG. 12C is outputted to the output terminal Q of the shift register SRl. Then, the logical product of the pulse obtained by inverting the input pulse (Fig. 12a) by the inverter 40 and the output pulse (Fig. 12c) of the shift register SRl is obtained by the first AND circuit 41. If you get a pearl with 12 degrees

스가 얻어진다. 한편,1/3분주회로의 출력펄스(제12도b)와 입력펄스(제12도a)와는 제2 의 AND회로(42)에 가해져서, 제12도 d도 표시한 바와같은 펄스가 얻어진다. 그리고, 이 제1, 제2의 AND회로(41)(42)의 출력펄스의 논리합을 OR회로(43)에서 얻으면 그 출력단자(44)에 제12도 f로 표시한 펄스가 얻어진다. 이 출력펄스는, 입력단자(38)에 가해진 입력펄스의 3주기의 기간(예를들면 제12도 t48-t4g의 기간)에, 2주 기분의 펄스가 존재하며, 제11도에 도시한 회로는 간단한 구성의 그리고 또 완전 디지탈식의 2/3분주회로를 구성하고 있는 것이 된다.Is obtained. On the other hand, the output pulse (FIG. 12B) and the input pulse (FIG. 12A) of the 1/3 division circuit are applied to the second AND circuit 42 to obtain a pulse as shown in FIG. Lose. When the logical sum of the output pulses of the first and second AND circuits 41 and 42 is obtained by the OR circuit 43, the pulse shown in Fig. 12 f is obtained at the output terminal 44. This output pulse has a two-week pulse in a period of three cycles of the input pulse applied to the input terminal 38 (for example, a period of t48-t4g in FIG. 12), and the circuit shown in FIG. Consists of a simple and fully digital two-third divider circuit.

제13도는, 제2의 발명의 제2의 실시예를 도시한 도면으로서, 제11도와의 차이는, 제11도에 있어서의 시프트 레지스터(SRl)를 1/3분주회로를 구성하는 플립플롭과 겸용해서 구성을 간단하게 한 것이다,FIG. 13 is a diagram showing a second embodiment of the second invention, and the difference from FIG. 11 is that the flip-flop constituting the shift register SRl in FIG. Combined to simplify the composition,

입력단자(38)에 가해진 제14도 a도 표시한 입력펄스는, 콜록단자(CK)에 가해지는 펄스의 정의 리이딩 에지에서 트러거동작이 행해지는 제1, 제2의 플립플롭(FF_l)(FF₂) 및 NOR회로(45)로 구성된 주지의 1/3분주회로(그런데, 이 1/3본주회로는 주지의 회로이므로, 동작설명은 생략함)로,1/3의 주파수로 분주되어서, 제1 및 제2의 플럽플롭의 출력단자에는 각각 제14도 b,c도 표시한 바와같은 펄스가 얻어진다. 그리고 입력펄스(제14도a)를 인버어터(40)로 반전한 펄스와 상기 제2의 플럽플롭(FF₂)의 출력펄스(제l4도c)와의 논리곱을 제1의 AND회로(41)에서 얻으면, 제14도 f로 표시한 펄스가 얻어진다. 한편, 제1의 플립플롭(FF_l)의 출력펄스(제14도b)와, 입력펄스(제14도a)와의 논리곱을 제 2 의 AND회로(42)에서 얻으면, 제14도e로 표시한 펄스가 얻어진다, 그리고 OR회로(43)에서 제1, 제2의 AND회로(41)(42)의 출력펄스의 논리합을 얻어, 그 출력단자(44)에 제14도 g로 표시한 바와같은 출력펄스를 얻는다. 이 츌력펄스는, 입력단자(38)에 가해진 입력펄스의 3주기의 기간(예를들면 제14도 t₅₈-t₅₉의 기간)에, 2주기분의 펄스가 존재하고,제13도에 도시한 회로는, 대단히 간단히 구성의 그리고 또 완전디지탈식의 2/3분주회로를 구성하고 있는 것이된다.The input pulses shown in Fig. 14A applied to the input terminal 38 are the first and second flip-flops FF _l , which trigger on the positive leading edge of the pulse applied to the coke terminal CK. (FF ₂ ) and a known 1/3 division circuit consisting of the NOR circuit 45 (but this 1/3 main circuit is a well-known circuit, and thus description of the operation is omitted). As a result, pulses as shown in Figs. 14 and b and c are obtained at the output terminals of the first and second flop flops, respectively. The first AND circuit 41 performs a logical product of the pulse obtained by inverting the input pulse (Fig. 14a) by the inverter 40 and the output pulse (Fig. 4c) of the second flop flop FF ₂ . When obtained at, the pulse shown in Fig. 14 f is obtained. On the other hand, if the logical product of the output pulse (FIG. 14B) and the input pulse (FIG. 14A) of the first flip-flop FF _l is obtained by the second AND circuit 42, it is represented by FIG. 14E. One pulse is obtained, and the OR circuit 43 obtains the logical sum of the output pulses of the first and second AND circuits 41 and 42, and the output terminal 44 is shown in FIG. Get the same output pulse. This output pulse has pulses for two cycles in the period of three cycles (for example, the period of Fig. 14 t _58- t ₅₉ ) applied to the input terminal 38, as shown in Fig. 13. One circuit constitutes a very simple configuration and a completely digital 2/3 divider circuit.

제15도는 제3의 발명의 기본구성예로서 종래예의 항에서 제3도를 사용해서 설명한 수평화소수가 약 570화소인 고체촬상소자용의 구동펄스 발생회로에, 상기 제1, 제2의 발명의 2/3분주회로를 채용한 것이다. 종래예의 제3도와 동일한 부분은 동일한 부호를 붙여서 설명을 생략한다. 원발진기(46)에서 안정된 주파수 6fsc의 신호를 출력한다. 그리고 이 6fsc의 신호는 2/3분주회로(47)에서 2/3의 주파수로 분주되어, 4fsc의 주파수의 신호가 되고, 이 4fsc의 신호가 동기신호 발생회로(8)에 입력되어서 종래예와 마찬가지로, 각종 동기신호를 그 출력단자(9)에 출력한다. 또 동기신호 발생회로(8)로부터의 (HD)(VD)는 타이밍펄스 발생회로(48)에 입력된다. 그리고 타이밍펄스 발생회로(48)는, 원발진기(46)의 출력신호(6fsc)를 (HD) (VD)에 동기해서 분주한 신호이거나 혹은 (HD)(VD)를 시프트 레지스터 등을 사용해서 6fsc 혹은 그 분주신호로 지연시킨 신호를 사용해서 (HD)(VD)에 동기한 고체촬상소자의 각종 구동펄스(수평전송펄스, 수평출력부리세트펄스 이의의 펄스)를 츌력단자(49)에 출력한다. 한편, 원발진기(46)로부터 출력되는 6fsc의 신호는 1/2분주회로(50)에서 타이잉펄스 발생회로(48)로부터 얻어지는 (HD)(VD)신호에 동기한 타이밍펄스에 동기해서 1/2의 주파수로 분주되어서 (HD)(VD)에 동기한 3fsc의 주파수의 수평전송펄스 및 수평출력부 리세트펄스가 출력단자(51)로부터 출력된다. 또한,2/3분주회로(47)에는, 상술한 제5,7,9,11,13도에 도시한 어떤회로를 채용해도 좋은 것은 물론이다.FIG. 15 is a basic configuration example of the third invention. In the drive pulse generation circuit for a solid-state image pickup device having a horizontal pixel number of about 570 pixels described using FIG. 3 in the conventional example, the first and second inventions 2/3 frequency division circuit is adopted. The same parts as those in FIG. 3 of the conventional example are denoted by the same reference numerals and description thereof will be omitted. The oscillator 46 outputs a signal of stable frequency 6fsc. The 6fsc signal is divided into 2/3 frequency by the 2/3 frequency divider circuit 47 to become a signal of 4fsc frequency, and the 4fsc signal is inputted to the synchronization signal generating circuit 8 to achieve the conventional example. Similarly, various synchronization signals are output to the output terminal 9. In addition, (HD) VD from the synchronization signal generation circuit 8 is input to the timing pulse generation circuit 48. The timing pulse generation circuit 48 is a signal obtained by dividing the output signal 6fsc of the original oscillator 46 in synchronization with (HD) (VD) or 6fsc using (HD) (VD) using a shift register or the like. Alternatively, the drive terminal 49 outputs various driving pulses (horizontal transfer pulses, pulses between the horizontal output reset pulses) of the solid state image pickup device in synchronization with (HD) (VD) using the signal delayed by the divided signal. . On the other hand, the 6 fsc signal output from the original oscillator 46 is 1/1 in synchronization with the timing pulse synchronized with the (HD) (VD) signal obtained from the tie pulse generating circuit 48 in the 1/2 division circuit 50. A horizontal transmission pulse and a horizontal output unit reset pulse having a frequency of 3 fsc in synchronization with (HD) VD are output from the output terminal 51 at a frequency of 2. It goes without saying that any circuit shown in Figs. 5, 7, 9, 11, and 13 described above may be employed as the 2/3 frequency divider 47.

제16도는 제4의 발명의 기본구성예로서, 종래예의 항에서 제4도를 사용해서 설명한 수평화소수가 약510화소인 고체촬상소자용의 구동펄스 발생회로에, 상술한 제1, 제2의 발명의 2/3분주회로를 채용한 것이다. 종래예의 제4도와 동일한 부분은 동일한 부호를 붙여서 설명을 생략한다. 원발진기(52)에서 안정된 주파수(8fsc)의 신호를 출력한다. 그리고 이 8fsc의 신호는 제1의 1/2분주회로(53)에서 1/2의 주파수로 분주되어, 4fsc의 주파수가 되고, 이 4fsc의 신호가 동기신호 발생회로(16)에 입력되어서 종래예와 마찬가지로, 각종 동기신호를 그 출력단자(17)에 출력한다. 또 이 동기신호 발생회로(16)로부터의 (HD)(VD) 및 4fsc의 신호는 타이밍펄스 발생회로(18)에 입력되어, 종래예와 마찬가지로, (HD)(VD)에 동기한 고체촬상소자의 각종 구동펄스(수평전송펄스, 수평출력부 리세트펄스 이외의 펄스)가 출력단자(19)에 출력된다. 한편, 원발진기(52)로부터 출력되는 8fsc의 신호는 2/3분주회로(54)에서 16/3fsc의 신호로 분주되고, 이 16/3fsc의신호는, 종래예와 마찬가지로 타이밍펄스 발생회로(18)에 의해 얻어지는 (HD)(VD)에 동기한 타이밍 펄스에 동기해서 제2의 1/2분주회로(21)에서 1/2의 주파수로 분주되어, 그 출력단자(22)에 듀우티가 50%이고 주파수가 8/3fsc인 (HD)(VD)에 동기한 수평전송 펄스가 얻어진다. 또한, 상기 타이밍펄스 발생회로(18)에 인도되는 4fsc의 신호는, 타이밍펄스 발생회로(18)의 내부에서 분주해서 사용되므로, 4fsc의 신호로 한정할 필요는 없으며, 원발진기(52)의 출력신호(8fsc)이거나 2/3분주기(54)의 출력신호 16/3fsc라도 좋다.FIG. 16 is a basic configuration example of the fourth invention, wherein the driving pulse generation circuit for a solid state image pickup device having a horizontal pixel number of about 510 pixels explained using FIG. The 2/3 frequency division circuit of the invention is adopted. The same parts as those in FIG. 4 of the conventional example are denoted by the same reference numerals and description thereof will be omitted. The oscillator 52 outputs a signal of a stable frequency 8fsc. The 8fsc signal is divided at the frequency of 1/2 by the first 1/2 frequency division circuit 53 to become the frequency of 4fsc, and the 4fsc signal is inputted to the synchronization signal generation circuit 16. Similarly, various synchronization signals are output to the output terminal 17. The (HD) (VD) and 4fsc signals from the synchronization signal generation circuit 16 are input to the timing pulse generation circuit 18, and the solid state image pickup device is synchronized with the (HD) (VD) as in the conventional example. Various driving pulses (pulses other than the horizontal transmission pulse and the horizontal output reset pulse) are output to the output terminal 19. On the other hand, the 8fsc signal output from the prime oscillator 52 is divided into 2/3 frequency divider circuit 54 by 16 / 3fsc signal, and this 16 / 3fsc signal is similar to the conventional example with the timing pulse generation circuit 18. Is divided at a frequency of 1/2 in the second 1/2 frequency division circuit 21 in synchronization with a timing pulse synchronized with (HD) (VD) obtained by A horizontal transfer pulse is obtained that is synchronized to (HD) (VD) at% and a frequency of 8/3 fsc. In addition, since the signal of 4fsc delivered to the timing pulse generating circuit 18 is divided and used inside the timing pulse generating circuit 18, it is not necessary to limit to the signal of 4fsc, and the output of the original oscillator 52 is used. The signal 8fsc or the output signal 16 / 3fsc of the 2/3 divider 54 may be used.

또한, 본 발명에 있어서도, 2/3분주회로(54)로는, 상술한 제5,7,9,11,13도에 도시한 어느 회로라도 채용가능하다.Also in the present invention, any of the circuits shown in the above-mentioned fifth, seventh, nineth, eleven, and thirteenth degrees can be employed as the 2/3 frequency dividing circuit 54.

상기와 같이, 본 발명에 의하면 대단히 간단한 회로구성으로 완전 디지탈식이고 2/2n+1분주 가능한 펄스회로를 얻을수가 있어, 그 효과는 크다.As described above, according to the present invention, it is possible to obtain a pulse circuit that is completely digital and capable of dividing 2 / 2n + 1 with a very simple circuit configuration, and the effect is large.

또, 이 펄스회로에 의한 2/3분주회로를 채용하므로서, 수평전송펄스로서 3fsc의 주파수의 신호를 필요로하는 고체촬상소자용의 구동펄스 발생회로로서, 원발진기의 발진주파수를 6fsc(=21.47727MHz)로 종래의12fsc(=42.95454MHz)의 반의 주파수로 할 수 있어, 전력절약화, IC화에 적당한 안정된 고체촬상소자 구동펄스 발생회로를 얻을 수 있으며, 고해상도의 텔레비젼 카메라의 실용화에 크게 기여할 수 있다.In addition, by adopting a 2/3 frequency divider circuit using this pulse circuit, a drive pulse generation circuit for a solid-state image pickup device that requires a signal of frequency 3fsc as a horizontal transfer pulse, the oscillation frequency of the original oscillator is set to 6fsc (= 21.47727). MHz), which is half the frequency of the conventional 12 fsc (= 42.95454 MHz), and a stable solid-state imaging device driving pulse generation circuit suitable for power saving and IC can be obtained, which can greatly contribute to the practical use of high resolution television cameras. have.

또 본 발명의 펄스회로에 의한 2/3분주회로를 채용하므로서, 수평전송펄스로서 8/3fsc의 주파수의 신호를필요로 하는 고체촬상소자용의 구동펄스 발생회로로서,원발진주파수를 8fsc (=28.63636MHz)로 종래의 16fsc(=57.27272MHz)의 반의 주파수로 할수 있어, 전력절약화, IC화에 적당한 안정된 고체촬상소자 구동펄스 발생회로를 얻을 수 있으며, 고해상도의 텔레비젼 카메라의 실용화에 크게 기여할 수 있다.In addition, as a driving pulse generating circuit for a solid-state image pickup device which requires a signal of frequency of 8 / 3fsc as a horizontal transfer pulse by employing a 2/3 frequency division circuit by the pulse circuit of the present invention, the original oscillation frequency is set to 8fsc (= 28.63636MHz), which is half the frequency of conventional 16fsc (= 57.27272MHz), and a stable solid-state imaging device driving pulse generation circuit suitable for power saving and IC can be obtained, and can contribute greatly to the practical use of high-definition television cameras. have.

Claims

1 / 2n + 1 main pulse where the duty pulse is divided into pulses whose frequency is 1 / 2n + 1 (where n is a positive integer) and the ratio between the high level period and the low level period is 2n: 1 A furnace 24 and a first shift register 25 for shifting the output of this 1 / 2n + 1 frequency division circuit by n clocks of the input pulse at either the leading edge or the negative leading edge of the input pulse; A second shift register 26 for shifting the output of the first shift register by one clock of the input pulse from a leading edge of reverse polarity with the first shift register, and the second shift register; And a circuit (27) for obtaining a logical product of the output of the < RTI ID = 0.0 > and < / RTI >

A 1 / 2n + 1 main circuit that divides an input pulse with a duty of 1: 1 into a pulse whose frequency is 1 / 2n + 1 (where n is a positive integer) and the ratio of the high level period to the low level period is 1: 2n. 39), the shift register SRl for delaying the output of this 1 / 2n + 1 division circuit by the period of n cycles of the input pulse, and the logical product of the output of this shift register and the pulse inverted the input pulse. Of the first AND circuit 41 to be obtained, the second AND circuit 42 to obtain the output of the 1 / 2n + 1 division circuit and the input pulse and the logical product, and the first and second AND circuits. Pulse circuit specifying that having OR circuit 43 for obtaining output logic sum

The pulse circuit according to claim 2, wherein the shift register also serves as a shift register constituting a 1 / 2n + 1 divider circuit.

A prime oscillator 46, a 2/3 divider circuit 47 for dividing the output signal of the prime oscillator 2/3, and a synchronous signal generator for obtaining horizontal and vertical synchronous signals from the output signals of the 2/3 divider circuit. (8) and pulse generating circuits (48) and (50) for generating a solid state image pickup device driving pulse based on the output signal of the synchronous signal generating circuit and the original oscillator output signal. The output of this 1/3 frequency divider circuit and the 1/3 frequency divider circuit divides input pulses in which Ooty is 1: 1 with a frequency of 1/3 and the ratio of high level period to low level period is 2: l or 1: 2. The first shift register and the output of the first shift register are reverse polarity with the first shift register. A second shift shifted by one clock of the input pulse at the leading edge of And a circuit for obtaining a logical product or a logical sum of a register and an output of the second shift register and an output of the third division circuit.

The oscillation frequency of the original oscillator is 6 times the subcarrier frequency fsc in the standard color television system, and the frequency of the driving pulse of the horizontal transfer shift register is 3fsc among the solid state image pickup device driving pulses. Pulse circuit characterized in that.

An oscillator 52, a synchronization signal generating circuit l6 for obtaining horizontal and vertical synchronizing signals from the output signal of the original oscillator, and a 2/3 divider circuit 54 for dividing the output signal of the original oscillator 2/3 And pulse generating circuits (18) and (21) for generating a solid state image pickup device driving pulse based on the 2/3 frequency division circuit output signal and the synchronization signal generation circuit output signal. The main pulse circuit divides the input pulses with a ratio of 1: 1 into pulses whose frequency is 1/3 and the ratio between the high level period and the ground level period is 2: 1 or 1: 2. A first shift register for shifting an output by one clock of the input pulse at either the leading or negative leading edge of the input pulse, and the output of the first shift register is different from the first shift register. A second shift at the leading edge of the reverse polarity by one clock of the input pulse Soft register with, the second pulse circuit, characterized in that a circuit consisting of the output voltage and a logical product or logical sum of the output of the 1/3 frequency divider circuit of the shift register of FIG.

7. The oscillation frequency of the original oscillator is 8 times the subcarrier frequency fsc in the standard color television system, and the driving pulse frequency of the horizontal transfer register is 8/3 fsc among the solid state image pickup device pulses. Pulse circuit characterized in that.

A prime oscillator 46, a 2/3 divider circuit 47 for dividing the output signal of the prime oscillator 2/3, and a synchronous signal generator for obtaining horizontal and vertical synchronous signals from the output signals of the 2/3 divider circuit. (8) and pulse generating circuits (48) and (50) for generating a solid state image pickup device driving pulse based on the output signal of the synchronous signal generating circuit and the original oscillator output signal. A 1/3 frequency divider circuit divides an input pulse having a tee of 1: 1 and a pulse whose frequency is 1/3 and a ratio of a high level period to a low level period is 1: 2, and the output of the 1/3 frequency divider circuit is the input pulse. A shift register for delaying by one period of, a first AND circuit for obtaining a logical product of the output of the shift register and the pulse inverted the input pulse, and the output of the third division circuit and the input pulse. A second AND circuit for obtaining an AND and an OR circuit for obtaining an output logical sum of the first and second AND circuits; Pulse circuit, characterized in that consisting of.

The oscillation frequency of the original oscillator is 6 times the subcarrier frequency fsc in the standard color television system, and the frequency of the drive pulse of the horizontal transfer shift register is 3fsc in the solid state image pickup device driving pulse. Pulse circuit, characterized in that.

A primary oscillator 52, a synchronization signal generating circuit 16 for obtaining horizontal and numerical synchronous signals from the output signal of the original oscillator, and a 2/3 divider circuit 54 for dividing the output signal of the original oscillator by 2/3; And a pulse generating circuit (18) (21) for generating a solid state image pickup device driving pulse by the output signal of the 2/3 division circuit and the output signal of the synchronization signal generation circuit. A 1/3 frequency divider circuit divides an input pulse having a tee of 1: 1 and a pulse whose frequency is 1/3 and a ratio of a high level period to a low level period is 1: 2, and the output of the 1/3 frequency divider circuit is the input pulse. A first AND circuit for obtaining a logical product of a delay period by one cycle period of the first register, a logical product of the output of the shift register and the pulse inverted the input pulse, the output of the third division circuit, and the input pulse; Obtain the output logic sum of the second AND circuit and the first and second AND circuits The pulse circuit, characterized in that consisting of the OR circuit.

The oscillation frequency of the original oscillator is the frequency of the subcarrier and the frequency fsc in the standard color television system, and the frequency of the drive pulse of the horizontal transfer register is one of the pulses of the solid state image pickup device. A pulse circuit, characterized in that 8 / 3fsc.

1 / 2n + 1 divider circuit that divides an input pulse with a duty ratio of 1: 1 as a pulse with a frequency of 1 / 2n + 1 (where n is a positive integer) and the ratio of the high level period to the low level period is 1: 2n. 29) a first seaport register 30 for shifting the output of this 1 / 2n + 1 frequency division circuit by n clocks of the input pulse at either the positive or negative rudding edge of the input pulse, A second shift register 31 having a reverse polarity with respect to the output of the first shift register from the first shift register at the leading edge by one copy of the input pulse and the second shift; And a circuit (32) for obtaining a logical sum between the output of the register and the output of the 1 / 2n + 1 division circuit.

13. The pulse circuit according to claim 12, wherein the shift register also serves as a shift register constituting a 1 / 2n + 1 main circuit.