KR900001805B1 - 펄스 정렬 시스템 - Google Patents

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KR900001805B1
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다니엘 엠 비여배취
윌리엄 엘 스콧트
로버트 더블유 곡잘크
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휴우즈 에어크라프트 캄파니
에이.더블유.카람벨라스
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Abstract

내용 없음.

Description

[발명의 명칭]
펄스 정렬 시스템
[도면의 간단한 설명]
이하, 본 발명의 실시예를 예시적으로 도시한 첨부 도면을 참조하여 본 발명의 특징 및 장점에 관하여 상세히 설명하겠다.
제1도는 TWT증폭기의 일반적인 블럭 계통도이고,
제2a도 및 제2b도는 2개의 펄스들 즉 RF입력 펄스와 캐소드 전류 펄스 사이의 오정렬의 반대 경우를 도시한 타이밍이며,
제3도는 본 발명의 양호한 실시예의 개략 블럭 계통도이고,
제4도는 본 발명의 양호한 실시예에 의해 실행된 정렬 알고리즘을 도시한 플로우차트이다.
[발명의 상세한 설명]
육군성에 의해 재정된 계약 제DAAK20-81-c-0390호에 따라 본 발명의 권리는 정부가 소유한다.
[발명의 배경]
본 발명은 2개의 펄스를 정렬시키기에 유용한 시스템에 관한 것으로, 더욱 상세히 말하자면 한 펄스가 제2펄스와 일치될때까지 기준신호에 관련하여 한 펼스의 지연을 변화시키기 위한 시스템에 관한 것이다.
진행파관[Traveling wave tube(TWT)]증폭기는 무선주파(Radio frequency, RF)신호의 고이득 증폭용으로 널리 사용된다. TWT로부터 증폭된 RF전력을 얻기 위해서는, 캐소드 전류가 인가됨과 동시에 입력 RF신호를 TWT에 제공해야 한다. TWT증폭기는 때때로 펄스와 응용시에 동작되고 1%이상의 충격계수를 사용할 때, 전형적으로 확실하게 동작하기 위해 TWT의 액체냉각이 요구된다. 소정의 응용시에, 액체 냉각은 중량, 부피, 또는 그외의 다른 이유로 인해 바람직하지 못하게 된다. 고 전력 레벨이 필요하게 되어 액체 냉각이 사용될 수 없는 경우에는, 필수적으로 공냉식 펄스와 TWT증폭기의 효율을 최대화시켜야 된다.
펄스화 TWT증폭기의 최적한 성능을 위해서는 RF입력 펄스와 TWT캐소드 전류가 일치해야 한다. 시스템 트리거 신호는 통상적으로 기준신호로서 사용된다. TWT캐소드 전류 펄스는 시스템 트리거 펄스의 선행 연부로부터 고정 지연후에 개시된다. 또한 전형적으로, TWT의 RF여자기 펄스 또는 RF신호는 시스템 트리거 펄스의 선행 연부후의 선정된 기간에서 개시된다. 개소드 전류 펄스를 개시하기 위한 지연이 너무 짧으면, 캐소드 전류 비임 펄스 에너지 및 TWT충격 계수가 RF입력 신호가 인가되기전에 초기 비임 주기부분동안 소모되어, 증폭된 RF펄스폭을 감소시키게 된다. 반대로, 캐소드 전류 펄스 개시시의 지연이 너무 길면, RF입력 펄스가 종료된 후의 후반 비임 주기부분 동안 캐소드 전류 비임 펄스 에너지 및 TWT충격 계수가 소모되어, 증폭된 RF펄스폭을 감소시키게 된다. 에너지가 어느 한 펄스로부터도 소모되지 않도록 RF입력 펄스와 캐소드 전류 펄스를 일치시키는 것이 효율면에서 바람직한 상황이다.
본 출원인들이 알고있는 바로는, 지금까지는, TWT비임 전류 펄스와 일치시키기 위해 RF입력 펄스를 정렬시키기 위한 타이밍 조정이 수동으로 실행되어 왔는데, 조작자는 두개의 펄스를 표시하기 위해 오실로 스코프를 사용하였고, TWT의 RF입력 펄스와 일치시키기 위해 캐소드 전류 펄스 지연을 수동으로 조정하여 왔다. 이 조정을 양호하게 실행하기 위한 시간뿐만 아니라 적당한 정도로 숙련되고 경험이 풍부한 조작자가 필요하게 된다. 소정의 현지 상태하에서는, 검사 장비사용, 경험이 풍부한 정비반, 및 비교적 긴 펄스 정렬 시간을 필요로 하는 것이 바람직하지 못하다.
본 발명의 장점은 TWT RF증폭기 장비의 현지 정렬중에 현지조작자 개입의 필요성을 최소화시키기 위한 장치를 제공한다는 것이다.
본 발명의 다른 장점은 조작자가 개입할 필요성이 없고 수반되는 오조정의 가능성이 없이 2개의 펄스를 자동적으로 정렬시키기 위한 장치를 제공한다는 것이다.
본 발명의 또 다른 장점은 펄스를 때때로 정렬시킬 수 있고, 장비동작 환경이 심하게 변하고 이러한 변화가 정렬에 악영향을 미칠 수 있는 경우에 장비 정비시간이 비교적 짧다는 것이다.
[발명의 요약]
본 명세서내에는, 제1 및 제2펄스를 자동적으로 정렬시키기 위한 시스템이 기술되어 있다. 본 발명에 따르면, 트리거 신호후에 지연기간 만큼 제1펄스를 지연시키기 위해 가변 시간 지연장치가 제공된다. 제1 및 제2펄스의 정렬이 감지되고, 가변시간 지연이 매우 짧을 경우, 즉 제1펄스가 제2펄스전에 개시되는 경우의 제1상태, 및 가변시간 지연이 매우 길 경우, 즉 제1펄스가 제2펄스후에 개시되는 경우의 제2상태를 갖는 일치 신호가 발생된다. 이 시스템은 검정 모우드에서 동작할 수 있는데, 이 동안 시스템 제어기는 일치 신호를 처리함으로써 2개의 펄스를 일치시키기에 적합한 시간 지연을 자동적으로 결정한다.
검정 모우드내에서, 제어기는 최소 시간 지연을 제공하도록 가변시간 지연장치를 초기치 설정하고, 일치 신호가 제어기에 의해 모니터되는 비교적 많은 스텝으로 시간 지연을 점차적으로 증가시키도록 가변시간 지연장치를 제어한다. 일치 신호가 제1상태로부터 제2상태로 변할때, 제어기는 일치 신호가 상태를 다시 변화시킬때까지 즉, 제2상태로부터 제1상태로 변할 때까지 비교적 적은 스텝으로 시간 지연을 점차적으로 감소시키도록 가변 지연 장치를 제어한다. 일치신호의 제2상태 변화를 발생시키는 최종 시간 지연량 또는 ＂시간 지연 파마메터＂는 제1 및 제2펄스를 일치시키는 검정 파라메터로서 메모리내에 저장된다. 정상 동작 모우드중에, 제어기는 가변 시간 지연 장치를 검정된 파라메터에 셋트시킨다.
[양호한 실시예의 상세한 설명]
본 발명은 2개의 펄스 신호를 정렬시키기 위한 새로운 펄스 정렬 시스템을 구성한다. 다음 설명은 본 분야에 숙련된 기술자가 본 발명을 제작 및 사용할 수 있게하고, 특정한 응용 및 이것의 필요 조건에 관련하여 제공된다. 그러나 양호한 실시예의 다양한 변화는 본 분야에 숙련된 기술자에 의해 명백해지고, 본 발명은 도시한 실시예에 제한되는 것이 아니라, 본 명세서에 기술한 원리 및 새로운 특징에 일치하는 가장 넓은 범위에 일치한다.
본 발명이 특별히 적합하게 하기 위한 한 응용은 RF입력 또는 여자기 펄스와 TWT증폭기 캐소드 전류 펄스를 정렬시키는 것이다. 이 응용은 제1도의 TWT증폭기의 간단한 블록 계통도 및 제2a도 및 제2b도의 타이밍 계통도에 도시되어 있다. TWT(1)은 라인(3)을 통해 RF입력 펄스를 수신하고 그리드 전압 egy를 인가시키고 TWT캐소드 전류 ik및 TWT전력을 발생시키기 위해 고압 회로(도시하지 않음) 및 캐소드 전류 제어회로(2)를 포함한다. 시스템 트리거(5)는 라인(4) 및 RF입력 신호 펄스(6)에 의해 전류 제어회로(2)를 동작시킨다.
TWT증폭기는 TWT의 캐소드 비임 전류펄스 ik와 RF입력(＂RFA1＂)펄스 사이가 일치될때에만 RF출력 전력을 방사하게 된다. RFA1펄스는 시스템 트리거 펄스의 선행연부로부터 선정된 기간(전형적으로 1μsec)후에 TWT에 인가된다. 캐소드 전류 제어회로는 시스템 트리거의 선행 연부로부터 소정의 지연후에 ik펄스를 인가한다. 이 타이밍은 RF입력 펄스(＂RFA1＂)이 고레벨(high)상태일때 TWT출력 RF전력(＂TWT RF＂)이 개시되고 비임 전류 ik가 저레벨(low)상태일때 종료되는 것으로 제2a도에 도시되어 있다. 그러므로, TWT RF펄스는 RFA1펄스와 ik펄스보다 짧다. 이것은 이 2개의 펄스들의 불-일치 타이밍 때문이다.
전형적으로, 시스템 트리거의 선행 연부로부터 캐소드 전류 펄스 ik의 선행연부까지의 지연 시간은 조정할 수 있다. 종래에는, 이 지연시간은 RF입력 펄스 RFA1의 캐소드 전류 펄스 ik를 일치시키기 위해 수동으로 조정되었었다. 펄스가 ik펄스의 매우 작은 지연의 결과로 오 정렬될 때, 캐소드 전류 펄스 ik는 제2a도에 도시한 바와같이 즉시 개시된다. 전류 펄스 길이가 전형적으로 고정되기 때문에, RFA1펄스는 ik펄스와 부분적으로만 중첩되고 최종 TWT RF펄스폭이 감소되어, 캐소드 전류 펄스 에너지를 소모하게 되고 효율적인 TWT충격계수를 감소시키게 된다.
제2b도는 펄스가 시스템 트리거와 ik펄스 사이의 과다 지연으로 인해 오정렬되는 변화상태를 도시한 것이다. 이 경우에, 캐소드 전류 펄스는 매우 늦게 개시된다. 또한, RFA1펄스의 오정렬은 TWT출력 RF펄스폭 및 TWT충격계수를 감소시킬 뿐만아니라, 캐소드 전류 펄스 에너지를 소모시킨다.
본 발명에 따르면, 시스템 트리거와 캐소드 전류 펄스 사이에 발생하는 지연의 종래의 수동조정 기술이 2개의 펄스를 자동적으로 정렬시키기 위한 시스템으로 대체되었다. 이 시스템은 캐소드 전류지연 및 TWT RF출력을 조정하기 위한 시간 기준으로서, 전형적으로, 제1단 고상 RF증폭기에 의해 제공된 RF입력 펄스를 사용한다.
제2a도에서, TWT RF펄스는 RF입력 펄스 RFA1의 선행 연부로부터 캐소드 전류 펄스 ik의 종연부까지 연장된다. 이 중첩은 캐소드 전류가 검출된 TWT RF신호의 펄스 길이를 변경시킬 수 있게 한다. 그러므로, RF입력 펄스의 선행 연부후의 25nSec후에, TWT RF가 제2a도에 도시한 ＂너무 적은(too little)＂지연 상태로 존재하나, 제2도에 도시한 ＂너무 많은(too much)＂ 지연 상태의 경우에는 RF입력 펄스의 선행 연부후의 25nSec후에 존재하지 않는다(25nSec지연을 기술된 실시예내에서 사용한 디지탈 장치의 공칭 셋-업(set-up)시간을 보상하기 위해, 더욱 완전하게 후술한 바와같이 기술된 실시예내에서 사용한 지연 라인에 의해 발생된다). 이 간단한 예는 캐소드 전류 펄스를 개시할 때 너무 많거나 너무 적은 지연의 검출조건을 나타낸다.
양호한 실시예에서는, 2개의 가능한 상태를 갖고 있는 일치신호가 발생된다. 이 신호, 즉 교차(cross-over) 비트(XOVER)는 시스템 트리거로부터의 캐소드 전류 펄스 지연이 RF입력 신호 펄스와 일치시키기 위한 전류 펄스보다 너무 짧을때 고레벨 상태로 되고, 지연이 너무길때 저레벨 상태로 된다.
교차 비트(XOVER)는 제2a도 및 제2b도에 도시되어 있는데, 제2a도에는 입력신호 RFA1이 존재하기 전에 캐소드 전류 펄스가 TWT에 인가될 때, 즉 캐소드 전류 지연이 너무 짧을때 고레벨 상태로 되어 있는 것으로 도시되어 있다. 제2b도에서, 교차 비트는 입력신호 RFA1이 TWT에 인가된 후 캐소드 전류 펄스 ik가 인가될때, 즉 캐소드 전류지연이 너무 길때 저레벨 상태로 되어 있는 것으로 도시되어 있다(각각의 경우에, RFA1펄스의 교차 비트의 기준은 상기에 참조한 25nSec지연 라인에 의해 지연된다).
양호한 실시예가 사용되는 응용에서, 캐소드 전류 펄스는 RF입력 신호 펄스 RFA1보다 약간 긴데, 이 2개의 펄스들은 전형적으로 μsec범위내에 있다. RF입력 신호 펄스가 캐소드 전류 펄스의 상승시간을 조절하기 위해 TWT에 인가되기 약 50nSec전에 캐소드 전류 펄스가 개시되는 것이 바람직하다.
제3도는 양호한 실시예를 간략하게 도시한 기능 계통도이다. 교차 검출기(10)은 제2a도 및 제2b도에 도시한 XOVER비트를 발생시키기에 적합하다. 검출기(10)은 입력 신호 RFA1 및 TWT RF출력신호의 ＂온＂ 또는 ＂오프＂상태를 각각 표시하는 2진 레벨 신호를 제공하기 위해 비교기(20 및 25)를 포함한다. 이 비교기 장치는 기준 신호레벨에 대해 각각의 입력 신호 레벨을 비교하고 입력 신호 레벨이 임계 레벨을 초과하는지의 여부를 검출하기위해 임계 검출기와 같이 구성된다.
비교기(20)의 입력은 레벨이 TWT의 RF입력신호의 검출된 전력 레벨을 나타내는 신호이다. 비교기(25)의 입력은 레벨이 TWT RF출력신호의 검출된 전력을 나타내는 신호이다. RF결합기는 각각의 RF검출기 장치의 RF입력 전력의 일부분과 TWT RF출력 전압을 결합시키기 위해 사용된다. 이 검출기 장치들은 매샤추세츠주, 버링톤 사우스 애비뉴 43(43 South Avenue, Burlinton, Massachusetts)에 소재하고 있는 M/A COM 갈륨 아세니드 프로덕츠 인코포레이티드(M/A COM Gallium Arsenide Products Incoporated)가 시판중인 모델 MA 77001-0100검출기로 구성될 수 있다.
비교기(20,25)임계 레벨은 비교기 출력이 유효(significant) RF전력 레벨이 없을때 저레벨 상태로 되고, 유효 전력이 각각의 RF입력신호 또는 TWT RF출력신호를 검출할때 고레벨 상태로 되도록 조정된다. 비교기(20 및 25)는 플로리다주, 멜보런, 피.오.박스 883(P.O.BOX 883, Melbourne, Florida)에 소재하고 있는 해리스 코포레이션(Harris Corporation)의 해리스 반도체 생산부가 시판중인 모델 HA-4900와 같은 정밀 4채널(quad)비교기 장치로 구성될 수 있다.
비교기(20)의 출력은 입력 신호에 25nSec지연을 제공하도록 구성된, 뉴 저지주, 저지시티, 반 보스트 스트리트 198(198 Van Vorst Street, Jersey City, New Jersey)에 소재하고 있는 벨 푸즈, 인코포레이티드(Bell Fuse, Incoporated)가 시판중인 부품번호 제0447-0050-05지연라인과 같은 지연라인(30)에 라인(22)를 통해 제공된다. 지연라인의 출력은 클럭 ＂C＂입력으로서 플립-플롭(35)에 제공된다.
검출된 TWT RF신호에 대응하는 2진 레벨 신호는 데이타 ＂D＂신호로서 라인(27)을 통해 플립-플롭(35)에 제공된다. 플립-플롭(35)는 캘리포니아주, 마운틴 뷰, 훼어차일드 드라이브 313(313 Fairchild Drive, Mountain View, California)에 소재하고 있는 훼어 차일드 카메라 앤드 인 스트루먼트 코포레이션(Fairchild Camera and Instrument Corporation)이 사판중인 54S174형 장치로 구성될 수 있다. D입력상의 정보, 즉 비교기(25)의 출력은 클럭신호의 저레벨에서 고레벨로의 상태 전이중에 Q출력에 전달된다. 이 플립-플롭장치(35)는 약 25nSec의 공칭 셋-업 시간, 즉 안정한 레벨에 셋트시키기 위한 데이타 포오트 신호의 공칭 셋트시간을 갖고 있다 그러므로, 지연라인(30)은 교차 비트(XOVER)를 검출할 수 있게 하기 위해 25nSec지연을 개입시키어, 플립-플롭 셋-업 시간과 정합된다. 이 지연라인은 특정한 플립-플롭의 셋-업 시간이 매우 작은 경우에 제거될 수 있다.
상술한 바와같이, 검출된 입력 RF신호 RFA1은, 비교기(20) 및 지연라인(30)을 통해 교차비트의 시간 기준, 또는 클럭을 제공한다. 그러므로, 지연라인(30)의 출력에 의해 클럭될때, 플립-플롭 출력은 비교기(25)의 출력이 고레벨 상태인 경우, 즉 TWT에 의해 발생되는 RF전력이 있는 경우에 고레벨 상태로 되어, 캐소드 전류가 TWT관에 인가된다는 것을 나타낸다. 비교기(25) 출력이 저레벨 상태로 되면, 플립-플롭 출력이 저레벨 상태로 되어, TWT RF출력과 캐소드 전류가 존재하지 않는다는 것을 나타낸다.
교차 상태는 캐소드 전류 ik가 TWT RF신호의 선행 연부에 악영향을 주도록 충분히 지연될 때 발생한다. 이 때, 교차 비트의 상태는 역으로 된다.
플립-플롭(35)의 Q출력은 라인(37)을 통해 제어기(60)에 제공된다. 제어기(60)은 캘리포니아주, 산타 클라라, 바우워스 애비뉴 3065(3065 Bowers Avenue, Santa Clara, California)에 소재하고 있는 인텔 코포레이션(Intel Corporation)이 시판중인 모델 8085AH와 같은 마이크로프로세서(62)와, I/O포오트(port) 및 타이머(timer)를 갖고 있는 인텔모델 M8155H등록 호출 메모리(random access memory)와 같은 입/출력 주변장치(64)로 구성된다.
제어기(60)의 출력은 아리죠나주, 튜스콘, 뷰르-브라운(Burr-Brown, Tuscon, Arizona)이 시판중인 모델 DAC 90SG와 같은 디지탈-아날로그 변환기(DAC,40)에 결합된다. DAC(40)의 전류 출력은 단안정(원-쇼트) 멀티바이브레이터[monostable(one-shot) multivibrator,45]의 타이밍 입력을 구동시키기 위해 사용된다. DAC(40)의 출력전류가 증가하면, 멀티바이브레이터(45)의 출력 펄스 폭이 감소한다. 반대로, DAC(40)의 출력전류가 감소하면, 멀티바이브레이터(45)의 출력 펄스 폭이 증가한다. 멀티바이브레이터(45)는 훼어차일드 모델 9062, 재트리거 가능하고 리셋트 가능한 단안정 멀티바이브레이터로 구성될 수 있다.
멀티바이브레이터(45)의 트리거 신호는 라인(42)상의 시스템 트리거 신호에 의해 제공된다. 멀티바이브레이터(45)의 출력은 라인(48)를 통해 캐소드 전류 발생기(50)을 구성하는 트리거 구동기에 제공된다. 멀티바이브레이터(45)로부터의 라인(48)상의 펄스의 종연부는 캐소드 전류 펄스의 ＂온＂트리거를 초기치 설정하기 위해 사용된다. 그러므로, 제어기(60)은 시스템 트리거 펄스와 캐소드 전류 펄스 사이의 지연시간을 제어하기에 적합하다.
시스템 트리거는 라인(51)을 통해 멀티플렉서(55)의 한 입력에 결합되고, 지연하인(501)을 통해 라인(52)를 거쳐 멀티플렉서(55)의 제2입력에도 결합된다. 지연 라인(50)은 기술된 실시예내에서 50nSec지연을 제공하기에 적합한 벨 퓨즈 장치(부품번호 0447-0050-50)로 구성될 수 있다. 멀티플렉서(55)는 훼어 차일드형 54LS157 멀티플렉서로 구성될 수 있는데, 이 멀티플렉서는 입/출력 주변장치(64)를 통해 제어기(60)에 의해 선택된 것과 같이 라인(51)상의 비지연 시스템 트리거 또는 라인(52)상의 지연 시스템 트리거를 선택한다.
정렬 시스템이 정상 동작 모우드중에, 비지연 시스템 트리거는 멀티바이브레이터(45)의 트리거 신호를 제공한다. 그러나, 검정 모우드중에, 멀티플렉서(55)는라인(52)사의 지연 시스템트리러 신호를 선택하기 위해 제어되므로, 멀티바이브레이터(4%) 트리거는 지연 시스템 트리거펄스로 된다. 이때 캐소드 전류 펄스의 선행 연부는 검정 모우드중에 RF입력 신호 펄스의 선행 연부와 시제 관계로 정렬된다.
정상 동작 모우드중에, 멀티플렉서(55)는 라인(51)상의 비지연 시스템 트리거 펄스를 선택하므로 DAC(40)이 펄스를 정렬시키도록 결정된 전류 레벨을 공급하면, 캐소드 전류 ＂온＂트리거가 RF입력 신호 펄스 50nSec전에 개시된다. 양호한 실시예가 사용되는 특정한 응용의 경우에는, RF입력 신호가 인가되기 전에 캐소드 전류펄스를 턴온시키기 위한 트리거 신호가 인가되는 것이 바람직하다. 캐소드 전류 펄스는 유한 상승 시간을 갖고 있어, RF입력 펄스 전에 캐소드 전류를 턴온시키기 위한 트리거 펄스를 인가하여 전류 펄스의 시간을 상승시킬 수 있게 한다. 그밖의 다른 응용의 경우에, 이러한 오프셋은 불필요하게 될 수 있고, 특수 오프셋의 크기(50nSec)도 응용에 따라 변한다.
검정 모우드내에서, 제어기(60)은 RF입력 신호 펄스와 캐소드 전류 펄스를 정렬시키는데 필요한 필요 지연을 자동적으로 결정하여 저장하기 위한 정렬 알고리즘(algorithm)을 실행한다. 정렬 알고리즘의 간단한 플로우차트는 제4도에 도시되어 있다. 스텝(105)에서, DAC(40)은 이것의 최대 전류 레벨인 십진수 255로 셋트되어, 시스템 트리거 펄스와 캐소드 전류 펄스 사이에 최소 지연을 발생시킨다. 이 지연 시스템 트리거 신호는 멀티플렉서(55)를 통해 선택된다.
다음 스텝(110)내에서, 교차 비트(D플립-플롭(35)의 Q출력]은 제어기(60)에 의해 검사된다. 상술한 바와 같이, XOVER비트는 지연량이 정렬시키는데 필요한 양보다 적을때 고레벨 상태로 되고, 지연량이 정렬시키는데 필요한 양보다 클 때 저레벨상태로 된다. XOVER비트가 고레벨 상태일때, 즉 지연량이 매우 적으면, DAC(40)십진수 값은 제어기(60)에 의해 스텝(115)에서 16만큼 감소되고, 교차 비트는 스텝(110)에서 재검사된다. 스텝(110,120 및 115)는 교차 비트가 저레벨 상태에서 검사될 때까지 반복된다. 스텝(110,120 및 115)로 구성된 루우프는 비교적 많은 스텝을 통해 지연을 스텝핑(stepping)시킨다. 즉 알고리즘은 최적한 지연값의 대략적인 지연 범위에서 신속하게 도착하도록 지연 셋팅값을 쨈(＂jam＂)하기에 적합하게 된다.
교차 비트가 스텝(120)에서 저레벨 상태에서 검사될때, 즉 지연량이 너무 클 때, 미세 동조가 실행된다. 십진수의 지연은 스텝(125)에서 지연을 감소시키도록 스텝마다 십진수 1만큼씩 증가되고, 교차 비트는 고레벨 상태로 복귀될때까지 제어기(60)에 의해 스텝(130)에서 재검사된다.
이때, 타이밍 조정은 완료되고, 최적한 지연의 DAC(40) 십진수 값은 1 내지 254의 범위내에 있게 된다. 이것은 스텝(135)에서 검사되고, 대신에 이 값이 0 또는 255로 되어 DAC(40)의 한계를 나타내면, 타이밍 조정은 불가능하게 되고, 고장이 스텝(150)에서 지시된다. 예를 들면, 이러한 고장은 제3도내에 도시한 회로내의 감쇠된 RF입력 신호 파형 또는 고장으로 인해 발생할 수 있다. 고장이 검사되지 않으면, 멀티플렉서(55)는 비지연 시스템 트리거를 선택하도록 스텝(140)에서 제어되고, 스텝(145)에서, DAC(40)에 대한 결정된 최적한 지연파라메터가 시스템의 소정의 전력을 차단할 경우에 재타이밍의 필요성을 제거하기 위해 전기적으로 소거 가능 프로그램 가능한 해독 전용 메모리[electrically-erasable-programmable-read-only-memory(EEPROM)]내에 저장된다.
시스템의 정상 동작 모우드중에, 제어기(60)은 DAC(40)을 결정된 최적한 파라메터 값에 셋티시키고 비지연 시스템 트리거를 선택하도록 멀티플렉서(55)를 제어한다. 그러므로, 정상 동작 모우드중에, 캐소드 전류 펄스용 트리거 신호는 RF입력 펄스가 TWT에 인가되기 50nSec전에 인가되어, 캐소드 전류 시간을 상승시키게 된다. 이 타이밍은 다른 검정 싸이클이 실행될 때까지 재조정되지 않는다.
양호한 실시예는 400 내지 1400nSec의 지연 범위를 제공하도록 설계되어 있다. 측정된 알고리즘 시간은 10nSec이하이다.
TWT캐소드 펄스 및 RF입력 펄스 재정렬은 TWT증폭기 시스템 내의 소정의 장치가 변화될때마다 실행되어야 하는데, 그 이유는 각각의 장치가 상이한 타이밍/지연 차이에 기여할 수 있기 때문이다. 본 발명은 정렬 처리 공정을 초기치 설정하는 것과는 달리 조작자에 크게 관련하지 않고 정렬 처리공정을 신속하고 정확하게 실행할 수 있는 능력을 제공한다. 수동으로 정렬을 실행할 경우의 조작자 실수의 가능성과 같은 정렬 장비의 필요조건은 제거된다. 검정 순차는 펄스들 사이에 정렬 고레벨을 유지하기 위해 자주 실행될 수 있다. 그러므로, 펄스와 TWT증폭기의 효율은 증가된다.
지금까지 2개의 펄스를 일치하게 자동적으로 정렬하기 위한 시스템에 대해 기술하였다. 상술한 실시예는 단지 본 발명을 설명하기 위한 것이다. 본 분야에 숙련된 기술자들은 본 발명의 범위내에서 본 발명의 원리에 따라 다수의 다양한 다른 배열을 창출해 낼 수 있다.

Claims (9)

  1. 제2펄스 신호가 기준 트리거 신호후의 거의 고정된 시간 지연후에 발생되는 경우에 서로에 관련하여 제1 및 제2펄스 신호를 정렬하기 위한 자동 방법에 있어서, 트리거 신호와 제1펄스 신호 사이의 시간 지연을 변화시키기 위한 가변 시간 지연을 변화시키기 위한 가변 시간 지연장치를 제공하는 수단, 제1신호가 제2신호와 일치될 때를 나타내는 일치 신호를 발생시키기 위한 장치를 제공하는 수단, 반복처리 공정시에 제1신호와 제2신호를 일치시키는 시간 지연 파라메터를 발견하기 위해 일치신호를 모니터하는 동안 다수의 시간 지연을 통해 시간 지연 장치를 스텝핑시키는 수단을 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 후속 검색의 시간 지연 파라메터를 메모리 장치내에 저장시키는 수단을 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 일치신호가 시간 지연량이 일치를 달성하기에 너무 작은 상태에 대응하는 제1상태, 및 시간 지연이 일치를 달성하기에 너무 큰 상태에 대응하는 제2상태를 갖고 있고, 반복 처리공정시에 일치 신호가 상태를 변화시킬 때까지 시간 지연 장치가 다수의 스텝을 통해 스텝된 다음, 일치신호가 상태를 다시 변화시킬 때까지 적은 스텝내에서 반대 방향으로 스텝되어, 일치를 발생시키는 지연 파라메터가 발생되는 것을 특징으로 하는 방법.
  4. 제3항에 있어서, 반복 처리공정시에, 선정된 초기 지연에서 시간지연을 셋트시키고, 일치 신호가 상태를 변화시킬때까지 제1방향으로 제1파라메터의 스텝내에서 시간 지연을 변화시킨다음, 일치신호가 상태를 다시 변화시킬때까지 제1파라메터보다 적은 제2파라메터의 스텝내에서 반대 방향으로 시간 지연을 변화시키어, 일치를 발생시키는 지연 파라메터를 발견하는 수단을 포함하는 것을 특징으로 하는 방법.
  5. 펄스화 진행파관(TWT)증폭기내에서 TWT의 입력 RF펄스와 TWT캐소드 전류를 정렬하기 위한 시스템에 있어서, 캐소드 전류 트리거 신호에 응답하여 캐소드 전류 펄스를 초기치 설정하기 위한 전류 펄스 장치, 타이밍 파라메터 신호에 응답하여 캐소드 전류 펄스의 초기치 설정을 제어하기 위한 가변 타이밍 장치, 캐소드 전류 펄스와 RF입력 펄스의 시제 관계를 나타내는 정렬 신호를 발생하기 위한 펄스 정렬 표시장치, 및 전류 펄스와 RF입력 펄스를 정렬하도록 타이밍 파라메터 신호를 가변 타이밍 장치에 제공하기 위해 정렬 신호에 응답하는 중앙 처리 장치를 포함하는 것을 특징으로 하는 시스템.
  6. 제5항에 있어서, 중앙 처리 장치가 캐소드 전류 펄스와 입력 RF펄스를 정렬시키는 타이밍 파라메터를 발견하기 위해 정렬 신호를 모니터하는 동안 타이밍 파라메터 신호를 반복적으로 변화시키는 것을 특징으로 하는 시스템.
  7. 제6항에 있어서, 펄스 정렬 표시장치가 2개의 상태, 즉 RF입력 펄스에 선행하는 캐소드 전류 펄스를 표시하는 한 상태, 및 캐소드 전류 펄스에 선행하는 RF입력 펄스를 표시하는 제2상태를 갖고 있는 정렬 신호를 발생시키는 것을 특징으로 하는 시스템.
  8. 제7항에 있어서, 중앙 처리 장치가 선정된 시간 지연에 대응하는 선정된 초기 타이밍 파라메터 신호에 제공한 다음 펄스 정렬 신호가 상태를 변화시킬 때까지 제1파라메터의 스텝에 의해 초기 타이밍 파라메터 신호로부터 제1방향으로 타이밍 파라메터 신호를 변화시킨 다음, 펄스 정렬 신호가 상태를 다시 변화시킬 때까지 반대방향으로 제1파라메터보다 적은 제2파라메터의 스텝에 의해 타이밍 파라메터 신호를 변화시키고, 정렬 신호가 상태를 변화시키게 하는 제2시간에 타이밍 파라메터 신호가 정렬 타이밍 파라메터 신호로서 선택되는 것을 특징으로 하는 시스템.
  9. 제8항에 있어서, 정렬 신호가 상태를 변화시키게 하는 제2시간에 타이밍 파라메터 신호가 후속 검색용 메모리 장치내에 저장되는 것을 특징으로 하는 시스템.
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