KR890008996Y1 - 스태틱 램의 메모리 백업회로 - Google Patents

스태틱 램의 메모리 백업회로 Download PDF

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Abstract

내용 없음.

Description

스태틱 램의 메모리 백업회로
제1도는 본 고안에 따른 회로도.
제2도는 제1도의 동작 파형도.
* 도면의 주요부분에 대한 부호의 설명
GTS1-GTS2 : 제1-2게이트 회로 LIDE : 라인전압 디텍터
N1-N4 : 인버터 Q1 : 트랜지스터
C : 캐패시터 R : 저항
BV : 바데리
본 고안은 메모리 백업회로에 관한 것으로, 특히 스테틱램 (Static Random Access Memory)에 공급되어지는 전원전압의 상태를 디렉팅 (Detecting)하여 전원전압의 이상 발생지점에서 메모리에 저장된 데이터를 자동 백업토록한 회로에 관한 것이다.
종래의 스태틱램 메로리 백업회로는 정상적으로 전원이 공급되어 지다가 시스템의 이상으로 급작스럽게 전원오프 (Power off)시에 백업바데리 (Back-up Battery)에서 전원을 스태틱램에 공급하는 시점이 불분명함으로써 상기 스태틱램에 보관(Save)되는 데이터가 미싱(Missing)되었고, 이로인하여 에러데이터 (Error Data)가 발생하는 문제와, 회로의 구성이 복잡함으로써 공수의 증가로 원가 상승의 문제가 있었다.
따라서 본 고안의 목적은 간단한 회로로써 스태틱램에 공급되어지는 전원 전압을 디텍팅하여 이상전압 발생시점에서 이상전압의 입력을 차단함과 동시에 데이터 프로텍트 신호 (Data Protect Signal)와 백업 바데리의 전원을 자동공급도록 하는 회로를 제공함에 있다.
이하 본 고안을 첨부한 도면을 참조하여 상세히 설명한다.
제1도는 본 고안에 따른 회로도로서, 전원전압 공급라인(VCCL)의 전압상태를 검출하고, 이에 따른 전압상태 신호를 출력하는 라인전압 디텍터 (Line Voltage Detector)(LIDE)와, 상기 라인전압 디텍터 (LIDE)의 출력단에 접속되어 전압상태 신호를 반전하여 프로텍트 신호 (Protect Signal : PROT)와 전원 스위칭 신호(SWS)를 각각 출력하는 인터버(N1-N2)로 구성된 제1게이트회로(GTS1)와, 상기 인버터(N1)의 출력단에 접속되어 데이터 프로텍트 신호 PROT를 반전 출력함과 동시에 중앙처리 장치 (Central Processing Unit : 도시하지 않았음)의 리세트(Reset)신호를 각각 출력하는 인버터(N3-N4)로 구성된 제2 게이트 회로(GTS2)와, 상기 인버터(N2)의 출력단이 베이스에 접속되어 스위칭 신호 (SWS)에 의해 전원 공급라인 (VCCL)의 전원을 스위칭하는 트랜지스터(Q1)와, 상기 전원 전압 공급라인(VCCL)에 접속되어 있어 입력전압의 노이즈를 제거하여 상기 인버터(N4-N4)의 전원전압을 공급하는 동시 방전전압을 출력하는 캐패시터(C)와, 상기 트랜지스터(Q1)의 출력단에 접속되어 스위칭 동작에 의해 전원을 공급하는 저항 (R)과 백업 바데리(BV)와, 중앙처리 장치의 제어에 따라 데이터를 리이드(Read), 라이트(Write)하는 스테이틱램(SRAM)으롤 구성된다.
한편 제2도는 제1도의 동작파형도로서, 입력전압을 라인전압 디텍터 (LIDE)가 검출하여 상태 전압을 출력한 파형과, 상기 상태전압에 따라 데이터 프로텍트 신호, 리세트 신호 및 스위칭 전원이 스테이틱 램 (SRAM)에 공급됨을 나타낸 도면이다.
지금 전원전압 공급라인 (VCCL)으로 입력되는 전압 (VCC)이 제2도의 TO시간과 같이 정상적인 신호로 입력되면, 이는 라인전압 디텍터 (LIDE)와 스위칭 트랜지스터(Q1)의 에미터단과 캐패시터(C)의 일단으로 입력되어 충전되어 진다.
상기 라인 전압 디택터(LIDE)는 입력전압(VCC)과 그라운드단(VSS)의 입력신호에 의해 일정레벨의 상, 하한 기준전압(+)VDET, (-)VDET인 기준전압(VDET)을 발생하여 이의 기준전압으로 입력되는 전원전압(VCC)의 상태를 검출한다.
이때 전원전압(VCC)의 레벨이 기준전압(VDET)의 레벨보다는 높게 입력됨으로 라인전압 디렉터(LIDE)의 출력단(OT)에서는 제2도와 같이 "하이"상태의 신호를 인버터(N1-N2)로 출력한다.
한편, 전원전압(VCC)을 입력하는 캐패시터(C)는 전원전압(VCC)에 실린 임펄스성 노이즈등을 바이패스시킨후 인버터(N1-N4)로 동작전원을 공급함으로써, 상기 인버터(N1-N2)는 입력되는 "하이"레벨의 신호를 발전하여 "로우"신호의 프로텍트신호 PORT와 스위칭 제어신호(SWS)를 인버터(N3-N4)로 구성된 제2게이트 회로(GTS2)와 스위칭 트랜지스터(Q1)의 베이스로 출력한다.
따라서 인버터(N3-N4)는 제2도와 같이 "하이"상태의 프로텍트 즉, 중앙처리장치의 리세트 해제신호와 스태틱램(SRAM)의 칩셀렉터(Chip Selector)신호를 각각 출력하며, 트랜지스터(Q1)가 턴온 (Turn One)되어 전원전압(VCC)을 스태틱램(SRAM)의 전원단으로 공급하게 된다.
상기와 같이 집셀렉터(CS2)단과 전원단자(VDD)에 정상적인 공급되는 상태하에서 중앙처리 장치에서 "로우"상태의 칩셀렉터 신호를 단자(CS1)로 출력하고, 어드레스 버스(AB)와 데이터 버스(DB)로 어드레스신호와 데이터신호를 각각 출력하여 소정데이터들을 기록 또는 리이드하며 동작하게 된다.
이와 같이 정상적인 전압이 입력하는 상태에서 순간적으로 정전되거나 전원전압(VCC)의 정상적으로 입력하다가 전원이 제2도의 시간 T1-T3와 같이 순간적으로 변화시(순간적으로 5V에서 4.7V이하로 되는 시점)에는 라인디텍터(LIDE)가 이를 디텍트하게 되며, 전원전압(VCC)이 제2도와 같이 기준전압(VDET)의 하한전압(-VDET)로 검출될때 라인디텍터(LIDE)의 출력단(OT)에서는 제2도와 같이 "하이"에서 "로우"로 천이된 상태의 전압을 인버터(N4-N2)로 구성된 제1게이트회로(GTS1)로 출력한다.
이때 인버터(N1-N4)는 캐패시터(C)의 방전전압을 동작전원 전압으로 공급받아 동작하게 된다.
상기 전원 공급라인(VCCL)의 전압상태 검출논리 "로우"는 인버터(N1-N2)에 의하여 반전도어 "하이"상태의 신호로써 인버터(N3-N4)로 입력되는 동시에 스위칭 트랜지스터(Q1)의 베이스로 출력된다.
따라서 인버너(N3-N4)는 중앙처리 장치의 리세트단 (RST)로 제2도와 같은 "로우"상태의 데이터 프로텍트 신호(PROT)를 각각 출력하여 데이터의 입출력을 차단한다.
한편 스위칭 트랜지스터(Q1)는 인버터(N1-N2)가 "하이"의 신호를 출력하는 제2도의 TA점에서 "턴오프"되어 콜렉터에서는 "로우"의 신호를 제2도와 같이 출력하게 되며, 이로인해 스태틱램 (SRAM)의 전원단(VDD)에는 백업바데리(BV)의 전압이 저항 (R)을 통하여 입력되어 진다.
이때 상기한 설명중 제2도에 있어서 트랜지스터(Q1)의 콜렉터의 파형은 전원공급 전압(Vcc)만을 나타낸 파형도이며, 실제 트랜지스터(Q1)이 턴오프시 트랜지스터(Q1)의 콜렉터의 레벨은 백업 바테리(BV)에 의해 거의 전원전압 레벨을 유지하게 된다.
그러므로 스태택램(SRAM)은 제2도의 프로텍트(PROT)신호가 입력된 시점의 데이터를 백업바데리(BV)의 전원에 의해 메모리백업 (Memory Back-up)을 하게된다.
상기 백업바데리(BV)의 전원에 의하여 데이터를 보존하고 있는 상태에서 전원전압(VCC)이 제2도 상한 기준저압(+VDET)이상의 정상적 전원전압으로 공급되어지면, 라인전압 대텍터(LIDE)는 전원전압(VCC)이 제2도와 같이 기준전압(VDET)의 상한전압(+VDET)으로 되는 시간 T2의 TP2점까지 출력단(OT)로 "로우"상태의 신호를 유지 출력하며, TP2의 점에서 "하이"레벨의 신호를 출력한다.
따라서 인버터(N1-N2)가 "로우"의 신호를 인버터(N3-N4)와 트랜지스터(Q1)로 출력함으로써 중앙처리장치의 리세트가 해제됨과 동시에 스태틱램(SRAM)의 칩셀렉터단 (CS2)에 "하이" 상태의 신호가 입력되어 칩을 셀렉트하게 되며, 트랜지스터(Q1)가 "턴온"되어 전원공급 전압(VCC)의 전원으로 정상동작되어 짐을 알 수 있다.
상술한 바와 같이 본 고안은 간단한 회로의 구성으로써 스태틱램의 백업데이터를 외부 전원의 변도에 관계없이 장시간 동안 완전하게 보존시킬 수 있는 이점이 있다.

Claims (2)

  1. 스태팀램(SRAM)과 저항(R)과 백업바데리(BV)를 구비한 스태틱램의 메모리 백업회로에 있어서, 전원 전압 공급라인(VCCL)의 전압 상태를 디텍트하여 전압 상태 신호를 출력하는 라인 전압 디텍터(LIDE)와, 상기 디텍트된 전압상태 신호를 반전하여 프로텍트 신호(PROT)와 전원 스위칭 신호(SWS)를 출력하는 제1게이트회로(GTS1)와, 상기 프로텍트 신호(PROT)를 반전하여 스태틱램(SRMA)의 칩셀렉터(CS2)로 출력함과 동시에 리세트 신호를 출력하는 제2게이트 회로(GTS2)와, 상기 전원 공급라인 (VCCL)에 접속되어 입력되어지는 전원의 노이즈를 바이패스 시키어 상기 제1-2게이트 회로(GTS1-GTS2)의 전원 공급을 행하는 동시에 전원 차단시 방전전압을 상기 전원 공급 전압으로 출력하는 캐패시터(C)와, 전원전압이 공급되는 전원공급라인(VCCL)과 상기 스태틱램(SRAM)의 전원단자(VDD)및 백업 바테리(BV)사이에 접속되어 상기 제1게이트 회로(GTS1)에서 출력하는 스위칭 신호(SWS)에 의해 전원 공급라인(VCCL)의 전원을 스위칭하여 상기 전원공급 라인(VCCL)의 전압 혹은 백업 바테리(BV)의 전압을 스태틱램(SRAM)에 전원을 공급하는 트랜지스터(Q1)로 구성함을 특징으로 하는 회로.
  2. 제1항에 있어서, 제1-2게이트 회로(GTS1-GTS2)가 라인전압 디텍터(LIDE)의 출력단에 접속되어 전압상태 신호를 반전하여 프로텍트 신호(PROT)와, 전원 스위칭 신호(SWS)를 각각 출력하는 인버터(N1-N2)와, 상기 인버터(N1)의 출력단에 접속되어 프로텍트 신호(PROT)를 반전하여 상기 스태틱램(SRAM)의 셀렉터 신호를 출력함과 동시에 리세트(Reset)신호를 각각 출력하는 인버터(N3-N4)로 구성함을 특징으로 하는 회로.
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