KR890004308B1 - 메모리 억세스 시스템 - Google Patents

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KR890004308B1 KR1019840004076A KR840004076A KR890004308B1 KR 890004308 B1 KR890004308 B1 KR 890004308B1 KR 1019840004076 A KR1019840004076 A KR 1019840004076A KR 840004076 A KR840004076 A KR 840004076A KR 890004308 B1 KR890004308 B1 KR 890004308B1
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알렌 커머 데이빗
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인터내셔널 비지네스 머신즈 코포레이션
제이.에이취. 그래디
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Abstract

내용 없음.

Description

메모리 억세스 시스템
제1도는 메모리 확장 모듈, 기본 메모리와 그 억세스 회로 및 비데오 서브 시스템의 구성 요소를 도시한 마이크로컴퓨터 시스템의 블럭선도.
제2도는 확장 모듈없는 비데오 서브 시스템이 알파 뉴메릭 방식으로 동작할 때, 제1도의 컴퓨터 시스템에서 발생한 신호의 파형도.
제3도는 확장 모듈없이 비데오 시스템이 그래픽방식으로 동작할 때, 제1도의 컴퓨터 시스템에서 발생한 신호의 파형도.
제4도는 확장 모듈이 설치되지 않았을때, 제1도의 컴퓨터 시스템에 내장된 기본 메모리 배치도.
제5도는 확장 모듈이 설치되었을 때, 기본 메모리 및 확장 메모리의 배치도.
제6도는 확장 모듈이 설치되었을 때, 제1도의 컴퓨터 시스템에서 발생한 신호의 파형도.
* 도면의 주요부분에 대한 부호의 설명
11: CRT제어기 12 : 비데오 어레이
13 : CRT표시장치 22 : 기본 메모리
23-25 : 멀티 플렉서 42 : 확장메모리
본 발명은 메모리 확장 모듈을 추가하여 전체 기억 용량을 증가시키기 위한 형태의 컴퓨터 시스템용 메모리 억세스 시스템에 관한 것이다.
현재 시판되고 있는 대다수의 마이크로 컴퓨터는 메모리 모듈을 추가하여 주 메모리를 확장시킬 수 있다.
텍사스 인스트루먼트 코퍼레이션사의 TI개인용 컴퓨터는 메모리 확장 카드를 사용하여 16K바이트의 주기억 용량을 52K바이트까지 확장할 수 있다. 올리베티M20마이크로 컴퓨터는 128K의 기본 램을 구비하고 있는데, 단일 확장 보드에 의해 512K바이트램으로 확장될 수 있고, 또한 코모도어의 비지네스 머신즈 코포레이션에서 시판되고 있는 VIC 20장치는 5K바이트의 기본 메모리가 단계적으로 32K바이트까지 확장된다. 우리가 아는 바로는 종래의 모든 시스템에서 이러한 메모의 확장을 위해서 메모리 어드레스 지정 장치를 수정할 필요는 없다. 단지 추가된 메모리를 위한 메모리 어드레스를 기본 메모리용 어드레스 상부에 추가하면 된다. 따라서, 기본 메모리가128K바이트이고 확장 메모리가 128K바이트라면, 기본 메모리는128K까지의 어드레스를 공급하고, 확장 메모리는 128K에서 512K까지의 어드레스를 공급한다. 물론 이렇게 되려면, 어드레스 지정 조직은 확장된 메로리를 위해 여분의 어드레스 비트를 필요로 하게 된다.
기억용량이 한정된 마이크로컴퓨터 시스템에 있어서, 어떤 기능은 메모리의 대역폭에 의해 제한된다. 이러한 대역폭은 메모리의 동작 속도 및 각 기억장소의 크기에 의해 결정된다. 기억 장소의 크기는 시스템의 비스폭과 마이크로프로세서 데이타 폭에 의해 결정된다. 대부분의 마이크로컴퓨터는 8비트 버스 시스템을 사용하므로 기억 장소의 크기는 8비트로 제한한다. 이렇게 제한된 대역폭은 몇몇 버스 시스템의 동작을 제어하여 CPU가 직접 개입하지 않고 메모리 시스템을 억세스시킨다. 그러한 서브 시스템으로는 CRT표시 장치를 구동하기 위한 비데오 서브 시스템이 있다. 근본적으로 이러한 비데오 시스템은CPU와 독립적으로 동작하여 표시 장치용 메모리 시스템에서 직접 데이타를 인출한다. CPU와 비데오 장치 사이에서 메모리를 시스템 싸이클 사의의 싸이클로 메로리를 억세스한다. 비데오 대역폭은 CPU와 8비트 용량 억세스 사이에 메모리를 분할할 필요가 있으므로, 엄격히 제한되이 표시 장치의 선명도를 제한한다.
따라서 본 발명의 목적은 마이크로 컴퓨터 시스템에서, 기본 메모리에 확장 메모리를 추가할때 , 자동적으로 메모리를 사용하는 서브 시스템의 메모리 대역폭을 증가시키는 메모리 억세스 시스템을 공급하는데 있다. 이후에 자세히 설명하게 될 본 발명의 장치에서의 서브 시스템은 비데오 서브 시스템을 말한다. 그러나 통신 서브 시스템과 같은 다른 서브 시스템에도 양호하게 사용할 수 있을 것으로 생각된다.
본 발명은 메모리 확장 모듈을 추가하기에 , 적합한 마이크로컴퓨터용 메모리 억세스 시스템을 제공하고 있다. 마이크로컴퓨터는 CPU와 독립적으로 시스템 메모리로 억세스시키는 서브 시스템을 구비하고 있다. 확장 모듈이 설치되어 있을 때, 메모리 억세스 시스템은 기본 메모리나 확장 메모리중 한 메모리의 어드레스를 짝수 어드레스로 정의하고, 다른 메모리의 어드레스를 홀수 어드레스로 정의한다. 그때 CPU는 양 어드레스를 각각의 기억 장소로 억세스 하지만 , 서브 시스템은 단일 어드레스를 어드레스 지정하여 한 메모리에서 짝수 기억 장소가 인출되고 다른 메모리에서는 홀수 기억 장소가 인출된다.
특히 기본 메모리를 억세스하기 위해서는 n비트가, 상기 두 메모리를 억세스하기 위해서는 n+1비트가 필요하다. 시스템이 메모리를 억세스할때,n+1비트의 최상위 n비트를 이용하고, 인접한 메모리 장소도 동시에 판독한다.
본 발명에 의하면, 제1출력수단 및 제2출력 수단은 기본 메모리로부터 데이타를수신하기 위해 결합되고, 제3출력수단 및 제4출력 수단은 확장 메로리로부터 데이타를 수신하기 위해 결합된다. 제1,제3출력수단은 데이타를 CPU로, 제2,제4출력 수단은 데이타를 서브 시스템으로 전송한다. 또한 제1제어 수단과 제 2제어 수단이 설치되며, 제1제어 수단은 메모리의 어드레스 지정을 제어하고, 제2제어수단은 출력수단으로부터 CPU 또는 서브 시스템의 데이타 전송을 제어한다.
제1도는 마이크로 컴퓨터의 메모리 및 비데오 회로의 블럭 선도이다. 점선(10)은 마이크로 컴퓨터의 기본 회로와 확장 메모리 모듈 사이의 경계면은 나타내는데, 점선(10)의 좌측은 마이크로컴퓨터의 기본 회로이고, 우측은 확장 메모리 모듈이다. 먼저 기본 시스템의 구조와 동작을 살펴보고, 다음에 확장 모듈과 함께 기반 시스템을 설명한다. 기본 시스템을 보면, 여기에는 모토롤라사에서 생산한 MC 6845형태의 CRT제어기(11)가 내장되어 있다. 잘 알다시피, 이 제어기의 기능 CRT표시 장치상에 화상을 표시하기 위해 메모리 어드레스의 레지스터 타이밍을 공급한다. 비데오 어레이(12)는 CRT제어기(11)및 CRT표시장치(13)에 연결되어 있다. 이 어레이(12)는 제어기(11)에서 발생한 제어신호와 데이타 버스(14)상의 데이타 신호(MD 0-MD7)에 응답하여 CRT표시장치(13)의 구동 신호를 발생시킨다. 또한 어레이(12)는 각종 시스템 제어 신호도 발생시킨다. 즉 라인(15)상의 메모리 칩 선택 신호(MEM CS), 라인(16)상의 캐릭터 래치 신호, 라인(17)상의CPU래치신호, 라인(18)상의 한정 래치신호(TR 래치), 라인(19)상의 게이트 신호, 라인(20)상의 알ㅍ파신호 및 라인(21)상의 CPU싸이클 신호등을 발생시킨다. 이러한 신호들에 관해서는 후에 보다 자세히 설명하겠다. 동작 랜덤 억세스 메모리(22)는 멀티플렉서(23) 내지 (25)를 통해 제어기(11)나 CPU입력 어드레스로 부터 어드레스 지정된다. 메모리(22)는 CPU에서 발생한 버스(26)상의 데이타를 수신하도록 연결되어 버스(27)상에 출력을 발생시킨다. 비데오 데이타는 알파뉴메릭 케릭터 데이타로 메모리 내장되어 표시 데이타로 변환되거나, 직접 그래픽 표시 데이타로 내장되어 메모리내의 디지트로 직접 표시요소를 나타낸다. 이후로는 이러한 동작 방식들을 각각 알파(일파 뉴메릭을 나타냄)방식과 그래픽 방식으로 부르기로 한다. 래치회로(28),(30),(31),(32) (43)및 (44)에 대한 (EN)입력과 메모리(22) 및 (42)에 대한 (CS)입력은 로우 상태의 입력 신호에 대해 응답한다.
알파 방식에 있어서, 버스(27)상의 데이타는 래치회로(28)를 통해 판독전용 메모리인 캐릭터 발생기(29)에 인가되며, 이 데이타와 CRT라인 주사 신호(도시하지 않음)에 응답하여 캐릭터의 각 주사선을 표시하기 위해 표시 데이타를 발생시킨다. 이들 신호는 다음 래치회로(30)를 통해 데이타 입력버스(14)를 거쳐 비데오 어레이(12)에 인가된다. 래치회로(28)과 (30)은 라인((16)을 거쳐 비데오 어레이(12)에서 발생한 캐릭터 래치신호에 의해 제어된다. 또한 메모리(22)에서 발생한 한정 데이타는 버스(27)를 거쳐 라인(18)상의 TR래치 신호에 의해 제어되는 래치회로(31)에 인가된다. 비데오 어레이(12)는 칼라 조색판 시스템을 구비하고 있는데, 그 원리는 1974년 5월 벨연구소 기록집 139페이지에서 149페이지에 수록된 피터 비 데니스의 '칼라 컴퓨터 그래픽'에 잘 설명되어 있다. 근본적으로, 칼라 조색판 시스템은 메모리(22)에서 발생한 비데오 데이타로 어드레스 지정되는 다수의 CPU부하 레지스터를 구비하고 있다. 각 레지스터는 데이타 비트를 기억하며 하나의 칼라를 나타내는 RT칼라 구동신호 세트를 공급한다. 입력 비데오 데이타 어드레스는 이들 레지스터의 어드레스와는 다르며, 디스플레이로부터 요구된 연속 칼라 구동 신호를공급한다. 알파 방식으로 사용되는 본 시스템에 있어서, 래치(31)에서 발생한 한 바이트의 한정 데이타는 비데오 어레이(12)내의 멀티 플렉서에 인가된다. 그 후에 래치(30)에서 발생하게 되는 한 바이트의 캐릭터 데이타는 비데오 어레이(12)내에서 연속적으로 발생된다. 연속적으로 발생된 비트는 멀트플렉서를 제어하기위해 인가되어 한정 바이트의 상위 4비트나 하위 4비트 공급함으로써 칼라 조색판 레지스터를 어드레스 지정하고, 캐릭더 데이타의 각 비트에 대해서 3개의 칼라와 명암도를 나타내는 4개의 CRT구동 신호를 공급한다.
그래픽 방식에 있어서, 캐릭터 발생기(29)는 물론 사용하지 않는다. 라인(16)상의 캐릭터 래치신호도 당연히 사용되지 않으며, 래치신호(30)는 NAND게이트(35)의 출력(high)에 의해 디이제이블된다. 그 대신, 라인(18)상의 ART래치신호와 NAND게이트(36)에서 발생한 인에이블 신호(Low)는 메로리로부터 비데오 데이타를 나타내는 연속적인 바이트를 발생시켜 래치(31)로부터 버스(14)를 거쳐 비데오 어레이(12)로 전달한다.
이러한 연속 바이트는 비데오 어레이(12)내에서 결합되어 칼라 조색판 시스템을 어드레스 지정함으로써 CRT표시장치(13)를 위한 비데오 구동 신호를 발생시킨다.
마지막으로 메모리(22)는 비데오 메모리로서 뿐만 아니라 CPU용 기본 메모리로서 사용된다. 몇개의 비데오 표시 동작과 다른 모든 동작에 있어서, 데이타는 이 메모리로부터 CPU쪽으로 전달된다. 이러한 동작은 래치회로(32)를 통해 비데오 어레이(12)의 라인(17)상에 발생한 CPU래치신호 및 NAND게이트(37)에서 발생한 인에이블 신호에 응답하여 행해진다. 이러한 배열로서, 메모리에서 발생한 데이타는 래치(32)를 통해 CPU데이타 버스(CPU DO-D7)에 전달되는것이다.
제2도 및 제3도는 메모리 확장 모듈을 설치하지 않았을 때, 알파 방식과 그래픽 방식의 각 시스템에서 발생한 몇개의 신호 파형을 도시하고 있다.
먼저 제2도를 참조해보면, 이것은 알파 방식을 도시한 것이다. 제1파형은 메모리 행 어드레스 스트로브(
Figure kpo00001
)신호이다. 이것은 열 어드레스 스트로브 신호와 함께 동적 랜덤 억세스 기억장치의 어드레스 지정시간을 결정한다. 제 1도에서는 편의한 이러한 신호들은 도시하지 않았으나, 이들 신호는 게이트 어레이에 의해 발생된다. 제2도에 도시된 RAS신호는 CPU데이타의 메모리 판독/기록 시간과 CRT표시장치 데이타의 메모리 판독 시간을 나타낸다. 각 CPU 싸이클에 대해서는 2개의 CRT메모리 싸이클이 있음을 유의해야 한다. 제2파형은 CPU 가 메모리 억세스 되는 주기 및 CRT 신호가 유도되는 주기를 나타낸다. 제3라인에서, 캐릭터래치 신호는 제1CRT메모리 싸이클 내에서 메모리로부터 캐릭터 바이트가 판독되는 것을 나타낸다. 마찬가지로 제4라인은 ATR래치 신호가 제2CRT메모리 싸이클 내에서 한정된 바이트를 판독하는 것을 도시하고 있다. 제5라인에서 CPU래치신호는 CPU가 메모리로 억세스 되는 시간을 도시하고 있다. 마지막으로 제6라인은 비데오 어레이(12)에서 발생한 게이트 신호로서, 알파 신호와 함께 사용되어 NAND 게이트(35)로부터 래치(30)인에이블 입력(Low)을 공급하고, 또한 ,NAND회로(36)로부터 래치(31)인에이블 입력(Low)을 공급한다. 게이트 신호는 캐릭터 데이타를 비데오 어레이로 판독할때 래치(30)를 인에이블시키고 또한 한정 데이타를 비데오 어레이로 판독할때 래치(31)를 인에이블시킨다.
그래픽 방식에서의 신호는 제3도에 도시된 바와같다. 여기에서 ,
Figure kpo00002
,CRT/
Figure kpo00003
및 CPU래치 파형은 제2도에서와 같다. 그러나 제3라인의 ART래치는 양 CRT메모리 싸이클에 대해서 래치회로를 동작시킨다. 마지막 라인에 도시된 비데오 어레이(12)의 게이트 출력은 변하지만, 라인(20)상의 알파 신호가 NAND회로(35)를 하이 상태로 되게 하여 래치(30)을 위한 인에이블 신호를 발생시키지 않기 때문에, 동작하는 아무 영향도 끼치지 않는다.
NAND회로(36)가 로우 상태이기 때문에 래치(31)는 항상 인에이블이다.
제4도 메모리 확장 모듈이 설치되지 않았을때, 메모리(22)에 대한 메모리 어드레스 지정 배열을 도시하고 있다. 메모리의 용량은 64K바이트이며, 제 4도에서 16진수로 표시한것 같이 00000에서 FFFF까지 연속적으로 지정된 어드레스를 갖는다. 메모리의 일부에는 4개의 기억장소 8000 내지 8003를 포함하는 비데오 데이타가 있다 .
비데오 메모리의 인접 기억 장소는 도시된 바와같이 캐릭터(알파나 그래픽)바이트와 한정바이트를 기억하고 있다. 이로한 메모리는 64K어드레스 기억 장소에 대해 16개의 어드레스 비트(AO 내지 A15)를 필요로 한다.
확장 모듈을 추가하여 메모리를 128K바이트까지 확장시키기 위해서는, 표준 배열을 사용하여 제 4도에 도시한 것과 같은 방법으로 기본 메모리를 어드레스 지정하고, 확장 모듈에서 공급된 다음 어드레스를 기본 메모리의 어드레스 상부에 추가한다. 따라서 어드레스는 00000 내지 FFFF로 되고, 확장 모듈 어드레스는 10000 내지 1FFFF로 된다.
제5도는 본 발명에 따른 2개의 메모리에 대한 새로운 어드레스 지정 조직을 도시하고 있다. 이 배열에서, 메모리(22)는 0000 내지 1FFFF의 모든 짝수 어드레스를 포함하며, 확장 메모리(42)는 00001 내지 1FFFF의 모든 홀수 어드레스를 포함하고 있다. 도시된 바와같이 8000 내지 8007의 어드레스를 갖는 비데오 데이타를 위해 사용된 메모리 영역에서, 캐릭터 바이트(알파 뉴메릭이나 그리픽)는 여전히 짝수 기억 장소에 내장되어 있다. 관련 한정 바이트는 홀수 기억 장소에 내장되어 있다. 따라서, 비데오 데이타를 위한 메모리 어드레스 지정은 기본 메모리만 사용될때와 같은 방식을 취한다. 이러한 배열은 비데오 대역폭이 2배가 된다는 장점이 있다. 비데오 대역폭은 메모리 속도와 각 메모리의 기억 장소의 크기에 의해 결정된다. 메모리(22)만 사용하는 상술한 배열에서, 메모리 싸이클은 3개의 군으로 되어 하나는 CPU를 위한 것이고 2개는 CRT를 위한 것이된다. 이러한 동작에 대한 대표적인 동작시간은 3개의 싸이클에 대해 1.1 " μ "sec 이다. CPU는 이러한 싸이클에서 한 기억장소를 억세스하여, CRT를 위한 캐릭터 바이트와 한정 바이트를 인출한다. 이제 메모리가 제5도에 도시된 바와같이 확장될때, 비데오 데이타에 대해서 최하위 차수의 비트를 'dont't care'비트로 간주하면, 각 어드레스 비트 세트로부터 캐릭터 바이트롸 한정 바이트가 인출된다. 이것은 1.1 " μ "sec내에 8비트마이크로프로세서CPU를 위한 단일 바이트를 억세스 할 뿐만아니라 CRT를 위한 2개의 캐릭터 바이트와 2개의 한정바이트를 인출할 수 있다는 것을 의미한다. 따라서 ,CRT시스템은 보다많은 알파 뉴메릭 정보나 그래픽 정보를 포함하여 상당히 개선된 선명도의 표시 장치를 제공할 수 있다.
다시 제1도로 돌아가, 이제 확장 모듈이 마이크로 컴퓨터에 연결되어있다고 하자. 즉 시스템에 메모리(42)의 래치회로(43)및 (44)를 추가한다. 래치회로(43)는 메모리(42)의 데이타 출력버스를 CPU데이타 버스(26)에 연결시키며, 따라서 기본시스템의 래치회로(32)와 동등하다고 본다. 래치회로(44)는 메모리의 데이타 출력버스를 비데오 어레이 데이타 버스(14)에 연결하며, 따라서, 기본 시스템의 래치회로(31)와 같다고 본다.
이제, 어드레스 지정 조직을 살펴보면, 메모리는 128K바이트로서 그 모든 것을 억세스 하기 위해서는 17개의 어드레스 비트(AO 내지 A16)를 필요로 한다. 그러나 모든 짝수 어드레스는 기본 메모리(22)에 있고, 홀수 어드레스는 메모리(42)에 있기 때문에, 모든 최하의 비트인 AO는 두 메모리중 하나를 선택해야 한다.바꿔말하면, AO가 '0'이면 메모리(22)가 선택되고, '1'이면 메모리(42)가 선택된다. 이제 최상위 비트 A16를 A1내지 A15비트에 추가하면, 각 메모리는 다시 16비트로 어드레스 지정된다. 이러한 동작은 CRT어드레스에 대해서는 멀티플렉서(24)에 의해, CPU어드레스에 대해서는 멀티플렉서(24)에 의해서 달성된다. 이들 각 멀티플렉서는 라인(38)으로부터 제어 입력을 받는다. 확장 메모리 모듈이 삽입될때, 이 라인은 확장 모듈 끝에서 접지되기 때문에 자동적으로 하이 상태에서 로우상태가 된다. 멀티플렉서(23)는 CRT제어기로부터 어드레스 비트 AO와 A16을 수신하여 라인(38)이 하이일때 AO을통과시키고, 로우일때는 A16을 통과시킨다. 따라서, 확장 모듈이 설치되어 있을때, CRT제어기 (11)로부터의 멀티플렉서(25)에 대한 입력은 제어기(11)의 하워 어드레스 출력으로부터 어드레스 A1 내지 A15를 구비하고, 멀티플렉서(23)로부터 A16을 구비한다. 멀티플렉서(24)는 PCU 어드레스에 대해서만 멀티플렉서(23)와 같은 방법으로 동작한다. 멀티플렉서(24)는 메모리 확장 모듈이 설치되어 있을때, CPU AO 내지 A16어드레스를 멀티플렉서(25)로 전달하며 , 멀티플렉서(25)는 CPU A1내지 A15어드레스를 수신한다. 멀티플렉서(25)는 제2도 및 제3도 및 제6도에 도시된 CRT/
Figure kpo00004
신호에 응답하여, 기본 메모리만 있을때 CRT 어드레스나 CPU 어드레스를 메모리를 선택해야 하는 데, 이것은 비데오 어래이장 모듈이 설치되어 있을때, 메모리(22)로 전달하며, MA1-MA16링크를통해 확장 모듈이 설치되어 있을 때는 두 메모리에 모두 전달해준다. AO어드레스 비트에 의해 홀수 어드레스나 짝수 어드레스에 대한 메모리을 선택해야 하는데, 이것은 비데오 어레이의 메모리 칩 선택 (MEM CS)출력으로 부터의 메모리 (22)CS입력은 NAND게이트(39)으로부터 유도되는데, NAND게이트(39)의 한 입력, 즉 디제이블 ECS라인상의 입력은 항상 하이 상태이다. 따라서, 확장 모듈이 없을 때, CS 입력에 대한 입력은 MEM CS 출력의 반대이다. 이 출력은 각 메모리 억세스 시간에 대해서 하이 상태로 되고, 메모리 CS에 로우 입력을 인가하여 메모리를 인에이블시킨다.2개의 메모리가 모두 설치되어 있을때, 필요한 것은 각 CRT억세스에 대해 두 메모리를 선택하는 것이고, 각 CPU억세스에 대해 AO비트의 값에 따라 어느 하나의 메모리를 선태하는 것이다.
먼저 CRT 어드레스 지정을 보면, 메모리(22) CS입력은 NAND게이트(39)에서 공급되고 또한 메모리(42)CS입력은 NAND게이트(45)에서 공급된다. 두 NAND게이트는 모두 비데오 어레이의 MEM CS출력을 수신하기 위해 결합된 입력을 하나씩 갖고 있다. CRT억세스에 대해서 각 NAND 게이트의 제2입력은 하이상태이어야 한다.
NAND게이트의 제2입력은 NAND게이트(46)에서 나온다. 비데오 어레이로부터 이 모듈로 CPU싸이클 입력이 없으므로, NAND게이트(46)의 출력은 하이 상태이다. NAND게이트(45)의 제2입력은 NAND게이트(47)로부터 유도된다. 싸이클 라인으로부터 어떠한 입력도 없기 때문에 , NAND게이트(47)도 하이상태의 출력을 공급한다. 따라서 CRT억세스에 대해서 각 메모리의 CS입력은 하이상태로 되어 두 메모리를 함께 인에이블시킨다.
CPU억세스에 대해서, 비데오 어레이(12)로 부터의 확장 모듈에 대한 CPU싸이클 입력은 하이 상태이다. 그러므로, CPU싸이클동안 NAND게이트(46)의 CPUAO입력이'1'이면 NAND게이트(46)의 출력은 로우 상태로 되어 NAND게이트(39)를 통해 메모리(22)를 디이제이블시킨다. CPU AO라인은 인버터(48)를 통과하여 이 입력이 로우 샅태가 되므로 NAND게이트(45)를 통해 출력이 공급되어 메모리(42)를인에이블시킨다.
CPU AO라인이 '0'비트이면, 이 상황은 뒤바뀌고 따라서 메모리(22)가 인에이블되고 메모리(42)가 디제이블된다.
각 메모리에 기록될 데이타는 CPU DO-D7라인을 거쳐 CPU로부터 인가된다. 확장 모듈이 설치되지 않았을때, NAND게이트(39)의 디제이블 ECS라인은 항상 하이상태이고, 따라서 MEM CS라인은 항상 하이상태이고, 따라서 MEM CS라인(15)이 하이상태될때, 메모리(22)는 멀티플렉서(24)와 (25)를 통해 CUP AO-A15신호로 어드레스 지정된 기억장소에 기록될 수 있다. 확장 모듈이 설치되고, CPU가 짝수 기억장소로 서입하고자 할때, NAND게이트(46)의 CPU라인이 로우상태이기깨문에 메모리()에 서입되도록 디제이블 ECS라인은 하이상태가 된다. 이때 인버터(48)의
Figure kpo00005
신호는 NAND게이트(47)의 출력을 하이상태로 하고, NAND게이트(45)의 출력은 로우 상태가 되게한다. 따라서, 메모리(42)는 디제이블되고 과도하게 서입될 수 없다.
CPU가 홀수 기억 장소로 기록하고자 할때, CPU AO라인은 하이상태가 되며, NAND게이트 (45)로부터 메모리(42)가 선택되고 메모리(2)는 디제이블된다.CPU를 위한 데이타는 메모리(22)와 (42)로부터 판독되어 메모리(22)의 래치회로(32)나 메모리(42)의 래치회로(43)을 통과한다. 래치회로(32)는 NAND게이트(37)의 출력으로부터 인에이블된댜. 확장 모듈이 없을 때, 이 게이트의 하위 하위입력은 항상 항상 하이상태이고, 따라서 CPU로부터 NOR게이트(33)에 음의 CPU메모리 판독기호 (-CPU MEMR)과 음의 메모리 어드레스 신호(-MEM 어드레스)가 인가됨에 따라 게이트(37)는 비데오 MEMR라인상의 신호에 응답하여 래치회로(32)를 인에이블시킨다. 확장 메모리가 설치되어 있을 때, 비데오 MEMR라인사의 NOR게이트(33)출력은 NAND게이트(37)및 (49)에 인가된다. 이 NAND게이트들의 또 다른 입력은 -디제이블 E데이타를 통해 각각 CPU AO라인과 인버터(48)의 출력에서 나온다.당연히 CPU AO라인'1'비트를 운반할때, 래치회로(43)는 NAND게이틀(49)를 통해 인에이블되고, 래치회로(32)는 NAND게이트(37)을 통해 디제이블된다. CPU AO라인'0'비트를 운반할때는, NAND게이트(37)를 통해 래치회로(32)가 인에이블되고 NAND게이트(49)를 통해 래치회로(43)는 디제이블된다. 따라서, 이 래치들로 부터 CPU -D7라인으로 판독된다.
상기에 언급한 바와같이 CRT데이타에 대해서, 두 메모리가 함께 억세스되어 알파나 그래픽 캐릭터 데이타는 메모리(22)에서 인출되고 한정 데이타는 메모리(42)에서 인출된다.캐릭터 데이타는 알파와 그래픽 데이타에 대해서 래치회로(28)와 (31)로 래치된다. 이것은 제6도의 제3라인 및 제4라인에서 볼 수 있듯이 비데오 어레이(12)로부터 캐릭터 래치신호와 ART래치신호가 동시에 발생하기 때문이다. 메모리(42)에서 나온 한정 데이타는 래치회로(44)로 래치되고 이것은 또한 비데오 어레이(12)의 ATR래치에 의해서 클릭된다.래치회로(28)에서 나온 데이타는 캐릭터 발생기(29)로 전달되고, 상기 발생기에서 나온 캐릭터 라인 데이타는 래치회로(30)로 래치된다. 이들 각 래치회로는 그 인에이블 입력에 인가된 로우 상태의 신호에 의해 판독된다.
제6도의 마지막 라인에 도시한 바와같이 비데오 어레이(12)에서 나온 라인(19)상의 게이트 신호는먼저 래치회로(30)또는 (31)판독을 제어하고 다음에 래치회로(44)를 제어한다.
알파 뉴메릭 방식에 있어서, 비데오 어레이(12)에서 나온 라인(20)상의 알파 신호는 하이 상태이다. 따라서, 게이트 신호가 하이 상태일때, NAND회로(35)의 출력은 로우 상태이고 래치회로(30)를 인에이블시켜서 그 출력 데이타를 MDO-MD7버스를 거쳐 비데오 어레이로 인가한다. 게이트 신호가 로우상태로 될때, 래치회로(44)가 인에이블되어 그 데이타를 MDO-MD7버스로 전달해주며 NAND게이트(36)의 출력이 하이 상태가 되기 때문에 래치회로(30)은 디제이블된다. 그동안 NAND게이트(36)는 NAND게이트(35)의 출력과 함께 확장 모듈로부터 역으로 전달된 -LGG라인 상의 게이트 신호를 수신하여 로우 상태의 출력은 절대로 공급하지 않으므로, 래치회로(31)는 여전히 디레이블된다. 따라서 CRT싸이클에 대해 래치(44)로부터 한정 바이트가 판독된 후에 래치회로(30)에서 캐릭터 바이트가 판독된다.
그래픽 방식에서의 알파 신호는 로우상태이다. 따라서, NAND게이트(35)의 출력은 항상 하이상태이기 때문에 래치(30)은 결코 인에이블되지 않는다. 게이트 신호가 하이 상태일 때 확장 모듈로부터 귀환된 -LGG라인(35)의 하이출력과 함께 NAND게이트(36)에 인가되어 로우 출력을 공급한다. 이것은 래치회로(31)를인에이블시켜 그 그래픽 캐릭터 데이타를 MDO-MD7버스로 판독된다. 그후에, 게이트 신호가 로우상태가 될때, 래치회로(31)는 디제이블되고 래치회로(44)는 인에이블되어 해당 한정 데이타를 공급한다.
이상의 설명을 요약하면, 도시된 것은 마이크로컴퓨터 시스템내의 메모리 억세스 장치로서, 확장 메모리가 추가되었을때 주 메모리 기억장소는 짝수 어드레스로 취급하고 확장 메모리 기억장소는 홀수 어드레스로 취급한다. 마이크로컴퓨터 시스템은 비데오 서브 시스템을 구비하여 CPU억세스 싸이클 사이의 싸이클로 메모리를 억세스시킨다. 확장 메모리가 추가되었을때, 비데오 서브 시스템은 각 억세스 싸이클내에서 메모리를 어드레스 지정하여 짝수 어드레스와 인접 홀수 어드레스로부터 데이타를 인출함으로써, 이들 각 싸이클에 대한 데이타 비율을 2배로한다.이렇게 함으로써 표시 장치의 선명도를 보다 개선시킬 수 있다
물론 통신 버스 시스템과 같이 CPU와 독립적으로 메모리에 억세스할 필요가 있는 다른 시스템들은 본 발명에의해 증가된 메모리의 대역폭을 양호하게 사용한다. 상슬한 장치에 있어서, 3개의 동작 싸이클에 대해 하나의 CPU에 의해 사용되고 2개의 싸이클은 비데오 시스템에 의해 사용되어 표시 장치의 선명도를 개선한다.
이들 3개의 싸이클은 CPU와 비데오 서브 시스템 및 통신 서브 시스템은 3개의 싸이클중 2개의 싸이클을 사용하는 것처럼 단일 바이트 전송과 동일한 대역폭을 가지며 또한 통신 서브 시스템은 그 자신의 싸이클을 갖는 것처럼 그배의 바이트 억세스 비율과 동일한 대역폭을 갖는다.
본 발명은 특정의 선택된 장치를 근거로하여 도시하고 설명하였으나, 이 분야의 전문가들에 의하여 본 발명의 기술 사상에 의거하여 형태면이나 세부적인 면에서 각종의 변형 가능함을 이해할 수 있을 것이다.

Claims (15)

  1. 중앙처리장치(CPU)와, 기본 메모리(22)와,CPU와 독립적으로 메모리를 억세스시키는 서브 시스템(11,12)과 , 컴퓨터에 확장 메모리(42) 모듈을 연결하는 연결 수단을 구비하는 컴퓨터용 메모리 억세스 시스템에 있어서, 상기 메모리 억세스 시스템은 어드레스 지정수단을 구비하여 복수개의 메모리, 또는 이들 각 메모리를 어드레스 지정하고, 또한 제1제어수단(23,24,25,38,39,45,46,47)을 구비하여 확장 메모리가 없을때에는 CPU억세스 및 서브시스템 억세스에 대한 기본 메모리내의 각 어드레스 장소에 대해 기본 메모리 및 확장 메모리내의 각 어드레스 장소에 대해 어드레스 지정 수단을 제어여, 1개의 어드레스 장소쌍이 상기 두개의 메모리에서 한개의 메모리 장소를 갖는 형태인 복수개의 어드레스 장소쌍을 동시에 어드레스 지정하는 것을 특징으로하는 메모의 억세스 시스템.
  2. 제1항에 있어서, 기본 메모리와 확장 메모리의 용량은 동일하며 확장 메모리 없을 때, 제1제어수단은 어드레스수단을 제어하여 기본 메모리내의 연속 기억장소를 연속적인 숫자로 지정해 놓은 어드레스로 정하고, 확장 메모리가 연결될때, 한 메모리내의 연속 기억 장소를 연속적인 짝수 어드레스로 정하며 다른 메모리내의 연속기억장소를 연속적인 홀수 어드레스로서 정함에 따라, 상기 기억 장소쌍은 각각 상기 한 메모리내에서 짝수 어드레스를 구비하고 상기 다른 메모리에서는 홀수 어드레스를 구비하는 것을 특징으로 메모리 억세스 시스템.
  3. 제2항에 있어서, 상기 한 메모리는 기본 메모리이고. 상기 다른 메모리는 확장 메모리인 것을 특징으로하는 메모리 억세스 시스템.
  4. 제3항에 있어서, 메모리의 용량은 기본 메모리만 어드레스 지정하기 위해서는 n 비트(Aθ-A15)가 필요하고 두 메모리를 모두 어드레스 지정하기 위해서는 n+1비트(Aθ-A16)가 필요하며, 확장 메모리가 설치되었을때 상기 제1제어수단은 n최상위 비트(Aθ-A16)를 두 메모리에 공급하여 서브 시스템 억세스를 위해 두 메모리를 함께 인에이블시키고, CPU억세스를 위해 최하위 비트(Aθ)값에 따라 한 메모리 또는 그 밖의 메모리를 인에이블시키는 수단을 구비하는 것을 특징으로하는 메모리 억세스 시스템,
  5. 제1항에 있어서,기본 메모리로부터 데이타를 수신하기 위해 결합된 제1출력수단(32), 제2출력수단(31)과 확장 메모리로부터 데이타를 수신하기 위해 결합된 제3출력수단(43), 제4출력수단(14)를 구비하며, 또한 출력수단에 연결된 제2제어수단(35,36,37,49)를 구비하여 확장 메모리 모듈이 설치되어 있을때 각 CPU억세스 동안 제1출력수단(32),제3출력수단(43)으로부터 CPU로 데이타를 전송하는것을 제어하며, 각 서브 시스템 어드레스 지정동안 제4출력수단(44)과 연속되는 제2출력수단(28,31)로부터의 데이타 전송을 제어하는 것을 특징으로하는 메모리 억세스 시스템.
  6. 제2항에 있어서,기본 메모리로부터 데이타를 수신하기 위해 연결된 제 1 및 제2출력 수단과 확장 메모리로부터 데이타를 수신하기 위해 결합된 제3 및 제4출력 수단을 구비하며, 또한 출력수단에 연결된 제2제어 수단을 구비하여 확장 모듈이 설치되어 있을때 각 CPU억세스동안 제1또는 제3출력 수단으로부터 CPU로 데이타를 전송하는것을 제어하며 각 서브시스템 어드레스 지정동난 제4출력 수단과 이후에 제2출력수단으로부터의 데이타 전송을 제어하는것을 특징으로하는 메모리 억세스 시스템.
  7. 제3항에 있어서, 기본 메모리로부터 데이타를 수신하기위해 결합된 제1 및 제 2출력 수단과 확장 메모리부터 데이타를 수신하기위해 결합된 제3 및 제4출력 수단을 구비하며, 또한 출력 수단에 연결된 제2제어수단을 구비하여 확장 모듈이 설치되어 있을때 각 CPU억세스동안 제1또는 제3출력 수단으로부터 CPU로 데이타를 전송하는 것을 제어하며 각 서브 시스템 어드레스 지정동안 제4출력 수단과 이후에 제2출력 수단으로부터의 데이타 전송을 제어하는 것을 특징으로하는 메모리 억세스 시스템.
  8. 제4항에 있어서, 기본 메모리로부터 데이타를 수신하기 위해 결합된 제1및 제2출력수단과 확장 메모리로부터 데이타를 수신하기 위해 결합된 제3 및 제 4 출력 수단을 구비하며, 또한 출력 수단에 연결된 연결된 제2제어수단을 구비하여 확장 모듈이 설치되어있을때 각 CPU억세스동안 제1 또는 제3출력수단으로부터 CPU로 데이타를 전송하는 것을제어하며 각 서브시스템 어드레스 지정동안 제4출력 수단과 이후에 제2출력 수단으로부터의 데이타 전송을 제어하는 것을 특징으로하는 메모리 억세스 시스템.
  9. 제 2항에 있어서, 상기 서브 시스템은 메모리로부터의 캐릭터 데이타와 한정 데이타 응답하여 동작하는 비데오 표시장치 시스템이며, 어드레스 지정 수단은 확장 메모리가 설치되지 않았을때 기본 메로리의 인접 기억 장소내에 캐릭터 데이타와 한정 데이타를 기억시킬 수 있거나, 또는 확장 메모리가 설치되어 있을때 기본 메모리와 확장 메모리내의 인접 기억 장소에 캐릭터 데이타와 한정데이타를 기억시킬 수 있는 것을 특징으로 하는 메모리억세스 시스템.
  10. 제3항에 있어서, 상기 서브 시스템은 메모리로부터의 캐릭터 데이타와 한정 데이타 응답하여 동작하는 비데오 표시 장치 시스템이며, 어드레스 지정 수단은 확장 메모리가 설치되지 않았을때, 기본 메모리의 인접 기억 장소내에 캐릭터 데이타와 한정 데이타를 기억시킬 수 있거나, 또는 확장 메모리가 설치되어 있을 기본 메모리와 확장 메모리내의 인접 기억 장소에 캐릭터 데이타와 한정 데이타를 기억시킬 수 있는 것을 특징으로하는 메모리 억세스 시스템.
  11. 제4항에 있어서, 상기 서브 시스템은 메모리로부터의 캐릭터 데이타와 한정 데이타 응답하여 동작하는 비데오 표시 장치 시스템이며, 어드레스 지정 수단은 확장 메모리가 설치되지 않았을때, 기본 메모리의 인접 기억 장소내에 캐릭터 데이타와 한정 데이타를 기억시킬 수 있거나, 또는 확장 메모리가 설치되어 있을 때 기본 메모리와 확장 메모리내의 인접 기억 장소에 캐릭터 데이타와 한정 데이타를 기억시킬 수 있는 것을 특징으로하는 메모리 억세스 시스템.
  12. 제5항에 있어서, 상기 서브 시스템은 메모리로부터의 캐릭터 데이타와 한정 데이타 응답하여 동작하는 비데오 표시 장치 시스템이며, 어드레스 지정 수단은 확장 메모리가 설치되지 않았을때, 기본 메모리의 인접 기억 장소내에 캐릭터 데이타와 한정 데이타를 기억시킬 수 있거나, 또는 확장 메모리가 설치되어 있을 때 기본 메모리와 확장 메모리내의 인접 기억 장소에 캐릭터 데이타와 한정 데이타를 기억시킬 수 있는 것을 특징으로하는 메모리 억세스 시스템.
  13. 제6항에 있어서, 상기 서브 시스템은 메모리로부터의 캐릭터 데이타와 한정 데이타 응답하여 동작하는 비데오 표시 장치 시스템이며, 어드레스 지정 수단은 확장 메모리가 설치되지 않았을때, 기본 메모리의 인접 기억 장소내에 캐릭터 데이타와 한정 데이타를 기억시킬 수 있거나, 또는 확장 메모리가 설치되어 있을 때 기본 메모리와 확장 메모리내의 인접 기억 장소에 캐릭터 데이타와 한정 데이타를 기억시킬 수 있는 것을 특징으로하는 메모리 억세스 시스템.
  14. 제7항에 있어서, 상기 서브 시스템은 메모리로부터의 캐릭터 데이타와 한정 데이타 응답하여 동작하는 비데오 표시 장치 시스템이며, 어드레스 지정 수단은 확장 메모리가 설치되지 않았을때, 기본 메모리의 인접 기억 장소내에 캐릭터 데이타와 한정 데이타를 기억시킬 수 있거나, 또는 확장 메모리가 설치되어 있을 기본 메모리와 확장 메모리내의 인접 기억 장소에 캐릭터 데이타와 한정 데이타를 기억시킬 수 있는 것을 특징으로하는 메모리 억세스 시스템.
  15. 제8항에 있어서, 상기 서브 시스템은 메모리로부터의 캐릭터 데이타와 한정 데이타 응답하여 동작하는 비데오 표시 장치 시스템이며, 어드레스 지정 수단은 확장 메모리가 설치되지 않았을때, 기본 메모리의 인접 기억 장소내에 캐릭터 데이타와 한정 데이타를 기억시킬 수 있거나, 또는 확장 메모리가 설치되어 있을 기본 메모리와 확장 메모리내의 인접 기억 장소에 캐릭터 데이타와 한정 데이타를 기억시킬 수 있는 것을 특징으로하는 메모리 억세스 시스템.
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