KR890003417B1 - 광소자 - Google Patents

광소자 Download PDF

Info

Publication number
KR890003417B1
KR890003417B1 KR1019840007077A KR840007077A KR890003417B1 KR 890003417 B1 KR890003417 B1 KR 890003417B1 KR 1019840007077 A KR1019840007077 A KR 1019840007077A KR 840007077 A KR840007077 A KR 840007077A KR 890003417 B1 KR890003417 B1 KR 890003417B1
Authority
KR
South Korea
Prior art keywords
chip
optical device
solder
package
die
Prior art date
Application number
KR1019840007077A
Other languages
English (en)
Other versions
KR850004361A (ko
Inventor
히데아끼 니시자와
Original Assignee
스미도모덴기 고오교오 가부시기가이샤
나까하라 쯔네오
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스미도모덴기 고오교오 가부시기가이샤, 나까하라 쯔네오 filed Critical 스미도모덴기 고오교오 가부시기가이샤
Publication of KR850004361A publication Critical patent/KR850004361A/ko
Application granted granted Critical
Publication of KR890003417B1 publication Critical patent/KR890003417B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • G02B6/4202—Packages, e.g. shape, construction, internal or external details for coupling an active element with fibres without intermediate optical elements, e.g. fibres with plane ends, fibres with shaped ends, bundles
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • G02B6/4204—Packages, e.g. shape, construction, internal or external details the coupling comprising intermediate optical elements, e.g. lenses, holograms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/02002—Arrangements for conducting electric current to or from the device in operations
    • H01L31/02005—Arrangements for conducting electric current to or from the device in operations for device characterised by at least one potential jump barrier or surface barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0203—Containers; Encapsulations, e.g. encapsulation of photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48471—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Light Receiving Elements (AREA)
  • Optical Couplings Of Light Guides (AREA)
  • Led Devices (AREA)
  • Led Device Packages (AREA)

Abstract

내용 없음.

Description

광소자
제1도는 사파이어를 기판으로 하는 광소자용 패키지의 덮개를 제거한 평면도.
제2도는 제1도에서 II-II선 단면도.
제3도는 광소자 칩을 다이본드 한후의, 광소자 단면도.
제4도는 다이본딩용 패드 부근만의 확대평면도.
제5도는 제4도의 V-V단면도 광소자칩을 올려놓은 상태를 대략 표시한다.
제6도는 세라믹 기판에 본딩 패드를 형성하여 광도입용 구멍을 뚫는 상태의 단면도.
제7도는 본딩패드상에 링 땜납을 붙인 상태의 세라믹 기판의 단면도.
제8도는 링 땜납상에 광전 다이오우드 칩을 올려놓은 상태의 세라믹 기판의 단면도.
제9도는 링 땜납의 위치가 어긋난 상태로 본딩패드상에 붙여진 상태의 세락믹 기판의 단면도.
제10도는 제9도의 땜납상에 광전 다이오우드 칩을 올려놓은 상태의 단면도.
제11도는 메사형 광전 다이오우드 칩의, 공지예를 표시한 단면도.
제12도는 본 발명에 있어서 사용해야할, 메사형 광전 다이오우드 칩의 한예를 표시한 단면도.
제13도는 사파이어 기판 패키지에 본 발명을 적용한 예를 표시한 단면도.
제14도는 세라믹 기판상에 본 발명의 광소자를 올려놓은 상태의 단면도.
제15도는 공지의 상면형식의 광소자용 패키지의 단면도(유리창을 상면에 가진예,).
제16도는 공지의 상면형식의 광소자용 패키지의 단면도(사파이어 상을 가진예.).
제17도는 종래 예에 관한 하면통과 구멍형식의 광소자용 패키지의 단면도.
제18도는 종래 예에 관한 하면통과 구멍형식의 광소자용 패키지의 단면도(광파이버 선단이 통과 구멍에 들어가 있다.).
제19도는 종래 예에 관한 하면통과 구멍형식의 광소자용 패키지의 단면도.
제20도는 하면통과 구멍형식의 수광부에 입사하는 빛의 범위를 나타내기 위한 확대단면도.
제21도는 하면통과 구멍형식의 광소자용 패키지에 있어서, 칩의 취부위치가 어
긋난 경우의, 수광부에 입사하는 빛의 범위를 예시하기 위한 확대단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 사파이어 기판 2 : 하부틀
3 : 다이본딩용 패드 4 : 결손부
5 : 상부틀 6,7 : 리이드
8 : 와이어 본딩용 패드 9 : 광소자 칩
10 : 본딩와이어 12 : 광전 다이오우드 칩
20 : 세라믹 기판 21 : 본딩패드
23 : 광도입용 구멍 24 : 링 땜납
25 : 땜납의 비어짐 30 : InP기판
31 : InGaAs에피텍셜층 32 : Zn확산영역
33 : P측전극 34 : n측전극
35 : 땜납층 36 : 수광면
본 발명은, 발광 다이오우드나 광전 다이오우드등의 광소자를 수납하기 위한 광소자에 관한 것이다. 발광소자나 수광소자등 광소자에 대해서 요구되는 기술적 요청은, ①빛에 대해서 투명한 광도입용 구조를 가질 것. ②광소자에 다이본드 및 와이어 본드등의 배선을 향하여, 광소자로부터 전극단자를 꺼낼 것. ③광소자칩을 기밀 봉지할 것. ④광파이버와의 결합효율이 높을 것.
발광 다이오우드 칩 혹은 광전 다이오우드 칩과 광파이버의 단부면이 충분히 근접해 있고, 개구각이 넓은것이다. 또한, 페이스트 등으로 칩의 수광면이 오염되지 않도록 하는 것이 중요하다.
본 발명은, 이 중에서, 특히 ④항의 요청에 부응하는 것이다.제15도는 상면 형식의 종래 예에 관한 광전다이오우드용 패키지의 단면도이다.
이것은, 상면으로부터 광파이버의 광을 입사시키는 가장 일반적인 형식이다.
TO 18형 패키지(40)는, 패키지 본체(41)와, 이 상면에 덮여지는 캡(42)에 으해 이루어진다. 캡(42)의 상면 중앙은 개구되어 있고, 투명 코우펄 유리에 의한 창(43)이 형성되어 있다.
광전 다이오우드 칩(44)은 패키지 본체(41)의 밑판에 다이본딩되어 있다. 본체(41)의 밑판에는 리이드(45)가 붙여진다.
리이드(46)와 공전 다이오우드 칩(44)상의 전극이 금선(47)에 의해 와이어 본드된다. 광파이버(48)는 창(43)의 외측에 광전 다이오우드 칩(44)과 대향하도록 붙여진다.
캡(42)과 본체(41)는 용접된다. 이 패키지는 이미 오랜 실적을 가진 헤어메틱 시일 형식이다.
이패키지는 와이어본딩(금선 47)이 존재하는 상면으로부터 광을 입사시키므로, 광전 다이오우드 칩(44)의 상면과 창(43)의 거리가 너무 길어진다. 이 때문에, 광파이버(48)와의 결합효율이 높아지지 않는다는 결점이 있었다.
제16도는 제15도와 같은 상면형식의 광소자용 패키지를 표시한다.
투명 코우펄 유리(43) 대신에 사파이어 핀(43')의 창이 형성되어 있다.
이것도, 와이어본딩된 금선(47)때문에 광전 다이오우드 칩과 사파이어핀(43')이 떨어져, 광파이이버(48)와의 결합효율이 나쁘다는 결점이 있다.
광파이버와 칩을 근접시키기 위하여는, 와이어가 있는 상면에서는 한계가 있고, 하면을 사용한 편이 효과가 있다고 생각된다.
그래서, 제17도~19도에 표시한 하면통과 구멍형식의 공소자용 패키지가 제작되었다.
제15도와 공통하는 부재에 대해서는 같은 번호를 사용했다.
제17도에 있어서, 캡(42)에는 창이 없다. 광전 다이오우드 칩(44)의 하부에 닿는 부분의 패키지 본체(41)에는, 측방향으로 넓은 통과 구멍(50)이 뚫려져 있다.
광파이버(48)는 패키지본체(41)의 하방의 통과 구멍(50)에 단부면이 대향하도록 붙여진다.
광파이버(48)로부터의 광은 통과구멍(50)을 통해서 광전 다이오우드 칩(44)에 뒷면으로부터 입사한다.
제18도에 표시한 예는, 통과구멍(50)을 넓게해서, 광파이버(48)의 선단을 통과구멍(50)에 삽입 고정한 것이다. 광전 당이오우드 칩(44)과 광파이버(48)의 단부면간 거리를 좁게 할수있다.
그러나, 이 예는 광파이버(48)의 선단을 통과구멍(50)에 삽입했을때, 광전 다이오우드 칩(44)에 접촉해서, 이것을 파손할 우려가 있다.
또, 광파이버(48)의 고정이 어렵다.
제19도의 예는, 통과구멍(50)을, 코우펄유리(51)로써 봉지한 패키지를 표시한다.
이들 하면통과 구멍형식의 광소자 패키지의 난점을, 제20도, 제21도의 확대 단면도에 의해서 설명한다.
광전 다이오우드 칩(44)의 pn접합부가 수광부(52)가 된다.
통과구멍(50)의 하빙으로부터 광이 수광부(52)에 입사한다. 통과구멍(50)의 가장자리(53)에 의해서 제한되어, 근소한 개구각(θ )의 광선만이 수광부(52)에 도달한다.
광파이버(48)의 단부면을 패키지 본체(41)의 하면에 접촉시켜도, 개구각(θ)의 제한을 받는다.
다음에 부착의 곤란이라는 문제가 있다.
통과구멍(50)은 둥근 구멍으로, 광전 다이오우드칩(44)은 통과구멍(50)이외의 접촉부(54)에서 다이본딩된다.
칩은 작으며 통과구멍(50)도 작다. 이 때문에, 위치 맞춤이 어렵다. 통과구멍(50)의 중심축과 수광부(52)가 가로방향으로 어긋나면, 제21도에 표시한 바와같이, 개구각(θ)이 어긋난 측에서 좁아진다.
이 도면에서는 오른쪽으로 칩이 어긋나있고, 수광부(52)의 오른쪽부분에는 광이 도달되기 어렵게 된다. 광전 다이오우드의 입사 광량이 감소외므로, 검출감도가 낮아진다.
수광부(52)에 입사하는 광의 개구각을 크게 하려면, 통과구멍(50)을 짧게하여 단면적을 넓게 하지 않으면안된다.
통과구멍(50)의 길이는 패키지 본체(41)의 밑판의 두께와 같다.
이것을 얇게하면, 기계적 강도가 불충분하게 된다. 본체(41)는, 금속, 세라믹이지만 얇게하기에는 한도가 있다. 본체가 칩, 리이드, 캡등을 지지하는 역학적 중심이기 때문이다.
통과구멍(50)의 직경을 넓게하면, 광전다이오우드 칩(44)의 치수도 크게하지 않으면 안된다. 반도체의 치수가 크게되면 원가가 높아지고, 칩의 강도도 약해진다.
그래서 본 발명자는, 사파이어 기판상에 결손부를 갖는 다이본드용 패드를 붙이고, 패드상에 광소자를 다이본드하여, 사파이어 기판의 뒷면에, 광파이버 단부면을 대향시키도록 한 광소자용 패키지를 발명했다.
제1도는 그와 같은 광소자용 패키지의 평면도, 제2도는 제1도중의 II-II단면도 이다. 제3도는 광전 다이오우드 칩을 다이본딩하고, 또한 금선등을 와이어 본딩한 상태의 단면도를 표시하고 있다.
사파이어 기관(1)상에, 하부틀(2)를 접착하고 있다. 하부틀(2)은 절연체이면 되고, 여기서는 알루미나 소결체를 사용했다.
사파이어 기판(1)과 하부틀(2)의 접착은, 예를들면 납땜으로 한다.
사파이어 기판(1)의 중앙에는, 결손부(4)를 가진 도전성의 다이본딩용(3)패드를 금속화해서 붙였다. 다이본딩용패드(3)는 하부틀(2)의 한변을 넘어서 단부까지 연장되어 있다.
결손부(4)는 광을 통하게하는 부분이고, 이 예에서는 둥글게 되어 있다. 그러나 둥글지 아니하여도 되고, 각형으로도 지장이 없다.
하부틀(2)상에는, 상부틀(5)을 접착한다. 이 예에서는 상부틀(5)도 알루미나로 되어있다. 상부틀(5)과 하부틀(2)과는 절연성의 접착제로 접착한다.
다이본딩용 패드(3)의 연장변에는, 리이드(6)를 납땜한다.
하부틀(2)의 대향변에는, 와이어 본딩용 패드(8)가 금속화되어있다.
와이어 본딩용 패드(8)의 연장변에는 리이드(7)가 납땜되어 있다.
이와같은 패키지에, 제3도에 표시한 바와같이, 광전 다이오우드, 발광 다이오우드 등의 광소자 칩(9)을 접착한다.
광소자 칩(9)은, 다이본딩용 패드(3)상에 올려놓는다.
이때, 결손부(4)의 중심과 광소자 칩(9)의 중심이 일치하도록 위치맞춤한다.
패드(3)는, 예를 들면 AuSn공정(共晶)과 같은 링 땜납이다.
광소자칩(9)을 눌러서 초음파등의 에너지를 가하면, 땜납이 녹아서, 칩(9)이 패드(3)상에 고정된다.
또한, 금선등을 와이어 본딩(10)해서, 와이어본딩용 패드(8)와, 광소자칩(9)의 전극부와를 접속한다.
통상적으로는, 상부틀(5)상에, 다시 알루미나 캡을 접착하여 내부공간을 봉지한다.
제4도는, 다이본딩용 패드(3)의 결손부(4)근처만의 확대평면도이다.
제5도는, 제4도는 V-V단면도이다.
이상적인 경우, 여기에 표시한 바와같이, 사파이어 기판(1)은 평탄하고, 다이본딩용 패드(3)도 평탄하다.
패드(3)가 정확히 평탄해 있으면, 광소자칩은 엄밀하게, 정위치에 안정된 상태로 고정할 수가 있다.
그러나, 실제로는 다이본딩용 패드(3)는 완전히 평탄하게는 되지 않는다.
이 이유를 고찰한바, 다음과 같은 사실을 알았다.
다이본딩용 패드(3)는, 도전성 페이스트(예를 들면 금 페이스트, AuSn공정)를 스크린 인쇄하고 이것을 건조하여 로(爐)속에서 소성한다.
소성공정에 있어서, 페이스트는 단부에서 표면장력 때문에 부풀어올라, 그대로의 형상을 유지해서 고체화된다. 따라서, 페이스트 표면에는 불규칙한 요철이 생긴다.
요철의 높이는, 수μm정도이나, 광소자칩(9)도 칫수가 작기 때문에, 이것을 올려놓으면, 칩(9)이 기울어지거나, 본딩하여도 고정이 불완전하기도 한다.
다음에 메사 구조의 광전 다이오우드에 대해서 설명한다.
광전다이오우드의 고속화라는 문제도 있다.
광전 다이오우드는 역바이어스로 사용함으로, pn접합부의 정전용량이 고속화를 저지한다. 정전용량을 감소시키기 위하여, 수광영역(pn접합부)의 면적을 줄이는 것이 유효하다.
이 때문에, 제11도에 단면도를 표시한 바와같은 메사구조가 사용되는 일이 있다.
n-InP기관(13)상에, P-InP층(15)을 에피텍셜성장, 혹은 이온타입등에 의해 형성한다.
중간의 좁은 pn접합(14)이 수광영역이 된다.
또한, n-InP기판(13)의 상빙으로 도달할때까지, P-InP층(15), Pn접합(14)을 스트라이프상으로 에칭한다. 양측을 에칭제거해서, 수광영역의 면적을 좁게한다.
P-InP층(15)은 스트라이프상으로 좁게되어 있으므로 이미 링 형상의 전극을 붙일수가 없다. 스트라이프상의 P형 Au-Zn전극(16)을 붙이면, 층측으로부터 빛을 넣을 수 없다.
그 대신에, n-InP기판(13)의 저부에, 링모양의 n형 AuGeNi전극(17)을 붙인다. 이렇게 하면, n-InP기판(13)의 저면 중앙이 수광면(18)이 되고, 제면으로부터 광을 입사시키게 된다.
이와같은 광전 다이오우드 고속화의 요구로부터도, 제1도~제5도, 혹은 제17도~제19도의 하부면 입사형식이 바람직하다.
그러나, 이와같은 광전 다이오우드(12)를 패드에 붙이는 경우, 아직 곤란한 점이 있다.
제17도~제19도의 예는 패키지본체가 도전성의 재료로 만들어져 있다.
제1도~제5도의 예와는 중간적인 패키지로서, 통과구멍이 있는 기판을 사용한 것도 있다.
세라믹 기판은 도전성이 없기 때문에, 그 위에 금속을 증착해서, 다이본딩용 패드를 형성한다. 이 패드는 상기한 패드와 조금 의미가 다르다.
패드상에 땜납을 올려놓고, 이 위의 광소자를 두어서 납땜한다.
제6도~제10도는 세라믹 기판형식의 패키지의 조립순서를 표시한 단면도이다.
제6도에 있어서, 세라믹 기판(20)상에 전도성의 본딩패드(21)를 전극(17)을 붙인다. 이렇게하면, n-InP기판(13)의 저면 중앙이 수광면(18)이되고, 저면으로부터 광을 입사시키게 된다.
이와같은 광전 다이오우드 고속화의 요구로부터도, 제1도~제5도, 혹은 제17도~제19도의 하부면 입사형식이 바람직하다.
그러나, 이와같은 광전 다이오우드(12)를 패드에 붙이는 경우, 아직 곤란한 점이 있다.
제17도~제19도의 예는 패키지본체가 도전성의 재료로 만들어져 있다.
제1도~제5도의 중간적인 패키지로서, 통과구멍이 있는 세라믹 기판을 사용한 것도 있다.
세라믹 기판은 도전성이 없기 때문에, 그 위에 금속을 증착해서, 다이본딩용 패드를 형성한다.
이 패드는 상기한 패드와 조금 의미가 다르다. 패드상에 땜납을 올려놓고, 이 위에 광소자를 두어서 납땜한다.
제6도~제10도는 세라믹 기판형식의 패키지의 조립순서를 표시한 단면도이다.
제6도에 있어서, 세라믹 기판(20)상에 전도성의 본딩패드(21)를 중착등에 의해서 붙이고, 광도입용 구멍(23)을 뚫는다.
다음에, 제7도에 표시한 바와같이, 광도입구멍(23)의 둘레에 링땜납(24)을 올려놓는다. 이것은 Au-Sn계의 땜납등을 사용한다.
이어서 제8도에 표시한 바와같이, 광전 다이오우드 칩(12)을 땜납(24)상에 올려놓고, 로에 넣어서 가열하여 납땜한다.
제7도와 같이, 땜납(24)과 광도입용 구멍(23)이 정확하게 맞게되어 있다해도, 칩(12)을 올려놓고 납땜하면, 땜납의 비어짐(25)이 일어난다.
이것이 수광면을 덮고, 수광면적을 좁게한다.
대부분의 경우, 제9도에 표시한 바와같이, 땜납(24)의 위치가 어긋날수 있다. 이경우, 제10도와 같이 칩(12)을 올려놓고 납땜하면, 한쪽으로 넓은 비어짐(25)이 생긴다. 이것에 의해, 수광면이 덮여진다.
이로 인하여, 광전 다이오우드의 감도가 저하한다.
또, 땜납의 양에 불균일이 생겨, 광전 다이오우드의 밑면 전체에 균일하게 땜납이 붙이 않아, 다이본드 강도에 산란이 일어난다.
땜납의 두께를 얇게하면 되겠으나, 취급을 위하여, 땜납의 두께는 10μm이상 필요하다.
본 발명은, 기판측에 땜납을 붙여 놓는 것이 아니고, 칩측에 땜납층을 붙이도록 한다.
제12도는 메사광전 다이오우드 칩에 본 발명을 적용한 예를 표시한 단면도이다.
Sn도우프 InP기판(30)상에, 액체상 에피텍셜 법에 의해, 논 도우프 InGaAs에픽텍셜 층(31)을 InP기판(30)에 격차 정합하는 조건하에서 성장시킨다.
다음에, Zn확산에 의해 P형영역(32)을 형성한다. 이것에 의해 Pn접합을 할수있다.
그후, AuZn을 사용해서 P측전극(33)을 형성한다. AuGeNi을 사용해서 n측 전극(34)를 형성한다. 다음에, 수광영역이 되는 pn접합부를 좁게하기 위하여, 칩의 상변을 양측으로부터 메사형이 되도록 에칭한다.
다음에 통상의 포트링 그래픽에 의해, Sn도금 패턴을 형성하여, 알칸올 술폰산계의 도금액으로, Sn도금부(35), n측전극(34)을 에칭했다. Sn도금부는 땜납층(35)으로써 기능한다.
땜납층(35)과 n측 전극(34)이 링 형상이되고, 칩 하부면 중앙부가 노출한다. 이것이 수광면(36)이 된다.
땜납층의 두께는 1~15μm로 한다.
이상의 공정은 모두 웨이퍼 공정에 의해서 행한다.
이후, 스크라이브해서 개개의 칩으로 분할한다.
땜납층(35)의 형성방법은 도금법, 증착법등이 유효하다.
땜납층(35의 소재로써는 Sn, Au-Sn공정합금, Au-Si공정합금 등을 이용할수가 있다.
이와같이 광전 다이오우드 칩을, 실제로 다이본드 할려면, 본드해야할 패키지를 250℃로 가열해놓고, 미리때납층(35)을 붙인 칩을, 패드에 대해서 위치맞춤하면서 다이본드한다. 이때, 다른 땜납은 사용하지 않아도된다. 칩밑의 땜납층(35)이 일시적으로 녹아서 고체화도어 납땜할수 있다.
이 광전 다이오우드 칩을 다이본딩하면, Sn의 도금 두께가 5~10μm인 경우, 가장 양호하게 본딩된다.
두께가 5μm이하에서는 본딩강도의 산란이 있었다.
두께가 10μm이상에서는, Sn의 땜납의 비어저나옴이 있고, 또 이것이 산란된다는 결점이 있었다.
두께의 점은 땜납소재의 종류에 따라, 최적범위가 다르나, 일반적으로 5~10μm가 좋은 것같다.
본 발명은 땜납층을 칩측에 형성해서, 기판측에 이 땜납층을 이용해서 다이본드한다는데 특징이 있다.
기판 및 패키지의 재질, 형상은 임의이다.
제1도~제5도에 표시한 사피이어 기판(1)을 사용하는 패키지에 적용할 수가 있다.
제13도는 이와같은 예를 표시한 단면도이다. 땜납층(35)의 비어져나옴, 어긋남등이 일어나지 않는다.
또한, 제6도~제10도의 세라믹 기판형의 패키지에도 적용할 수 있다.
제14도는 이와같은 예를 표시한 단면도이다. 와이어본딩, 리이드를 내는 방식, 패키지의 외형등은 임의로 변경할 수 있으므로 도시를 생략했다.
본 발명의 광소자 전반에 적용할수가 있다.
이 예에서는 메사형 광전 다이오우드에 대해서 설명했다. 그러나, 플레이너형 광전 다이오우드에도 적용할수 있다.
또한, 면발광형 발광다이오우드나, 면발광형 레이저 다이오우드의 패키지에도 적용할 수가 있다.
이상 설명한 바와같이 본 발명에 의하면 다음과 같은 효과가 있다. ①다이본딩시에 땜납층의 비어저나옴, 위치 어긋남등이 일어나지 않기 때문에, 광을 도입하고 또는 광을 출사하는 투명한 부분, 또는 공간이 땜납에 의해서 좁여진다는 일이 없으므로 조립 수득율이 향상한다.②다이본드시에, 땜납 혹은 에폭시수지 등의 다이본드재를 특별히 준비할 필요가 없다. 이 때문에 공정이 간단하게 된고, 생산성이 향상된다.

Claims (7)

  1. 투명이거나 또는 광이 출입하는 구멍을 가진 기판과, 기판상의 다이본딩 패드상에 다이본딩해야될 광소자칩과, 광소자의 각 전극에 접속되는 리이드와, 한쪽의 리이드와 광소자칩의 다이본드 되지 않는 전극을잇는 본딩 와이어를 포함하고 광이 광소자칩의 다이본드된 쪽으로부터 출입하도록 한 광소자에 있어서, 광소자칩의 하부면에 전극과 땜납층을 링모양으로 형성하여, 이 땜납층에 의해 광소자를 다이본링 패드에 고착하는 것을 특징으로 하는 광소자.
  2. 제1항에 있어서, 땜납층이 Sn인 광소자.
  3. 제1항에 있어서, 땜납층이 Au-Sn공정합금인 광소자.
  4. 제1항에 있어서, 땜납층이 Au-Si공정합금인 광소자.
  5. 제1항에 있어서, 땜납층의 두께가 5-10μm인 광소자.
  6. 제1항에 있어서, 기판이 사파이어인 광소자.
  7. 제1항에 있어서, 기판이 세라믹인 광소자.
KR1019840007077A 1983-11-25 1984-11-12 광소자 KR890003417B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP58223020A JPS60113978A (ja) 1983-11-25 1983-11-25 光素子
JP58-223020 1983-11-25

Publications (2)

Publication Number Publication Date
KR850004361A KR850004361A (ko) 1985-07-11
KR890003417B1 true KR890003417B1 (ko) 1989-09-20

Family

ID=16791572

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019840007077A KR890003417B1 (ko) 1983-11-25 1984-11-12 광소자

Country Status (2)

Country Link
JP (1) JPS60113978A (ko)
KR (1) KR890003417B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03141308A (ja) * 1989-07-17 1991-06-17 Nippon Telegr & Teleph Corp <Ntt> 受光モジュールおよびその製造方法
JPH06132613A (ja) * 1992-10-14 1994-05-13 Fujitsu Ltd 半導体レーザ装置
JP5390217B2 (ja) * 2009-03-05 2014-01-15 株式会社ナカニシ 発光装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5337383A (en) * 1976-09-20 1978-04-06 Hitachi Ltd Semiconductor integrated circuit
US4110778A (en) * 1977-06-21 1978-08-29 The United States Of America As Represented By The Secretary Of The Air Force Narrow-band inverted homo-heterojunction avalanche photodiode
JPS5817625A (ja) * 1981-07-23 1983-02-01 Nec Home Electronics Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
JPS60113978A (ja) 1985-06-20
KR850004361A (ko) 1985-07-11

Similar Documents

Publication Publication Date Title
US4663652A (en) Package for optical device
TWI542037B (zh) 具有成側向形態或頂向形態裝置定向之疊層無引線載架封裝的光電子裝置
US6333522B1 (en) Light-emitting element, semiconductor light-emitting device, and manufacturing methods therefor
US6678292B2 (en) Top contact VCSEL with monitor
KR970020436A (ko) 복합 레이저를 이용한 납땜없는 전기 접속 방법과 광학 섬유 압착 접속 시스템
KR890003417B1 (ko) 광소자
US20020131145A1 (en) Structure and method for forming a high efficiency electro-optics device
KR890003384B1 (ko) 수광 다이오우드와 그 제조방법
JPH0760906B2 (ja) 光素子用パツケ−ジ
JPH0590329A (ja) 半導体光素子
KR100447413B1 (ko) 반도체 발광장치
JPH04315486A (ja) 光電子装置およびその製造方法
KR890003383B1 (ko) 광 소자용 패키지
JP3068667B2 (ja) 光結合装置
CA1273091A (en) Method for producing an optical device
JPH09293905A (ja) 半導体素子及びその製造方法
CN115000800B (zh) 一种激光芯片倒装系统以及方法
JPH1138244A (ja) 光モジュール
US20230299224A1 (en) Gas sensor
KR20060096707A (ko) 광도파로와 수광소자 간의 결합구조가 개선된 광 수신장치및 그 결합방법
FI91574B (fi) Kotelo optista laitetta varten sekä menetelmä optisen laitteen valmistamiseksi
JPH05283732A (ja) 半導体受光装置およびその製造方法
CN116773476A (zh) 气体传感器
JPH06310814A (ja) 半導体レーザダイオード装置
JPS59229883A (ja) ホトアイソレ−タ

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19950913

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee