Claims (1)
시스템 데이타 버스를 시프트레지스터(1-8)의 병렬입출력단자(Q10-Q17)(Q20-Q27)…(Q81-Q87)에 각기 접속하고 마이크로프로세서가 상기 시프트레지스터(1-8)를 입력포트로 선택하기 위한 디코더(9)의 출력단자(Y90-Y55) 시프트레지스터(1-8)의 인에이블단자(G11, G12)(G21, G22)…(G81, G82)에 각기 접속하며, 디코더(9)의 입출력에는 시스템의 어드레스신호(A0-A2)가 인가되게 하고, 디코더(9)의 인에이블단자(E91,E92)에는 8개의 시프트레지스터(1-8)를 입력포트로 액세스하기 위해 어드레스를 디코딩해서 만들어진 신호(I01)와 마이크로프로세서의 리드신호(RD)가 인가되게 하며, 샤르트레지시터(1-8)를 한개의 출력포트로 액세스하기 위해 어드레스를디코딩해서 만들어진 신호(102)와 마이크로 프로세서로부터의 라이트신호(WR)가 입력되는 오아게이트(OR1)의 출력측은 상기 시프트레지스터(1-8)의 클럭단자(CK1-CK8)에 공통 접속하고, 시스템 어드레스신호 입력단자(A0)는 시프트레지스터(1-8)의 동작모드단자(S10-S80)에 접속함과 아울러 인버터(10)를 통해 시프트레지스터(1-8)의 동작모드단자(S11-S81)에 공통접속하며, 상기 시프트레지스터(1-8)의 직렬입력단자(SL1,SR1)(SL1,SR2)…(SL8,SR8)에는 데이터 버스의 각 단자(D0-D8)를 차례로 각기 접속하여 구성함을 특징으로 하는 그래픽 처리장치의 이미지 변환장치.Connect the system data bus to the parallel input / output terminals (Q 10 -Q 17 ) (Q 20 -Q 27 ) of the shift registers (1-8). Output terminals (Y 90 -Y5 5 ) shift registers 1-8 of the decoder 9 for respectively connecting to (Q 81 -Q 87 ) and for the microprocessor to select the shift registers 1-8 as input ports. Enable terminals (G 11 , G 12 ) (G 21 , G 22 ) of. (G 81 , G 82 ), respectively, and the address signals A 0 -A 2 of the system are applied to the input / output of the decoder 9, and the enable terminals E 91 , E 92 of the decoder 9 are applied. In order to access the eight shift registers 1-8 to the input port, a signal I0 1 generated by decoding the address and a read signal RD of the microprocessor are applied to the shift registers 1-8. The output side of the oragate OR 1 to which the signal 10 2 and the write signal WR from the microprocessor are input to decode the address in order to access a single output port is connected to the shift register 1-8. The common terminal is connected to the clock terminals CK 1 to CK 8 , the system address signal input terminal A 0 is connected to the operation mode terminals S 10 to S 80 of the shift registers 1-8, and the inverter 10 ) operation of the shift register (1-8) via a mode terminal (S 11 -S 81) connected in common, and wherein when A serial input terminal of the bit register (1-8) (SL 1, SR 1) (SL 1, SR 2) ... (SL 8, SR 8), the image conversion apparatus of the graphics processing unit, characterized in that the configuration, each connecting a respective terminal (D 0 -D 8) of the data bus in sequence.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.