KR100232229B1 - Pci to pci bridge - Google Patents

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Abstract

본 발명은 PCI-to-PCI브릿지에 관한 것으로서 다중 어드레스/데이터버스를 갖는 PCI-to-PCI브릿지를 이용하여 다수개의 PCI버스를 사용할 수 있는 PCI-to-PCI브릿지를 제공하기 위한 것이다.The present invention relates to a PCI-to-PCI bridge to provide a PCI-to-PCI bridge that can use a plurality of PCI bus using a PCI-to-PCI bridge having multiple address / data bus.

이를위한 본 발명의 PCI-to-PCI브릿지는 1차 PCI버스와 연결된 1차 PCI버스 인터페이스부와, 복수개의 2차 PCI버스들과 연결된 2차 PCI버스 인터페이스부와, 상기 2차 PCI버스 인터페이스부와 연결되어 상기 복수개의 2차 PCI버스들 중 어느하나를 선택적으로 2차 PCI버스 인터페이스부와 연결하는 컨트롤로직부를 포함하여 구성된다.The PCI-to-PCI bridge of the present invention for this purpose is a primary PCI bus interface unit connected to the primary PCI bus, a secondary PCI bus interface unit connected to a plurality of secondary PCI buses, and the secondary PCI bus interface unit Is connected to and is configured to include a control logic to selectively connect any one of the plurality of secondary PCI bus interface with the secondary PCI bus interface.

Description

피씨아이-피씨아이 브릿지PC-PC Bridge

본 발명은 주변복합 인터페이스장치들간의 연결브릿지(이하, PCI-to-PCI브릿지라 약칭함)에 관한 것으로 특히, 다중 어드레스/데이터버스를 갖는 PCI-to-PCI브릿지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a connection bridge between peripheral interface devices (hereinafter, abbreviated as PCI-to-PCI bridge), and more particularly to a PCI-to-PCI bridge having multiple address / data buses.

이하 종래의 PCI-to-PCI브릿지를 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a conventional PCI-to-PCI bridge will be described with reference to the accompanying drawings.

제1도는 종래의 PCI-to-PCI브릿지를 사용한 버스 아키텍쳐(Bus Architecture)를 보여준다.Figure 1 shows a Bus Architecture using a conventional PCI-to-PCI bridge.

추가적으로 제1도에 나타난 PCI-to-PCI브릿지는 단일 어드레스/데이터 버스를 갖는 것을 나타내었다.In addition, the PCI-to-PCI bridge shown in FIG. 1 is shown to have a single address / data bus.

먼저, 제1도에 도시한 바와같이 CPU(1)와, 1차 PCI(Peripheral Component Interface)버스, 2차 PCI버스, ISA버스, 그리고 호스트(Host)버스, 상기 호스트버스와 상기 1차 PCI버스를 인터페이스 시켜주는 호스트/PCI브릿지(2), 상기 1차 PCI버스와 상기 2차 PCI버스를 인터페이스 시켜주는 PCI/PCI브릿지(3), 그리고 상기 ISA버스와 2차 PCI버스를 인터페이스 시켜주는 PCI/ISA브릿지(4)를 포함하여 구성된다.First, as shown in FIG. 1, the CPU 1, the primary PCI (Peripheral Component Interface) bus, the secondary PCI bus, the ISA bus, and the host bus, the host bus and the primary PCI bus Host / PCI bridge (2) to interface the PCI, PCI / PCI bridge (3) to interface the primary and secondary PCI bus, and PCI / to interface the ISA and secondary PCI bus It is comprised including the ISA bridge 4.

여기서 상기 호스트/PCI브릿지(2)는 캐쉬메모리(5)와 메인메모리(6)와의 인터페이스도 가능하다.The host / PCI bridge 2 may also interface with the cache memory 5 and the main memory 6.

상기 PCI버스들은 여러개의 컨트롤라인과 어드레스/데이터버스로 이루어지고 그 아래에 PCI소자(7)들이 연결된다.The PCI buses consist of several control lines and address / data buses, with PCI elements 7 connected below them.

즉, 1차 PCI버스와 연결되는 PCI소자(7)들이 많을 경우 제1도에 도시한 바와같이 1차 PCI버스와 2차 PCI버스를 연결하는 PCI-to-PCI브릿지(3)를 사용하여 2차 PCI버스를 사용한다.That is, when there are many PCI devices 7 connected to the primary PCI bus, as shown in FIG. 1, the PCI-to-PCI bridge 3 connecting the primary PCI bus and the secondary PCI bus 2 is used. Use the car PCI bus.

보통 하나의 PCI버스상에 제한된 수 이상의 PCI소자가 연결되면 해당 PCI버스는 제대로 동작하지 않을 수 있으므로 하나의 PCI버스는 제한된 수 만큼의 PCI소자를 연결할 수 있는 PCI확장 컨넥터를 제공한다.Normally, if more than a limited number of PCI devices are connected on one PCI bus, the PCI bus may not work properly. Therefore, one PCI bus provides a PCI expansion connector for connecting a limited number of PCI devices.

또한 하나의 PCI버스상의 PCI소자들은 버스시간, 즉 버스를 사용하는 지속시간이 각기 다르기 때문에 긴 버스시간을 필요로하는 어떤 PCI소자들은 동일한 PCI버스를 사용하는 다른 PCI소자들에게 악 영향을 미칠 수 있다.Also, because PCI devices on one PCI bus have different bus times, i.e. the duration of the bus use, some PCI devices that require long bus times can adversely affect other PCI devices using the same PCI bus. have.

이와같은 문제점을 해결하기 위해 전술한 바와같이 하나 또는 그 이상의 PCI들간의 연결브릿지를 사용하여 각각의 소자들을 분배시킨다.To solve this problem, as described above, the connection bridges between one or more PCIs are used to distribute the respective devices.

상기와 같은 구성을 갖는 종래 PCI-to-PCI브릿지의 동작설명은 다음과 같다.The operation description of the conventional PCI-to-PCI bridge having the above configuration is as follows.

제2도는 종래 PCI-to-PCI브릿지의 동작설명을 위한 내부 구성블록도이다.2 is an internal configuration block diagram for explaining the operation of the conventional PCI-to-PCI bridge.

제2도에 도시한 바와같이 1차 PCI버스 인터페이스부(21), 2차 PCI버스 인터페이스부(22), 상기 1차, 2차 PCI버스 인터페이스부(21, 22) 상호간의 데이터를 전송하는 데이터버퍼부(23), 1차 PCI디코더부(24), 그리고 2차 PCI디코더부(25)를 포함하여 구성된다.As shown in FIG. 2, data for transmitting data between the primary PCI bus interface unit 21, the secondary PCI bus interface unit 22, and the primary and secondary PCI bus interface units 21 and 22. The buffer unit 23 includes a primary PCI decoder unit 24 and a secondary PCI decoder unit 25.

여기서 상기 1차 PCI버스 인터페이스부(21)는 PCI/PCI브릿지 양측의 PCI브릿지중 CPU측의 PCI버스를 말하며 2차 PCI버스 인터페이스부(22)는 그 반대측의 PCI버스를 말한다.Here, the primary PCI bus interface unit 21 refers to the PCI bus on the CPU side of the PCI bridges on both sides of the PCI / PCI bridge, and the secondary PCI bus interface unit 22 refers to the PCI bus on the opposite side.

PCI-to-PCI브릿지가 사용되는 경우는 보통 두가지가 있으며 이중 한 경우는 반대측의 PCI버스로 작업을 넘기지 않고 인터페이스내의 메모리나 레지스터만 억세스 함으로써 작업을 종료하는 경우이며 또다른 경우는 반대측 PCI버스상의 소자를 억세스하기 위해 브릿지를 통과하는 경우이다.There are usually two cases where a PCI-to-PCI bridge is used. In one case, the operation is terminated by accessing only memory or registers in the interface without passing the operation to the opposite PCI bus. This is the case when a bridge passes to access the device.

이 경우 어드레스와 컨트롤신호들이 제2도에 도시한 바와같이 1차 PCI버스 인터페이스부(21)-2차 PCI디코더부(25)-2차 PCI버스 인터페이스부(22)로 이어지는 패스를 통해 디코딩 되거나 2차 PCI버스 인터페이스부(22)-1차 PCI디코더부(24)-1차 PCI버스 인터페이스부(21)로 이어지는 패스를 통해 디코딩된다.In this case, the address and control signals are decoded through a path leading to the primary PCI bus interface unit 21-the secondary PCI decoder unit 25 and the secondary PCI bus interface unit 22 as shown in FIG. It is decoded through a path leading to the secondary PCI bus interface unit 22-the primary PCI decoder unit 24 and the primary PCI bus interface unit 21.

이와같은 패스를 통해 각각 디코딩된 후 반대측의 PCI버스 인터페이스부를 통해 해당 소자들을 억세스한다.Each pass is then decoded and the corresponding devices are accessed via the PCI bus interface on the opposite side.

그리고 데이터의 전송의 경우에는 데이터버퍼부(23)를 통해 다른측의 인터페이스부로 직접 전송되며 PCI버스는 32bit 버스트모드를 사용하여 데이터를 전송한다.In the case of data transmission, the data is directly transmitted to the interface unit on the other side through the data buffer unit 23, and the PCI bus transmits data using the 32-bit burst mode.

그러나 상기와 같은 종래 PCI-to-PCI브릿지는 다음과 같은 문제점이 있었다.However, the conventional PCI-to-PCI bridge as described above has the following problems.

즉, 각각의 인터페이스는 하나의 PCI버스 밖에 지원을 못하고 특히 2차 PCI버스 인터페이스부가 하나의 PCI버스밖에 지원을 못하기 때문에 하나의 PCI버스를 증가시킬때마다 PCI-to-PCI브릿지를 하나씩 사용해야 한다.In other words, since each interface supports only one PCI bus, and especially the secondary PCI bus interface supports only one PCI bus, each PCI bus-to-PCI bridge must be used one by one. .

따라서 다수의 PCI소자를 사용하기 위해서는 다수의 PCI-to-PCI 브릿지를 사용해야 하며 이는 가격의 상승을 초래하고 보드(Board)의 면적을 증가시킨다.Therefore, in order to use multiple PCI devices, it is necessary to use multiple PCI-to-PCI bridges, which increases the price and increases the board area.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서 PCI-to-PCI 브릿지 하나에 다수의 PCI소자를 구현하는데 적당한 PCI-to-PCI브릿지를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and an object thereof is to provide a PCI-to-PCI bridge suitable for implementing a plurality of PCI devices in one PCI-to-PCI bridge.

제1도는 종래 PCI-to-PCI브릿지를 사용한 버스 아키텍쳐를 보여주는 도면.1 is a diagram showing a bus architecture using a conventional PCI-to-PCI bridge.

제2도는 종래의 PCI-to-PCI브릿지의 내부구성도.2 is an internal configuration diagram of a conventional PCI-to-PCI bridge.

제3도는 본 발명에 따른 PCI-to-PCI브릿지를 사용한 버스 아키텍쳐를 보여주는 도면.3 illustrates a bus architecture using a PCI-to-PCI bridge in accordance with the present invention.

제4도는 본 발명에 따른 PCI-to-PCI브릿지의 내부구성도.4 is an internal configuration diagram of a PCI-to-PCI bridge according to the present invention.

제5도는 본 발명에 따른 컨트롤로직부의 상세구성도.5 is a detailed configuration diagram of the control logic unit according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

31 : PCI-to-PCI브릿지 32 : PCI-to-ISA브릿지31: PCI-to-PCI Bridge 32: PCI-to-ISA Bridge

33 : PCI소자 46 : 컨트롤로직부33: PCI device 46: control logic

51 : 디코더부 52, 53 : 제1, 제2레지스터부51: decoder section 52, 53: first and second register sections

54 : 선택로직부54: selective logic

상기의 목적을 달성하기 위한 본 발명의 PCI-to-PCI브릿지는 다중 어드레스/데이터 버스를 갖는 PCI-to-PCI브릿지에 있어서, 1차 PCI버스와 연결된 1차 PCI버스 인터페이스부와, 복수개의 2차 PCI버스들과 연결된 2차 PCI버스 인터페이스부와, 상기 2차 PCI버스 인터페이스부와 연결되어 상기 복수개의 2차 PCI버스들 중 어느하나를 선택적으로 2차 PCI버스 인터페이스부와 연결하는 컨트롤로직부를 포함하여 구성된다.PCI-to-PCI bridge of the present invention for achieving the above object in the PCI-to-PCI bridge having a multi-address / data bus, the primary PCI bus interface unit and a plurality of two connected to the primary PCI bus A secondary PCI bus interface unit connected to the secondary PCI buses, and a control logic unit connected to the secondary PCI bus interface unit to selectively connect any one of the plurality of secondary PCI buses to the secondary PCI bus interface unit; It is configured to include.

이하 본 발명의 PCI-to-PCI브릿지를 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, the PCI-to-PCI bridge of the present invention will be described with reference to the accompanying drawings.

제3도는 본 발명에 따른 다중 어드레스/데이터를 갖는 PCI-to-PCI브릿지를 사용한 버스 아키텍쳐를 보여주는 단면도이다.3 is a cross-sectional view showing a bus architecture using a PCI-to-PCI bridge with multiple addresses / data according to the present invention.

1차 PCI(Peripheral Component Interface)버스, 2차 PCI버스, ISA버스, 그리고 상기 1차 PCI버스와 상기 2차 PCI버스를 인터페이스 시켜주는 PCI/PCI브릿지(31), 그리고 상기 ISA버스와 2차 PCI버스를 인터페이스 시켜주는 PCI/ISA브릿지(32), 상기 각각의 PCI버스에 연결된 PCI소자(33)들을 포함하여 구성된다.Primary PCI (Peripheral Component Interface) bus, secondary PCI bus, ISA bus, PCI / PCI bridge (31) to interface the primary PCI bus and the secondary PCI bus, and the ISA bus and secondary PCI PCI / ISA bridge 32 for interfacing the bus, it comprises a PCI device 33 connected to each of the PCI bus.

여기서 상기 PCI버스들은 여러개의 컨트롤라인과 어드레스/데이터버스로 이루어진다.The PCI buses here consist of several control lines and an address / data bus.

제3도에 도시한 바와같이 다중어드레스/데이터버스를 갖는 PCI-to-PCI 브릿지(31) 하나로서 한 개의 PCI버스 아래에 종속되는 2개의 PCI버스를 구현할 수 있다.As shown in FIG. 3, as one PCI-to-PCI bridge 31 having multiple addresses / data buses, two PCI buses subordinate to one PCI bus can be implemented.

즉, PCI버스φ(1차 PCI버스)상에 다중 어드레스/데이터를 갖는 PCI-to-PCI브릿지(31)를 연결하여 상기 PCI-to-PCI브릿지(31)에 종속되는 다수의 PCI버스(PCI버스 1-1과 PCI버스1-2)를 생성한다.That is, a plurality of PCI buses (PCIs) subordinate to the PCI-to-PCI bridge 31 by connecting the PCI-to-PCI bridge 31 having multiple addresses / data on the PCI bus φ (primary PCI bus) Create bus 1-1 and PCI bus 1-2.

한편 제4도는 본 발명에 따른 다중 어드레스/데이터버스를 갖는 PCI-to-PCI브릿지의 내부구성도이다.4 is an internal configuration diagram of a PCI-to-PCI bridge having multiple address / data buses according to the present invention.

즉, 제4도에 도시한 바와같이 1차 PCI버스 인터페이스부(41)와, 2차 PCI버스 인터페이스부(42), 상기 1, 2차 PCI버스 인터페이스부(41, 42)들 사이에서 상호간의 데이터를 전송하는 데이터버퍼부(43), 상기 각각의 인터페이스부(41, 42)들로부터 어드레스와 컨트롤신호들을 디코딩하여 상대측 인터페이스부들로 출력하는 1차 PCI디코더부(44)와 2차 PCI디코더부(45)와, 상기 2차 PCI버스 인터페이스부(42)에 연결되는 컨트롤로직부(46)를 포함하여 구성된다.That is, as shown in FIG. 4, between the primary PCI bus interface unit 41, the secondary PCI bus interface unit 42, and the primary and secondary PCI bus interface units 41 and 42, A data buffer unit 43 for transmitting data, a primary PCI decoder unit 44 and a secondary PCI decoder unit for decoding address and control signals from the respective interface units 41 and 42 and outputting them to the counterpart interface units. 45 and a control logic unit 46 connected to the secondary PCI bus interface unit 42.

이와같이 구성된 본 발명에 따른 다중어드레스/데이터를 갖는 PCI-to-PCI브릿지는 상기 2차 PCI버스 인터페이스부(42)에 컨트롤로직부(46)를 연결하여 2개의 PCI버스 중 어느하나를 선택적으로 2차 PCI버스 인터페이스부(42)에 연결시킨다.The PCI-to-PCI bridge having the multi-address / data according to the present invention configured as described above selectively connects the control logic unit 46 to the secondary PCI bus interface unit 42 to selectively select any one of the two PCI buses. To the PCI bus interface section 42.

이와같이 2개의 PCI버스(PCI버스1-1과 PCI버스1-2)를 2차 PCI버스 인터페이스부(42)에 선택적으로 연결시키기 위해서는 제5도와 같이 컨트롤로직부를 구성한다.As such, in order to selectively connect two PCI buses (PCI bus 1-1 and PCI bus 1-2) to the secondary PCI bus interface unit 42, a control logic unit is configured as shown in FIG.

제5도는 본 발명에 따른 컨트롤로직부의 상세 구성도이다.5 is a detailed block diagram of the control logic unit according to the present invention.

즉, 제5도에 도시한 바와같이 컨트롤로직부는 어드레스와 컨트롤신호들을 디코딩하는 디코더부(51)와 각 PCI소자의 스타트 어드레스와 리미트(Limit)어드레스를 저장하는 제1레지스터부(52), 제2레지스터부(53)와, 상기 2개의 PCI버스중 필요한 PCI버스를 선택하는 선택로직부(54)를 포함하여 구성된다.That is, as shown in FIG. 5, the control logic section includes a decoder 51 for decoding the address and control signals, a first register section 52 for storing the start address and limit address of each PCI device. It comprises a two register portion 53 and a selection logic portion 54 for selecting the required PCI bus of the two PCI bus.

따라서 PCI버스1-1과 PCI버스1-2에 각각 연결된 PCI소자들은 각각의 내부 레지스터와 대응되는 메인메모리내의 각각의 영역(I/O영역, 메모리영역, 컨피그레이션영역 등)내에 자신의 영역이 정해진다.Therefore, each PCI device connected to PCI bus 1-1 and PCI bus 1-2 has its own area defined in each area (I / O area, memory area, configuration area, etc.) in main memory corresponding to each internal register. All.

예를들면 I/O소자는 메모리의 I/O영역내의 자기내부 레지스터와 대응될 수 있는 영역이 시스템 스타트-업 컨피그레이션(Configuration)시에 정해진다.For example, in an I / O device, an area that can correspond to a magnetic internal register in the I / O area of the memory is determined at the time of system start-up configuration.

이때 PCI버스들과 연결된 각 소자의 스타트 어드레스와 리미트 어드레스가 제1, 제2레지스터에 저장된다.At this time, the start address and limit address of each device connected to the PCI buses are stored in the first and second registers.

디코더부(51)는 상기 제1, 제2레지스터(52, 53)에 저장된 데이터를 디코딩하고 상기 선택로직부(54)는 상기 PCI버스1-1과 PCI버스1-2 중 하나를 선택하여 상기 PCI버스 인터페이스부(도면에 도시되지 않음)에 연결한다.The decoder unit 51 decodes the data stored in the first and second registers 52 and 53, and the select logic unit 54 selects one of the PCI bus 1-1 and the PCI bus 1-2. Connect to the PCI bus interface (not shown).

이상 상술한 바와같이 본 발명의 PCI-to-PCI브릿지는 다음과 같은 효과가 있다.As described above, the PCI-to-PCI bridge of the present invention has the following effects.

첫째, PCI버스상에 다중 어드레스/데이터를 갖는 PCI-to-PCI브릿지를 연결하여 그에 종속되는 다수의 PCI버스를 생성할 수 있으므로 PCI-to-PCI브릿지의 수를 획기적으로 감소시켜 시스템의 코스트를 절감시킨다.First, it is possible to connect multiple PCI-to-PCI bridges with multiple addresses / data on the PCI bus and create multiple PCI buses that depend on them. This greatly reduces the number of PCI-to-PCI bridges and reduces system cost. Reduce.

둘째, 보드(Board)의 디자인 설계시 면적을 최소화한다.Second, minimize the area of the board design.

Claims (3)

다중 어드레스/데이터 버스를 갖는 PCI to PCI브릿지에 있어서, 1차 PCI버스와 연결된 1차 PCI버스 인터페이스부와, 복수개의 2차 PCI버스들과 연결된 2차 PCI버스 인터페이스부와, 상기 2차 PCI버스 인터페이스부와 연결되고 상기 2차 PCI버스에 연결되는 각 PCI소자들에 대한 정보를 디코딩하여 상기 복수개의 2차 PCI버스들중 상기 2차 PCI버스 인터페이스부에 연결될 어느 하나를 선택하는 컨트롤 로직부를 포함하여 구성됨을 특징으로 하는 PCI-to-PCI브릿지.A PCI to PCI bridge having a multiple address / data bus, comprising: a primary PCI bus interface unit connected to a primary PCI bus, a secondary PCI bus interface unit connected to a plurality of secondary PCI buses, and the secondary PCI bus A control logic unit configured to decode information about each PCI element connected to the secondary PCI bus and connected to an interface unit, and select one of the plurality of secondary PCI buses to be connected to the secondary PCI bus interface unit; PCI-to-PCI bridge, characterized in that configured by. 제1항에 있어서, 상기 1차 PCI버스 인터페이스부와 상기 2차 PCI버스 인터페이스부 사이에서 데이터를 상호간에 전달하는 데이터 버퍼부와, 상기 1차 및 2차 PCI버스 각각에 연결되어 어드레스 및 컨트롤신호들을 디코딩하는 1차 PCI디코더부 및 2차 PCI디코더부가 더 구비됨을 특징으로 하는 PCI-to-PCI브릿지.2. The apparatus of claim 1, further comprising: a data buffer unit configured to transfer data between the primary PCI bus interface unit and the secondary PCI bus interface unit, and an address and control signal connected to each of the primary and secondary PCI buses. PCI-to-PCI bridge further comprises a primary PCI decoder and a secondary PCI decoder to decode them. 제1항에 있어서, 상기 컨트롤 로직부는 복수개의 1차 PCI버스들과 연결된 각 소자들에 대한 정보를 저장하는 제1, 제2레지스터부와, 상기 제1, 제2레지스터부에 저장된 데이터를 디코딩하는 디코더부와, 상기 복수개의 2차 PCI버스들중 2차 PCI버스 인터페이스부에 연결될 어느 하나를 선택하는 선택로직부를 포함하여 구성됨을 특징으로 하는 PCI-to-PCI브릿지.The data storage device of claim 1, wherein the control logic unit decodes data stored in the first and second register units and stores the information on each device connected to a plurality of primary PCI buses. And a selection logic unit for selecting any one of a decoder unit to be connected to a secondary PCI bus interface unit among the plurality of secondary PCI buses.
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