KR100261154B1 - Dma controller - Google Patents
Dma controller Download PDFInfo
- Publication number
- KR100261154B1 KR100261154B1 KR1019980001051A KR19980001051A KR100261154B1 KR 100261154 B1 KR100261154 B1 KR 100261154B1 KR 1019980001051 A KR1019980001051 A KR 1019980001051A KR 19980001051 A KR19980001051 A KR 19980001051A KR 100261154 B1 KR100261154 B1 KR 100261154B1
- Authority
- KR
- South Korea
- Prior art keywords
- data
- address area
- size
- memory
- dmac
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
Description
본 발명은 마이크로 컴퓨터 시스템에 관한 것으로, 특히 데이터 트랜스퍼 동작시에 사용되는 로직 구성을 줄이는데 적당하도록한 직접 메모리 액세스 제어 장치에 관한 것이다.TECHNICAL FIELD The present invention relates to microcomputer systems, and more particularly, to a direct memory access control device adapted to reduce the logic configuration used in data transfer operations.
이하, 첨부된 도면을 참고하여 종래 기술의 직접 메모리 액세스 제어 장치에 관하여 설명하면 다음과 같다.Hereinafter, a direct memory access control apparatus according to the related art will be described with reference to the accompanying drawings.
DMAC(Direct Memory Access Controller)는 CPU 시스템에서 주변 장치가 CPU를 멈추게하여 버스의 점유권을 획득하고, CPU의 소프트웨어적 동작에 의하지 않고 데이터 전송을 실행하는 블록을 말하는 것이다.Direct memory access controller (DMAC) refers to a block in which a peripheral device in a CPU system stops the CPU to acquire a bus, and executes data transfer without depending on the CPU's software operation.
도 1은 종래 기술의 직접 메모리 액세스 제어 장치의 구성 블록도이다.1 is a block diagram illustrating a conventional direct memory access control apparatus.
종래 기술의 직접 메모리 액세스 장치는 DMA(Direct Memory Access)에 의한 데이터 트랜스퍼 동작에서 소오스 영역이 되는 제 2 외부 메모리(5)의 데이터를 목적 영역이 되는 제 1 외부 메모리(4)로 트랜스퍼시키는 블록으로 상기 제 2 외부 메모리(5)에서 읽어낸 데이터를 일시 저장하여 목적 어드레스 영역(Destination Address Area)의 비트 크기에 맞게 구성하여 데이터를 출력하는 임시 레지스터(2),상기 임시 레지스터(2)의 데이터 저장 및 비트 크기 재구성을 제어하는 임시 저장 제어 블록(3)을 포함하여 구성된다.The prior art direct memory access device is a block for transferring data of a second external memory 5 serving as a source region to a first external memory 4 serving as a target region in a data transfer operation by direct memory access (DMA). Temporary register (2) for temporarily storing the data read from the second external memory (5) to configure the bit size of the destination address area and output the data, the data storage of the temporary register (2) And a temporary storage control block 3 that controls bit size reconstruction.
이와 같이 구성된 DMAC 블록(1)은 외부 메모리 디바이스의 비트 크기가 서로 다른 경우 소오스가 되는 제 2 외부 메모리(5)의 해당 어드레스 영역에서 데이터를 리드하여 DMAC 블록(1)의 임시 레지스터(2)에 저장한다.The DMAC block 1 configured as described above reads data from the corresponding address area of the second external memory 5, which is a source when the bit sizes of the external memory devices are different from each other, to the temporary register 2 of the DMAC block 1; Save it.
그리고 라이트할 목적 어드레스 영역 즉, 제 1 외부 메모리(4)의 어드레스 영역의 비트 크기에 따라 데이터의 비트 크기를 재구성하여 출력한다.The bit size of the data is reconfigured and output according to the bit size of the destination address area to be written, that is, the address area of the first external memory 4.
예를들어, 데이터가 32비트 메모리에서 16비트 메모리로 트랜스퍼되는 경우라면 DMAC 블록(1)은 32비트 메모리에 해당하는 데이터를 읽어내서 임시 레지스터(2)에 일시적으로 라이트하고 16비트씩 나누어 16비트 메모리에 다시 라이트하게 된다.For example, if data is transferred from 32-bit memory to 16-bit memory, the DMAC block (1) reads the data corresponding to 32-bit memory, writes it temporarily to the temporary register (2), and divides it by 16 bits into 16 bits. It will be written back to memory.
반대로 16비트 메모리에서 32비트 메모리로 데이터 트랜스퍼가 이루어지는 경우라면 DMAC 블록(1)은 16비트 메모리에서 두 번 데이터를 읽어내어 임시 저장 제어 블록(3)의 제어에 의해 임시 레지스터(2)에 일시 저장하고 32비트 메모리에 데이터를 다시 라이트하게 된다.Conversely, if data transfer is made from 16-bit memory to 32-bit memory, the DMAC block 1 reads the data twice from the 16-bit memory and temporarily stores it in the temporary register 2 under the control of the temporary storage control block 3. The data is then written back to 32-bit memory.
이와 같은 종래 기술의 직접 메모리 액세스 제어 장치의 데이터 트랜스퍼 동작에 관하여 설명하면 다음과 같다.Referring to the data transfer operation of the conventional direct memory access control device as follows.
DMAC 블록(1)에서 데이터 트랜스퍼할 소오스 어드레스 영역에 해당하는 제 2 외부 메모리(5)의 어드레스를 발생하여 소오스 어드레스에서 데이터를 읽어내어 DMAC 블록(1)의 임시 레지스터(2)에 일차 라이트한다.In the DMAC block 1, an address of the second external memory 5 corresponding to the source address area to be transferred data is generated, data is read from the source address, and first written to the temporary register 2 of the DMAC block 1.
이어, 목적 어드레스 영역에 해당하는 제 1 외부 메모리(4)의 비트 크기에 따라서 바이트 레인을 나누든가 아니면 소오스 어드레스 영역에서 여러번 읽어 오든지 하는 방법으로 소오스 어드레스 영역과 목적 어드레스 영역의 공간을 매치시킨다음 목적 어드레스 영역에 해당하는 제 1 외부 메모리 영역(4)에 데이터를 라이트하게 된다.Subsequently, the source address area and the destination address area are matched by dividing the byte lane or reading the source address area several times according to the bit size of the first external memory 4 corresponding to the destination address area. Data is written to the first external memory area 4 corresponding to the address area.
여기서, 소오스 어드레스 영역이 되는 제 2 외부 메모리(5)의 비트 크기가 8비트이고 목적 어드레스 영역에 해당하는 제 1 외부 메모리(4)의 비트 크기가 32비트라면 다음과 같은 방법으로 데이터를 트랜스퍼한다.If the bit size of the second external memory 5 serving as the source address area is 8 bits and the bit size of the first external memory 4 corresponding to the destination address area is 32 bits, data is transferred in the following manner. .
먼저, DMAC 블록(1)은 제 2 외부 메모리(5)에 네 번의 메모리 액세스를 통하여 데이터를 읽어와서 32비트를 만든후에 제 1 외부 메모리(4)에 데이터를 한 번 라이트한다.First, the DMAC block 1 reads data through four memory accesses to the second external memory 5 to make 32 bits, and then writes the data once to the first external memory 4.
반대의 경우라면, DMAC 블록(1)은 소오스 어드레스 영역에 해당하는 제 1 외부 메모리(4)에서 한 번 읽어낸 다음 임시 레지스터(2)에 라이트한다.In the opposite case, the DMAC block 1 reads once from the first external memory 4 corresponding to the source address area and then writes it to the temporary register 2.
그리고 임시 저장 제어 블록(3)의 제어에 의해 8비트씩 4번을 제 2 외부 메모리(5)에 라이트하게 된다.By the control of the temporary storage control block 3, 4 times are written into the second external memory 5 every 8 bits.
이때, 소오스 어드레스 영역에서의 리드 동작과 임시 레지스터(2)에의 라이트 동작은 동시에 일어난다.At this time, a read operation in the source address area and a write operation to the temporary register 2 occur at the same time.
이와 같은 종래 기술의 직접 메모리 액세스 제어 장치는 서로 크기가 다른 메모리들간의 데이터 트랜스퍼동작시에 단순히 데이터를 읽어내어 일시 저장하여 그 크기를 목적 어드레스 영역에 맞게 다시 라이트하는 것으로 모든 메모리간의 데이터 트랜스퍼의 경우의 수를 고려하여 설계되어야 하므로 그 구성이 복잡해지는 문제점이 있다.Such a direct memory access control apparatus of the related art simply reads and temporarily stores data in a data transfer operation between memories having different sizes, and rewrites the size according to a target address area in the case of data transfer between all memories. It must be designed in consideration of the number of the problem that the configuration is complicated.
본 발명은 이와 같은 종래 기술의 직접 메모리 액세스 제어 장치의 문제점을 해결하기 위하여 안출한 것으로, 데이터 트랜스퍼 동작시에 사용되는 로직 구성을 줄이는데 적당하도록한 직접 메모리 액세스 제어 장치를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems of the conventional direct memory access control device, and an object thereof is to provide a direct memory access control device suitable for reducing the logic configuration used in the data transfer operation.
도 1은 종래 기술의 직접 메모리 액세스 제어 장치의 구성 블록도1 is a block diagram illustrating a conventional direct memory access control apparatus.
도 2는 본 발명에 따른 직접 메모리 액세스 제어 장치의 구성 블록도2 is a block diagram illustrating an apparatus for controlling a direct memory access according to the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
20. DMAC 블록 21. 메모리 컨트롤러20.DMAC Block 21.Memory Controller
22. 버스 컨트롤러 23. 제 1 외부 메모리22. Bus controller 23. First external memory
24. 제 2 외부 메모리 25. 데이터 버스 라인24. Second external memory 25. Data bus line
26. 어드레스 버스 라인 27. 임시 레지스터26. Address Bus Lines 27. Temporary Registers
데이터 트랜스퍼 동작시에 사용되는 로직 구성을 줄이는데 적당하도록한 본 발명의 직접 메모리 액세스 제어 장치는 소오스 어드레스 영역 또는 목적 어드레스 영역이되는 제 1 외부 메모리,제 2 외부 메모리들간의 데이터 트랜스퍼시에 임시로 데이터를 저장 출력하는 임시 레지스터와,상기 임시 레지스터를 포함하고 외부 메모리들간의 데이터 트랜스퍼 동작시에 데이터의 리드 및 라이트를 제어하는 DMAC 블록과,상기 DMAC 블록의 데이터 트랜스퍼 동작에서 각 어드레스 영역의 비트 크기에 맞게 데이터의 래치/MUX가 이루어지도록 제어하는 메모리 컨트롤러와,상기 메모리 컨트롤러의 제어 신호에 의해 외부 메모리들간에 데이터를 트랜스퍼하는 동작에서 데이터를 각각의 메모리 공간에 맞게 래치 및 다중화하는 외부의 버스 컨트롤러와,상기 DMAC 블록,메모리 컨트롤러 그리고 각각의 외부 메모리들에 연결되어 데이터 및 어드레스 신호의 전송 경로가 되는 어드레스 버스,데이터 버스를 포함하여 이루어지는 것을 특징으로 한다.The direct memory access control apparatus of the present invention, which is suitable for reducing the logic configuration used in the data transfer operation, temporarily stores data during data transfer between first and second external memories serving as a source address area or a destination address area. A temporary register configured to store and output a data signal; a DMAC block including the temporary register and controlling read and write of data during a data transfer operation between external memories; and a bit size of each address area in a data transfer operation of the DMAC block. A memory controller which controls the data to be latched / MUXed accordingly, an external bus controller which latches and multiplexes the data according to each memory space in an operation of transferring data between external memories according to a control signal of the memory controller; The DMAC block, And an address bus and a data bus, which are connected to the memory controller and the respective external memories, which serve as transmission paths of data and address signals.
이하, 첨부된 도면을 참고하여 본 발명의 직접 메모리 액세스 제어 장치에 관하여 상세히 설명하면 다음과 같다.Hereinafter, the direct memory access control apparatus of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 직접 메모리 액세스 제어 장치의 구성 블록도이다.2 is a block diagram illustrating a configuration of a direct memory access control apparatus according to the present invention.
본 발명의 직접 메모리 액세스 제어 장치는 데이터 트랜스퍼시에 각각의 메모리 공간에 맞추기 위한 제어를 메모리 컨트롤러와 외부 버스 컨트롤러를 사용하여 데이터 크기를 메모리 공간의 크기와 일치시켜 로직 구성을 단순화한 것이다.The direct memory access control apparatus of the present invention simplifies the logic configuration by matching the data size with the size of the memory space by using a memory controller and an external bus controller to control each memory space during data transfer.
그 구성은 다음과 같다.The configuration is as follows.
먼저, 소오스 어드레스 영역 또는 목적 어드레스 영역이되는 제 1 외부 메모리(23),제 2 외부 메모리(24)간의 데이터 트랜스퍼시에 임시로 데이터를 저장 출력하는 임시 레지스터(27)를 포함하는 DMAC 블록(20)과, 상기 DMAC 블록(20)의 데이터 트랜스퍼 동작에서 각 어드레스 영역의 비트 크기에 맞게 데이터의 래치/MUX가 이루어지도록 제어하는 메모리 컨트롤러(21)와, 상기 메모리 컨트롤러(21)의 제어 신호에 의해 외부 메모리들간에 데이터를 트랜스퍼하는 동작에서 데이터를 각각의 메모리 공간 크기에 맞게 제어하는 외부의 버스 컨트롤러(22)와, 상기 DMAC 블록(20),메모리 컨트롤러(21) 그리고 각각의 외부 메모리들에 연결되어 데이터 및 어드레스 신호의 전송 경로가 되는 어드레스 버스(26),데이터 버스(25)를 포함하여 이루어진다.First, a DMAC block 20 including a temporary register 27 for temporarily storing and outputting data during data transfer between a first external memory 23 and a second external memory 24 serving as a source address area or a destination address area. And a memory controller 21 for controlling latch / MUX of data according to the bit size of each address area in the data transfer operation of the DMAC block 20 and a control signal of the memory controller 21. In an operation of transferring data between external memories, an external bus controller 22 for controlling data according to each memory space size, the DMAC block 20, the memory controller 21, and respective external memories are connected. And an address bus 26 and a data bus 25 serving as transmission paths of data and address signals.
상기 버스 컨트롤러(22)는 MUX와 래치를 포함하여 구성되어 데이터 리드 및 라이트 동작시에 데이터를 다중화 및 래치하여 데이터를 목적 어드레스 공간의 크기에 맞게 출력한다.The bus controller 22 includes a MUX and a latch, and multiplexes and latches data in data read and write operations to output data in accordance with the size of the target address space.
이와 같은 본 발명의 직접 메모리 액세스 제어 장치는 DMAC 블록(20)에 임시 레지스터(27)를 구성하지 않아 데이터 트랜스퍼시에 소용되는 로직 구성을 단순화한 것이다.Such a direct memory access control apparatus of the present invention simplifies the logic configuration used during data transfer by not configuring the temporary register 27 in the DMAC block 20.
즉, 데이터 트랜스퍼시에 메모리 컨트롤러(21)가 버스 컨트롤러(22)를 제어하여 소오스 어드레스 영역과 목적 어드레스 영역의 비트 크기에 막제 데이터의 리드 및 라이트를 제어하게 된다.That is, during data transfer, the memory controller 21 controls the bus controller 22 to control the read and write of the blocking data in the bit sizes of the source address area and the target address area.
이와 같은 본 발명의 직접 메모리 액세스 제어 장치의 데이터 트랜스퍼 동작에 관하여 설명하면 다음과 같다.The data transfer operation of the direct memory access control device of the present invention will be described as follows.
첫 번째의 경우로 소오스 어드레스 영역이되는 제 1 외부 메모리(23)의 비트 크기가 8비트이고, 목적 어드레스 영역이되는 제 2 외부 메모리(24)의 비트 크기가 32비트인 경우의 데이터 트랜스퍼 동작은 다음과 같다.In the first case, the data transfer operation when the bit size of the first external memory 23 serving as the source address region is 8 bits, and the bit size of the second external memory 24 serving as the target address region is 32 bits. As follows.
먼저, DMAC 블록(20)은 제 1 외부 메모리(23)에 32비트 워드 어드레스에 해당하는 어드레스와 제어 신호를 발생한다.First, the DMAC block 20 generates an address and a control signal corresponding to a 32-bit word address in the first external memory 23.
상기 DMAC 블록(20)에서 어드레스와 제어 신호가 발생되면 메모리 컨트롤러(21)는 네 번 제 1 외부 메모리(23)를 액세스하여 버스 컨트롤러(22)에서 래치시켜 32비트의 데이터 폼이 형성되도록 한다.When an address and a control signal are generated in the DMAC block 20, the memory controller 21 accesses the first external memory 23 four times and latches the bus controller 22 to form a 32-bit data form.
그리고 32비트의 데이터 폼이 형성되면 DMAC 블록(20)은 데이터를 임시 레지스터(27)에 일차로 라이트한다.When the 32-bit data form is formed, the DMAC block 20 first writes data to the temporary register 27.
이어, 임시 레지스터(27)에 일차로 라이트된 데이터를 목적 어드레스 영역이되는 제 2 외부 메모리(24)에 32비트의 데이터를 라이트한다.Subsequently, 32-bit data is written to the second external memory 24 serving as the target address area, and data written primarily to the temporary register 27.
두 번째의 경우는 반대로 소오스 어드레스 영역의 공간 크기가 32비트이고, 목적 어드레스 영역의 공간 크기가 8비트인 경우 DMAC 블록(20)은 소오스 어드레스 영역에서 32비트 크기를 갖는 데이터를 읽어내서 임시 레지스터(27)에 라이트한다.In the second case, on the contrary, when the space size of the source address area is 32 bits and the space size of the destination address area is 8 bits, the DMAC block 20 reads data having a 32-bit size from the source address area and stores a temporary register ( 27).
32비트 크기를 갖는 데이터가 임시 레지스터(27)에 라이트되면 DMAC 블록(20)은 메모리 컨트롤러(21)에 32 비트 워드 어드레스와 컨트롤 신호를 내보낸다.When data having a 32-bit size is written to the temporary register 27, the DMAC block 20 sends a 32-bit word address and a control signal to the memory controller 21.
메모리 컨트롤러(21)는 외부의 버스 컨트롤러(22)를 제어하여 DMAC 블록(20)에 일시 대기 신호를 걸면서 목적 어드레스 영역에 데이터를 네 번에 나누어 라이트하게 된다.The memory controller 21 controls the external bus controller 22 to send a temporary signal to the DMAC block 20 to divide and write data in the target address area four times.
그리고 세 번째의 경우로 소오스 어드레스 영역의 비트 크기가 16비트이고 목적 어드레스 영역의 비트 크기가 8비트인 경우 DMAC 블록(20)은 하프워드 어드레스를 발생하고 메모리 컨트롤러(21)는 버스 컨트롤러(22)를 통하여 데이터를 리드한다.In the third case, when the bit size of the source address area is 16 bits and the bit size of the destination address area is 8 bits, the DMAC block 20 generates a halfword address and the memory controller 21 generates the bus controller 22. Read the data through.
이 데이터를 DMAC 블록(20)의 임시 레지스터(27)에 일시 저장하고 DMAC 블록(20)은 목적 어드레스 영역에 바이트 어드레스와 컨트롤 신호를 발생한다.This data is temporarily stored in the temporary register 27 of the DMAC block 20, and the DMAC block 20 generates a byte address and a control signal in the target address area.
상기 바이트 어드레스와 컨트롤 신호를 받아 메모리 컨트롤러(21)는 버스 컨트롤러(22)를 제어하여 16비트 데이터에 대하여 8비트씩 목적 어드레스 영역에 두 번 라이트하게 된다.In response to the byte address and the control signal, the memory controller 21 controls the bus controller 22 to write twice to 16-bit data in the target address area by 8 bits.
이와 같은 본 발명의 직접 메모리 액세스 제어 장치는 DMAC 블록에서 데이터 트랜스퍼가 되는 모든 메모리의 크기를 고려하여 제어 블록을 구성하지 않고 메모리 컨트롤러를 통하여 데이터 크기를 맞게하여 데이터 트랜스퍼가 이루어지도록하여 DMAC 블록의 구성을 단순화하는 효과가 있다.Such a direct memory access control apparatus of the present invention does not configure a control block in consideration of the size of all memories that are data transfers in a DMAC block, but instead of configuring a control block to allow data transfer through a memory controller to configure a DMAC block. This has the effect of simplifying.
또한, 데이터 트랜스퍼시에 DMAC 블록은 서로 다른 비트 크기를 갖더라도 각각 한 번씩만 어드레싱을 해도되므로 데이터 트랜스퍼 동작이 효율적으로 이루어지도록하는 효과가 있다.In addition, since the DMAC block may be addressed only once, even when having a different bit size, the data transfer operation can be efficiently performed.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980001051A KR100261154B1 (en) | 1998-01-15 | 1998-01-15 | Dma controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980001051A KR100261154B1 (en) | 1998-01-15 | 1998-01-15 | Dma controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990065664A KR19990065664A (en) | 1999-08-05 |
| KR100261154B1 true KR100261154B1 (en) | 2000-07-01 |
Family
ID=19531550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980001051A KR100261154B1 (en) | 1998-01-15 | 1998-01-15 | Dma controller |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100261154B1 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000065450A (en) * | 1999-04-03 | 2000-11-15 | 구자홍 | Bus Interface System and Bus Interface Method using the system |
| KR100664009B1 (en) * | 2000-01-04 | 2007-01-03 | 엘지전자 주식회사 | Memory access controller |
| KR100364800B1 (en) * | 2000-08-29 | 2002-12-16 | 주식회사 하이닉스반도체 | data input/output control unit for semicorductor memory device |
| KR100367084B1 (en) * | 2000-12-22 | 2003-01-09 | 한국전자통신연구원 | DMA controller for the high speed image processor at real time |
| KR100662256B1 (en) | 2004-12-20 | 2006-12-28 | 한국전자통신연구원 | Object-based Storage Device and its control method for having low process load |
-
1998
- 1998-01-15 KR KR1019980001051A patent/KR100261154B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990065664A (en) | 1999-08-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7114041B2 (en) | AMBA modular memory controller | |
| US6519674B1 (en) | Configuration bits layout | |
| EP1047994B1 (en) | Intelligent data bus interface using multi-port memory | |
| US5226134A (en) | Data processing system including a memory controller for direct or interleave memory accessing | |
| US6275891B1 (en) | Modular and scalable system for signal and multimedia processing | |
| JPS6259822B2 (en) | ||
| JPH05204820A (en) | Microcessor, processing system and bus interface | |
| US5060186A (en) | High-capacity memory having extended addressing capacity in a multiprocessing system | |
| US4835684A (en) | Microcomputer capable of transferring data from one location to another within a memory without an intermediary data bus | |
| US4344130A (en) | Apparatus to execute DMA transfer between computing devices using a block move instruction | |
| KR100261154B1 (en) | Dma controller | |
| US6754760B1 (en) | Programmable interface for a configurable system bus | |
| JPH04306756A (en) | Data transfer system | |
| KR890015108A (en) | Data transmission control system | |
| EP1164490B1 (en) | Re-configurable memory map for a system on a chip | |
| KR970059914A (en) | Flash memory system | |
| JP2687416B2 (en) | Microprocessor with expansion port | |
| KR100252508B1 (en) | Apparatus for interfacing rom to processor bus | |
| KR920002073B1 (en) | Apparatus for expanding data memory | |
| US20060004932A1 (en) | Multi-directional data transfer using a single DMA channel | |
| KR100269598B1 (en) | Semiconductor memory | |
| KR19990048634A (en) | Peripheral input / output device connection device using system bus of microcomputer | |
| KR100275958B1 (en) | Microcomputer unit | |
| KR20010062491A (en) | Communication interface between processors and semiconductor integrated circuit apparatus | |
| JPH0638249B2 (en) | Microcomputer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050322 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |