KR19980056461A

KR19980056461A - Interface device between PCI systems

Info

Publication number: KR19980056461A
Application number: KR1019960075731A
Authority: KR
Inventors: 임규성
Original assignee: 문정환; 엘지반도체 주식회사
Priority date: 1996-12-28
Filing date: 1996-12-28
Publication date: 1998-09-25
Also published as: KR100227142B1

Abstract

본 발명은 다수개의 디바이스를 각각 연결하고 있는 상위 PCI버스와 하위 PCI버스간에서 상위 PCI버스에 연결되어 있는 디바이스에서 하위 PCI버스에 연결되어 있는 디바이스에 구비되어 있는 메모리를 억세스하는 경우 상기 버스간의 데이터 인터페이스를 위한 브릿지를 경유하고, 상기 브릿지는 전송을 위해 내부의 메모리형 버퍼에 잠시 저장된 데이터들의 특성에 따라 결합 혹은 병합되어 하위 PCI버스에 연결되어 있는 디바이스와 데이터 통신을 처리 하는 PCI 시스템 간의 인터페이스 장치에 관한 것으로, 데이터 통신을 위해 상기 브릿지에 구비되어 있는 메모리형 버퍼는 데이터를 저장하는 FIFO(1)와, 각 처리의 어드레스를 비교하여 연속한지를 결정하는 비교기(2)와, 상기 FIFO(1)에 저장된 데이터의 결합을 제어하고 해당 디바이스에게 스킵되어지는 데이터 페이즈를 알려주는 제어부(3)로 구성되어 있는 것을 특징으로 하는 PCI 시스템 간의 인터페이스 장치에 관한 것이다.According to the present invention, when a memory provided in a device connected to a lower PCI bus is accessed from a device connected to an upper PCI bus between an upper PCI bus and a lower PCI bus connecting a plurality of devices, the data between the buses is accessed. Via a bridge for an interface, the bridge is an interface device between a PCI system that processes data communication with a device connected to a lower PCI bus by combining or merging according to characteristics of data temporarily stored in an internal memory type buffer for transmission. The memory-type buffer provided in the bridge for data communication includes a FIFO (1) for storing data, a comparator (2) for comparing each processing address and determining whether the processing is continuous, and the FIFO (1). Control the combination of data stored in the It relates to an interface device between the PCI system, characterized in that consists of a control unit (3) indicating the data phase.

Description

Interface device between PCI systems

도 1은 PCI 시스템 간의 인터페이스 개념을 설명하기 위한 예시도1 is an exemplary diagram for explaining a concept of an interface between PCI systems

도 2는 종래 PCI 브릿지와 주변 디바이스간의 데이터 통신을 위한 내부 구성 예시도2 is a diagram illustrating an internal configuration for data communication between a conventional PCI bridge and a peripheral device

도 3은 본 발명에 따른 PCI 시스템 간의 인터페이스 장치의 구성 예시도3 is an exemplary configuration diagram of an interface device between PCI systems according to the present invention;

도 4는 도 2에 도시되어 있는 종래기술에서의 동작 파형 예시도4 is an exemplary operation waveform of the prior art shown in FIG.

도 5는 도 3에 도시되어 있는 본 발명에서의 동작 파형 예시도5 is an exemplary operation waveform diagram of the present invention shown in FIG.

본 발명은 PCI(Peripheral Component Interconnect) 시스템간의 데이터 교환을 위한 인터페이스에 관한 것으로 특히, 연속 메모리 라이트 처리시 불필요한 클럭의 수를 줄어 버스트 처리의 퍼포먼그를 향상시키는데 적당하도록 PCI 시스템 간의 인터페이스 장치에 관한 것이다.The present invention relates to an interface for data exchange between Peripheral Component Interconnect (PCI) systems, and more particularly, to an interface device between PCI systems suitable for improving the performance of burst processing by reducing the number of unnecessary clocks during continuous memory write processing. .

일반적으로, PCI 버스간의 인터페이스 구조는 첨부한 도 1에 도시되어 있는 바와같이 구성되는데, 이때 운영상의 동작은 PCI 로칼 버스설명서 버전 2.1(PCI Special Interest Group, June, 1, 1995)에 상세히 설명되어 있으며, PCI 시스템 간을 연결하는 브릿지의 동작은 PCI-to-PCI 브릿지 설계 설명서 버전 1.0(PCI SIG April, 5, 1994)에 잘 설명되어 있다.In general, the interface structure between the PCI bus is configured as shown in Figure 1 attached, wherein the operational operation is described in detail in PCI Local Bus Manual Version 2.1 (PCI Special Interest Group, June, 1, 1995). The operation of bridges between PCI systems is well described in the PCI-to-PCI Bridge Design Guide Version 1.0 (PCI SIG April, 5, 1994).

그러므로, 상세한 설명은 생략하고 문제점을 도출하기 위한 부분에 대한 동작만을 간략히 설명한다.Therefore, the detailed description will be omitted and only the operation of the part for deriving the problem will be briefly described.

도 1에 도시되어 있는 바와 같이 제 2의 PCI버스(PSI-BUS2)에 연결된 디바이스(30a, 30B) 중 하나와 데이터 처리를 하기 위해 제 1의 PSI버스(PSI-BUS1)상에 발생된 디바이스(20A, 20B)에서 발생되는 메모리 라이트 요청은 브릿지(10)를 통과 해야만 하며, 이때 브릿지(10) 내부의 버퍼에 잠시 저장된 데이터들의 특성, 즉 데이터들이 연속하게 이어지는지, 또는 그 크기는 얼마나 되는지에 따라 결합 혹은 병합되어 제 2의 PCI버스(PSI-BUS2)상에 연결되어 있는 디바이스(30A, 30B)와 데이터 통신을 처리을 하게 된다.As shown in FIG. 1, a device generated on the first PSI bus PSI-BUS1 to perform data processing with one of the devices 30a and 30B connected to the second PCI bus PSI-BUS2. Memory write requests generated at 20A and 20B must pass through the bridge 10, where the characteristics of the data temporarily stored in the buffer inside the bridge 10, i.e. the data continues in succession, or how large is the size thereof. Accordingly, data communication is performed with the devices 30A and 30B connected or merged together to be connected to the second PCI bus (PSI-BUS2).

상기 브릿지(10)와 제2의 PCI버스(PSI-BUS2)상에 연결되어 있는 디바이스들 간의 결합 관계 및 동작을 설명하기 위한 구성은 첨부한 도 2에 도시되어 있는 바와 같이 구성되어 있다.The configuration for explaining the coupling relationship and operation between the bridge 10 and the devices connected on the second PCI bus (PSI-BUS2) is configured as shown in FIG.

제 1의 PCI버스(PSI-BUS1)에서 발생된 메모리 라이트 요청에 따른 처리은 브릿지(10)의 내부 메모리형 버퍼를 거쳐 디바이스(30A, B)의 메모리로 라이트된다.The processing according to the memory write request generated in the first PCI bus PSI-BUS1 is written to the memory of the devices 30A and B via the internal memory buffer of the bridge 10.

만일, 제 1의 PCI버스(PSI-BUS1)에서 발생된 메모리 라이트 처리가 싱글 또는 버스트 데이터 페이즈를 가진 여러개의 연속 메모리 라이트 처리일 경우에는 상기 브릿지(10) 내에서 선형 버스트 명령을 사용한 하나의 PIS버스 처리로 결합된다.If the memory write process generated in the first PCI bus PSI-BUS1 is a plurality of consecutive memory write processes having a single or burst data phase, one PIS using a linear burst command in the bridge 10 may be used. Combined with bus processing.

예를들어, DWORD 1, 2, 4의 라이트 순서를 가진 3개의 처리은 브릿지(10)내에서 하나의 버스트 처리시에 첫 번째 데이터 페이즈이 DWORD 1에 대해, 두 번째 데이터 페이즈이 DWORD 2에 대해, 그리고 네 번째 데이터 페이즈이 DWORD 4에 대한 유효 데이터가 된다.For example, three processes with a write order of DWORD 1, 2, and 4 may cause the first data phase to be DWORD 1, the second data phase to DWORD 2, and yes in one burst processing in bridge 10. The first data phase becomes valid data for DWORD 4.

DWORD 3에 대한 세 번째 데이터 페이즈 때는 모든 바이트 인에이블을 디스에이블시키며 어떤 데이터도 전송되지 않는다.The third data phase for DWORD 3 disables all byte enable and no data is sent.

디바이스내에 있는 카운터는 매 데이터 페이즈마다 4 바이트 씩 증가시켜 연속하게 디바이스의 메모리에 데이터가 라이트되도록 최초 어드레스에서 카운팅한다.The counter in the device is counted at the initial address so that data is written to the device's memory continuously by 4 bytes for each data phase.

상술한 바와 같은 경우에서 DWORD3의 경우 모든 바이트 인에이블을 디스에이블 시키고 어떤 데이터도 전송되지 않은 데이터 페이즈가 한 개 발생하며 디바이스(30A, B) 내부의 메모리로의 데이터 전송량이 많아질수록 의미 없는 데이터 페이즈가 발생할 가능성도 많아지고 빈번해 질것이므로 메모리 라이트 요청을 수행하는데 있어서 효율을 낮추는 원인이 된다는 문제점이 발생되었다.In the above case, DWORD3 disables all byte enable and generates one data phase in which no data is transmitted. The more data is transferred to the internal memory of the devices 30A and B, the more meaningless data is. There is a problem that phases are more likely to occur and become more frequent, causing a decrease in efficiency in performing memory write requests.

상기와 같은 문제점을 해소하기 위한 본 발명의 목적은 연속 메모리 라이트 처리시 불필요한 클럭의 수를 줄여 버스트 처리의 퍼포먼그를 향상시키는데 적당하도록 PCI 시스템 간의 인터페이스 장치를 제공하는 데 있다.An object of the present invention for solving the above problems is to provide an interface device between PCI systems to be suitable for improving the performance of burst processing by reducing the number of unnecessary clocks in the continuous memory write process.

상기 목적을 달성하기 위한 본 발명의 특징은, 다수개의 디바이스을 각각 연결하고 있는 상위 PCI버스와 하위 PCI버스간에서 상위 PCI버스에 연결되어 있는 디바이스에서 하위 PCI버스에 연결되어 있는 디바이스에 구비되어 있는 메모리를 억세스하는 경우 상기 버스간의 데이터 인터페이스를 위한 브릿지를 경유하고, 상기 브릿지는 전송을 위해 내부의 메모리형 버퍼에 잠시 저장된 데이터들의 특성에 따라 결합 혹은 병합되어 하위 PCI버스에 연결되어 있는 디바이스와 데이터 통신을 처리을 하는 PCI 시스템 간의 인터페이스 장치에 있어서, 데이터 통신을 위해 상기 브릿지에 구비되어 있는 메모리형 버퍼는 데이터를 저장하는 FIF(1)와, 각 처리의 어드레스를 비교하여 연속한지를 결정하는 비교기(2)와, 상기 FIF(1)에 저장된 데이터의 결합을 제어하고 해당 디바이스에게 스킵되어지는 데이터 페이즈를 알려주는 제어부(3)로 구성되어 있는 데 있다.A feature of the present invention for achieving the above object is a memory provided in a device connected to the lower PCI bus in the device connected to the upper PCI bus between the upper PCI bus and lower PCI bus connecting a plurality of devices, respectively Is accessed via a bridge for data interface between the buses, and the bridges are combined or merged according to the characteristics of data temporarily stored in an internal memory type buffer for transmission to communicate with devices connected to lower PCI buses. In the interface device between PCI systems for processing the data, the memory-type buffer provided in the bridge for data communication is the FIF (1) for storing data and the comparator (2) for comparing the address of each processing to determine whether it is continuous. ), And control and solve the combination of the data stored in the FIF (1) It is used which consists of a control unit (3) indicating that the data phase to the device is skipped.

이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 3는 본 발명에 따른 블록 구성도로서, 브릿지에 구비되어 있는 메모리형 버퍼와 디바이스에 구성되는 버퍼 사이의 개선된 연결 구조를 보여준다.3 is a block diagram according to the present invention, which shows an improved connection structure between a memory-type buffer included in a bridge and a buffer configured in a device.

브릿지에 구비되어 있는 메모리형 버퍼는 데이터를 저장하는 FIF(1)와, 각 처리의 어드레스를 비교하여 연속한지를 결정하는 비교기(2)와, 상기 FIF(1)에 저장된 데이터의 결합을 제어하고 해당 디바이스에게 스킵되어지는 데이터 페이즈를 알려주는 제어부(3)로 구성되어 있다.The memory-type buffer provided in the bridge controls the combination of the data stored in the FIF (1) and the comparator (2) for determining whether the data is continuous by comparing the addresses of the respective processes with each other. It is comprised by the control part 3 which informs the device about the data phase skipped.

또한, 디바이스쪽은 데이터를 저장하는 버퍼(4)와, 어드레스 디코더(5), 및 어드레스 카운터(6)로 구성되어 있다.The device side is composed of a buffer 4 for storing data, an address decoder 5 and an address counter 6.

상기와 같이 구성되는 본 발명에 따른 인터페이스의 동작을 첨부한 도 4와 도 5는 참조하여 살펴보면, 다음과 같다.4 and 5 attached to the operation of the interface according to the present invention configured as described above with reference to, as follows.

제 1의 PCI버스(PCI-BUS1)상에서 발생된 된 연속 한 메모리 라이트 처리은 제 2의 PCI버스(PCI-BUS2)로 전송되기 브릿지에서 결합된다.Consecutive memory write processes generated on the first PCI bus PCI-BUS1 are combined in the bridge to be transferred to the second PCI bus PCI-BUS2.

이때 DWORD 1, 2, 4, 5, 6, 8로의 라이트인 경우 종래에는 첨부한 도 4에 도시되어 있는 바와같이 데이터의 전송이 없는 DWORD 3과 7의 경우도 각각의 데이터 페이즈로 버스트 처리에 포함되었지만, 첨부한 도 5에 도시되어 있는 바와같이 본 발명에 따른 인터페이스에서는 결합된 버스트 처리에는 의미없는 DWORD 3, 7과 관련된 데이터 페이즈는 무시되며, 단지 DWORD 1, 2, 4, 5, 6, 8로의 라이트를 위한 데이터 페이즈만 가진다.At this time, in the case of writing to DWORD 1, 2, 4, 5, 6, and 8, DWORD 3 and 7 without data transmission are included in the burst processing at respective data phases, as shown in FIG. 4. However, as shown in the accompanying FIG. 5, the data phases associated with DWORDs 3 and 7, which are meaningless to the combined burst processing in the interface according to the present invention, are ignored, only DWORD 1, 2, 4, 5, 6, 8 It only has a data phase for writing to the furnace.

이것을 위해 브릿지쪽의 어드레스 비교기(2)는 제 1의 PCI버스(PCI-BUS1)에서 발생한 메모리 라이트 처리의 어드레스 페이즈시에 각각의 어드레스를 래치한 후, 비교해서 결함되었을 때 스킵되는 데이터 페이즈를 결정한다.For this purpose, the address comparator 2 on the bridge side latches each address at the address phase of the memory write process occurring on the first PCI bus PCI-BUS1, and compares and determines the data phase to be skipped when it is defective. do.

이때, 제어부(3)에서는 제 2의 PCI버스(PCI-BUS2)에서 디바이스로 전송되는 신호를 이용해 디바이스의 어드레스 카운터가 매 데이터 페이즈마다 기존의 어드레스에 4 바이트 씩 증가하는 것을 그 순간 8 바이트를 증가시켜 잘못된 어드레스로 데이터가 라이트되는 것을 방지해 준다.At this time, the control unit 3 increases the 8 bytes at the moment that the address counter of the device is increased by 4 bytes to the existing address every data phase by using a signal transmitted from the second PCI bus (PCI-BUS2) to the device. This prevents data from being written to the wrong address.

상기와 같이 동작하는 본 발명에 따른 PCI 시스템 간의 인터페이스장치를 제공하면, 종래의 결합시에는 데이터전송이 없는 데이터 페이즈도 버스트 처리에 포함시켜 의미 없는 클럭을 소비하는 반면(도 4 참조) 본 발명에 의하면 데이터의 전송이 없는 데이터 페이즈는 결합제외시키고 결합(도 5 참조)함에 따라 버스트 처리시에 메모리 라이트의 속도를 증가시키고 버스의 효율을 높일 수 있다.When providing an interface device between PCI systems according to the present invention operating as described above, in the conventional combination, the data phase without data transmission is also included in the burst processing to consume a meaningless clock (see FIG. 4). According to the data phase without data transfer, the combination of excluding and combining (see FIG. 5) can increase the speed of memory write during burst processing and increase the efficiency of the bus.

Claims

A bridge for data interface between the buses when the memory provided in the device connected to the lower PCI bus is accessed between the upper PCI bus and the lower PCI bus connecting a plurality of devices, respectively. By way of example, the bridge is connected or merged according to the characteristics of the data temporarily stored in the internal memory-type buffer for transmission in the interface device between the device connected to the lower PCI bus and the PCI system for processing data communication, the data The memory-type buffer provided in the bridge for communication includes: a FIF (1) for storing data, a comparator (2) for comparing the addresses of each processing to determine whether the data is continuous, and a data stored in the FIF (1). Control the association and skip the data phase that is skipped to the device. Interface device between the PCI system, characterized in that consisting of a control unit (3).