RU1807495C - Process-to-process interface - Google Patents
Process-to-process interfaceInfo
- Publication number
- RU1807495C RU1807495C SU4828762A RU1807495C RU 1807495 C RU1807495 C RU 1807495C SU 4828762 A SU4828762 A SU 4828762A RU 1807495 C RU1807495 C RU 1807495C
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- inputs
- outputs
- group
- Prior art date
Links
Landscapes
- Multi Processors (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано при построении многомашинных комплексов и мультипроцессорных систем. Цель изобретени - расширение функциональных возможностей за счет параллельной передачи информации одновременно в несколько процессоров. Поставленна цель достигаетс тем, что устройство содержит с первого по N-й блоки коммутации, где N - число коммутируемых процессоров системы, (N + +1)-й блок коммутации, блок управлени . 4 ил., 1 табл.The invention relates to computer technology and can be used in the construction of multi-machine complexes and multiprocessor systems. The purpose of the invention is to expand the functionality by simultaneously transmitting information simultaneously to several processors. The goal is achieved in that the device comprises from the first to the Nth switching units, where N is the number of switched processors of the system, the (N + +1) -th switching unit, and the control unit. 4 ill., 1 tab.
Description
Изобретение относитс к .цифровой вычислительной технике и может быть использовано в многомашинных вычислительных системах дл организации межмашинного взаимодействи .. .The invention relates to digital computing and can be used in multi-machine computing systems for inter-machine communication.
, Цель изобретени - расширение области применени устройства.. ; На фиг. 1 приведена структурна схема устройст фиг, 2 - функциональна схема блока коммутации; на фиг. 3 - функциональна схема узла коммутации; на фиг. 4 - функциональна схема узла управлени коммутацией; на фиг. 5 - алгоритм работы устройства; на фиг. 6 - временна диаграмма работы устройства., The purpose of the invention is the expansion of the scope of the device ..; In FIG. 1 is a structural diagram of the device of FIG. 2 is a functional diagram of a switching unit; in FIG. 3 is a functional diagram of a switching unit; in FIG. 4 is a functional diagram of a switching control unit; in FIG. 5 - algorithm of the device; in FIG. 6 is a timing diagram of the operation of the device.
Устройство дл сопр жени ЭВМ (фиг. 1) содержит блоки 11-1 N сопр жени , блок 2 управлени , содержащий узел 3 управлени коммутацией и. блок 4 сопр жени , локальные шины 5i-5r i дл подключени к ЭВМ и системные шины 6 дл подключени управл ющей ЭВМ. Блоки II-IN сопр жени через системные шины 6 адреса, управлени и данных соединены с узлом 3 управлени и блоком 4 сопр жени .The computer interface device (Fig. 1) comprises N interface units 11-1, a control unit 2, comprising a switching control unit 3 and. interface unit 4, local buses 5i-5r i for connecting to a computer, and system buses 6 for connecting a host computer. The II-IN units are connected via the address, control and data bus 6 to the control unit 3 and the interface unit 4.
Блок 1 сопр жени (фиг. 2) содержит элемент И 7, элементы И-НЕ 8, 9, регистр 10, дешифраторы адреса 11, 12,счетчик .элемент ИЛИ-НЕ 14, двунаправленный буфер данных 15, элемент И 16, триггер 17, элемент ИЛИ 18, элемент И 19, однонаправленный буфер данных 20, дешифратор адреса 21, элемент ИЛИ 22. Элемент И 7, элементы И-НЕ 8, 9, регистр 10, дешифраторы адреса 11, 12, счетчик 13 и Триггер 17 соединены с соответствующими системными шинами 6, а буфер данных 15, элемент ИЛИ 22, буфер Данных 20, дешифратор адреса 21 и выходы регистра 10 соединены с соответствующими локальными шинами 5.The interface unit 1 (Fig. 2) contains an AND 7 element, AND-NOT elements 8, 9, a register 10, address decoders 11, 12, a counter. An OR-NOT element 14, a bi-directional data buffer 15, an AND 16 element, a trigger 17 , OR element 18, AND element 19, unidirectional data buffer 20, address decoder 21, OR element 22. Element AND 7, AND-NOT elements 8, 9, register 10, address decoders 11, 12, counter 13 and Trigger 17 are connected to the corresponding system buses 6, and the data buffer 15, the OR element 22, the data buffer 20, the address decoder 21 and the outputs of the register 10 are connected to the corresponding local buses 5.
Блок 4 сопр жени (фиг. 3) содержит элементы И 23, 24, элементы И-НЕ 25, 26, регистр 27, дешифратор адреса 28, счетчик 29, элементы И-НЕ 30, 31, двунаправленный буфер данных 32, элементы ИЛИ 33, 34, элемент И 35, однонаправленный буфер данО х|The interface unit 4 (Fig. 3) contains AND elements 23, 24, AND-NOT elements 25, 26, register 27, address decoder 28, counter 29, AND-NOT elements 30, 31, bidirectional data buffer 32, OR 33 elements , 34, element And 35, unidirectional buffer givenO x |
ЮYU
«™s"™ s
ных 36. Элементы 23-26, регистр27, дешифратор адреса 28, счетчик 29 соединены с соответствующими шинами управл ющей ЭВМ, а элементы 30, 31, буфер данных 32, элементы 34, 35 и буфер данных 36 - с соответствующими шинами 6. Узел управлени коммутацией (фиг. 4) содержит посто нное запоминающее устройство (ПЗУ) 37, регистр 38, ПЗУ 39, дешифратор адреса 40, счетчик 41. Выходы регистра 38 соединены с входами ПЗУ 37, 39, дешифратор адреса 40 соединен с входом счетчика 41. Устройство дл сопр жени ЭВМ через локальные шины 5 и системные шины б подключаетс к группе ЭВМ, между которыми необходимо реализовать обмен информацией.36. Elements 23-26, register 27, address decoder 28, counter 29 are connected to the corresponding buses of the host computer, and elements 30, 31, the data buffer 32, elements 34, 35 and the data buffer 36 are connected to the corresponding buses 6. Control node switching (Fig. 4) contains a read only memory (ROM) 37, register 38, ROM 39, address decoder 40, counter 41. The outputs of register 38 are connected to the inputs of ROM 37, 39, address decoder 40 is connected to the input of counter 41. Device for interfacing a computer through local buses 5 and system buses b it is connected to a group of computers between which It is necessary to realize the exchange of information.
Устройство работает следующим образом .The device operates as follows.
Устройство обеспечивает два режима работы:The device provides two modes of operation:
- передача информации с системных шин 6 параллельно во все локальные шины 5, к которым подключены ЭВМ-приемники, причем передача информации осуществл етс в режиме пр мого доступа к пам ти как передающей, так и принимающей ЭВМ:- information transfer from system buses 6 in parallel to all local buses 5 to which computer receivers are connected, and information transfer is carried out in the mode of direct access to the memory of both the transmitting and receiving computers:
- передача информации в режиме пр мого доступа к пам ти с одной из локальных шин 5 параллельно во все остальные локальные шины 5 и, кроме того, в системные шины 6.- transmitting information in direct memory access mode from one of the local buses 5 in parallel to all other local buses 5 and, in addition, to the system buses 6.
Первый режим работы реализуетс следующей последовательностью:The first mode of operation is implemented by the following sequence:
1. ЭВМ через системные шины 6 загружает начальный адрес пам ти, в которой находитс информаци дл передачи, в счетчик 29 узла 4 коммутации.1. The computer through the system buses 6 loads the starting address of the memory in which the information for transmission is located into the counter 29 of the switching unit 4.
2. ЭВМ через системные шины 6 последовательно загружает начальные адреса в счетчики 13 необходимых бликов 1 сопр жени , св занных через локальные шины 5 с ЭВМ-приемниками.2. The computer through the system buses 6 sequentially loads the start addresses into the counters 13 of the necessary glare 1 of the pairing connected via the local buses 5 to the computer receivers.
3. Каждый блок 1 сопр жени через шины 6 настраиваетс на режим записи информации в пам ть ЭВМ-приемника.3. Each block 1 of the interface through the bus 6 is configured to record information in the memory of the computer receiver.
4. Узел 4 сопр жени через шины 6 настраиваетс на режим чтени массива информации из пам ти ЭВМ-передатчика.4. The node 4 of the interface through the bus 6 is configured to read the array of information from the memory of the computer transmitter.
5. В счетчик 41 узла 3 управлени коммутацией записываетс через шины 6 число байт массива передаваемой информации.5. The number of bytes of the transmitted information array is recorded via the bus 6 to the counter 41 of the switching control unit 3.
6. Управление обменом информацией передаетс узлу 3 управлени коммутацией, который выставл ет на управл ющие системные шины 6 сигнал ЗАХВАТ, переводит процессор ЭВМ-передатчика в третье состо ние и берет на себ организацию обмена (логика работы иллюстрируетс фиг. 5 и 6).6. Information exchange control is transferred to the switching control unit 3, which sets the CAPTURE signal to the control system buses 6, puts the computer transmitter processor into the third state and takes care of the exchange organization (operation logic is illustrated in Figs. 5 and 6).
7. После конца обмена (т.е. когда содержимое счетчика 41 узла 3 управлени коммутацией станет равным нулю) снимаетс сигнал ЗАХВАТ и ЭВМ-передатчик выдает 5 команды через блоки 1 Запустить функциональную программу и затем продолжает выполнение своей программы.7. After the end of the exchange (that is, when the content of the counter 41 of the switching control unit 3 becomes equal to zero), the CAPTURE signal is removed and the computer transmitter issues 5 commands via blocks 1. Run the functional program and then continues to execute its program.
Получив сообщение о завершении выполнени программы с переданной ранее 0 информацией приемом соответствующих сигналов Запрос прерываний на системные шины 6с локальных шин 5через дешифратор адреса 21 и триггер 17, управл юща ЭВМ через шины 6 приступает к подготовке 5 обмена информацией между локальными шинами в соответствии с необходимым алгоритмом обмена. :After receiving a message about completion of the program with 0 information transmitted earlier by receiving the corresponding signals, Interrupt request to the system buses 6c of local buses 5 through address decoder 21 and trigger 17, which controls the computer via buses 6, starts preparing 5 information exchange between local buses in accordance with the necessary algorithm sharing. :
Управл юща ЭВМ определ ет ЭВМ- передатчик и ЭВМ-приемники и проводит: .0 1. Загрузку начального адреса располо- . жени ийформации в блок 1, подключенный к ЭВМ-передатчику и настройку его на ре- жим чтени .The host computer determines the computer transmitter and the computer receivers and conducts: .0 1. Download the starting address of the location. information in block 1, connected to a computer transmitter and setting it to read mode.
2. Загрузку начальных адресов во всех 5 блоках 1 сопр жени , которые будут подключены к ЭВМ-приемникам, и настройку их на режим записи.2. Downloading the start addresses in all 5 blocks of 1 pairing, which will be connected to the computer receivers, and setting them to the recording mode.
3. При необходимости параллельной записи информации через шины 6 в систем- 0 ную пам ть управл ющей ЭВМ аналогично проводит подготовку блока 4 сопр жени .3. If it is necessary to write information in parallel through buses 6 to the system memory 0 of the control computer, similarly, it prepares the interface unit 4.
4. Запись в счетчик 41 узла 3 управлени коммутацией длины массива передаваемой информации.4. Writing to the counter 41 of the switching control unit 3 the length of the array of transmitted information.
5 После этого узел 3 управлени коммутацией обеспечивает параллельно -быструю передачу информацией между ЭВМ.5 After that, the switching control unit 3 provides parallel-fast information transfer between computers.
Остановимс подробно на работе блока 1 сопр жени (фиг. 2).Let us dwell in detail on the operation of the interface unit 1 (Fig. 2).
0 Настройка блока 1 производитс от управл ющей ЭВМ через системные шины 6 путем записи в регистр 10 требуемого кода согласно таблице. В этой таблице приведен один из воз- 5 можных вариантов управлени системой.0 Block 1 is configured from the host computer via system buses 6 by writing the required code to the register 10 according to the table. This table shows one of the 5 options for controlling the system.
Если выполн ютс функции обмена из пам ти ЭВМ на выходе элемента ИЛИ 22 вырабатываетс сигнал ЗАХВАТ, который поступает в.ЭВМ. После получени от ЭВМ 0 сигнала Подтверждение захвата (ПЗАХВ) из шины 5 элементы И 7, 8 и буферы 15, 20 подготовлены к работе.If exchange functions are performed from the computer memory, the output of the OR element 22 generates a CAPTURE signal, which enters the computer. After receiving from the computer 0 signal Confirmation of capture (PZAHV) from bus 5, elements 7, 8 and buffers 15, 20 are prepared for operation.
Кроме загрузки регистра 10, перед началом обмена управл юща ЭВМ загружает в 5 счетчик 13 начальный адрес пам ти.In addition to loading register 10, before starting the exchange, the control computer loads into 5 counter 13 the starting address of the memory.
Обмен начинаетс , с выдачи сигнала БОБ (быстрый обмен). В этом случае элемент 1/1 16 выдает сигнал разрешени в буфер 20, который подключает адрес с выхода Счетчика 13 к магистрали адреса локальнойThe exchange starts with the BOB signal (fast exchange). In this case, element 1/1 16 gives a permission signal to buffer 20, which connects the address from the output of Counter 13 to the local address line
шины 5, и в буфер 15, который соедин ет магистраль данных системной 6 и локальной шин 5. Если будет выполн тьс запись информации, то системный сигнал Запись .ЗУ (ЗП ЗУ) через элемент И 9 будет прохо- дить на локальную линию ЗП ЗУ и в то же врем будет ориентировать буфер 15 в на- правлении системна магистраль данных - локальна магистраль данных. Если будет выполн тьс чтение с шины 5, то уже сие- темный сигнал ЧТ ЗУ будет передаватьс на локальную линию ЧТ ЗУ через элемент 8. В обеих этих операци х локальна лини ГОТОВ будет подключена через вентиль 7 к системной линии ГОТОВ дл анализа в уп- равл ющей ЭВМ.bus 5, and to the buffer 15, which connects the data highway of the system 6 and the local bus 5. If information is recorded, the system signal Record .ZU (RAM memory) through the And 9 element will go to the local line of the RAM memory and at the same time, the buffer 15 will orient in the direction of the system data highway — the local data highway. If reading from bus 5 is performed, then the current signal of the read-only memory will be transmitted to the local line of the read-only memory via element 8. In both of these operations, the local READY line will be connected through valve 7 to the READY system line for analysis in mainframe computer.
По заднему фронту каждого импульса ЧТ ЗУ или ЗП ЗУ вырабатываетс сигнал на входе -1 счетчика 13, и каждое следующее обращение к пам ти производитс по слё- дующему по пор дку адресу. (Здесь учиты- ваетс , что шина адреса инверсна ). Это обеспечиваетс элементом ИЛИ 18 и элементом И 19.A signal at input -1 of counter 13 is generated on the trailing edge of each pulse of the read-only memory or read-only memory, and each subsequent memory access is performed at the address in the following order. (Here it is taken into account that the address bus is inverse). This is provided by OR element 18 and AND element 19.
Триггер 17 и дешифратор адреса 21 обеспечивает возможность локальной ЭВМ сообщить управл ющей ЭВМ через выходы шины 6с помощью сигналов ЗАПРЕТ о завершении текущего задани .The flip-flop 17 and address decoder 21 enable the local computer to inform the host computer via the outputs of the bus 6 by means of the PROHIBIT signals about the completion of the current task.
Рассмотрим подробно работу узла 4 со- пр жени (фиг. 3).Let us consider in detail the operation of the interface unit 4 (Fig. 3).
Она во многом аналогична описанной выше работе блока 1 сопр жени .It is in many ways similar to the operation of the mating unit 1 described above.
Настройка блока 4 сопр жени производитс управл ющей ЭВМ путем записи в регистр 27 требуемого кода:The configuration of the interface unit 4 is carried out by the host computer by writing the required code to the register 27:
-.... -....
При этом схема ИЛИ 33 вырабатывает разрешающий потенциал на схему И 24. Кроме того, в счетчик 29 должен быть загружен начальный адрес массива данных, кото- рый считываетс из пам ти или записываетс в нее. Во врем быстрого обмена , управл емого узлом 3, вырабатываетс потенциал БОБ, с помощью которого схемой И 24 вырабатываетс разрешение дл прохождени сигналов ЧТ ЗУ через схе- му И 25 или ЗП ЗУ через схему И 26 соответственно при чтении или записи информации. Кроме того, выход схемы И 24 разрешает работу буфера данных 32 и буфера адреса 36. In this case, the OR circuit 33 generates a resolving potential for the And circuit 24. In addition, the start address of the data array, which is read from or written to the memory, must be loaded into the counter 29. During the fast exchange controlled by the node 3, the BOB potential is generated by which the AND 24 circuit produces permission to pass the read-only memory signals through the I 25 circuit or the ST RAM through the I 26 circuit when reading or writing information. In addition, the output of AND circuit 24 enables the operation of the data buffer 32 and the address buffer 36.
5 0 5 5 0 5
0 0
5 5
0 0
5 5
00
55
0 5 0 5
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU4828762 RU1807495C (en) | 1990-05-24 | 1990-05-24 | Process-to-process interface |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU4828762 RU1807495C (en) | 1990-05-24 | 1990-05-24 | Process-to-process interface |
Publications (1)
Publication Number | Publication Date |
---|---|
RU1807495C true RU1807495C (en) | 1993-04-07 |
Family
ID=21516125
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU4828762 RU1807495C (en) | 1990-05-24 | 1990-05-24 | Process-to-process interface |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU1807495C (en) |
-
1990
- 1990-05-24 RU SU4828762 patent/RU1807495C/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1388883, кл.О 06 К 15/76, 1987. Авторское свидетельство СССР № 1418729, кл. G 06 F 15/16, 1987, * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0189638B1 (en) | Bus width adapter | |
US4467447A (en) | Information transferring apparatus | |
JPH01147647A (en) | Data processor | |
GB2075310A (en) | Bus extender circuitry for data transmission | |
KR100291409B1 (en) | Method and apparatus for supporting two secondary decode agents on the same bus in a computer system | |
RU1807495C (en) | Process-to-process interface | |
KR920010977B1 (en) | Memory bus architecture | |
US4888685A (en) | Data conflict prevention for processor with input/output device | |
JPH03668B2 (en) | ||
EP0382342B1 (en) | Computer system DMA transfer | |
JPH0715670B2 (en) | Data processing device | |
JPS6130300B2 (en) | ||
JP2634609B2 (en) | Data transfer device | |
KR900005452B1 (en) | Speed - up circuit for micro precessor | |
SU1124275A1 (en) | Microprocessor communication device | |
JPS5844426Y2 (en) | Inter-processor information transfer device | |
KR100233100B1 (en) | Time division accessing data communicaton device in multiple processor | |
JPH04273358A (en) | One-chip microcomputer containing dmac | |
JPH02211571A (en) | Information processor | |
JPS61276050A (en) | Data transmission system | |
JPS62210559A (en) | Dma circuit | |
JPS61267852A (en) | Data bus conversion system | |
JPH0681158B2 (en) | Data transfer control device | |
JPS5819966A (en) | Dma transfer system | |
JPS5932813B2 (en) | Data transfer method |