KR880001743Y1 - Foc의 인덱스 신호 보상회로. - Google Patents

Foc의 인덱스 신호 보상회로. Download PDF

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KR880001743Y1
KR880001743Y1 KR2019840014596U KR840014596U KR880001743Y1 KR 880001743 Y1 KR880001743 Y1 KR 880001743Y1 KR 2019840014596 U KR2019840014596 U KR 2019840014596U KR 840014596 U KR840014596 U KR 840014596U KR 880001743 Y1 KR880001743 Y1 KR 880001743Y1
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김종오
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주식회사 금성사
허신구
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Abstract

내용 없음.

Description

FOC의 인덱스 신호 보상회로.
제1도는 본 고안의 회로도.
제2도는 본 고안의 동작설명을 위한 외부의 타이밍 챠트.
제3도느 본 고안의 동작설명을 위한 각부 타이밍 챠트.
제4도는 종래의 FDC인덱스 신호 후 독출 불능 기간을 알리는 타이밍 챠트.
* 도면의 주요 부분에 대한 부호의 설명
F1' : 플립플롭 O1,O2: 오이케이트
I : 인버터 FP : 특정 FDD의 인덱스 펄스
VP : 765FDC로부터의 VFO동기펄스
본 고안은 FDD(Floppy Disk Driver)를 제어하는 FD(Floppy Disk Controller)를 사용하는데 있어서, 상기 FDC를 μPD765A 계열 LSI로 할 경우 인덱스(Index)신호후 독출 불능 시간을 해결 하려는 회로에 관한 것이다.
μPD765A 계열의 LSI에 있어서는 인덱스 후 독출 불능 시간이 0.6ms-1.8ms까지 걸리게 된다.
이것은 VFO 동기 신호 제어를 위한 것이며, 이 시간은 자기 드라이브가 초기화(intialize)한 표준적인 포멧(format)인 경우 프리앰블(pre-amble)부 내에 있어서 읽어내는 것은 문제가 없으나 각 FDD간에는 인덱스 신호 검출기 위치와 헤드(Head) R/W겝의 위치와 다소 차이가 있다.
그예는 제4도와 같이 나타나있는데, 여기서 (a) (b)는 개별적인 FDD에서의 디스크상의 포멧이다. 또 (a)는 어떤 특정 FDD에서 최소화 한 경우이고 (b)는 인덱스 신호가 빨리 검출되는 FDD에서 최소화 한 경우이다.
상기와 같이 어떤 FDD에서 초기화 한 디스켓을 다른 FDD에서 읽어내고자 할 경우 인덱스 신호와 트랙의 프리엠블 부분의 시작 부분이 일치하지 않아 에러가 발생할 경우도 있다.
상기 일치하지 않아 어긋나는 것은 8인치 FDD에서는 ±50μs,인치 FDD에서는 ±40μs정도이다.
또한 어떤 8인치 FDD에서는 800-900μs 정도의 차이까지 발생하는 경우도 있다.
본 고안은 상기와 같은 종래의 문제점을 해소하고자 안출한 것으로서, 이는 μPD765A LSI를 이용한 FDC에서 인덱스 후 독출 불능 시간에 대비한 회로를 제공하므로서 이러한 장치에서의 신뢰성을 부여하고자 한 것에 목적을 둔것이다.
이하에서 이를 상세히 설명하면 다음과 같다.
특정 FDD[NEC 765A 계열의 FDC를 사용한 디스크 콘트롤에 의해 데이타를 읽거나 쓰는데 이용되는 보조기의 장치인 플로피 디스크 드라이버]에서의 인덱스 펄스단(FP)은 제1도와 같의 플립플롭(FF)의 클럭단(CK)가 오어 게이트(O1)일단에 인가시키고, 플립플롭(FF)의 입력(D)은 플립플롭(FF)의 반전출력()과, 접수 FDD의 FDC인 μPD765A LSI계열의 VFO 동기신호(VP)를 반전기(I)로 반전시킨 출력을 두입력으로 한 오어게이트(O2)출력을 연결하고, 상기 오어게이트(O1)타단은 상기 플립플롭(FF)의 반전출력()을 인가시켜 이 오어게이트(O1)의 출력이 보정된 인덱스 펄스(FP)로서 μPD765A 계역의 LSI FDC 단에 인가시키는 연결 구성으로 된 것이다.
이와 같은 구성으로 형성된 본 고안의 동작 및 작용효과를 설명하면 다음과 같다.
제2(a)도와 같이 인덱스 펄스가 특정PDD의 디스크상의 포멧(format)에서 프리엠블 타임에 특정 FDC로 부터 발생되면 이때 765계열의 접수용 FDC로 부터 제2(c)도와 같이 동기 신호가 발생되고, 마찬가지로 또 다른 FDC인 765계열의 μPD765A에서 동기신호가 제2(d)도와 같이 발생된다.
이때는 A FDD 제어기 동기 신호가 제2(c)도와 같이 1.8msec를 가지나 B FDD 제어기는 동기 신호가 제2(d)도와 같이 0.6msec의 동기 펄스를 발생시킴을 나타내ㅈ다.
또한 μFD745인 접수용 FDD의 포멧에는 프리엠블 시기에 제2도의 (f)와 같이 동기 펄스가 발생한다. 이때 제3도의 (a)와 같이 μPD765A FDC의 동기 출력 시기에 특정 FDD로 부터 제3(b)도와 같은 인덱스 펄스가 발생되면, 플립플롭(FF)으로 그 펄스를 제3(c)도와 같이 앞당겨 μPD765 LSI의 특성과 접수 FDD의 포멧에 맞게끔 수정하게 된다.
그러므로 동기신호에 의해 인덱스 신호를 제어하여 최악의 상태에서는 인덱스 후 독출 불능 시간이 제4도와 같이 제1섹터의 ID필드(field)내에 들어가지 않도록 하므로서 제1섹터를 읽지 못하여 생기는 독출 에터를 방지하게 되는 것이다.
이아 같은 본 고안은 컴퓨터의 기록매체인 FDD와 이의 제어용 FDC에 있어서 여기에 사용하는 μPD765 LSI의 특성에 맞게끔 특정 FDD의 포멧에 대응한 접수 FDD의 포멧을 인덱스할 때 이를 보상하여 주므로서 이러한 기기의 신뢰성을 향상시키게 되는 유익한 특징을 가진 것이다.

Claims (1)

  1. 컴퓨터의 메모리 장치인 FDD에서 이를 제어하는 FDC를 μPD765계열의 LSI로 함에 있어서, 특정 FDD에서 다른 FDD의 인덱스 전환시에 플립플롭(FF), 오어게이트(O1,O2), 인버터(I)에 의한 인덱스 후 독출 불능 보상회로를 구비하여서 됨을 특징으로 하는 FDC의 인덱스 신호 보상회로.
KR2019840014596U 1984-12-31 1984-12-31 Foc의 인덱스 신호 보상회로. KR880001743Y1 (ko)

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KR860008483U KR860008483U (ko) 1986-07-24
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