KR880000680B1

KR880000680B1 - 잡음 저감 장치(雜音低減裝置)

Info

Publication number: KR880000680B1
Application number: KR8203381A
Authority: KR
Inventors: 가즈오 와다나베; 야스오 고미나미; 요시유기 다기자와; 아기라 하에노
Original assignee: 미쓰다 가쓰시게; 가부시기가이샤 히다찌세이사꾸쇼; 마쯔모도 세이샤; 파이오니아 가부시기가이샤
Priority date: 1981-08-28
Filing date: 1982-07-28
Publication date: 1988-04-20
Also published as: KR840001022A; GB2105155B; DE3232011A1; GB2105155A; US4476502A; JPS5836031A

Abstract

내용 없음.

Description

잡음 저감 장치(雜音低減裝置)

제1도는 주지의 돌비C형 노이즈 리덕숀 시스템이 C형 엔코더로써 동작하기 위한 회로블럭을 표시함.

제2도는 주지의 돌비C형 노이즈 리덕숀 시스템이 데코더로써 동작하기 위한 회로블럭을 표시함.

제3도는 주지의 돌비B형 엔코더의 엔코더 출력신호의 진폭-주파수 특성을 표시함.

제4도는 주지의 돌비C형 엔코더의 엔코드 출력신호의 진폭-주파수특성을 표시함.

제5도는 돌비C형 엔코더와 돌비C형 데코더와의 구성에 노이즈 리덕숀 시스템에 의한 잡음 저감량을 돌비B형 노이즈 리덕숀 시스템에 의한 잡음 저감량과를 표시함.

제6도는 본 발명의 하나의 실시예의 의한 노이즈 리덕숀 시스템의 블럭 다이어그람을 표시함.

제7도는 제6도의 노이즈 리덕숀 시스템이 돌비B형 엔코더로써 동작할 때의 신호전달 경로를 표시하는 회로도임.

제8도는 제6도의 노이즈 리덕숀 시스템이 돌비B형 데코더로써 동작할 때의 신호전달 경로를 표시한 회로도임.

제9도는 제6도의 노이즈 리덕숀 시스템이 돌비C형 엔코더로써 동작할때의 신호전달 경로를 표시한 회로도임.

제10도는 제6도의 노이즈 리덕숀 시스템이 돌비C형 데코더로써 동작할때의 신호전달 경로를 표시한 회로도임.

제11도는 공지의 돌비B형 시스템의 사이드 췌인을 표시하는 회로도임.

제12도는 공지의 돌비C형의 시스템의 고 레벨 사이드 췌인을 표시하는 회로도임.

제13도는 제6도에 표시된 본 발명의 하나의 실시예가 B형 시스템으로써 동작할 때의 고 레벨 사이드 췌인 13을 표시하는 회로도임.

제14도는 제6도에 표시된 본 발명의 하나의 실시예가 C형 시스템으로서 동작할 때의 고 레벨. 사이드. 췌인 13을 표시하는 회로도임.

본 발명은 잡음 저감 장치에 관한 것이다. 종전부터 어떤 특정한 통신계 또는 특정한 기록(record) 재생계(play back)의 S/N비를 개선하기 위하여 그 계(系)에 신호압축기(signal compressor)와 신호신장기(signal expander)와를 구비한 잡음 저감 장치를 사용하는 것으로 알려져 있다.

특히 신호압축기의 회로 구성부품과 신호신장기의 회로 구성부품들을 공통으로 사용하고 모-드스위치(mode switch)의 절환에 의하여 신호압축기의 기능과 신호신장기의 기능과를 절환할 수 있게한 잡음 저감 장치가 소사아티. 오브. 일렉트로닉.앤드 레이디오. 테크니션 지(誌) 제8권 1974년 5/6월호에 의하여 제안되어 있다. 이러한 종류의 절환가능형 신호압축기(switchable signal compressor)와 신호신장기(signal expander)는 돌비-B형 노이즈 리덕숀 시스템(Dollby B type Noise Reduction System)로써 당업자간에서는 주지하고 있는 것이다. (돌비-란 문구는 돌비-연구소의 등록상표이다)

이 돌비B형 노이즈 레덕숀 시스템을 신호압축기로 절환함으로써 시스템은 엔코더(encoder)로 된다. 신호압축기는 입력신호가 녹음테이프에 기록되지 전에 이 입력신호의 다이나믹 레인지(Dynamic range)를 압축한다. 이 시스템은 신호신장기로 절환함으로써 이 시스템은 데코더(decoder)로 된다. 신호신장기는 입력신호에 대하여 다이나믹 레인지의 직선성(直線性)을 본래대로 환원한다. 기록/재생 프로세스(process)중에 들어가게 되는 잡음은 상당히 감소되며 따라서 신호압축기-신호신장기의 구성은 잡음 저감 장치로써 작용한다. 돌비B형 노이즈.리덕숀, 시스템에서는 통상 200Hz의 주파수보다도 높은 신호성분에 대하여 신호압축/신호신장의 동작이 행하여 진다. 한편, 돌비B형 노이즈 리덕숀 시스템을 기본원리로 하여 그 회로구성이 유사한 돌비C형 노이즈 리더숀 시스템이 최근 개발되어 있다. B형 C형에서 크게 틀리는 것은 잡음 저감 효과에 있고 B형이 5KHz의 주파수에서 약 10dB의 잡음 저감량이었는데 대하여 C형은 5KHz의 주파수에서 약 20dB의 잡음 저감량으로 개선되어 있다.

제1도는 주지의 돌비C형 노이즈 리덕숀 시스템이 엔코더로써 동작하기 위한 회로블럭(Block)를 표시한다. 입력단자T₁에 들어온녹음 입력신호는 스펙트랄 스퀴잉(spectral skewing)회로 입력단자에 인가된다. 테이트 특성에 의한 대진폭(大振幅) 녹음시의 고주파 이득의 저하를 방지하기 위해서 10KHz~20KHz의 주파수의 신호레벨(levels)은 스펙트랄 스퀴잉(spectral skewing)회로에 의해 저감된다. 이리하여 10KHz~20KHz의 특정주파수에서 데코더 오차는 현저히 감소된다. 스펙트랄 스퀴잉 회로 11의 출력신호는 결합회로 12의 한쪽의 입력단자에 인가됨과 동시에 고(高) 레벨 사이드 췌인(side-chain of high level stage) 13을 통하여 결합회로 12의 다른쪽의 입력단장 인가되며 단자 T₂로 부터 결합회로 12의 출력신호를 얻는다. 이리하여 단자 T₁, T₂사이의 신호경로는 돌비C형 엔코더의 제1레벨 처리회로를 구성한다. 그리고 단자 T₃, T₄사이에 신호경로는 돌비C형 엔코더의 제2레벨 처리회로를 구성한다.

단자 T₂와 T₃가 접속됨으로써 결합회로 12의 출력신호는 앤트-새츄레이숀 회로(anti-saturation network) 14와 저 레벨사이드 췌인 15에 인가된다. 앤티 새츄레이숀 회로 14는 고신호 레벨에서 동작함으로써 테이프 포화, 고주파신호 손실, 찌그러짐(歪)의 증가를 방지한다. 앤티 새츄레이숀 회로 14의 출력신호와 저(低)레벨 사이드 췌인 15인 출력신호가 각각 결합회로 16의 한쪽의 입력단자와 다른 쪽의 입력단자에 인가됨으로 결합회로 16의 출력단자 T₄부터 돌비C형 엔코더의 엔코드 출력신호를 얻을 수 있게 된다.

돌비B형 엔코더의 엔코드 출력 신호가 제3도에 표시하는 것과 같은 진폭-주파수특성을 가지고 있는데 대하여 돌비C형 엔코드의 엔코드 출력 신호는 제4도에 표시하는 것과 같은 진폭-주파수 특성을 갖는다. 즉, 신호 진폭 레벨의 저하에 따라서 돌비C형 엔코더의 엔코드 출력신로에 포함되는 200Hz 이상의 주파수 성분의 진폭치는 돌비B형 엔코더의 엔코드 출력신호에 포함되는 그것이 약 2배에 상당한다.

제2도는 주지의 돌비C형 노이즈 리덕숀 시스템이 데코더로써 동작하기 위한 회로블럭을 표시하고 있다. 입력단자 T₅는 재생전치 증폭기로 부터의 재생 입력신호(playback input signal)가 인가되는 것과 동시에 결합회로 16의 한쪽의 입력단자에 접속되어 있다. 결합회로 16의 출력신호는 신호반전기(信號反轉器) 17을 통하여 앤티 새츄레이숀 회로 14에 인가된다. 앤티 새츄레이숀 회로 14의 출력신호는 단자 T₆에 공급되는 곳과 동시에 저 레벨 사이드 췌인 15을 통하여 결합회로 16의 다른 쪽의 입력단자에 공급된다.

이렇게 하여 단자 T₅,T₆의 사시에 신호경로는 돌비C형 데코더의 제1레벨 처리회로를 구성한다. 신호반전기 17과 결합회로 16과의 결합은 신호 감산을 실행하기 위하여 이 제1레벨 처리회로의 출력신호의 진폭-주파수 특성의 200Hz 이상의 신호성분은 신호레벨의 저하함에 따랄 점차적으로 적은 진폭치를 갖게 된다.

그리하여 단자 T₇, T₈사이의 신호 경로는 돌비C형 데코더의 제2레벨 처리회로를 구성한다. 즉, 단자 T₆와 T₇이 접속되어짐으로써 앤티 새츄레이숀 회로 14의 출력신호가 결합회로 12의 한쪽의 입력단자에 공급되어 진다. 결합회로 12의 출력신호는 신호반전기 18을 통하여 스펙트랄 스퀴잉 회로 11의 입력단자에 공급되는 동시에 또 고 레벨 사이드 췌인을 통하여 결합회로 12의 다른쪽 입력단자에 공급된다. 신호반전기 18과 결합회로 12와의 결합은 같은 신호감산을 실행하기 위하여 단자 T₈부터 얻어지는 스펙트랄 스퀴잉 회로 11의 출력신호의 진폭-주파수 특성의 200Hz이상의 신호성분은 신호레벨의 저하에 따라서 점차적으로 적은 진폭치를 갖게 된다. 이렇게 하여 단자 T₅로 부터 단자 T₈까자의 신호 경로의 종합특성은 제4도의 진폭-주파수 특성과 역(逆)특성이 된다.

제5도는 상술한 돌비C형 엔코더와 돌비C형 데코더의 구성에 따른 노이즈 리덕숀 시스템에 의한 접음 저감량과 돌비B형 노이즈 리덕숀 시스템에 의한 잡음 저감량과를 나타내고 있다. 한편, 공지의 돌비B형 노이즈 리덕숀 시스템의 사이드 췌인에 있어서는 4700pF의 의 캐파시터와 47Ω의 저항과 병렬 접속을 포함한 필터회로망을 통해서 사이드 췌인의 입력신호가 가변 임피던스에 공급된다. 따라서 공지의 B형의 시스템의 사이드 췌인의 저주파 이득은 47KΩ의 저항과 가변 임피던스의 임피던스에 따라 정해지고 사이드 췌인의 고주파 이득은 4700pF의 캐파시터에 의한 임피던스와 가변 임피던스의 임피던스에 의하여 정해진다.

한편, 공지의 돌비C형 노이즈 리덕숀 시스템의 사이드 췌인에 있어서는 10000pF의 캐퍼시터와 47KΩ의 저항과의 병렬 접속을 포함한 필터회로망을 통하여 사이드 췌인의 입력신호가 가변 임피던스에 공급된다. 따라서 공지의 C형 시스템의 사이드 췌인의 저주파 이득은 47KΩ의 저항과 가변 임피던스의 임피던스에 의하여 정해지고 사이드 췌인의 고주파 이득은 10000pF의 캐파시터에 의한 임피던스와 가변 임피던스의 임피던스와에 따라 정해진다.

돌비B형 시스템 또는 돌비C형 시스템으로써 동작가능한 노이즈 리덕숀 시스템의 개발에 있어서 각각 24KΩ의 직렬 접속된 2개의 저항중 한쪽 저항의 양단간을 제1의 기계적 스위치로 단락, 개방 제어하여 각각 4700pF의 두 개의 캐파시터를 제2의 기계적 스윗치에 의하여 병열, 비병열 제어함으로서 C형 혹은 B형을 위한 휠타회로망을 구성하는 방식, 또 47KΩ의 저항과 4700pF의 캐파시터와 병열 접속에 기계적으로 스위치의 개,폐 동작에 따라 4700pF의 다른 캐파시터를 비병열 접속 또는 병열 접속하여 B형 또는 C형을 휠타회로 망을 구성하는 다른 방식이 본 발명에 앞서서 본 발명인들에 의하여 검토되었다.

그러나 본 발명인에 검토에 의하여 상기한 어느 방식도 기계적 스윗치를 필요로 하기 때문에 노이즈 리덕숀 시스템에 제품가격을 높게할 뿐 아니라 그 동작 신뢰성의 저하를 가져오는 것이 명백하여 졌다. 본 발명이 목적으로 하는 바는 돌비B형 시스템 또는 C형 시스템으로써 동작이 가능하고 나아가서 사이드 췌인의 필터회로망의 구성이 간단하고 B형 시스템 또는 C형 시스템의 엔코더 오차 및 데코더 오차가 저감된 노이즈 리덕숀 시스템을 제공하는데 있다. 이 발명의 기본적 발명 구상에 따른 노이즈 리덕숀 시스템에 의하면 이 시스템이 B형 또는 C형 시스템으로써 동작하는 어느 경우에도 10000pF의 캐파시터와 47KΩ의 저항과 병열 접속을 포함하는 공용 필터회로 망을 통하여 사이 췌인을 입력신호가 가변 임피던스에 공급되고 고 레벨 사이드 췌인을 가변 임피던스의 제어형태가 B형과 C형 시스템의 경우에 따라 서로 달라진다. 이하 본 발명의 실시예를 도면에 따라 설명한다.

제6도는 본 발명의 하나의 실시예에 의한 돌비C형 노이즈 리덕숀 시스템의 블록 다이아그람을 표시하고 있다. 파선으로 표시한 IC내부의 회로소자는 모노리딕 반도체 집적회로(monolithic semiconductor integrated circuit) (이하 IC라 칭함)의 내부에 형성되며 동그라미 내의 숫자는 IC의 외부접속 단자를 표시하고 있다. IC의 1번 단자에는 저항R₁₀₁을 통하여 바이아스 전압V_REF가 공급되는 동시에 저항R₁₀₂와 캐파시터C₁₀₁과를 통하여 오디오 녹음신호(audio recording signal) REC INPUT가 공급된다. IC의 2번 단자는 캐파시터C₁₀₂를 통하여 접지되며 IC의 3번 단자는 접지 단자로써 접지전위 GND에 접지되어 있다.

IC의 4번단자는 저항 R₁₀₃을 통하여 바이아스 전압V_REF가 공급됨과 동시에 오디오 재생신호(audio palyback signal)pB INPUT이 공급된다. IC의 5번단자는 교류리플(ripples)제거용 캐파시터C₁₀₄를 통하여 접지되고 회로에 각부에 공급되어 있는 바이아스 전압V_REF가 5번단자로 부터 발생된다. IC의 6번단자에는 저항R_104,R₁₀₅를 통하여 바이아스 전압V_REF이 공급된다. 저항R₁₀₄는 5.1K^Ω저항 105는 15K^Ω의 저항치에 설정되어 있다. IC의 7번 단자와 8번 단자와의 사이에는 캐파시터C₁₀₅,C₁₀₆,C₁₀₇,C₁₀₈저항R₁₀₆,R₁₂₃에 의하여 구성된 필터회로망(filter circuit network) 100이 접속되어 있다.

본 발명에 따르는 실시예의 의하면 특히 캐파시터C₁₀₈는 10000pF의 용량치로 저항R₁₀₆은 47KΩ의 저항치로 설정되어 있다. 또한 캐파시터C₁₀₅는 0.015μF : 캐파시터C₁₀₆은 0.015μF , C₁₀₇은 10μF 의 용량치로 저항R₁₂₃은 100Ω의 저항치로 설정되어 있다. IC의 9번 단자는 캐파시터C₁₀₉,C₁₁₀, 저항R₁₀₇에 의하여 구성된 주파수 특성 결정회로(Frequency characteristic determining) 101에 접속됨과 동시에 인덕터(inductor) L₁₀₂와 캐파시터C₁₂₃에 의하여 구성된 바이아스 트랩회로(bias trap circuit)102에 접속되어 있다. 이 바이아스 트랩회로 102의 병렬공진 주파수는 후에 설명하는 바이아스 발진기(bias oscillator)에 의하여 발생되는 교류바이아스 신호의 주파수와 거의 같게 정하여져 있다.

IC의 10번 단자, 11번 단자, 12번 단자, 13번 단자는 노이즈 리덕숀 시스템의 사이드 췌인의 검파다이오드(rectifying diodes) D₁, D₂, 의 검파특성(rectifying charateristies)을 정하는 시정수회로(time constant circuit)103에 접속되어 있다. 시정수회로 103은 캐파시터C₁₁₁, C₁₁₂, C₁₁₃,C₁₁₄저항R₁₀₈, R₁₀₉, R₁₂₈에 의하여 구성되어 있다. 본 발명에 따르는 실시예에 의하면 특히 저항R₁₂₈은 1MΩ의 저항치로 설정되어 있다. 또한 캐파시터C₁₁₁, C₁₁₂는 0.33μF로 캐파시터C₁₁₃, C₁₁₄는 1μF 의 용량치로 설정되고 저항R₁₀₈은 4.7KΩ로 저항R₁₀₉는 82KΩ의 저항치로 설정되어 있다.

1C의 14번단자는 캐파시터C₁₁₅, 저항R₁₂₇을 통하여 접지되며 캐파시터C₁₁₅와 저항R₁₂₇과의 공통접속점은 녹음증폭기(recording amplifier) 104의 입력단자에 접속되어 있다. 녹음 증포기 104의 출력단자는 출력결합 캐파시터(output coupling capaciter) C₁₃₄와 바이아스 트랩회로 105를 통하여 녹음 자기헤드(recoirding magnetic head) 108에 접속되어 있다. 한편 바이아스 발진기(bias oscillater) 107에서 발생된 교류 바이아스 신호가 녹음자기헤드 108에 공급된다. 바이아스트랩회로 105는 인닥터L₁₀₄와 캐파스터C₁₃₅에 의하여 구성되며, 그 병렬공진 주파수는 바이아스 발진기 107에 발생되는 교류 바이아스 신호의 주파수와 거의 같게 정하여져 있다.

IC의 15번 단자는 위상보상용 캐파시터(phase compensation capaciton) C₁₁₆를 통하여 접지됨으로 인하여 IC내부의 신호반전기(signal inverter)17의 교류 동작이 안정하게 된다. IC의 16번 단자와 17번 단자와는 캐파시터C₁₁₇, C₁₁₈, 저항R₁₁₀, R₁₁₁,R₁₁₂에 의하여 구성된 필터회로(fillter circuit) 107에 접속되며, 이 필터회로는 앤티새츄레이숀 회로 14의 일부를 구성한다. IC의 17번 단자와 18 단자는 캐파시터C₁₁₉, C₁₂₀, C₁₂₁, C₁₂₂저항R₁₁₀, R₁₁₁, R₁₂₄에 의하여 구성된 필터회로망 110에 접속되어 있다.

본 발명에 따른 실시예에 의하면 특히 캐파시트C₁₂₂는 10000pF의 용량치에 저항R₁₁₅는 47KΩ의 저항치에 설정되어 있다. 또한 캐파시터C₁₁₉는 0.012μF , 캐파시터C₁₂₀은 0.01μF, 캐파시터C₁₂₁은 10μF의 용량치에, 저항R₁₁₄는 16KΩ, 저항R₁₂₄는 220Ω의 저항치에 설정되어 있다. IC의 19번자는 캐파시터C₁₂₃, C₁₂₄저항R₁₁₆에 의하여 구성된 주파수 특성 결정회로(Frequency characteristic determining circuit) 111에 접속되는 동시에 인덕터L₁₀₃와 캐파시터C₁₃₃에 의하여 구성된 바이아스 트랩회로 112에 접속되어 있다. 이 바이아스 트랩회로 112의 병렬공진 주파수는 바이아스 발진기 107에 의하여 발생되는 교류바이아스 신호의 주파수와 거의 같게 정하여져 있다.

IC의 20번 단자와 21번 단자는 노이즈 리덕숀 시스템의 사이드 췌인의 검파 다이오드(rectifying diodes) D₃, D₄의 검파특성을 정하는 시정수회로 113에 접속되어 있다. 시정수회로 113은 캐파시터C₁₂₅, C₁₂₆, 저항R₁₁₇에 의하여 구성되어 있다. 또한 캐파시터C₁₂₅는 0.15μF, 캐파시터C₁₂₆은 0.47μF의 용량치에, 저항R₁₁₇은 82KΩ의 저항치에 설정되어 있다.

IC의 22번 단자, 23번 단자, 24번 단자, 25번 단자는 캐파시터C₁₂₇, C₁₂₈,C₁₂₉, 인닥터L₁₀₁, 저항R₁₁₈, R₁₁₉, R₁₂₀, R₁₂₁, R₁₂₈에 의하여 구성되어 있는 필티회로 114에 접속되며 이 필타회로 114는 스펙트랄 스퀴잉 회로11의 일부를 구성한다. IC의 26번 단자에는 녹음, 재생 절환 신호(recording play bacd change over control signal) R/P CONT가 인가된다. IC의 27번 단자는 캐파시터C₁₃₀을 통하여 접지전위에 접속됨과 동시에 저항R₁₂₂을 통하여 돌비 OFF/B/C 절환 제어 신호(change over control signal) OFF/B/C CONT가 인가된다. IC의 28번 단자는 캐파시터C₁₃₁을 통하여 접지전위에 접속됨과 동시에 전원전압Vcc(power source voltage)이 공급된다. 전원공급회로 20(power supplying circuit)에는 28번 단자로 부터 전원전압Vcc이 공급됨으로써 특히 5번 단자에 바이아스 전압V_REF(Vcc/2의 레벨)를 발생한다. 돌비 OFF/B/C절환제어회로 21에는 27번 단자로 부터 제어신호 OFF/B/C가 인가된다.

제어신호 OFF/B/C가 제1레벨이 되면 노이즈 리덕숀 시스템의 고 레벨 사이드 췌인 13과 저(低) 레벨 사이드 췌인 15가 그 진폭-주파수 특성 제어동작(amplitude-frequency characteristic control operations)을 정하도록 절환제어회로 21의 출력은 스윗치 S₄, S₅를 온(ON) 상태에 제어한다. 이와 동시에 절환제어회로 21의 출력은 스윗치S₁, S₂, S₃를 온 상태에 제어한다. 제어 신호 OFF/B/C가 제2레벨이 되면 노이즈 리덕숀 시스템의 저 레벨 사이드 췌인 15가 그 진폭-주파수 특성제어 동작을 정지하여 이러한 노이즈 리덕숀 시스템이 돌비B형으로 동작하도록 절환회로 21의 출력이 스윗치S₅를 온 상태에 제어한다. 이렇게 하여 스윗치S₄가 오프상태로 되기 때문에 고 레벨 사이드 췌인 13이 그 진폭-주파수 특성 제어동작을 실행한다.

또한 제어신호 OFF/B/C가 제2레벨로 되면 절환제어회로 21의 출력이 스윗칭 증폭기(switching amplifiers) 26, 30을 제어하여 그 결과 스윗칭 증폭기 26, 39은 B사이드의 비반전 입력단자(non-inverting input terminal)(

)에 인가된 입력신호에 응답하고 C사이드의 비반전 입력단자(

)에 인가된 입력신호에는 비(非)응답으로 된다. 제어신호 OFF/B/C가 제3레벨로 되면 노이즈 리덕숀 시스템의 고 레벨 사이드 췌인13과 저 레벨사이드 췌인 15가 그 진폭-주파수 특성제어 동작을 실행하여 이러한 노이즈 리덕숀 시스템이 돌비C형으로 동작하도록 절환제어회로 21의 출력은 스윗치S₄, S₅를 오프 상태에 제어한다. 이와 동시에 절환제어회로의 출력은 스윗치S₁, S₂, S₃를 오프 상태에 제어한다. 또한 제어신호 OFF/B/C가 제3레벨로 되면 절환제어회로 21의 출력이 스윗칭 증폭기 26, 30을제어하여 그 결과 스윗칭 증폭기 26, 30은 C사이드의 비반전 입력단지(

)에 인가된 입력신호에 응답하고 B사이드의 비반전 입력단자(

)에 인가된 입력신호에는 비응답으로 된다.

녹음/재생 절환제어회로 22에는 26번 단자로 부터 제어신호R/P가 인가된다. 제어신호 R/P가 제1레벨로 되면 노이즈 리덕숀 시스템이 엔코더로서 동작하도록 절환제어회로 22로부터 제어신호가 발생된다. 즉, 이때에 각 스윗칭 증폭기 아래와 같이 동작한다.

(1) 스윗칭 증폭기 23, 24, 29는 R사이드의 비반전입력단자(

)와 반전입력단자(

)에 각각 인가된 입력신호에 응답하고 P사이드의 비반전 입력단자(

)와 반전입력단자(

)에 각각 인가된 입력신호에는 비응답이된다.

(2) 스윗칭 증폭기 26, 27, 28, 30, 31는 R사이드의 비반전 입력단자(

)에 인가된 입력신호에 응답하고 P사이드의 비반전 입력단자(

)에 인가된 입력신호에는 비응답이 된다. 제어신호 R/P가 제2레벨로 되면 노이즈 리덕숀 시스템이 데코더로써 동작하도록 절환제어회로 22로 부터 제어신호가 발생된다. 즉, 이때에 각 스윗칭 증폭기는 아래와 같이 동작한다.

(3) 스윗칭 증폭기 23, 24, 29는 P사이드의 비반전 입력단자(

)와 반전 입력단자(

)에 각각 인가된 입력신호에 응답하고 R사이드의 비반전 입력단자(

)와 반전 입력단자(

)에 각각 인가된 입력신호에는 비응답이 된다.

(4) 스위칭 증폭기 26, 27, 28, 30, 31은 P사이드의 비반전 입력단자(

)에 인가된 입력신호에 응답하고 R사이드의 비반전 입력단자에 입력신호에는 비응답이 된다.

가변 임피던스(variable impedance)33, 신호증폭기(signal amplifier) 34, 이득 제어증폭기(gain control amplifier)35, 정류 다이오드(rectifying diodes)D₁, D₂, 전압/전류 변환기(voltage current converter)36A, 36B, 오버슈트 서프렛서(overshoot suppressor)37, 바이아스회로 42는 고 레벨 사이드 췌인 13의 일부를 구성한다.

필터회로망 100을 통하여 가변 임피던스 33에 전달되는 신호레벨이 저하하면 신호증폭기 34, 이득 제어증폭기 35, 정류 다이오드 D₁, D₂, 전압/전류 변환기 36A, 36B(특히 전압/전류 변환기 36A, 36B의 출력신호)는 가변 임피던스 33의 임피던스를 높이고 오버슈트 서프렛서 37을 통하여 결합회로 12에 공급되고 있는 신호증폭기 34의 출력신호(고 레벨 사이드 췌인 13의 출력신호)를 증가한다.

스윗치S₄가 온 상태로 되면 정 전류원 I₁으로 부터 소정의 제어전류가 가변 임피던스 33에 유입(流入)하여 그 결과 가변 임피던스 33의 임피던스는 심하게 저하된다. 그러면 오버슈트 서프레서 37을 통하여 결합회로 12에 신호증폭기 34의 출력신호가 공급되지 않게 되기 때문에 고 레벨 사이드 췌인 13은 그 진폭-주파수 특성 제어동작을 정지한다. 가변 임피던스 38, 신호증폭기 39, 이득 제어증폭기 40, 정류 다이오드 D₃, D₄, 전압/전류 변환기 41, 오버슈트 서프렛서 42, 바이아스회로 43은 저 레벨 사이드 췌인 15의 일부를 구성한다.

필터회로망 110을 통하여 가변 임피던스 38에 전달되는 신호레벨이 저하되면 신호증폭기 39, 이득 제어증폭기 40, 정류 다이오드 D₃, D₄, 전압/전류 변환기 41(특히 전압/전류 변환기 41의 출력신호)는 가변 임피던스 38의 임피던스를 높여 오버슈트 서프렛서 42를 통하여 결합회로 16에 공급되고 있는 신호증폭기 39의 출력신호(저 레벨 사이드 췌인 15의 출력신호)를 증가시킨다.

스윗치S₅가 온 상태로 되면 정 전류원 I₂로 부터 소정의 제어전류가 가변 임피던스 38에 유입되어 그 결과 가변임피던스 38의 임피던스는 현저하게 저하된다. 그러면 오버슈트 서프렛서 42를 통하여 결합회로 16에 신호증폭기 39의 출력신호가 공급되지 않기 때문에 저 레벨 사이드 췌인은 그 진폭/주파수 특성제어 동작을 정지한다.

고 레벨 사이드 췌인 13의 가변 임피던스 33및 저 레벨 사이드 췌인 15의 가변 임피던스 38인 일본 공개특허공보소 52-116052호 「전자 임피던스 장치」(미국특허 제4,200,875호)데 따른 공지의 가변 임피던스가 사용되고 있다. 이러한 공지의 가변임피던스의 입력 임피던스의 치(置)가 가변 임피던스의 바이아스 전류의 치I_BIAS에 비례되고 가변 임피던스 외부로부터 공급되는 제어전류 I_CONTROL에 역비례되는 것도 당업자간에 공지의 것이다.

한편, 스윗치S₄가 오프 상태의 조건으로 필터회로망 100을 통하여 고 레벨 사이드 췌인 13의 가변 임피던스 33에 전달되는 신호레벨이 실질적으로 영(0)이 되었을 때에 가변 임피던스 33의 임피던스치 Z가 극히 높게 또 안정이 유지되어야 하는 것과 또한 마찬가지로 스윗치S₅가 오프상태의 조건으로 필터회로망 110을 통하여 저 레렐 상이드 췌인 15의 가변 임피던스 38에 전달되는 신호레벨이 실질적으로 영이 되었을 때에 가변 임피던스치 Z가 극히 높게 또한 안정하게 유지되어야 하는 것이 본 발병자의 연구에 의하여 명확하여 졌다.

상술한 것과 같은 본 발명자의 검토결과를 기초로 하여 특히 본 발명에 따른 실시예에 의한면 고 레벨 사이드 췌인 13에는 바이아스회로 42가 배치되며 저 레벨 사이드 췌인 15에는 바이아스회로 43이 배치되어 있다. 그 결과 고 레벨 사이드 췌인 13의 가변 임피던스 33에 전달되는 신호레벨이 실질적으로 영이고 또한 저레벨 사이드 췌인 15의 가변 임피던스 38에 전달되는 신호레벨이 실질적인 영이 될 때에는 바이아스회로 42에 의하여 바이아스된 전압/전류 변환기 36A, 36B는 안정하게 유지된 미소 제어전류(minuite contral current)를 고 레벨 사이드 췌인 13의 가변 임피던스 33에 공급함과 동시에 바이아스회로 43에의하여 바이아스된 전압/전류 변환기 41은 안정하게 유지된 미소제어전류를 저 레벨 사이드 췌인 15의 가변 임피던스 38에 공급한다. 또한 본 말명에 따른 실시예의 의하면 고 레벨 사이드 췌인 13의 2개의 전압/전류 변환기 36A,36B의 전압/전류변환계수(voltage-current conversion coefficients)는 대략 서로 같게 설정되어 있다. 또한 제어신호 OFF/B/C가 제3레벨일 경우에는 절환제어회로 21의 출력은 전압/전류교환기 36B의 전압/전류변환 동작을 못하게 하고 그 결과 전압/전류 변환기 36B의 출력 제어전류는 실질적으로 무시할 수 있는 치가 된다.

제7도는 제어신호 OFF/B/C가 제2레벨로 되고 다른 제어신호 R/P가 제1레벨로 됨으로서 제6도의 노이즈 리덕숀 시스템이 돌비B형 엔코더로써 동작할 때의 신호전달 경로를 표시하는 회로도이다. 이 때에 스윗치S₅가 온 상태가 되기 위해서 기히 설명한 것과 같이 저 레벨 사이드 췌인 15는 그 진폭-주파수 특성 제어 동작을 정지하는 한편 스윗치S₄가 오프상태에 있기 때문에 고 레벨 사이드 췌인 13은 그 진폭-주파수 특성 제어동작을 실행한다.

바이아스 회로 42로 부터 발생된 바이아스 전압은 저항R₁₂₉, R₁₀₉, R₁₂₈에 의하여 분압되고 저항R₁₀₉, R₁₂₉의 공통 접속저의 분압전압이 두개의 전압/전류 변환기 36A, 36B의 입력단자에 공급된다. 스윗치S₄가 오프상태의 조건으로 필터회로망 100을 통하여 고 레벨 사이드 췌인13의 가변 임피던스 33에 전달되는 신호레벨이 실질적으로 영인 경우에 저항R₁₂₈의 한쪽이 온 상태의 스윗치S₃를 통하여 접지됨으로서 저항 R₁₀₉, R₁₂₈의 공통접속점의 분압전압이 스윗치S₃가 오프 상태의 공통접속점의 전압의 1/2인 전압이 되게끔 저항R₁₀₉, R₁₂₈의 저항치가 설정되어 있다.

따라서 스윗치S₃가 오프상태에 있을 때의 미소제어전류 I_i의 1/2인 미소제어전류 I_i/2가 2개의 전압/전류 변환기 36A, 36B의 출력에 각각 흐르는 것으로 된다. 그러므로 가변 임피던스 33은 합하여 I_i의 미소제어전류에 따라 제어되면 가변 임피던스 33이 극히 높은 무신호 초기 임피던스 Z1로 된다.

스윗치S₄가 오프 상태의 조건으로 필터회로망 100을 통하여 고 진폭 레벨의 교류신호가 고 레벨 사이드 쉐인 13의 가변 임피던스 33에 전달되면 정류 다이오드 D₁, D₂가 온 상태로 되므로 스윗치S₃가 오프 상태일 때의 검파 전압과 같은 검파전압이 스윗치S₃이 온 상태일 때에 2개의 전압/전류 변환기 36A, 36B의 입력에 인가되게 된다. 따라서 이 검파전압에 비례한 제어전류 IC가 2개의 전압/전류 변환기 36A, 36B의 출력에 각각 흐르게 된다. 그러므로 가변 임피던스 33은 합하여 2Ic의 제어전류에 따라 제어되어 가변 임피던스 33이 비교적 낮은 동작 임피던스로 된다.

제7도에 표시한 신호전달 경로의 단자 T₄로 부터 얻어지는 엔코드 출력신호(녹음 오디오 출력신호)는 제6도에 표시한 것과 같이 녹음증폭기 104에 의하여 증폭된 후에 바이아스 트랩회로 105를 통하여 녹음헤드 108에 인가된다. 녹음헤드 108에는 바이아스 발진기 107로 부터 60KHz~100KHz의 교류 바이아스 신호가 같은 방법으로 인가되고 있으나 자기 테이프의 주파수 특성에 따라 테이프 상에는 오디오 신호만이 기록되고 교류바이아스 신호는 기록되지 않는다.

제8도는 제어신호 OFF/B/C가 제23레벨로 되고 다른 제어신호 R/P가 제2레벨로 됨으로써 제6도의 노이즈 리덕숀 시스템이 돌비B형 데코더로 동작할 때의 신호전달 경로를 표시하는 회로도이다. 이 때에도 고 레벨 사이드 췌인 13의 가변 임피던스 33에 전달되는 신호레벨이 실질적으로 영일 때에 가변 임피던스 33은 합하여 I_i의 미소전류에 의하여 제어 되며 고 레벨 사이드 췌인 13의 가변 임피던스 33의 고 진폭레벨의 교류신호가 전달되었을 때에는 가변 임피던스 33은 합계하여 2Ic의 제어전류에 의하여 제어된다.

제9도는 제어신호 OFF/B/C가 제3레벨로 되고 다른 제어 신호 R/P가 제1레벨로 됨으로서 제6도의 노이즈 리덕숀 시스템이 C형 엔코더로써 동작할 때의 신호전달 경로를 표시하는 회로도이다. 제어신호 OFF/B/C가 제3레벨로 되면 절환제어 회로 21은 앞에서 설명한 것과 같이 고 레벨 사이드 췌인 13의 전압/전류 변환기 36B의 동작을 실질적으로 금지한다. 한편 절환제어회로 21에 의하여 스윗치S₃는 오프 상태로 제어되기 때문에 바이아스 회로 42에 의하여 바이아스된 전압/전류 변환기 36A의 출력에만 I_i의 미소제어 전류가 흐른다. 따라서 가변임피던스 33에 전달되는 신호레벨이 실질적으로 영이 될때에 가변 임피던스 33은 합하여 I_i의 미소제어전류에 의하여 제어된다.

한편, 가변 임피던스 33에 전달되는 신호레벨이 실질적으로 영이 될때에 가변 임피던스 33은 합하여 Ic의 제어전류에 의하여 제어된다.

제9도에 표시한 신호전달 경로는 제1도의 돌비C형 엔코더로써 동작하여 제9도의 단자T₄로 부터 얻어지는 엔코드 출력신호(녹음 오디오 출력신호)는 제6도에 표시한 것과 같이 녹음 증폭기 104에 의하여 증폭된 후에 바이아스 트랩 105을 통하여 녹음헤드 108에 인가된다. 녹음헤드 108에는 바이아스 알진기 107로 부터 60KHz~100KHz의 교류 바이아스 신호가 인가되어 있으나 자기 테이프의 주파수 특성에 의 하여 오디오 신호만이 기록되고 교류 바이아스 신호는 실질적으로 기록되지 않는다.

제10도는 제어신호 OFF/B/C가 제3레벨로 되고 다른 제어신호 R/P가 제2레벨로 됨으로서 제6도의 노이즈 리덕숀 시스템이 C형 데코더로써 동작할 때의 신호전달회로로 표시하는 회로도이다. 이 때에도 가변임피던스 33은 합하여 I_i의 미소제어 전류에 의하여 제어되면 가변 임피던스 33에 고 진폭 레벨의 교류신호가 전달될 때에는 가변 임피던스 33은 합하여 Ic에 제어전류에 의하여 제어된다.

제10도에 표시한 신호전달회로는 제2도의 돌비C형 데코더로써 동작한다. 상술한 녹음헤드 108에 의하여 녹음된 자기 테이프상에 기록된 오디오 신호는 재생헤드(playback head)(도시없음)에 의하여 검출되고 또 재생 등화회로(playbacd equalizer)(도시없음)를 통하여 재생 입력신호(playback imput signal) PB INPUT로서 단자 T₅에 공급된다.

그런데 제6도에 표시된 이 발명의 하나의 실시예에 따른 노이즈 리덕숀 시스템이 B형 시스템으로 동작할 때에 공지의 B형 시스템의 엔코더양 및 레코더 양보다 그 오차가 적게 되는 것을 아래에 상세히 설명한다.

I. 공지의 B형 시스템

제11도는 공지의 B형 시스템의 사이드 췌인 13을 표시하며 47KΩ의 저항R₁₀₆과 4700pF의 캐파시터C₁₀₈에 의하여 필터 회로망 100이 구성되고 신호증폭기(signal amplifer)34, 이득 제어증폭기(gain control amplifier)35, 정류평활기(rectitier-integration) RECT, 전압/전류 변환기 36에 의하여 가변 임피던스 33의 임피던스가 제어된다.

A. 대진폭 응답(large amplitude response) : 필터회로 100에 공급되는 신호전압을 Vin, 가변 임피던스 33의 신호전압을 V₁, 신호증폭기 34의 이득을 A₁, 이득 제어증폭기 35의 이득을 A₂, 정류 평활기 RECT의 변환계수(conversation coefficient)를 α₁, 전압/전류 변환기 36의 변환계수를 α₂, 가변 임피던스 33의 변환계수를 β라고 하면 전압/전류변환기 36의 제어전류 Ic와 가변 임피던스 33의 임피던스 Zin은 각각 아래와 같이 구할 수 있다.

A-1. 저주파 대진폭 응답(Low frequency amplitude response) : 저주파 대진폭의 신호 전압 Vin이 필터회로망 100에 인가되었을 때 가변 임피던스 33의 신호 전압V₁은 다음과 같이 구할 수 있다.

A-2. 고주파 대진폭 응답(High frequency large amplitude response) : 고주파 대진폭의 신호 전압 Vin이 필터회로망 100에 인가되었을 때 가변 임피던스 33의 신호 전압V₁은 아래와 같이 구할 수 있다.

A-3. 미소 진폭 응답(minute amplitude response) : 미소진폭의 신호 전압 Vin이 필터회로망 100에 인가되었을 때에는 전압/전류 변환기 36의 무신호시의 미소제어전류 (minute control current) I_i에 의하여 아래와 같이 정하여지는 가변 임피던스 33의 극히 높은 무신호 초기 임피던스 Zi(No signal initial impedance)가 사이드 췌인 13의 전달 특성을 결정한다.

Zi=

......................(5)

B-1. 저주파 미소진폭 응답(Low frequency minute amplitude response) : 저주파 미소진폭의 신호전압 Vin이 필토 회로망 100에 인가되었을 때의 가변 임피던스 33의 신호전압은 아래와 같이 구할 수 있다.

B-2. 고주파 미소진폭 응답(High frequency minute amplitude response) : 고주파 미소진폭의 신호전압 Vin이 필토 회로망 100에 인가되었을 때의 가변 임피던스 33의 신호전압은 아래와 같이 구할 수 있다.

II. 공지의 C형 시스템

제12도는 공지의 C형 시스템이고 고 레벨 사이드 췌인 13을 표시하며, 47K 의 전항 R₁₀₆과 10000pF 의 캐파시터 2 C₁₀₈에 의하여 필터 회로 100이 구성되고 각 조건에 있어서의 신호 응답은 아래와 같이 된다.

A-1. 저주파 대진폭 응답(Low frequency amplitude response)

A-2. 고주파 대진폭 응답(High frequency large amplitude response)

B-1. 고주파 미소진폭 응답(Low frequency minute amplitude response)

B-2. 고주파 미소진폭 응답(High frequency minute amplitude response)

III. 이 발명의 B형 시스템

제13도는 제6도에 표시된 이 발명의 하나의 실시예에 의한 노이즈 리덕숀 시스템이 B형 시스템으로써 동작할때의 고 레벨 사이드 췌인 13을 표시하며, 47KΩ의 저항 R₁₀₆과 10000pF의 캐파시터 2 C₁₀₈에 의하여 필터 셋트"입력한다. 전형적인 시간지연은 25Hz음색에 대해 750msec이다. 타이머 출력은 인버터회로(34)를 통해 AND게이트(24)의 제2입력으로 결합되고, 이 게이트(24)의 출력은 단자(36)에서 제어하는데 유용하게 된다.

제2도는 제1도의 톤 검출기 회로를 논리/개략 형태로 도시한 것으로, 제3도의 타이밍 도표를 참조하여 설명하겠다. 상술한 바와 같이, 필터(10)의 입력(11)에서의 신호는 다수의 주파수로 구성되나, 필터 출력신호는 필터 회로의 설계에 따라 정현파(3A)로 된다. 물론, 최대 진폭은 변하고 단기간 내에 0으로 될 수도 있다. 신호 3A는 상이한 임계레벨을 갖고 있는 비교기(12,14)에 결합된다. 비교기(12)의 임계값은 이 비교기가 제로 접근 검출기와 같이 작용하도록 거의 0으로 된다. 통상적으로 비교기(12)를 트리거시키기 위한 톤 주파수 부근의 외부 신호가 충분하기 때문에, 비교기의 출력(3B)는 톤 주파수에서 일정한 구형파로 된다. 래치회로 L₁의 리셋트 신호로서 작용하는 것 이외에도, 신호 3B는 전이 레지스터(18)의 클럭 입력 신호로서도 작용한다.

제3도에 선(27)로 표시한 바와 같은 비교기(14)의 임계값은 양호하게도 톤 신호의 예상된 피크 진폭보다 낮은 지점에서 셋트된다. 그러므로 비교기(14)의 출력 펄스 3C는 3B의 펄스보다 더 좁게된다. 래치회로 L₁은 3C의 선단부에 의해 셋트되고 3B의 선단부에 의해 리셋트된다.

래치회로 L₁의 출력 3D는 전이 레지스터(18)의 "데이타"입력에 결합된다. 선 3E는 도면을 간단히 하기 위해서 레지스터(18)의 3개의 출력만을 도시하였으나, 실제로는 더 많은 출력이 사용될 수 있다. 적당한 주파수와 진폭을 갖는 신호의 제1검출시에, "1"이 래치회로 L₁으로 부터 전이 레지스터로 결합되고, 클럭이 인 될때, 1은 레지스터 Q₀출력에서 평행출력 0-0-1로 나타난다. 제2 및 제3의 연속 검출시에, 레지스터출력은 각각 0-1-1과 1-1-1로 된다. 제3검출시에, AND게이트(20)의 모든 입력은 1이므로, 1은 래치회로 L₃의 셋트 입력에 결합되고, 이 래치회로의 출력은 신호 3H에서 알수 있는 바와 같이 1로 된다.

래치회로 L₃가 래치된 후에, 톤 신호의 한 주기가 값이 없거나 너무 낮게 되면(기간 38에서와 같이), 3C의 한 펄스는 없어지고 레지스터(18)의 출력은 1-1-0으로 되나, 래치 회로 L₃는 계속 래치된다. 그러나, 3C의 3개의 펄스가 기간(40)에서와 같이 없어지거나 너무 낮게 되면, 전이 레지스터의 출력은 0-0-0으로 된다. 전이 레지스터의 출력은 NOR게이트(22)의 입력이기 때문에, NOR게이트는 출력이 1로 되어, 래치회로 L₃을 리셋팅시키고 이 래치회로의 출력이 0으로 되게 한다. 이때 래치회로 L₃의 출력 3H는 3개의 연속적인 만족스러운 주기가 필터 출력신호 3A에서 검출될 때까지 0으로 유지된다. AND게이트(20)과 NOR게이트(22)는 동일한 수의 입력을 가질 필요가 없다. 다시 말하면, 래치회로 L₃을 셋트 시키는데 필요한 연속 주기수는 래치회로 L₃을 리셋트 시키는데 필요한 유실 주기수와 같을 필요가 없다. 입력단자(30)으로 부터의 신호는 래치회로 L₂의 셋트 입력에 결합되고 레지스터(18)의 Q₂출력은 리셋트 입력에 결합된다. 1이 Q₂에 나타나면, 래치회로 L₂의 출력 3J는 낮게 되어 유지된다. 그 다음 일련의 신호 3D에 나타나서, NOR 게이트(22)의 출력 3G를 높게하도록 레지스터(18)을 충전시키면,(OR게이트 28의 제2입력위에 있는) 인버터(26)의 출력신호는 타이머(32)의 트리거/리셋트상에 강하 파형을 부과하게 된다. 이 강하 파형은 타이머(32)를 리셋트 시키므로, 래치회로 L₁으로 부터의 다음의 "1"이 타이밍 기간T₁을 시작시켜, AND게이트(24)의 한 입력에 0을 부과 하게 된다. 이 때 단자(36)에서의 출력은 0 또는 "파이롯트 톤 없음"신호로 된다.

기간 T₁동안, 3개의 0이 레지스터(18)을 충진시키면, (제3도의 점(42)에서와 같이), 타이머(32)는 OR게이트(28)로 부터의 또 다른 강하 파형에 의해 리셋트된다. 전이 레지스터(18)내의 다음의 1은 타이밍 기간 T₂를 시작시킨다. 전이 레지스터(18)가 충진되어 래치회로 L₃을 높게 셋팅 시키더라도, 파이롯트 검출신호는, 검출기가 1이 입체신호를 나타내지 않을 수도 있다고 믿을 이유를 갖고 있기 때문에, 기간 T₂가 끝날때까지 단자(36)에서 발생되지 못하게 된다. 단일 음향 신호를 수신하는 동안, 임의의 1(오검출)은 "입체 검출" 출력신호가 단자(36)에 생기지 못하게 한다. 그러므로, 잡음이 매우 많은 신호 기간동안, 파이롯트 검출기는 잘못 동작하지 않게 된다.

제4도는 클럭 입력이 래치회로 L₃의 출력신호 3H를 수신하도록 결합된 카운터(46)로 타이머(32)를 대체시킨 제2도의 변형을 도시한 것이다. 신호3H는 입력단자(30)로 부터 신호를 수신하는 OR게이트(48)로 결합된다. OR게이트(48)로 부터의 출력신호는 레지스터(18)용의 리셋트 신호와 래치회로 L₂용의 셋트 신호이다. 그러므로 래치회로 L₂는 "고"로 되고 레지스터(18)은 타이머가 정지될때까지 래치회로 L₃가 1을 내보낼때마다 크리어 된다.

제5도에는 단자(11)에서 수신된 신호가 대역 통과 필터(10')에서 필터되고, 파이롯트 신호가 존재하는 한증폭기(52)에 결합된 신호가 증폭기의 부입력 단자에서의 기준 전압 이상으로 되도록 하기에 충분히 긴 시정수를 가진 피크 검출기(50)에 결합된 검출기의 다른 실시예가 도시되어 있다. 파이롯트 신호가 손실되는 동안, 정입력은 60msec동안 부입력 레벨 이상으로 유지된다. 증폭기(52)는 적분회로(54)내에서 적분되는 1 또는 0으로 신호를 변환시킨다. 적분기의 출력신호는 정(+)의 최대 전압이 도달할때까지 파이롯트 신호가 검출되는 한 유연하게 업-램프된다. 이때, 파이롯트 신호가 어느 기간동안 없어지면, 적분기 출력은 0으로 램프 다운된다. 적분기 출력은 적분기의 최대 전압보다 낮은 상이한 임계값을 가진 2개의 비교기(58,60)을 포함하는 윈도우 검출기(56)에 결합된다. 윈도우 검출기의 비교기(58)가 파이롯트 톤을 표시하는 정방향으로 이동되면, 출력"고"가 단자(36)에 나타나게 된다. 적분기 출력이 (비교기 60의) 저 임계값 이하로 되면, 지연회로(62)는 충전된다. 버퍼 증폭기(64)는 지연회로(62)가 윈도우 검출기(56)의 저 임계값 이하로 방출되었을때 까지 파이롯트 검출신호를 없애기 위해서 스위칭 회로(66)에 지연회로의 출력을 결합시킨다. 지연회로(62)의 시정수는 적분기 램프시보다 더 길게 되므로, 수신된 신호가 잡음이 매우 많거나 동일 채널 간섭을 포함할때, 오 검출의 기회를 감소시킨다. 다른 실시예에서와 같이, 단자(30)은 제2스위칭회로(68)을 통해 동조하는 동안, 톤 검출기가 동작하지 못하게 하는 아웃-오브-록크신호를 제공하게 된다. 아웃-오브-록크신호는 윈도우 검출기(56)의 중심지점에 적분기(54)의 출력의 DC레벨을 리셋트 시키기도 한다.

본 발명의 한 응용에서, 검출될 톤은 AM 스테레오 음향 송신의 차 채널(L-R)에 가산된 낮은 가청 또는 이 부근의 저음 주파수이다. 제6도에 도시한 수신기는 미합중국 특허 제4,192,968호의 수신기와 유사하다. 이 수신기는 (1+L+R) cosψ+wct형태의 AM 입체신호를 수신하도록 설계되었다. 여기서 ψ는 아아크 tan[(L-R)/(1+L+R)]이다. 이 수신기내에는 차 채널내의 신호가 스테레오 존재신호SP를 포함하여, ψ가 아아크 tan[(L-R+SP)/(1+L+R)]로 되는 입체신호를 수신하기 위한 장치가 형성되어 있다.

안테나(70)에서 수신된 신호는 RF단(72)와 IF단(74)내에서 통상의 형태로 처리되고, 중간 주파수 신호는 엔벨로프 검출기(76)에 결합된다. 검출기(76)의 출력(L+R)은 매트릭싱 회로로 될 수 있는 스테레오 검출기(78)로 결합된다. IF신호는 출력이 (L-R+SP) cosψ로 되는 동기 검출기(80)과, 출력이 수신된 신호(cos wct+ψ)의 위상 변조만을 표함하는 제한기(82)에도 결합된다. 제한기 출력은 위상 고정 루프(84)와 코싸인 위상 검출기(86)에 결합된다. PLL(84)의 출력(cos wct)는 코싸인 위상 검출기(86)에 결합되고, 검출기(86)의 출력(cosψ)는 분배기(88)로 결합되어 동기 검출기 출력(L-R+SP)cosψ로 나누어진다. 이때 분배기(88)의 출력은 (L+R+SP)로 되고, 이 신호는 스테레오 존재 톤의 매우 낮은 주파수가 원할 경우에 스피커를 포함하는 가청단에 결합되기 때문에, 모노/스테레오 스위칭 회로(90)을 통해 해독기(78)로 결합된다. 선택적으로, SP신호는 원할 경우에 L-R 채널 이외로 이동되거나 필터될 수 있다.

분배기 출력(L-R+SP)는 제1도, 제4도 또는 제5도의 실시예 중의 한 실시예로 될 수 있는 톤 검출기 회로(94)에도 결합된다. 단자(36)에서의 검출기 회로 출력(3M)은 입체 음향 신호를 수신하는 것을 가시적으로 표시하기 위해 표시기(96)에 결합된다. 이것은 또한 L-R정보가 수신되지 않을 때 매트릭스(78)로 부터 차 신호를 분리 시키는 것이 바람직하기 때문에 모노/스테레오 모드 스위치(90)을 제어하도록 결합된다. 스위치(90)은 간단한 전압 제어 스위칭 트랜지스터나 더욱 복잡한 회로로 될 수 있다.

그러므로, 진폭과 주파수를 변화시킬 수 있는 신호 그룹내의 한 신호를 검출하기 위한 회로를 도시하고 기술하였다. 이 회로는 한 신호 주파수의 선정된 연속 주기(각각 적당한 진폭을 가짐)수가 검출 되었을 때 래치되어 톤 검출을 표시하고, 이 회로는 선정된 연속 주기 수가 적당한 진폭 이하의 진폭을 가질때에만 래치되지 않는다. 매우 약하고 잡음이 많은 신호 또는 동일 채널 간섭이 존재할때, 톤 검출기는 오 검출이 생기기가더욱 어렵게 하는 제2동작 모드로 스위치된다. 이 제2 모드에서, 톤오검출의 가능성은 수신된 신호가 약하더라도 없어지게 된다. 이 분야에 숙련된 기술자들은 본 발명의 원리 및 배경을 벗어나지 않고 본 발명을 여러가지로 수정 및 변경할 수도 있다.

Claims

선정된 주파수의 한 신호를 포함하는 신호를 수신하기 위한 입력 장치와, 선정된 주파수 또는 이 주파수 부근의 수신된 신호만을 내보내기 위해 입력 장치에 결합된 필터장치와, 최소한 선정된 피크 진폭을 가진 상기 신호 주파수의 제1의 선정된 수의 연속적인 싸이클의 수신에 응답하여서만 제1출력 신호를 제공하고, 선정된 피크 진폭보다 작은 절대값을 가진 상기 신호 주파수의 제2의 선정된 수의 연속적인 사이클의 수신에 응답하여서만 제2출력 신호를 제공하기 위해 필터장치 결합된 제1검출장치와, 상기 수신된 신호가 매우 약한 양으로 되어 있을때 제1출력 신호를 지연시키기 위해 수신된 신호에 응답하는 제2검출장치 및 제1및 제2검출장치에 결합되고 제1및 제2출력 신호에 응답하는 장치로 구성된 것을 특징으로 하는 이중 모드 톤 검출기 회로.
제1항에있어서, 수신된 신호가 방송신호이고, 입력장치가 최소한 RF단, RF단 출력에 응답하여 중간 주파수의 신호를 제공하기 위해 RF단에 결합된 회로 및 중간 주파수 신호상의 변조를 검출하기 위해 상기 회로에 결합된 복조기 장치를 포함하는 것을 특징으로 하는 이중 모드 톤 검출기 회로.
제1항에 있어서, 선정된 주파수의 신호가 매우 낮은 가청 주파수이고 필터 장치가 저역 통과 필터인 것을 특징으로 하는 이중 모드 톤 검출기 회로.
제1항에 있어서, 필터장치가 선정된 주파수로 집중된 대역 통과 필터인 것을 특징으로 하는 이중 모드 톤 검출기 회로.
제1항에 있어서, 제1검출 장치가 제1검출 임계값을 갖고 있고, 필터장치의 출력을 수신하도록 결합된 제1비교기 장치와, 제1임계값보다 높은 제2검출 임계값을 갖고 있고, 필터장치의 출력을 수신하도록 결합된 제2비교기 장치와, 제1비교기 장치에 의해 셋트되고 제2비교기 장치에 의해 리셋트 되도록 결합된 제1래칭장치와, 제2비교기 장치에 의해 클록되도록 결합되고 제1래칭장치에 결합된 데이타 입력을 갖고 있는 레지스터 장치와 레지스터 출력을 수신하도록 결합된 제1 및 제2논리 게이트 및 각각의 논리 게이트 출력에 의해 셋트 및 리셋트 되도록 결합된 제2래칭장치를 포함하는 것을 특징으로 하는 이중 모드 톤 검출기 회로.
제5항에 있어서, 제1논리 게이트 AND 게이트이고, 레지스터 장치의 출력에서의 제1의 선정된 수의 연속적인 1에 응답하여 출력을 제공하며, 제2논리 게이트가 NOR 게이트이고, 레지스터 장치의 출력에서의 제2의 선정된 수의 연속적인 0에응답하여 출력을 제공하는 것을 특징으로 하는 이중모드 톤 검출기 회로.
제1항에 있어서, 래칭장치에 결합된 응답장치가 외부신호에 의해 제어된 스위칭 회로를 포함하는 것을 특징으로 하는 이중 모드 톤 검출기 회로.
제1항에 있어서, 래칭장치에 결합된 응답장치가 표시기를 포함하는 것을 특징으로 하는 이중 모든 톤 검출기 회로.
제1항에 있어서, 선정된 피크 진폭 이하의 절대값을 갖는 제2의선정된 수의 연속적인 싸이클의 수신에 응답하여, 선정된 주기의 타임된 출력신호를 제공하기 위한 타이밍 장치를 포함하는 것을 특징으로 하는 이중 모드 톤 검출기 회로.
제9항에 있어서, 타이밍 장치에 결합되어, 제2입력 수단으로 부터의 입력신호에 응답하여 타임된 출력 신호를 인에이블링 시키기 위한 제2입력 수단을 포함하는 것을 특징으로 하는 이중 모드 톤 검출기 회로.