KR870002156B1

KR870002156B1 - Cctv 카메라의 영상출력 디지타이저

Info

Publication number: KR870002156B1
Application number: KR1019840008420A
Authority: KR
Inventors: 정원지
Original assignee: 주식회사 금성사; 허신구
Priority date: 1984-12-27
Filing date: 1984-12-27
Publication date: 1987-12-12
Also published as: KR860005527A

Abstract

내용 없음.

Description

CCTV 카메라의 영상출력 디지타이저

제 1 도는 본 발명의 계통도.

제 2 도는 본 발명의 제어회로 실시예 회로도.

제 3 도는 본 발명의 CCTV 카메라 영상을 디지타이징시키는 순서도.

제 4 도는 본 발명의 각부 타이밍챠트.

제 5 도는 본 발명의 D플립플롭 동작파형도.

제 6 도는 본 발명의 CCTV 카메라 영상을 디지타이징시키는 흐름도(Flow Chart).

* 도면의 주요부분에 대한 부호의 설명

CC : 제어회로 AD : A/D 컨버터

MIC : 마이크로 프로세서 RAM : 램

SS : 동기분리 펄스발생기 CNT₁,CNT₂,CNT₃: 제1,2,3 계수기

CMP₁,CMP₂,CMP₃: 제1,2,3 비교기 D : D 플립플롭

JK : JK 플립플롭 A₁-A₃: 앤드게이트

I₁,I₂: 인버터 MM : 모노멀티

VH : 수직, 수평분리신호 발생기

본 발명은 CCTV(Closed-Circuit Television) 카메라의 영상출력 디지타이저에 관한 것으로서, 특히 수직동기와 수평동기를 분리해서 디지타이징하게 하므로서 간단한 논리구성으로 확실한 신호를 얻을 수 있게한 것에 주안점을 둔 것이다.

종래의 CCTV 카메라의 영상신호를 영상디지타이저하기 위하여 영상신호에서 수직동기와 수평동기를 분리하지 않고 무작위로 디지타이징하기 때문에 그 논리구성이 복잡하여 생산원가가 고가이면서도 확실한 신호를 얻을 수 없게 되는 문제점을 가지고 있었다.

본 발명은 상기와 같은 종래의 문제점을 해소하고자, 수직동기와 수평동기를 분리해서 디지타이징하기 때문에 비교적 확실한 신호 실시시간 처리용은 아니지만 약 4.3초 내에 128×128(256×256)도트 구성의 영상데이타)를 얻을 수 있고, 종래에 비하여 논리구성이 매우 간단하여 저가로서 보급할 수 있는 회로를 제공하고자 한 것에 목적을 둔 것으로서, 이를 첨부도면에 따라서 상세히 설명하면 다음과 같다.

제 1 도는 본 발명의 계통도로써, 이는 비디콘 CCTV 카메라(VP)의 주사된 영상출력(ip)을 A/D 컨버터(AD)와 제어회로(CC)입력에 보내고, 상기 컨버터(AD) 입력의 또 다른 일단은 제어회로(CC)의 출력을 샘플엔 홀더한 샘플엔 홀더(Sample and Holder)기(SH)를 거쳐 가해지며, A/D 컨버터(AD)출력이 마이크로 프로세서(MIC)와 램(RAM)에 의해서 처리되는 계통이다.

또, 상기 제어회로(CC)는 제 2 도와 같이 영상신호(ip)의 동기분리펄스발생기(SS)에서 수직, 수평분리신호발생기(VH)를 통해 각기 제 1 계수기(CNT₁), 클럭발생기(CP) 및 JK 플립플롭(JK)으로 가해지며, 상기 제 1 계수기(CNT₁)출력은 제 1 비교기(CMP₁)의 일단에 가해지고, 상기 제 1 비교기(CMP₁) 입력은 수직폭데이타(VW)가 가해져서 판정된 내용이 인버터(I₁)를 거쳐 앤드게이트(A₃)일단에 가해진다.

또, 클럭발생기(CP)출력은 앤드게이트(A₁)를 거쳐 제 2 계수기(CNT₂)에 가해져서 카운터 입력이 되는 것이며, 수직, 수평분리신호발생기(VH)의 출력의 일단의 제 2 계수기(CNT₂)의 크리어(CL) 입력으로 인가된다.

수직, 수평분리신호발생기(VH)의 또 다른 일단의 출력은 JK플립플롭(JK)을 거쳐 1/2로 분주되어 제 3 계수기(CNT₃)의 입력단자(up)에 가해지며, 한편으론 앤드게이트(A₂) 및 동기스위치(SW)가 일방에 접속된 D플립플롭(D)에 가해진다.

상기 D플립플롭(D)의 출력은 앤드게이트(A₂)의 또 다른 입력과 제 3 계수기(CNT₃)의 로드(LO)단에 가해지고, 앤드게이트(A₂)출력은 앤드게이트(A₁)의 또 다른 입력으로 제공된다.

제 3 계수기(CNT₃)출력의 일방은 제 2 계수기(CNT₂)출력과 제 2 비교기(CMP₂)에서 비교되어 앤드게이트(A₃)의 또 다른 일단으로 제공된다.

또, 제 3 계수기(CNT₃)의 출력의 타방은 제 3 비교기(CMP₃)일단으로 가해지며, 제 3 비교기(CMP₃)의 타단엔 수평폭 데이타(HW)가 가해져서 제 3 비교기(CMP₃)의 출력이 인버터(I₂)를 거쳐 앤드게이트(A₃)의 세번째 입력단에 제공된다.

이 앤드게이트(A₃)출력은 모노멀티(MM)를 거쳐 샘플엔 홀더기(SH)로 가해지는 연결구성을 가진다. 미설명부호 H는 수평동기신호이고, V는 수직동기신호이다.

이러한 본 발명은 제 3 도와 같이 하나의 화면은 한개의 수평주사선에서 한개의 영상요소(Pixel)를 디지타이징하며 A/D 변환기(AD)는 적어도 63.5μsec 이내에 A/D 변환이 되어 램(RAM)에 저장된다.

그러므로, CCTV 카메라의 아날로그 영상출력이 A/D 변환기(AD)를 거쳐 디지탈 영상출력이 마이크로프로세서(MIC)의 제어에 의해 램(RAM)에 저장된다.

이때, 본 발명에서는 일예로 128×128 영상초기에 대한 제어계통이 제 2 도와 같은 것이며, 영상신호(ip)는 동기분리펄스발생기(SS)를 거쳐 수직, 수평분리신호발생기(VH)출력에서 수평 및 수직동기로 분리된다.

즉, 동기분리용 집적회로인 수직, 수평분리신호발생기(VH)에서 수평동기신호(펄스폭 6㎲, 듀티사이클 63.5㎲)에 대응된 제4(b)도와 같은 펄스로 바꾸고, 수직, 수평분리신호발생기(VH)의 수평출력(H)은 제4(c)도와 같은 수평동기펄스를 분리한다.

또, 수직수평분리신호발생기(VH)의 수직출력(V)에서 수직동기펄스는 제4(d)도와 같은 변조후 제4(e)도와 같이 걸러내져 완전한 수직동기 펄스를 얻는 것이다.

이렇게 걸러진 신호중 수평동기신호(H)는 클럭발생기(cp)를 인에이블(enable)시키면 이 클럭발생기(cp)에서 4.25MHz의 클럭을 발생시켜, 이 값은 128÷53.5μsec에서 얻어진다.

또 53.5μsec는 수평주사시간 63.5μsec에서 수평블랭킹시간 10μsec를 뺀 값이다.

128은 디지탈화하려는 영상크기의 수평폭 숫자이다. 수평폭 숫자를 바꾸고자 할 경우는 클럭의 주파수를 바꾸면 된다.

이때, 제 1 계수기(CNT₁)에서 수평동기를 계수하기 시작하며, 이를 제 1 비교기(CMP₁)에 보내고, 제 1 비교기(CMP₁)에서는 이미 세팅된 데이타값인 수직폭 데이타(VW)(128픽슬)와 비교하고 그 비교출력을 발생시킨다.

한편, 동기수직, 수평분리신호발생기(VH)의 또 다른 출력인 수직동기신호(V)는 JK 플립플롭(JK)에서 1/2분주되고, 한개의 프레임에는 2개의 필드가 있으므로 이 2개의 필드를 번갈아가며 디지탈화함으로서 각 필드간의 약간의 오차로 인한 디지타이징된 영상의 찌그러짐을 사전에 방지한다.

수직동기신호를 2분주시켜 우수필드(Even field)또는 기수필드(Odd field)만 디지타이징한다. JK 플립플롭(JK)에서 디지타이징된 출력신호는 제5(b)도, 제5(c)도와 같이 2분주된 수직동기로서 D플립플롭(D)의 클럭펄스입력단자 및 제 3 계수기(CNT₃)의 카운트업 입력단자(up)로 보내지고 수조작 스위치(SW)에 의해 동작되는 D플립플롭(D)은 디지타이징하는 시작점을 전 시스템에 동기시킨다.

상기 D플립플롭(D)은 수직동기가 들어오게 된 직후부터 계속 논리 "H" 상태를 유지하며 시작점에서 제 3 계수기(CNT₃)에 논리 "1"값을 인가시킨다.

즉, D플립플롭(D)은 초기치로서 "1"의 값을 갖는다. 제 2 계수기(CNT₂)는 제5 도와 같이 계수값은 한 수평주사선씩 걸러서 "1"씩 증가한다.

제 3 계수기(CNT₃)값은 한 프레임 동안만은 계속 같은 값을 유지시키고, 제 2 비교기(CMP₂)에서는 제 2 계수기(CNT₂)의 값과 제 3 계수기(CNT₃)의 값을 비교하여 같으면 논리 "H"를 발생시킨다.

제 3 비교기(CMP₃)는 그 입력이 미리 지정된 수평폭 데이타(HW) 즉, 128보다 제 2 계수기(CNT₃)의 출력값이 크면 제어신호가 없고, 즉, 비교기(CMP₁)(CMP₃)의 출력은 인버터(I₁,I₂)를 거친 출력과 비교기(CMP₂)의 출력이 앤드게이트(A₃)를 통해 샘플엔 홀더(SH)가 제어신호를 인지할 수 있도록 모노멀티(MM)를 통하여 제어신호의 펄스폭을 조정하게 한다.

또 마이크로 프로세서(MIC)에서는 상기 영상신호를 이미지 디지타이징하는 과정에서 제 6 도와 같이 램(RAM)을 제어하는데, 여기서 제어회로(CC)의 스위치(SW)를 언하면 영상의 크기가 결정되는 K=0부터 시작한다.

A/D 변환기(AD)로부터의 아날로그→디지탈 변화값을 램(RAM)에 저장하고, 1씩 증가시킨다.

다시, K=is(실정한 이미지 신호)가 되었을 때 그 과정이 끝나게 되는 것이다.

이러한 본 발명은 CCTV 카메라의 영상출력을 영상 디지타이저하는 회로에 있어서 이를 그 논리구성이 비교적 단순하여 종래에 비해 그 제작이 용이하고 이에 따라 저가의 회로를 이러한 장치에 이용될 수 있도록 한 유익한 특징이 있는 것이다.

Claims

비디콘 CCTV 카메라(VD)의 영상출력(ip)단에 A/D 컨버터(AD)를 거쳐 마이크로 프로세서(MIC)에 연결하고, 그 일단으로는 제어회로(CC) 및 샘플엔 홀더기(SH)를 거쳐 상기 A/D컨버터(AD)를 제어하는 구성과, 상기 A/D 컨버터(AD) 출력데이타를 마이크로 프로세서(MIC)가 램(RAM)에 저장하는 구성 및 상기 제어회로(CC)는 동기분리펄스발생기(SS)출력에서 수직, 수평분리신호발생기(VH)를 통해 수평동기분리출력은 제 1 계수기(CNT₁), 제 2 계수기(CNT₂), 클럭발생기(cp)에 연결되며, 수직동기분리출력은 1/2 분주용 JK 플립플롭(JP)을 거쳐 앤드게이트(A₂), 제 3 계수기(CNT₃)에 가해지고, 앤드게이트(A₂) 출력은 앤드게이트(A₁)타단과 D플립플롭(D)을 거쳐 제 3 계수기(CNT₃)에 가해저며, 앤드게이트(A₁)출력이 제 2 계수기(CNT₂)를 거쳐 제 2 비교기(CMP₂)로 비교되고, 상기 제 3 계수기(CNT₃) 및 제 1 계수기(CNT₁)출력과 수직 및 수평폭 데이타(VW, HW) 제 1 및 제 3 비교기(CMP₁, CMP₃)로 비교되어 인버터(I₁, I₂)를 거쳐 앤드게이트(A₃)에 가해지고, 이의 출력이 모노멀티(MM)를 거치는 구성을 특징으로 하는 CCTV 카메라의 영상출력 디지타이저.