KR860009342A - 마이크로 컴퓨터 및 데이타 전송방법 - Google Patents

Abstract

내용 없음

Description

마이크로 컴퓨터 및 데이타 전송방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 마이크로 컴퓨터의 주특성을 도시한 블럭도.

제3도는 프로세서 레지스터와 마이크로 컴퓨터에 의한 실행에 대한 고우선권 처리 리스트의 작업 공간간의 관계도.

제22도는 본 발명에 의한 서로 다른 워드 길이를 가지는 회로망의 마이크로 컴퓨터인 통신 마이크로 컴퓨터의 회로망의 도시도.

* 도면의 주요 부분에 대한 부호의 설명

10 : 동기논리 장치 11 : 단일 실리콘 칩

12 : 중앙처리 장치(CPU) 13 : 마이크로명령어

14 : 메모리 인터페이스 15 : 인터페이스 제어논리장치

16 : 버스 17 : 서비스 시스템

18 : 입력핀 19 : RAM

20 : ROM 23 : 외부 메모리 인터페이스

24 : 핀 25 : 일련링크

26 내지 27 : 출력핀

30 : 산술논리 유니트(ALU) 32 : 버스제어 스위치 회로의 레지스터

34 : 명령어 버퍼 35 : 디코더

36 : 상태 멀리플렉서 37 : 마이크로 명령어 레지스터(MIR)

38 : 우선권 1 레지스터 뱅크 39 : 우선권 0 레지스터 뱅크

40 : 콘스탄트 박스 41 : 레지스터 뱅크선택기

42 : 메모리 어드레스 레지스터(MA DDR)43 : 데이터 출력

44 : 일시 레지스터 45 : PROC PTR 레지스터

46 : PROC DESC 레지스터 47 : 우선권 표시 프래그

48 : PROC 우선권 프래그 49 : 일시 레지스터

50 : IPTR 레지스터 51 : WPTR 레지스터

52 : BPTR 레지스터 53 : FPTR 레지스터

54 : A 레지스터 55 : B 레지스터

56 : C 레지스터 57 : 0 레지스터

58 : SNP 프래그 59 : COPY 프래그

70 : 링크 071 : 링크1

72 : 링크 2 73 : 링크 3

90 : 출력채널 91 : 입력채널

92 : 링크 인터페이스 111 : 바이트 계수

112 : 포인터 113 : 전달상태기

118 : AND 121 : 바이트 계수

122 : 포인터 125 : 전달 상태기

126 : 교호 상태기 127 : 준비 상태기

137 : OR 138 :AND

140 : 출력 상태기 141 : 비트 계수기

142 : 입력 상태기 143 : 비트 계수기

144 : 출력 레지스터 145 : 입력 레지스터

146,147 : 준비 플립플롭 148, 149 : 래치

150,151,153 : AND 152 : OR

Claims (67)

1. 메모리와 다수의 동시처리를 실행하도록 배치된 프로세서를 구비하여, 상기 각 처리는 다수의 명령어로 된 프로그램에 따라 프로세서에 의해 순차적으로 실행되고, 상기 각 명령어는 프로세서에 의해 실행될 소정의 기능을 표시하며, 상기 프로세서는 (1) 다수의 레지스터와 상기 레지스터 사이에서 데이타전달에 사용되는 데이타 전달수단과, (2) 각명령을 수신하고 명령과 연관된 값에 따라 프로세서중의 하나에 명령을 로딩하는 수단과, (3) 상기 데이타 전달수단을 제어하며, 수신된 각 명령에 응답하여 프로세서가 명령에 따라 작동하게 하는 레지스터를 제어하는 수단을 구비하는 마이크로 컴퓨터에 있어서,
2. 1) 다수의 동시처리 사이에서 처리시간을 분할하도록 프로세서를 구동시키는 스케줄링수단을 포함하며, 상기 스케줄링수단은
3. a) 프로세서에 의해 현재 실행되고 있는 처리를 표시하는 수단과
4. b) 프로세서에 의한 실행을 대기하고 있는 최소한 하나이상의 집합체를 형성하는 하나이상의 처리를 구별하는 수단과
5. c) 현재의 처리를 디스케줄링하는 수단과
6. d) 실행을 대기하고 있는 집합체에 처리를 첨가하여 처리를 스케줄링하는 수단을 구비하고,
7. 2) 2개의 처리가 프로그램 순차에서 대응하는 단계에 있을 때 하나 이상의 통신채널을 사용하여 한가지 처리에서 다른 처리로 멧세지전달을 허용하며, 멧세지의 명령에 응답하여, 출력처리는 데이타를 출력하는 작동을 하며, 입력처리는 데이타를 입력시키는 작용을 하는 통신수단을 포함하며, 상기 통신수단은
8. a) 소정비트 길이의 멧세지를 하나의 어드레스 가능한 위치에서 다른 위치로 전달하는 수단과,
9. b) 멧세지에 포함될 멧세지 수의 계수를 제공하기 위해 멧세지 명령의 실행에 응답하는 수단과,
10. c) 데이타가 출력될 어드레스를 표시하기 위해 출력처리에 의해 멧세지의 실행에 응답하는 소스표시기 수단과,
11. d) 데이타가 입력될 어드레스를 표시하기 위해 멧세지 명령의 실행에 응답하는 목적지표시기를 구비하는 것을 특징으로 하는 마이크로 컴퓨터.
12. 제1항의 컴퓨터에 있어서,
13. 상기 각 멧세지유니트의 소정비트길이는 1바이트인 것을 특징으로 하는 마이크로 컴퓨터.
14. 제1항 또는 제2항의 컴퓨터에 있어서,
15. 상기 컴퓨터는 다수의 어드레스 가능한 채널과 멧세지 전달에 사용될 채널의 어드레스를 표시하기 위해 멧세지명령의 실행에 응답하는 수단을 포함하는 것을 특징으로 하는 마이크로 컴퓨터.
16. 제1항 내지 제3항중 어느 한 항의 컴퓨터에 있어서,
17. 상기 컴퓨터는 처리간에 전달된 바이트의 수를 계수하고, 멧세지에 있는 모든 바이트가 전달되었을 때 신호를 제공하는 수단을 포함하는 것을 특징으로 하는 마이크로 컴퓨터.
18. 제4항의 컴퓨터에 있어서,
19. 전달될 나머지 바이트수의 계수가 감소할 때 소스 표지수단에 의해 표시된 어드레스를 바꾸기 위한 수단이 제공되어 있는 것을 특징으로 하는 마이크로 컴퓨터.
20. 제5항의 컴퓨터에 있어서,
21. 전달될 나머지 바이트수의 계수가 바뀜에 따라 목적지 표시기 수단에 의해 표시된 어드레스를 바꾸기 위한 수단이 제공되어 있는 것을 특징으로 하는 마이크로 컴퓨터.
22. 제1항 내지 제6항중 어느 한 항의 컴퓨터에 있어서,
23. 각 통신채널을 상기 채널을 사용한 데이타 전송이 실행되기 위해 처리가 명령을 실행하였는지를 표시하는 값을 유지하는 기억수단을 구비하며, 만약 데이타 전송에서 다른 처리가 대응하는 프로그램 단계에 도달하였다는 것을 표시하는 값을 포함하고 있지 않을 때 상기 수단은 현재 처리를 디스케줄하도록 장치되어 있는 것을 특징으로 하는 마이크로 컴퓨터.
24. 제7항의 컴퓨터에 있어서,
25. 스케줄링 수단은 프로세서에 의해 실행되고 있는 현재 처리를 표시하는 수단을 포함하며, 통신 수단은 상기 채널에 로딩하고, 채널의 내용 테스트의 결과로 인해 현재 처리가 디스케줄된 것인가에 대해 현재처리를 구별하는 수단을 포함하는 것을 특징으로 하는 마이크로컴퓨터.
26. 제8항의 컴퓨터에 있어서,
27. 상기 메모를는 처리와 연관된 기록변수를 위해 위치를 포함한 다수의 어드레스 가능한 위치를 가진 작업 공간을 각 처리에 대해 제공하며, 상기 프로세서 레지스터중에서 하나는 현재처리의 작업공간 어드레스를 구별하는 작업공간 포인터값을 갖도록 장치되어 있는 것을 특징으로 하는 마이크로 컴퓨터.
28. 제9항의 컴퓨터에 있어서,
29. 상기 채널에 부하될 상기 구별은 상기 작업공간 포인터 값인 것을 특징으로 하는 마이크로 컴퓨터.
30. 제7항 내지 제10항중 어느 한 항의 컴퓨터에 있어서,
31. 통신수단은 같은 마이크로 컴퓨터상에서 실행되는 처리사이의 데이타전송을 할 수 있도록 장치되어 있으며, 상기 채널은 메모리 위치를 구비하는 것을 특징으로 하는 마이크로 컴퓨터.
32. 제11항의 컴퓨터에 있어서,
33. 각 채널은 상기 채널을 사용한 멧세지 명령이 처리되지 않았다는 것을 나타내는 특정값 또는 디스케줄된 처리를 위해 작업공간 포인터 값을 유지하도록 장치되어 있으며, 포인터 수단을 기억시키기 위해 상기 채널을 사용하는 디스케줄된 출력처리와 연관된 메모리 위치에 있는 데이타 소스 어드레스에 제공되어 있고, 입력처리의 디스케줄링을 일으키는 처리차단에 의해 입력명령의 실행후 입력처리 포인터와 연관된 메모리 위치에 기억하기 위해 데이타 목적지 어드레스에 수단이 제공되어 있는 것을 특징으로 하는 마이크로 컴퓨터.
34. 제1항 내지 제12항중 어느 한 항의 컴퓨터에 있어서,
35. 프로세서는 멧세지 명령의 실행 결과로 나타난 데이타의 많은 바이트를 마이크로 컴퓨터에서 한 바이트 어드레스씩 직접 복제할 수 있는 수단을 가지고 있는 것을 특징으로 하는 마이크로 컴퓨터.
36. 제1항 내지 제13항중 어느 한 항의 컴퓨터에 있어서,
37. 통신수단은 다른 마이크로 컴퓨터상에서 실행되는 처리사이에서 외부 데이타전달을 하도록 되어 있으며, 각 채널은 외부 통신링크를 구비하는 것을 특징으로 하는 마이크로 컴퓨터.
38. 제14항의 컴퓨터에 있어서,
39. 각외부 통신링크는 어드레스 가능한 메모리 위치로 제공된 채널을 포함하는 것을 특징으로 하는 마이크로 컴퓨터.
40. 제14항 또는 제15항의 컴퓨터에 있어서,
41. 각 외부 통신링크는 데이터의 한 바이트를 유지하기 위한 기억 수단을 구비하는 것을 특징으로 하는 마이크로 컴퓨터.
42. 제16항의 컴퓨터에 있어서,
43. 각 외부 통신링크는 프로세서에 의한 작용이 없이도 연속적인 바이트를 전송하도록 장치되어 있는 것을 특징으로 하는 마이크로 컴퓨터.
44. 제17항의 컴퓨터에 있어서,
45. 각 외부 통신링크는 상기 링크의 어드레스를 사용하는 멧세지 명령을 실행하는 처리를 디스케줄하도록 장치되어 있으며, 각 링크는 멧세지의 다음 바이트를 위해 소스 또는 목적지 어드레스로 포인터와 함께 링크를 통해 전달될 바이트수의 표시를 기억하는 수단을 포함하는 것을 특징으로 하는 마이크로 컴퓨터.
46. 제18항의 컴퓨터에 있어서,
47. 외부 통신링크는 모든 바이트가 전송되었을 때 표시를 제공하고 전달된 바이트의 수를 계수하는 수단을 포함하는 것을 특징으로 하는 마이크로 컴퓨터.
48. 제18항 또는 제19항의 컴퓨터에 있어서,
49. 외부 통신링크는 멧세지의 모든 바이트가 전송되었을 때 멧세지 전달에 포함된 처리를 재스케줄하기 위해 프로세서에 요청신호를 발생하는 신호발생수단을 포함하는 것을 특징으로 하는 마이크로 컴퓨터.
50. 마이크로컴퓨터상에 실현된 2개의 처리사이에서 데이터 전송을 실행하는 방법에 있어서,
51. 어드레스 가능한 메모리 위치는 데이터 전송이 될 때 프로그램순차에서 대응하는 단계에 있을 처리를 구동시키는 채널로 사용되며, 상기 방법은 (1) 프로그램 단계의 순차에 현재처리를 실행하며, (2) 프로세서에 의한 실행을 대기하고 있는 처리를 표시하고, (3) 데이터를 전달하려고 하는 처리에 의해 출력명령을 실행하는 단계를 구비하며, (a) 데이터 전송을 위해 사용될 채널의 어드레스를 구별하고, (b) 데이터 전송에서 전달될 바이트의 수를 확인하며, (c) 전달을 시작하기 위해 데이터를 위한 소스어드레스를 표시하며, (d) 채널을 통한 입력을 대기하고 있는 스케줄된 처리의 표시기 또는 처리가 채널사용을 대기하지 않고 있다는 것을 표시하는 특정값을 검출하기 위해 상기 채널의 내용을 테스트하며, (e) 상기 특정값에 응답하여 소스어드레스에 대한 포인터를 기억하며, 상기 처리의 표시기를 채널에 로우딩하고, 현재 처리를 디스케줄링하며, (f) 대기처리의 표시기에 응답하여 로우딩될 데이타를 대기처리와 연관된 메모리의 영역에 전달하며, 상기 특정값을 채널에 로우딩하여 대기처리가 프로세서에 의한 실행을 위해 리스케줄되는 단계를 구비하는 것을 특징으로 하는 데이터 전송방법.
52. 제21항의 방법에 있어서,
53. 데이터를 수신하려고 하는 처리는 입력명령을 수행하며, 입력명령에 응답하여 처리기는
54. (a) 데이타 전송에 사용될 채널의 어드레스를 구별하고,
55. (b) 입력될 바이트수의 계수를 표시하며,
56. (c) 입력될 제1바이트의 목적지 어드레스를 표시하며,
57. (d) 디스케줄된 처리의 표시기가 체널을 통한 출력을 대기하고 있는지 또는 채널의 사용을 대기하고 있는 처리가 없는 것을 표시하는 특정값이 있는지를 검출하기 위해 상기 채널의 내용을 검토하며,
58. (f) 상기 특정값에 응답하여 상기 처리의 표시를 채널에 로우딩하여, 현재처리를 디스케줄하고,
59. (g) 대기처리와 연관된 메모리영역에서 현재처리와 연관된 메모리영역으로 전달될 데이터를 전달하는 대기처리의 표시에 응답하여, 상기 특정값을 채널에 로우딩시켜서 대기처리가 프로세서에 의한 실행을 위해 리스케쥴 되도록 하는 단계를 구비하는 것을 특징으로 하는 데이터 전송방법.
60. 메모리와 다수의 동시처리를 실행하도록 배치된 프로세서를 구비하며, 상기 각 처리는 다수의 명령어로 된 프로그램에 따라 프로세서에 의해 순차적으로 실행되고, 상기 각 명령어는 프로세서에 의해 실행될 소정의 기능을 표시하며, 상기 프로세서는
61. (1) 다수의 레지스터와 상기 레지스터사이에서 데이터 전달에 사용되는 데이터 전달수단과,
62. (2) 각 명령을 수신하고 명령과 연관된 값에 따라 프로세서중의 하나에 명령을 로딩하는 수단과,
63. (3) 상기 데이터 전달수단을 제어하며, 수신된 각 명령에 응답하여 프로세서가 명령에 따라 작동하게 하는 레지스터를 제어하는 수단을 구비하는 마이크로컴퓨터에 있어서,
64. 상기 통신수단은 2개의 처리가 프로그램 순차에 대응하는 단계에 있을 때, 하나 이상의 통신채널을 사용하여 한가지 처리에서 다른 처리로 멧세지 전달을 허용하며, 멧세지의 명령에 응답하여 출력처리는 데이터를 출력하는 작동을 하며, 입력처리는 데이터를 입력시키는 작용을 포함하며, 상기 통신수단은 a) 소정비트 길이의 멧세지를 하나의 어드레스 가능한 위치에서 다른 위치로 전달하는 수단과, b) 멧세지에 포함된 멧세지수의 계수를 제공하기 위해 멧세지 명령의 실행에 응답하는 수단과, c) 데이터가 출력될 어드레스를 표시하기 위해 출력처리에 의해 멧세지의 실행에 응답하는 소스표시수단과, d) 데이터가 입력될 어드레스를 표시하기 위해 입력처리에 의해 멧세지 명령의 실행에 응답하는 목적지 표시기와 e) 다른 컴퓨터의 대응링크에 단독연결을 위한 통신통로를 제공하도록 장치된 다수의 통신링크와 각 링크를 통해 동기화 멧세지 전달에 사용되는 수단을 포함하는 것을 특징으로 하는 마이크로컴퓨터.
65. 각 마이크로컴퓨터는 각 연결링크 사이에서 연결수단에 의해 다른 마이크로컴퓨터에 연결된 마이크로 컴퓨터 상호 연결회로망에 있어서,
66. 각 마이크로컴퓨터를 위한 입력 및 출력통로를 제공하여 비트길이가 변하는 멧세지를 전달할 수 있게하는 2개의 단방향 지정대 지점의 연결을 구비하는 것을 특징으로 하는 마이크로컴퓨터 연결회로.
67. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.