KR860000047B1 - 로오드셀 및 그 제조방법 - Google Patents

로오드셀 및 그 제조방법 Download PDF

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KR860000047B1
KR860000047B1 KR1019810004553A KR810004553A KR860000047B1 KR 860000047 B1 KR860000047 B1 KR 860000047B1 KR 1019810004553 A KR1019810004553 A KR 1019810004553A KR 810004553 A KR810004553 A KR 810004553A KR 860000047 B1 KR860000047 B1 KR 860000047B1
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고오 이찌로 사까모도
쇼오 조오 다께노
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도교오 덴기 가부시기 가이샤
아기쯔 도시오
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Abstract

내용 없음.

Description

로오드셀 및 그 제조방법
제1도는 본 발명의 로오드셀의 개략적 사시도.
제2도는 제1도시의 로오도셀에 하중을 가했을 때의 횡단면도.
제3도는 제2도시의 로오드셀의 등가 회로도.
제4도 내지 제6도는 각각 출력전압 및 온도변화의 관계를 표시한 온도 특성도.
제7a도 내지 제7g도는 제1도의 로오드셀의 제조 공정도.
제8a도 내지 제8b도는 제1도시의 로오드셀을 제조하는 제도방법의 공정 설명도이다.
본 발명은 로오드 셀(Load cell) 및 그 제조방법에 관한 것으로, 로오드 셀은 비임(beam)에서 왜곡(歪曲)이 발생하는 부분(이하 왜곡부라 칭함)에 저항체를 가지며, 이 비임에 하중이 가해졌을 때에 이 비임의 왜곡부에 발생하는 왜곡에 맞추어 상기 저항체의 저항치가 변화함을 이용하여 비임에 가해진 하중을 측정하고자 하는 것이다.
종래에는 폴리이미도, 에폭시 수지 등의 절연막상에 콘스탄탄(Constantan), 니크롬(Nichrome)등의 금속박을 접착하고, 이 금속박을 엣칭(Etching) 가공하여 저항패턴을 형성함에 따라 로오드 셀 소자를 형성하고, 이리하여 형성된 로오드셀 소자를 비임의 왜곡부에 접착함으로서 로오드셀을 형성하였다.
그러나 이와 같은 로오드셀의 제조 방법에 있어서는 많은 제조 공정수를 필요로 할 뿐 아니라, 특히 로오드셀 소자를 비임 본체에 접착하는 공정을 실행하기 위하여는 엄밀한 공정관리가 요구되며 또 자동화 및 양산화가 매우 곤란하여 생산단가가 한층 상승되는 결점이 있었다.
또 절연막을 얇게하기 위하여는 한계가 있으며, 비임체의 왜곡부에 있어서의 왜곡을 저항체에 효율이 좋게 전달하기는 매우 곤란하여 측정 오차의 원인이 되고 있다.
다시 저항체 패턴은 금속박에 의하여 형성되나, 이 금속박을 얇게 형성하는 것도 곤난하며, 또 큰 저항의 것을 얻기가 곤란하여 그 결과, 소비 전력이 커짐으로서, 이 큰 소비전력에 수반하여 측정시에 있어서의 발열량도 증대하여 온도 보상의 필요가 발생하는 등의 문제도 있었다.
본 발명의 목적은 적은 제조 공정수로 엄밀한 공정 관리를 필요로 하지 않고 로오드셀을 형성하기 위한 제조방법을 제공함에 있고, 또 다른 목적의 하나는 소비 전력이 적어짐과 동시에 정도(精度)가 우수한 로오드셀을 제공함에 있는 것이다.
본 발명에 의하면, 비임체와 이 비임체의 한 표면상에 형성된 절연막과, 이 절연막상에 형성된 로오드셀 소자등을 구비하며, 이 로오드셀 소자는, 제1 및 제2전원 단자와 제1 및 제2출력단자와, 상기 제1전원단자 및 제1출력단자 사이에 직력 결합된 제1스트레인 게이지 저항 및 제1브릿지 평형저항과, 제1전원단자 및 제2출력단자 사이에 직렬 결합된 제2스트레인 게이지 저항 및 제2브릿지 평형저항과, 제2전원 단자 및 제1출력단자 사이에 결합된 제3스트레인 게이지 저항과, 제2전원단자 및 제2출력단자 사이에 결합된 제4스트레인 게이지 저항과, 상기 제2전원단자에 결합된 정(正) 저항온도계수를 갖는 제1온도 보상저항과, 이 제1온도보상 저항과 병렬 결합된 브릿지의 출력전압 즉, 스팬(Span) 조정저항 등을 포함하며, 상기 제1 내지 제4스트레인 게이지 저항, 제1 및 제2브릿지 평형저항, 제1온도보상 저항, 스팬조정저항 및 이들의 저항 상호간을 선택적으로 결합하는 결합수단을 포함한 패턴영역에는 제1저항층이 형성되며, 상기 제1온도 보상저항 및 결합수단을 포함한 패턴 영역에 있어서는, 상기 제1저항층 보다 작은 비저항(比抵抗)을 갖는 제2저항층이 형성되며, 상기 결합수단의 패턴 영역에 있어서는 도전층이 형성되어 있는 로오드셀을 제공하는 것이다.
본 발명에 있어서는 제1 내지 제4스트레인 게이지 등은 제1저항층에 의하여 형성되며, 제1온도 보상저항은 이 제1저항층상에 형성된 제2저항층에 의하여 형성되고, 이들의 저항을 상호 결합하기 위한 결합라인은 제2저항층상에 형성된 도전층으로 형성되고 있다. 즉, 도전층과 제1저항체 등을 직접 접속하는 대신, 제2저항층을 개재하여 두 층을 전기적(電氣的)으로 결합하도록 되여 있음으로 구조가 간단한 로오드 셀을 얻을 수 있다.
또한 본 발명은 비임체의 일표면을 연마하는 공정과 이 연마된 표면상에 있어서 절연막을 형성하는 공정과, 제1 및 제2전원단자와 제1 및 제2출력단자와, 상기 제1전원단자 및 제1출력단자 사이에 직력 결합된 제1스트레인 게이지 저항 및 제1브릿지 평형 저항과, 제1전원단자 및 제2출력단자 사이에 직렬 결합된 제2스트레인 게이지 저항 및 제2브릿지·평형 저항과, 제2전제단자 및 제1출력단자 사이에 결합된 제3스트레인게이지 저항과, 제2전원단자 및 제2출력단자 사이에 결합된 제4스트레인 게이지 저항과, 상기 제2전원단자에 결합된 정 저항온도 계수를 갖는 제1온도 보상저항등을 포함한 로오드 셀 소자를 상기 절연막상에 형성하는 로오드셀 수자의 형성 공정 등을 구비하여 이 로오드셀 소자의 형성 공정은 상기 절연막상에 제1저항층을 형성하는 공정과 이 제1저항층 상에, 정 온도계수를 보유하머, 또 상기 제1저항층 보다 적은 비저항을 갖는 제2저항층을 형성하는 공정과, 이 제2저항층상에 도전층을 형성하는 공정과, 상기 제1 내지 제4스트레인 게이지저항, 제1 및 제2브릿지 평형저항, 제1온도보상저항 및 이들의 저항을 상호 결합하기 위한 결합수단을 형성하도록 상기 제1및 제2저항층 및 도전층을 선택적으로 엣칭하는 공정 등을 구비한 로오드셀의 제조방법이 제공되는 것이다.
제1도는 본 발명의 로오셀의 개요 사시도로서, 이 로오드 셀은 비임체(20)과, 비 임체위(20) 에형 성된로 오드셀소자(22)등을 구비하고 있다.
이 비임체(20)에는 고정단부에 있어, 이 로오드셀을 고정체에 부착하기 위한 체착 나사를 끼우기 위한 투공(透孔)(20-1) 및 (20-2)와, 가동단부에 있어서 계량도(도시않음)를 부착한 체착금구를 받기위한 투공(20-3)등이 형성되여 있다.
다시 이 비임체(20)에는 원형 투공(20-4) 및 (20-5) 이들의 원형투공(20-4) 및 (20-5)를 결합하는 투공(20-6)이 비임체(20)의 횡방향으로 뻗어 나가도록 형성되여 있다.
이 비임체(20)을 제2도시와 같이 고정하고, 가동단부에 하중을 가하면, 투공(20-4)의 상부 영역을 대폭으로 신장하고, 투공(20-5)의 상부 영역을 대폭으로 수축한다.
한편, 로오드셀(22)는 비임체(20)의 상면에 형성된 절연막(22-1)과, 저항체(22-2) 내지 (22-11)과, 이들의 저항체(22-12) 내지 (22-11)을 피복토록 형성된 절연피막(22-12)등을 구비하고 있다.
저항체(22-2) 내지 (22-5)는 비저항이 크고 저항온도 계수가 적은 즉, 온도 변화에 대한 저항치의 변화량이 적은 재료로서 형성되여, 상호 대개 동등한 저항치를 갖는 스트레인 게이지 저항체이다.
저항체(22-2)의 일단은 저항체(22-3)의 일단에 결합되어, 타단은 브릿지 평형 저항체(22-6) 및 제1온도 보상저항체(22-7)을 개재하여 저항체(22-4)의 일단에 결합되고, 저항체(22-3)의 타단은 브릿지평형 저항체(22-8) 및 제2온도 보상저항체(22-9)를 개재하여 저항체(22-5)의 일단에 결합되여 있다.
또 저항체(22-4) 및 (22-5)의 타단은 공통 결합됨과 동시에, 상호 병렬로 결합된 제3온도보상 저항체(22-10) 및 온도특성 보정 저항체(22-11)에 결합되여 있다.
제1 및 제2브릿지 평형 저항체(22-6) 및 (22-8)는 조정 가능하게 형성된다.
즉, 이 저항체는 각각 사다리꼴로 형성된 복수의 저항소자를 직렬 결합함에 따라 구성되며, 각 사다리꼴 저항소자는 상호 평행으로 뻗는 제1 및 제2저항층과 이들의 제1 및 제2저항층간에 결합된 복수의 바이패스 저항층 등으로 형성되어 있다. 따라서 이 바이패스 저항층을 절단함으로서 사다리꼴 저항 소자의 저항치를 바꾸는 것이 가능하다.
또 온도보상저항체(22-7) 및 (22-9)는 브릿지 평형의 온도 드리프트(Drift)를 보상하기 위한 저항체이며, 정(正)온도계수를 갖는 금속 에 : 티탄으로 형성된다. 이 온도 보상저항체(22-7) 및 (22-9)도 저항치를 가변하기 위하여 사다리꼴 구조로 형성된다.
또한 제1온도 보상저항체(22-7)와 병렬 결합된 브릿지의 출력전압 즉, 스팬 조정저항도 사다리꼴로 형성된다. 온도보상 저항체(22-10)은, 온도변화에 의한 출력전압(스팬)의 변동을 보상하기 위한 저항체로, 정 온도계수를 갖는 금속, 예 : 티탄으로 형성된다.
이 출력전압의 온도의조성은 주로 비임체(20)의 영율(young率)의 온도 의존성에 기인하고 있다.
온도 특성보정 저항체(22-11)은 온도 보상저항체(22-10)과 공동으로 온도 변화에 의한 출력전압 변동을 보다 확실하게 보상하기 위한 저항체이다.
다음에 저항체(22-10) 및 (20-11)에 의한 온도 보상기능을 제3도시의 동가회로를 참조하여 설명하면, 이 동가회로에 있어서 저항(R11) 내지 (R20)은 각각 제1도시 저항체(22-2) 내지 (22-11)에 대응하고 있다. 비임체(20)을 스텐레스강(SUS 630)으로 형성하고, 스텐레인 게이지 저항체(22-2) 내지 (22-5)를 각각 니크롬(Ni 40%, Cr 60%)에 의하여 저항치가 3.0KΩ, 온도변화에 의한 저항온도 계수는 +5ppm/℃가 되도록 형성한 경우를 생각한다.
온도보상 저항체(22-10) 및 온도 특성보정 저항체(22-11)를 사용하지 않을 경우, 즉 제3도에 있어서 저항(R19) 및 (R20)을 사용하지 않을 경우에는, 브릿지회로의 출력전압(스팬)은 제4도시와 같이 온도 상승과 동시에 서서히 상승한다.
예 : 40℃에서의 출력전압은 0℃에서의 출력 전압보다 약 0.7% 높아진다.
이 스팬 온도 특성을 개선하기 위하여 티탄 및 니크롬의 적층체로 형성되며, 저항치는 312Ω으로 온도변화에 의한 저항의 온도계수는 2800ppm/℃의 온도보상저항체(22-10)을 사용한 경우에 대하여 생각한다.
이 경우, 출력전압 VO는 다음 식과 같이 부여된다.
Figure kpo00001
여기서 R는 브릿지회로의 합성저항을 표시하며, K는 스트레인 게이지저항체(22-2) 내지 (22-5)의 게이지율을 나타내며, 니크롬(Ni 40%, Cr 60%)의 경우에는 1.79가 된다.
또 E는 하층에 맞추어 비임체(20)에 있어서 발생하는 왜곡량을 표시한다.
이 예에 있어서는, 출력 전압은 제5도시와 같이 0℃ 및 40℃에 있어 대체로 같아지며, 20℃ 부근에 있어 약간 높아지고 있다. 여하튼, 이 20℃ 부근에 있어서의 전압 변동은 약 0.03%이며, 스팬온도 특성은 크게 개선되여 있다. 제5도시의 스팬온도 특성의 비직선성을 개선하기 위하여 스트레인 게이지 저항체(22-2) 내지 (22-5)와 같이 적은 저항온도 계수를 갖는 니크롬(Ni 40%, Cr 60%)으로 1,952KΩ의 저항치를 갖도록 형성된 온도 특성 보정저항(22-11)을 사용한 경우에 대하여 설명한다.
이 경우, 출력전원 VO는 다음 식에서 부여된다.
Figure kpo00002
이와 같이 온도보상저항 R19및 온도특성보정저항 R20을 사용함에 따라, 제6도시와 같이 실제 사용 온도 범위에 있어서, 대체로 평탄한 스팬온도 특성이 얼어진다.
다음에 제1도시 로오드셀에 하중이 가해져, 저항체(22-2) 및 (22-5)가 신장왜곡을 받아서 저항치가 각각 (ΔR11) 및 (ΔR14)만 증가하고, 저항체(22-3) 및 (22-4)는 수축왜곡을 받아 저항체는 각각 (ΔR12) 및 (ΔR13)만 감소한 경우를 생각한다.
이 경우, 출력전압 VO는 다음 식에서 부여된다.
Figure kpo00003
여기서 저항체(22-2) 내지 (22-5)는 상호 같은 저항(RO)를 가지며, 저항체(22-2)는 저항체(22-6) 및 (22-7)의 저항치의 합보다 충분히 큰 저항치를 가지며, 저항체(22-3)은 저항체(22-8) 및 (22-9)의 저항치의 합보다 충분히 큰 저항치를 갖는 것이라고 하면, 식(3)은 다음과 같이 바꾸어 쓸 수 있다.
Figure kpo00004
여기서 ΔR0는 하중에 상응한 왜곡으로 각 저항체(22-2) 내지 (22-5)에 있어 발생한 저항변화분이다.
일반적으로
Figure kpo00005
가 성립한다.
이 식을 식(4)에 대입하면 다음 식이 얻어진다.
Figure kpo00006
왜곡량 E는 로오드셀에 인가되는 하층에 상응하여 변화함으로, 출력전압(VO)는 이 하중에 상응하여 변화하게 된다. 여기서, 왜곡량(E) 및 게이지율(K)는 온도변화에 맞초어 변동하기 때무에, 출력전압도 온도변화에 맞추어 변동하고 만다.
이 출력전압의 온도변화에 의한 변동은 오도보상저항(R19)및 온도특성보정저항(2022)의 저항치를, 실측데이터에 의거하여 적당한 치로 설정함에 따라 최소로 억제함이 가능한다.
다음에 제1도시의 로오드셀의 제조방법을 제7a도 내지 제7g도를 참조하여 설명하면, 최초, 제1도시와 같이 투공(20-1) 내지 (20-6)이 형성된 비임체(20)의 패턴 형성면을 평탄하게 연마한다.
그후, 이 패턴 형성면을 탈지 세정하여 1000cp의 점도를 갖는 와니스 상태의 폴리이미도 수지를 패턴형성면상에 떨어뜨린다.
이어서 이 비임체(20)을 스핀니로 약 1600rpm의 회전속도로 회전시켜서 폴리이미도 수지를 패턴 형성면상에 균일 도포한다.
그후 100℃로 1시간, 250℃로 1시간, 350℃로 1시간 등 이런 순서로 비임체(20)를 가열함에 따라 제7a도시와 같이 이 비임체(20)의 패턴 형성면상에 4 내지 5μ의 두께의 폴리이미도 막(22-1)을 형성한다.
이어서 이 폴리이미도막(22-1)위에 스팠터링법(Sputtering)등으로 500Å의 니크롬(Ni 40%, Cr 60%)층(30)을 형성한다.
이 스팟터링은, 조기 진공도 3×10-6Torr알곤압력 8×10-3Torr, 라디오주파수 출력 1.0Kw, 실온 250℃의 조건에서 실행하였다.
그후 이 니크롬층(30) 위에 티탄층(32)를 스팟터링법에 의하여 2000Å의 두께로 형성하고, 다시 이 티탄층(32) 위에 금층(金層)(34)를 스팟터링법으로, 1μ의 두께로 형성한다.
한편, 티탄 및 금의 스팟터링도 니크롬의 스팟터링의 경우와 같은 조건에서 실행되었다.
다음에 광식각법(光식刻法)에 의한 패턴형성 공정을 설명하며, 최조에 저항체(22-2) 내지 (22-11) 및 이들의 저항체를 결합할 도저층에 대응한 패턴을 휘트레지스트막을 제7a도시의 금층(金層)(34) 위에 형성한다.
그후, 금에 대한 엣칭 즉, 요소계의 엣칭을 상용하여 금층(34)를 선책적으로 엣칭 제거하고 다음에 티탄에 대한 엣칭, 즉 불소계의 엣칭을 사용하여 티탄층(32)을 선택적으로 엣칭 제거하고, 최후에 니크롬에 대한 엣칭 즉 초산 제2세룹 암모늄계의 엣칭을 사용하여 니크롬층(30)을 선택적으로 엣칭 제거하여 제7b도시의 패턴을 갖는 니크롬층(30) 티탄층 (32) 및 금층(34)의 3층 구조체가 형성된다.
다음에 제7c도시와 같이 저항체(22-2) 내지 (22-11)상호간 등을 결선하기 위한 도전층을 제외하고 금층을 선택적으로 엣칭 제거한다. 즉, 사선으로 표시한 영역에서의 급층이 엣칭 제거되며, 이 영겨에 있어서 중간층인 티탄층이 노출된다.
이에 따라 금의 도전층의 패턴이 완성됨과 동시에, 온도보상 저항체(22-7), (22-9) 및 (22-10)이 완성된다. 그 후, 제7c도에 있어서 노출된 티탄층을 설택적으로 엣하하여 저항체(22-7), (22-9) 및 (22-10)의 영역에서의 티탄층을 남기고 다른 노출 티탄층을 제거한다.
즉, 제7d도의 사선으로 표시한 영역에 있어서의 티탄층은 엣칭 제거되며 이 사선 영역에 있어서 니크롬층이 노출된다.
따라서 스트레인 게이지 저항체(22-2) 내지 (22-5) 브릿지 평형 저항체(22-6) 및 (22-8)및 온도특성보정저항체(22-11)이 완성된다.
한편, 이 공정 종료 후에 있어서 브릿지 평형 테스트 및 온도 테스트가 성행되며, 이 테스트 결과에 따라 이들의 저항체의 저항치가 조절된다.
다음에 제7e도시와 같이 제7d도시 공정에 있어 얼어진 패턴 영역 위에, 예 : 폴리이미도의 절연피막(36)을 형성한다.
이 폴리이미도의 절연피막을 형성하기 위하여 약 1000cp의 점도를 갖는 와니스상태의 폴리이미도수지를 패턴 영역 위에 떨어트린 후에 비임체(20)을 스핀니로 1400rpm의 회전속도로 회전시킴으로서 이 폴리이미도 수지를 균일하게 패턴 영역상에 도포한다.
그후, 100℃로 1시간, 폴리이미도막을 건조시켜, 다시 250℃로 1시간, 가열처리하여 이 폴리이미도막을 경화시킨다.
그후, 제7f도시와 같이 전원 라인 또는 출력 라인이 결합되는 전극(36)을 형성하기 위하여, 대응부위에서의 폴리이미도막을 휘트 엣칭으로 선택적으로 제거한 후에, 약 350℃로 가열 처리하고, 이 폴리이미도막을 완전히 경화시킨다. 제7g도는 브릿지 평형저항(22-6) 및 (22-7) 온도보상 저항체(22-7) 및 양 저항을 결합한 도전층을 포함한 영역의 단면도를 표시한다.
이 제7g도에서 확실한 바와 같이 도전 영겨은 니크롬증, 티탄층 및 금층으로 구성되며, 온도보상 저항체(22-7)은 니크롬 층 및 티탄층에 의하여 구성되며, 브렷지 평형저항체(22-6)은 니크롬층으로서 구성되어 있다.
제8a도 및 제8b도는 제1도시의 로오드 셀의 또 다른 제조방법의 공정도인 바, 제7a도시한 니크롬 층(30), 티탄층(32) 및 금층(34)를 포함한 적층 구조체를 형성한 후, 제8a도시와 같이 파선으로 표시한 저항체(22-2) 내지 (22-11)을 형성하는 영역 상호를 결합하기 위한 도전층을 남기도록 금층(34)를 선택적으로 엣칭 제거한다.
다음에 제8b도시와 같이 저항체(22-7), (22-9) 및 (22-10)에 대응한 티탄층 및 제8a도에 있어서 형성된 도전층의 하측에 있어서의 티탄층을 남기고 타부의 티탄층을 엣칭 제거한다.
그후, 니크롬층을 선택적으로 엣칭하여 제8b도에 있어 남겨진 티탄층의 하측에서의 니크롬층 및 저항체(22-2) 내지 (22-6), (22-8) 및 (22-11)에 대응한 티탄층을 남기고 티탄층을 제거한다.
따라서 제7d도시와 같은 패턴 구조체를 얻는다.
그후, 제7e도 내지 제7g도시 공정과 같이 하여 제조공정을 진행한다.
이상 실시예를 예로하여 본 발명을 설명하였으나, 본 발명은 이들 실시예만에 한정되는 것은 아니며 예 : 제1도 및 제2도시 실시예에 있어서는, 제1 및 제2저항층 및 도전층은 각기 상이한 엣칭에 의해 선택적으로 엣칭 제거할 수 있도록 니크롬, 티탄 및 금으로 형성되여 있으나, 이들 제1 및 제2저항층 및 도전층을 각각 니크론, 닉켈 및 알미늄으로 형성함도 가능하다.
이상과 같이 본 발명은 소비전력이 적고 정도가 우수한 로오드 셀을 제공함과 동시 적은 제조 공정수로 엄밀한 공정관리를 필요로 하지 않으면서도 로오드셀을 형성하기 위한 제조 방법을 제공함에 특징이 있는 것이다.

Claims (13)

  1. 비임체와, 이 비임체의 표면상에 형성된 절연막과, 이 절연막상에 형성된 로오드셀 소자등을 구비하여, 이 로오드셀 소자가 제1 및 제2전원단자와 제1 및 제2출력단자와, 상기 제1전원단자 및 제1출력단자사이에 직렬로 결합된 제1스트레인 게이지저항 및 제1브릿지평형 저항과, 제1전원단자 및 제2출력단자 사이에 직렬로 결합된 제2스트레인 게이지 저항 및 제2브릿지 평형 저항과, 제2전원단자 및 제1출력단자 사이에 결합된 제3스트레인게이지 저항과, 제2전원단자 및 제2출력단자 사이에 결합된 제4스트레인게이지저항과, 상기 제2전원단자에 결합된 정(正) 저항온도 계수를 갖는 제1온도 보상 저항 등을 포함하여 상기 제1 내지 제4스트레인 게이지 저항, 제1 및 제2브릿지평형저항, 제1온도보상저항 및 이들의 저항, 상호간을 선택적으로 결합하는 결합수단을 포함한 패턴 영역에는 제1저항층이 형성되고, 상기 제1온도보상 저항 및 결합수단을 포함한 패턴영역에 있어서는, 상기 제1저항층상에 있어서 이 제1저항층 보다 적은 비저항(比抵抗)을 갖는 제2저항층이 형성되며, 상기 결합수단의 패턴 영역에 있어서는 상기 제2저항층상에 도전층이 형성되여 있는 로오드셀.
  2. 특허청구의 범위 제1항 기재의 로오드셀에 있어서, 상기 제1전원단자 및 제1출력단자 사이에 있어서, 상기 제1스트레인 게이지 저항 및 제1브릿지 평형저항과 직렬 결합된 것의 정온도 계수를 갖는 제2온도보상저항과 상기 제1전원단자 및 제2출력단자 사이에 있어서, 상기 제2스트레인 게이지저항 및 제2브릿지평형저항과 직렬 결합된 정온도 계수를 갖는 제3온도 보상저항 등을 다시 구비하여, 이들 제2 및 제3온도보상저항이 각각 상기 제1 및 제2저항층의 적층체에 의하여 구성되여 있음을 특징으로 하는 로오드셀.
  3. 특허청구의 범위 제2항 기재의 로오드셀에 있어서, 상기 제1 내지 제3온도보상저항, 제1 및 제2브릿지 평형저항의 각기는 사다리꼴 구조를 갖는 적어도 한개의 저항소자를 가짐을 특징으로 하는 로오드셀.
  4. 특허청구의 범위 제2항 또는 제3항 기재의 로오드셀에 있어서, 상기 제1 및 제2저항층 및 도전층이 각각 니크롬, 티탄 및 금으로 형성됨을 특징으로 하는 로오드셀.
  5. 특허청구의 범위 제2항 또는 제3항 기재의 로오드셀에 있어서, 상기 제1 및 제2저항층 및 도전층이 각각 니크롬, 닉켈 및 알미늄으로 형성되여 있음을 특징으로 하는 로오드셀.
  6. 특허청구의 범위 제1상 내지 3항 기재의 로오드실에 있어서, 상기 제1온도 보상저항과 병렬 결합된 스팬조정저항을 다시 구비했음을 특징으로 하는 로오드셀.
  7. 특허청구의 범위 제6항 기재의 로오드셀에 있어서, 상기 제1온도 보상저항, 제1 및 제2브릿지평형저항 및 스팬조정 저항의 각기는 사다리꼴 구조를 갖는 적어도 한개의 저항소자를 갖인 것을 특징으로 하는 로오드셀.
  8. 비임체의 일표면을 연마하는 공정과, 이 연마된 표면상에 있어서 절연막을 형성한는 공정과, 제1 및 제2전원단자와 제1 및 제2출력단자와, 상기 제1전원단자 및 제1출력단자 사이에 직렬로 결합된 제1스트레인 게이지저항 및 제1브릿지평형저항과, 제1전원단자 및 제2출력단자 사이에 직렬 결합된 제2스트레인 게이지 저항 및 제2브릿평형 저항과 제2전원단자 및 제1출력단자 사이에 결합된 제3스트레인 게이지저항과, 제2전원단자 및 제2출력단자 사이에 결합된 제4스트레인 게이지 저항과, 상기 제2전원 잔자에 결합된 정저항온도 계수를 갖는 제1온도보상저항 등을 포함한 로오드셀 소자를 상기 절연막상에 형성하는 로오드셀 소자의 형성공정 등을 구비하여 이 로오드셀 소자의 형성 공정은 상기 절연막상에 제1저항층을 형성하는 공정과 이 제1저항층상에, 정온도계수를 보유하며, 또 상기 제1저항층 보다 적은 비저항을 갖는 제2저항층을 형성하는 공정과, 이 제2저항층상에 도전층을 형성하는 공정과, 상기 제1 내지 제4스트레인 게이지저항, 제1 및 제2브릿지평형저항, 제1온도보상저항 및 이들의 저항을 상호결합하기 위한 결합수단을 형성하도록 상기 제1 및 제2저항층 및 도전층을 선택적으로 엣칭하는 공정등을 구비한 로오드셀의 제조방법.
  9. 특허청구의 범위 제8항 기재의 제조방법에 있어서, 상기 엣칭공정은 상기 제1 내지 제4스트레인게이지저항, 제1 및 제2브릿지평형저항, 제1온도보상저항 및 상기 결합 수단을 포함한 패턴 영역 이외의 영역에 있어서, 상기 제1 및 제2저항층 및 도전층을 엣칭 제거하는 공정과 상기 결합수단의 패턴 영역 이외의 영역에 있어서의 상기 도전층을 엣칭 제거하는 공정과, 상기 제1온도보상수단 및 결합수단을 포함한 패턴 영역 이외의 영역에 있어서의 상기 제2저항층을 엣칭 제거하는 공정등을 구비한 로오드셀의 제조방법.
  10. 특허청구의 범위 제8항 기재의 제조방법에 있어서, 상기 엣칭 공정은 상기 결합수단의 패턴영역 이외의 영역에 있어서 상기 도전층을 엣칭 제거하는 공정과, 상기 제1온도보상수단 및 결합수단을 포함한 패턴영역 이외의 영역에 있어서의 상기 제2저항층을 엣칭제거하는 공정과, 상기 제1 내지 제4스트레인 게이지저항, 제1 및 제2브릿지평형저항, 제1온도보상저항, 스팬조정저항 및 상기 결합수단을 포함한 패턴영역 이외의 영역에 있어서, 상기 제1저항층을 엣칭 제거하는 공정등을 구비하고 있는 로오드셀의 제조방법.
  11. 특허청구 범위 제8항, 9항 또는 10항에 기재한 제조방밥에 있어서, 상기 제1전원단자 및 제1출력단자 사이에 있어서 상기 제1스트레인 게이지저항 및 제1브릿지 평형저항과 직렬로 결합되는 제2온도보상저항과, 상기 제1전원단자 및 제2출력단자 사이에 있어서 상기 제2스트레인 게이지저항 및 제2브릿지평형저항에 직렬로 결합된 제3온도보상저항등을 상기 제1온도보상저항과 같이하여, 상기 제1 및 제2저항층에 의하여 형성하는 로오드셀의 제조방법.
  12. 특허청구의 범위 제8항, 9항 또는 10항에 기재한 제조방법에 있어서, 상기 제1온도보상저항과 병렬로 결합된 스팬조정 저항을, 상기 제1 내지 제4스트레인 게이지 저항 및 제1 및 제2브릿지평형 저항과 같이하여, 상기 제1저항층에 의하여 형성하는 로오드셀의 제조방법.
  13. 특허청구의 범위 제8항, 9항 또는 10항 기재의 제조방법에 있어서, 상기 절연막을 형성하는 공정은 상기 비임체의 연마된 표면상에, 유동성을 갖도록한 상태에서, 폴리이미도수지를 떨어뜨리는 공정과 비임체를 스팬시켜서 폴리이미도막을 형성하는 공정과, 이 폴리이미도막을 가열 처리하여 경화시키는 공정 등을 구비한 것을 특징으로 하는 로오드셀의 제조방법.
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