KR860000048B1 - 로오드셀 및 그 제조방법 - Google Patents

Abstract

내용 없음.

Description

로오드셀 및 그 제조방법

제1도는 본 발명의 로오드셀의 개략사시도.

제2도는 제1도에 표시한 로오드셀에 하중을 걸었을 때의 횡단면도.

제3도는 제1도의 로오드셀의 등가회로도.

제4a도 내지 제4e도는 제1도시의 로오드셀의 제조공정도.

제5도는 제1도시의 로오드셀의 별도 제조방법의 공정설명도.

제6도는 본 발명의 실시예에 관한 로오드셀의 패턴도.

제7도는 제6도시의 로오드셀의 등가회로도.

본 발명은 로오드셀(Load cell) 및 그 제조방법에 관한 것으로, 로오드셀은 비임(beam)에서 왜곡(歪曲)이 발생하는 부분(이하 왜곡부라 칭함)에 저항체를 가지며, 이 비임에 하중이 가해졌을 때에 이 비임의 왜곡부에 발생하는 왜곡에 맞추어 상기 저항체의 저항치가 변화함을 이용하여 비임에 가해진 하중을 측정하고자 하는 것이다.

종래에는 폴리이미드, 에폭시 수지등의 절연막상에 콘스탄탄(constantan), 니크롬(Nichrome)등의 금속박을 접착하고, 이 금속박을 엣칭(Etching)가공하여 저항패턴을 형성함에 따라 로오드셀 소자를 형성하고 이리하여 형성된 로오드셀 소자를 비임의 왜곡부에 접착함으로서 로오드셀을 형성하였다.

그러나 이와 같은 로오드셀의 제조방법에 있어서는 많은 제조공정수를 필요로 할뿐 아니라, 특히 로오드셀 소자를 비임본체에 접착하는 공정을 실행하기 위하여는 엄밀한 공정관리가 요구되며 또 자동화 및 양산화가 매우 곤란하여 생산단가가 한층 상승되는 결점이 있었다. 또 절연막을 얇게 하기 위하여는 한계가 있으며, 비임체의 왜곡부에 있어서의 왜곡을 저항체에 효율이 좋게 전달하기는 매우 곤란하여 측정오차의 원인이 되고 있다.

다시 저항체 패턴은 금속박에 의하여 형성되나, 이 금속박을 얇게 형성하는 것도 곤난하며, 또 큰 저항의 것을 얻기가 곤란하여 그 결과, 소비전력이 커짐으로서, 이 큰 소비전력에 수반하여 측정시에 있어서의 발열량도 증대하여 온도보상의 필요가 발생하는 등의 문제도 있었다.

본 발명의 목적은 적은 제조공정수로 엄밀한 공정관리를 필요로 하지 않고 로오드셀을 형성하기 위한 제조방법을 제공함에 있고, 또 다른 목적의 하나는 소비전력이 적어짐과 공시에 정도(精度)가 우수한 로오드셀을 제공함에 있는 것이다.

본 발명에 의하면 비임체와 이 비임체의 한 표면상에 형성된 절연막과 이 절연막상에 형성된 로오드셀 소자등을 구비하여, 이 로오드셀 소자가 제1 및 제2 전원단자, 제1 및 제2 출력단자, 상기 제1 전원단자 및 제1 출력단자사이에 직렬결합된 제1 스트레인 게이지저항 및 제1 브릿지 평형(balance)저항, 상기 제1 전원단자 및 제2 출력단자사이에 직렬결합된 제2 스트레인 게이지저항 및 제2 브릿지 평형저항, 상기 제2 전원단자 및 제1 출력단자사이에 결합된 제3 스트레인 게이지저항, 상기 제2 전원단자 및 제2 출력단자사이에 결합된 제4 스트레인 게이지저항을 포함하며, 상기 제1 내지 제4 스트레인 게이지저항, 상기 제1 및 제2 브릿지 평균저항 및 이들 저항을 상호 결합하기 위한 결합수단을 포함한 패턴에는 저항층이 형성되고 상기 결합수단의 패턴영역에 있어서는 상기 저항층상에 도전층(導電層)이 형성되여 있는 로오드셀이 제공되고 있다.

본 발명에 있어서는 브릿지회로용 저항은 1층의 저항층으로 형성되여, 이 저항층위에 도전층을 형성함으로서 개개의 저항을 상호 결합하기 위한 결합라인이 형성되여 있어 구조면에서 간단하고, 정도가 극히 양호한 로오드셀을 얻게 된다.

또한 본 발명은 비임체의 일표면을 연마하는 공정과, 이 연마된 표면에서, 절연막을 형성하는 공정과, 제1 및 제2 전원단자, 제1 및 제2 출력단자, 상기 제1 전원단자 및 제1 출력단자사이에 직렬로 결합된 제1 스트레인 게이지저항 및 제1 브릿지 평형저항, 상기 제1 전원단자 및 제2 출력단자사이에 있어서 직렬 결합된 제2 스트레인 게이지저항 및 제2 브릿지평형저항, 상기 제2 전원단자 및 제1 출력단자사이에 결합된 제3 스트레인 게이지저항, 상기 제2 전원단자 및 제2 출력단자사이에 결합된 제4 스트레인 게이지저항을 포함한 로오드셀 소자를 상기 절연막상에 형성하는 로오드셀 소자의 형성공정등을 구비하며, 이 로오드셀의 형성공정은 상기 절연막상에 저항층을 형성하는 공정과, 이 저항층상에 도전층을 형성하는 공정과, 상기 제1내지 제4 스트레인 게이지저항, 제1 및 제2 브릿지평형저항 및 이들의 저항을 상호 결합하는 결합 수단을 형성하도록 상기 저항층 및 도전층을 선택적으로 엣칭하는 공정등을 구비하고 있는 로오드셀의 제조방법이 제공되는 것이다.

본 발명에 있어서는 브릿지 회로에서의 각 저항은 소정패턴을 갖는 단일 저항층으로 형성되며, 또 이들 저항은 이 저항층에 형성된 소정패턴의 도전층으로서 상호결합되는 것이다. 따라서 제조공정이 간단하며, 또 정도(精度)가 극히 우수한 로오드셀을 제조할 수 있는 제조방법이 얻어진다.

제1도는 본 발명의 한 실시에 의한 로오드셀의 개요사시도로서, 이 로오드셀은 스텐레스강(SUS 630), 듀라루민(A2014, A2024, A2218)등의 금속재료를 절삭가공하여 형성된 비임체(2)와, 이 비임체(2)위에 형성된 로오드셀소자(4)등을 구비하고 있으며, 이 비임체(2)는 고정단부에 있어서, 제2도시와 같이 이 로오드셀을 지지대(8)에 부착하기 위한 2개의 체착볼트(6-1) 및 (6-2)를 끼우기 위한 체착구멍(2-1) 및 (2-2)를 구비하고 있다.

또 이 비임체(2)는 로오드셀 소자(4)가 부착되여 있는 부분, 즉, 중앙부위에 있어 얇게 형성된 왜곡부(2-3)와 가동단부에서 고정단부방향으로 뻗어나온 하중받는부(2-4)등을 구비하며, 이 하중받는부(2-4)에는 개량대(도시않음)를 지지하기 위한 지지금구(10)가 부착되어 있다.

이 개량대에 피계량물이 탑재되면, 비임체(2)는 제2도시와 같이 왜곡부(2-3)에 있어서 큰 왜곡, 즉 고정단부에 가까운 부위에 있어서 최대 신장왜곡(伸長歪曲) 가동단부에 가까운 부위에 있어 최대 수축왜곡(收縮歪曲)을 발생한다.

또 로오드셀 소자(4)는 비임체(2)의 왜곡부(2-3)상에 있어서, 폴리이미도, 에폭시, 아미이드 이미도, 에폭시 변성이미도등의 내열절연성수지로 형성된 절연막(4-1)과, 이 절연막(4-1)위에서 제3도와 같은 브릿지회로를 구성하는 등치(等値)를 갖는 저항체(4-2) 내지 (4-9)와 이 저항체(4-2) 내지 (4-9)를 피복할 절연피막(4-10)등을 구비하고 있다.

제3도시 브릿지회로에 있어서 저항 R₁내지 R₈은 각각 제1도시의 저항체(4-2) 내지 (4-9)에 대응한다. 즉, 저항체(4-2) 내지 (4-9)는 이 순서로 도전층에 의하여 직렬로 결합되여 있고, 저항체(4-2) 및 (4-5)를 각각 저항체(4-9) 및 (4-6)에 결합하는 도전층의 중앙영역(제3도시 브릿지회로에 있어서의 포인트 A 및 B에 대응한다)에는 입력전압(V₁)이 인가될 전원라인(도시없음)이 결합되며, 저항체(4-1) 및 (4-7)을 각각 저항체(4-3) 및 (4-8)에 결합하는 도전층의 중앙영역(제3도시 브릿지회로에 있어서의 포인트 C 및 D에 대응한다)에는 출력용 리드(Read)선(도시않음)이 결합된다.

또 저항체(4-2), (4-3), (4-6) 및 (4-7)은 비임체(2)상의 최대 신장왜곡을 발생하는 영역에 부착되며, 저항체(4-4), (4-5), (4-8) 및 (4-9)는 비임체(2)위의 최대수축왜곡을 발생하는 영역에 부착되어 있다. 즉 , 브릿지회로의 대향변(對向邊)에 결합되는 저항은 동일영역에 배치되여 있으며, 계량대에 피계량물이 재치되면, 저항체(4-2), (4-3), (4-6) 및 (4-7)은 이 하중에 대응한 신장왜곡을 받아 저항체(4-4), (4-5), (4-8) 및 (4-9)는 같은 비율로, 이 하중에 대응한 수축왜곡을 받게 된다. 따라서 브릿지회로의 평형상태가 흩으러져, 출력단자(C) 및 (D)사이에 있어 하중에 맞는 출력전압(V₀)가 얻어진다.

다음에 제1도 및 제2도시의 로오드셀의 제조방법의 일예를 제4a도 내지 제4e도를 참조하여 설명하면, 먼저 제4a도시와 같이 절삭가공에서 얻어진 비임체(2)의 왜곡부(2-3)의 표면을 탈지세정(脫脂洗淨)한 후에, 이 세정면상에 점도(粘度) 1000-cp의 와니스상 내열절연성 수지 예 : 폴리이미도, 에폭시, 아미이드 이미도, 에폭시 변성풀리이미도 등을 떨어뜨린다.

이후 비임체(2)를 스핀너(Spinner)에 의하여 1000rpm의 속도로 회전시켜서, 왜곡부의 표면에 내열절연성 수지를 균일하게 도포한 후, 질소개스분위기에서 약 350℃로 가열하면, 이 절연성 수지는 경화하여, 왜곡부의 표면상에 두께 약 6μ의 내열절연성 수지의 막(4-1)이 형성된다. 이어서 이 절연막((4-1)위에 저항체를 형성하기 위한, 비저항이 크고 저항온도계수가 적음 금속재료 예 : 니크롬, 콘스탄탄 등을 예 : 전자비임의 증착법 즉, 스팟터링(Sputtering)법등에 의하여 피착하여 두께 약 1000Å이 저항체박막(12)를 형성하고, 다시 이 저항체 박막(12)위에 접속선을 형성하기 위한 금, 크롬등의 금속층(14)를 전자비임증착법, 스팟터링법등에 의하여 약 2μ의 두께가 형성된다.

다음에 제4b도시와 같이, 접속선 및 저항체가 형성되는 영역을 한정한 패턴을 사용하여 금속층(14) 및 저항체 박막(12)를 각 금속에 적합한 엣칭액을 사용하여 순차 선택적으로 훠트엣칭한다. 이리하여 저항체 박막(12) 및 금속막(14)의 2층 패턴이 절연층(4-1)위에 형성되게 된다.

이후 제4c도시와 같이 저항체(4-2) 내지 (4-9)위에 있어서의 금속층(14)의 대응부분(사선을 이룬 부분)을 훠트 엣칭으로서 제거한다. 이에 따라 저항체(4-2) 내지 (4-9)는 각각 1층 저항체 박막(12)에 의하여 형성되며, 이들의 저항체(4-2) 내지 (4-9)를 직렬로 결합한 도전층은 각각 저항체 박막(12) 및 금속막(14)의 2층구조로 된다.

다음에 제4d도와 같이 저항체 및 결합용 도전층의 패턴위에 내열절연성 수지의 절연피막(4-10)을 형성한다. 최후에 제4e도시와 같이 절연피막(4-10)을 선택적으로 엣칭제거하여, 전극공(電極孔)을 형성한다. 이들의 전극공은 저항체(4-2), (4-3), (4-6) 및 (4-7)을 각각 저항체(4-9), (4-4), (4-5) 및 (4-8)에 결합할 도전층의 중앙부를 노출하도록 형성된다. 그후 이들 전극공내에 알미늄, 금 등의 금속전극을 형성한다. 이들의 전극에는 알미늄, 금등의 전원라인 및 출력용 리드선이 결합된다.

이와 같이하여 형성된 로오드셀에 있어서는, 도전층(12)는 실질적으로 평탄한 면상에 형성됨으로서, 단절등의 염려가 없으며, 또 저항체(4-2) 내지 (4-9)는 절연막(4-1)위에 대단히 얇게 형성됨으로서 비저항의 큰 저항체가 얻어진다.

이 결과 동작시에 있어서의 로오드셀의 소리전력을 적게할 수 있고, 따라서 발열량도 적어져 고정도(高精度)의 측정이 가능하게 된다.

제5도는 본 발명의 다른 실시예에 관한 로오드셀의 제조방법으로서, 이 방법에 있어서는 제4a도시의 구조체의 금속막(14)를 선택적으로 엣칭하여 제5도에 있어 실선으로 표시함과 같이 다음 공정에 있어서 형성되는 저항체(파선으로 표시함) 상호를 결합하기 위한 결합용 도전층을 남기고 타부를 제거한다. 그후 저항체 박막(12)를 선택적으로 엣칭하여 제5도시에 있어서, 파선으로 표시한 저항영역 및 실선으로 표시한 결합용 도전층의 하측영역에 존재하는 저항체 박막을 남기고 타부을 제거한다.

이와 같이 하여 제4c도시와 같은 구조체를 얻는다. 제6도는 본 발명의 또 다른 실시예에 관한 로오드셀의 패턴을 나타내며, 이 로오드셀은 저항체(4-2) 및 (4-3)사이에 제1 브릿지 평형저항(4-11)이 결합되여, 저항체(4-8) 및 (4-9)사이에 제2 브릿지 평형저항(4-12)를 결합함을 제외하고 제4c도의 로오드셀과 같다.

이들의 제1 및 제2 평형저항(4-11) 및 (4-12)는 각각 사다리꼴로 형성된 복수의 저항소자를 직렬결합함에 따라 구성된다. 각 사다리꼴 저항소자는 상호 평행으로 뻗는 제1 및 제2 저항층과, 이들의 제1 및 제2 저항층간에 결합된 복수의 바이패스(bypass) 저항층등으로 형성되여 있다. 이 바이패스 저항층을 절단함으로서 사다리꼴 저항소자의 저항치를 바꾸는 것이 가능하다. 이들의 제1 및 제2 평형저항(4-11) 및 (4-12)는 저항체(4-2) 내지 (4-9)와 같은 금속으로 같은 공정으로 형성된다. 또 이들 보정저항은 비임체(2)의 왜곡에 영향을 받지 않도록, 하중이 가해졌을 경우에도 거의 왜곡되지 않는 부분에 형성된다.

제3도시 브릿지회로를 평형상태로 설정하기 위하여서는 즉, (R₁+R₂)(R₅+R₆)=(R₃+R₄)(R₇+R₈)를 성립시키기 위하여는 저항체(4-2) 내지 (4-9)를 고정도로 형성함이 요구된다. 그러나 이 제6도시 실시예에 있어서는 보정저항(4-11) 및 (4-12)는 각각 사다리꼴형 저항소자를 가지고 있으며, 이들 사다리꼴 저항소자의 저항치를 조정하는 것이 가능함으로, 저항체(4-2) 내지 (4-9)를 고정도로 형성하는 것은 필요하지 않다.

즉, 제6도시의 로오드셀에 대응하는 제7도시 등가회로에 있어서, 저항(R₉) 및 저항(R₁₀)은 각기 제1 평형저항(4-11) 및 제2 평형저항(4-12)에 대응하고, 가변임으로, 이 저항(R₉) 및 (R₁₀)의 일측 또는 양측을 조정하므로서 브릿지회로를 평형상태로 셋트함이 가능한 것이다.

한편, 제1 및 제2 평형저항(4-11) 및 (4-12)는 예컨데 제4c도시 공정에 있어서, 저항체(4-2) 내지 (4-9)와 동시에 형성된 후, 브릿지 평형테스트를 실행하며 그 결과 얻어진 데이터를 근거로 하여 이 보정저항체의 저항치가 조정된다.

이상과 같이 본 발명은 소비전력이 적고 정도가 우수한 로오드셀을 제공함과 동시 적은 제조공정수로 엄밀한 공정관리를 필요로 하지 않으면서도 로오드셀을 형성하기 위한 제조방볍을 제공함에 특징이 있는 것이다.

Claims (6)

1. 비임체와 이 비임체의 일표면상에 형성된 절연막과 이 절연막위에 형성된 로오드셀 소자등을 구비하며, 이 로오드셀 소자는 제1 및 제2 전원단자, 제1 및 제2 출력단자, 상기 제1 전원단자 및 제1 출력단자 사이에 직렬로 결합된 제1 스트레인 게이지저항 및 제1 브릿지평형저항, 상기 제2 전원단자 및 제1 출력단자 사이에 결합된 제3 스트레인 게이지저항, 상기 제2 전원단자 및 제2 출력단자사이에 결합된 제4 스트레인 게이지저항을 포함하며, 상기 제1 내지 제4 스트레인 게이지저항, 상기 제1 및 제2 브릿지평형 저항 및 이들의 저항을 상호 결합하기 위한 결합수단을 포함한 패턴에는 저항층이 형성되며, 상기 결합수단의 패턴영역에 있어서는 상기 저항층상에 도전층이 형성되여 있는 로오드셀.
2. 특허청구의 범위 제1항 기재에 있어서, 저항층은 니크롬에 의하여 형성되여 있음을 특징으로 하는 로오드셀.
3. 특허청구의 범위 제1항 기재에 있어서, 제1 및 제2 브릿지평형저항의 각각은 사다리꼴 구조를 갖는 적어도 한개의 저항소자를 구비하고 있음을 특징으로 하는 로오드셀.
4. 비임체의 일표면을 연마하는 공정과, 이 연마된 표면상에 있어서, 절연막을 형성하는 공정과, 제1 및 제2 전원단자, 제1 및 제2 출력단자, 상기 제1 전원단자 및 제1 출력단자사이에 직렬로 결합된 제1 스트레인 게이지저항 및 제1 브릿지평형저항, 상기 제1 전원단자 및 제2 출력단자사이에 있어서 직렬결합된 제2 스트레인 게이지저항 및 제2 브릿지평형저항, 상기 제2 전원단자 및 제1 출력단자 사이에 결합된 제3 스트레인 게이지저항, 상기 제2 전원단자 및 제2 출력단자사이에 결합된 제4 스트레인 게이지저항을 포함한 로오드셀 소자를 상기 절연막상에 형성하는 공정과, 이 저항층상에 도전층을 형성하는 공정과 상기 제1 내지 제4 스트레인 게이지저항, 제1 및 제2 브릿지평형저항 및 이들의 저항을 상호 결합하는 결합수단을 형성하도록, 상기 저항층 및 도전층을 선택적으로 엣칭하는 공정등을 구비한 로오드셀의 제조방법.
5. 특허청구의 범위 제4항 기재의 제조방법에 있어서, 상기 엣칭공정은 상기 제1 내지 제4 스트레인 게이지저항, 제1 및 제2 브릿지평형저항 및 상기 결합수단을 포함한 패턴영역 이외의 영역에 있어서의 상기 저항층 및 도전층을 동일패턴형상으로 선택적으로 엣칭하는 공정과, 상기 결합수단의 패턴영역 이외의 영역에 있어서의 상기 도전층을 선택적으로 엣칭 제거하는 공정등을 구비한 로오드셀의 제조방법.
6. 특허청구의 범위 제4항 기재의 제조방법에 있어서, 상기 엣칭공정은 상기 결합수단의 패턴영역 이외의 영역에 있어서의 상기 도전층을 엣칭 제거하는 공정과, 상기 제1 내지 제4 스트레인 게이지저항, 제1 및 제2 브릿지평형저항 및 상기 결합수단을 포함한 패턴영역 이외의 영역에 있어서의 상기 저항층을 엣칭 제거하는 공정등을 구비한 것의 로오드셀의 제조방법.

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