KR840007341A - 데이타 송수신 시스템 - Google Patents

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Abstract

내용 없음

Description

데이타 송수신 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명이 일실시예에 따른 데이타 송수신 시스템의 블록도.
제2도는 제1도에 표시된 송신용 증폭기의 입출력 특성의 그래프.
제4도는 데이타 버스를 갖춘 메모리회로의 일예도.

Claims (9)

  1. 송신기, 수신기 및 이들 사이에 접속된 송신선을 포함하는 데이타 송수신 시스템에 있어서, 송신기는 각 채널루우트의 디지탈 입력데이타를 소정전압력레벨을 가진 아날로그 출력신호를 가지고 상기 각 채널루우트에 설치된 변조기들을 구동하여 상기 변조기들의 각 출력을 가산하도록 동작하여 상기 송신선을 통하여 상기 수신기에 송신하며, 상기 각 디지탈입력데이타의 아날로그 출력신호로의 변환은 디지탈 입력 데이타를 수신하는 메모리회로와 메모리회로의 디지탈출력을 상기 아날로그신호로 변환하는 디지털/아날로그(D/A)변환기에 의해 수행되며, 상기 각 메모리회로는 상기 각 디지탈 입력데이타에 대응하는 각 디지탈출력 및 각 디지탈출력에 관련된 자신측 채널루우트에 관한 디지탈 정정출력과 타측 채널루우트에 관한 디지탈 정정출력으로 구성된 각 소정 디지탈 정정출력을 제공하며, 상기 각 D/A 변환기는 자신측 채널루우트에 관한 상기 디지탈 정정출력 및/또는 타측 채널루우트에 관한 상기 디지탈 정정출력을 수신하여 상기 각 아날로그 출력신호를 발생하는 것을 특징으로 하는 데이터 송수신 시스템.
  2. 제1항에 있어서, 상기 제1메모리회로 및 상기 제D/A 변환기는 제1레벨 변환기 및, 상기 제1채널루우트의 상기 디지탈 입력데이타를 어드레스 입력으로 수신하여 대응하는 상기 제1디지탈출력을 발생하고 그 출력을 제1D/A 변환기에 인가하여 동시에 상기 제1디지탈 정정출력을 발생하여 제1채널루우트의 디지탈 입력데이타에 관한 제1D/A 변환기에 가하는 제1메모리회로로 이루어지며, 상기 제2메모리회로 및 상기 제2D/A 변환기는 제2레벨 변환기 및, 상기 제2채널루우트의 상기 디지탈 입력데이타를 어드레스 입력으로 수신하여 대응하는 상기 제2디지탈 출력을 발생하여 그 출력을 제2D/A 변환기에 인가하며 동시에 상기 채널루우트의 디지탈 입력데이타에 관한 제2D/A 변환기에 상기 제2 디지탈 정정출력을 공급하는 제2메모리회로로 이루어지며, 상기 제1D/A 변환기는 상기 제1디지탈 정정출력 및/또는 상기 제2디지탈 정정출력과 함께 상기 제1디지탈출력을 수신하여 상기 제1아날로그 출력신호를 발생하며, 상기 제2D/A 변환기는 상기 제1디지탈 정정출력 및/또는 상기 제2디지탈 정정출력과 함께 상기 제2디지탈출력을 수선하여 상기 제2아날로그 출력신호를 발생하는 것을 특징으로 하는 데이타 송수신 시스템.
  3. 제2항에 있어서, 상기 제1메모리 회로의 상기 제1디지탈 정정출력은 상기 제1D/A 변환기에 가해질 자신측 제1정정출력 및 상기 제2D/A 변환기에 가해질 타측 제1정정출력으로 구성되며, 상기 제2메모리회로의 상기 제2디지탈 정정출력은 상기 제2D/A 변환기에 가해질 자신측 제2정정출력 및 상기 제1D/A변환기에 가해질 타측 정정출력으로 구성되며, 상기 자신측 제1정정출력 및 상기 타측 제1정정출력은 제가산기에 의해 서로 가산되어 상기 제1D/A 변환기에 가해지며, 상기 자신측 제2정정출력 및 상기 타측 정정출력은 제2가산기에 의해 서로 가산되어 상기 제2D/A 변환기여 가해지는 것을 특징으로 하는 데이타 송수신 시스템.
  4. 제3항에 있어서, 상기 수신기는 수신기내에 제1복조기 및 제2복조기를 포함하며, 제1복조기는 상기 송수신기로부터의 아날로그 레벨신호를 수신하는 제1수신기측 A/D 변환기, 제1수신기측 A/D변환기의 출력을 받아들이는 제1수신기측 메모리회로 및 제1수신기측 A/D 변환기와 제1수신기측 메모리회로 사이에 위치하여 있는 제1수신기측 가산기로 구성되어서 상기 제레벨 변환기에서 수행된 것의 역동작을 통하여 재발생될 제1디지탈 출력데이타를 발생하며, 제2복조기는 상기 송수신기의 상기아날로그 레벨신호를 수신하는 제2수신기측 A/D 변환기, 제2수신기측 A/D 변환기의 출력을 받아들이는 제2수신기측 메모리회로 및 제2수신기측 A/D 변환기와 제2수신기측 메모리 회로사이에 위치된 제2수신기측 가산기로 구성되어서 상기 제2레벨 변환기에서 수행된 것의 역동작을 통하여 재발생될 제2디지탈 출력데이타를 발생하는 것을 특징으로 하는 데이터 송수신 시스템.
  5. 제4항에 있어서, 상기 수신기는 상기 제1 및 제2디지탈 출력데이타용 데이타 에러 감시회로를 구비하며, 상기 송신기는 부송신선을 통하여 데이터 에러 감시회로로부터의 정보결과를 수신하고 정보결과에 따라 송신기에 상기 제1 및 제2메모리회로의 내용을 재기입함에 의해서 상기 제1 및 제2디지탈 정정출력을 갱신하는 중앙처리장치를 갖추는 것을 특징으로 하는 데이타 송수신 시스템.
  6. 제5항에 있어서, 상기 데이타 에러감시회로는 패리티검사기를 포함하는 것을 특징으로 하는 데이터 송수신시스템.
  7. 제5항에 있어서, 상기 데이타 에러감시회로는 A/D 변환기를 통하여 상기 제1디지탈 출력데이타의 하측비트를 수신하는 제1적분기, 소정스레쉬 호울드 레벨과 제1적분기의 출력레벨을 비교하는 제1비교기, A/D 변환기를 통하여 상기 제2디지탈 출력데이타의 하측비트를 수신하는 제2비교기, 소정 스레쉬 호울드 레벨과 제2적분기의 출력레벨을 비교하는 제2적분기, 제1 및 제2비교기의 출력을 받아들이는 OR 게이트, OR 게이트의 출력에 의해 활성화되며 상기 중앙처리 장치에 제공될 제1 및 제2디지탈 출력데이타의 상측비트를 기억하는 메모리회로로 구성되는 것을 특징으로 하는 데이타 송수신 시스템.
  8. 제5항에 있어서, 상시 송신기가 상기 중앙처리장치에 의해 제어되어 각각 상기 제1 및 제2디지탈 입력데이타 대신에 제1시험데이타 및 제2시험데이타를 제공하는 제1스위치회로 및 제2스위치회로를 갖추는 것을 특징으로 하는 데이타 송수신 시스템.
  9. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019830005771A 1982-12-06 1983-12-06 데이타 송수신 시스템 KR860001261B1 (ko)

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