KR20260040407A

KR20260040407A - 수직 방향으로 적층된 복수의 반도체 칩을 포함하는 반도체 패키지

Info

Publication number: KR20260040407A
Application number: KR1020260041025A
Authority: KR
Inventors: 이지호; 성하섭
Original assignee: 삼성전자주식회사
Priority date: 2026-03-06
Filing date: 2026-03-06
Publication date: 2026-03-24

Abstract

본 개시의 하나 이상의 실시 예에 따른 반도체 패키지는, 제1 반도체 칩, 상기 제1 반도체 칩 상에, 상기 제1 반도체 칩의 상면에 대한 수직 방향으로 적층되는 복수의 제2 반도체 칩 및 상기 복수의 제2 반도체 칩 중에서, 최상부에 배치된 제2 최상부 반도체 칩 상에 배치되며, 반도체 기판 및, 상기 반도체 기판 및 상기 제2 최상부 반도체 칩의 사이에 배치되는 본딩 절연층을 포함하는 제3 반도체 칩을 포함하고, 상기 반도체 기판의 상기 측면은, 상기 반도체 기판의 상기 하면과 연결되는 제1 측면, 상기 반도체 기판의 상기 제1 측면으로부터 외측 방향으로 연장되며, 상기 제1 측면보다 높은 수직 레벨에 있는 제2 측면, 상기 반도체 기판의 상기 제2 측면으로부터 상기 외측 방향으로 연장되며, 상기 반도체 기판의 상기 상면과 연결되며, 상기 제2 측면보다 높은 수직 레벨에 있는 제3 측면을 포함할 수 있다.

Description

수직 방향으로 적층된 복수의 반도체 칩을 포함하는 반도체 패키지{SEMICONDUCTOR PACKAGE INCLUDING A PLURALITY OF SEMICONDUCTOR CHIPS STACKED VERTICALLY}

본 발명은 반도체 패키지에 관한 것으로, 수직 방향으로 적층된 복수의 반도체 칩을 포함하는 반도체 패키지에 관한 것이다.

전자기기에 사용되는 반도체 패키지는 소형화 및 경량화와 함께 고성능 및 대용량이 요구되고 있다. 고성능 및 대용량에 대한 요구를 충족시키기 위해, 수직 방향으로 적층된 복수의 반도체 칩을 포함하는 반도체 패키지에 대한 연구 및 개발이 지속적으로 이루어지고 있다.

수직 방향으로 적층된 복수의 반도체 칩 중에서, 최상부 반도체 칩은 열을 상부 방향으로 확산시키는 기능을 수행할 수 있으며, 반도체 패키지의 전체 수직 두께를 정해진 규격으로 맞추는 기능을 수행할 수 있다.

본 발명이 해결하고자 하는 과제는 향상된 강도 및, 향상된 접합력을 갖는 최상부 반도체 칩을 포함하는 반도체 패키지를 제공하는 것이다.

다만, 본 발명이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있다.

상술한 과제를 해결하기 위하여 본 개시의 일 실시예에 따른 반도체 패키지는, 제1 반도체 칩, 상기 제1 반도체 칩 상에, 상기 제1 반도체 칩의 상면에 대한 수직 방향으로 적층되는 복수의 제2 반도체 칩 및, 상기 복수의 제2 반도체 칩 중에서, 최상부에 배치된 제2 최상부 반도체 칩 상에 배치되며, 반도체 기판 및, 상기 반도체 기판 및 상기 제2 최상부 반도체 칩의 사이에 배치되는 본딩 절연층을 포함하는 제3 반도체 칩을 포함하고, 상기 반도체 기판은 상기 본딩 절연층의 상면과 접촉하는 하면, 상기 하면보다 넓은 수평 너비를 갖는 상면, 상기 하면과 상기 상면을 연결하는 측면을 가지고, 상기 반도체 기판의 상기 측면은, 상기 반도체 기판의 상기 하면과 연결되는 제1 측면, 상기 반도체 기판의 상기 제1 측면으로부터 외측 방향으로 연장되며, 상기 제1 측면보다 높은 수직 레벨에 있는 제2 측면, 상기 반도체 기판의 상기 제2 측면으로부터 상기 외측 방향으로 연장되며, 상기 반도체 기판의 상기 상면과 연결되며, 상기 제2 측면보다 높은 수직 레벨에 있는 제3 측면을 포함하고, 상기 제1 측면 및 상기 제2 측면의 제1 연결부에서, 상기 제1 측면 및 상기 제2 측면은 상기 수직 방향에 대하여 서로 다른 기울기를 가지며, 상기 제2 측면 및 상기 제3 측면의 제2 연결부에서, 상기 제2 측면 및 상기 제3 측면은 상기 수직 방향에 대하여 서로 다른 기울기를 가질 수 있다.

본 개시의 하나 이상의 실시예에 따른 반도체 패키지는, 딥 그루브 쏘잉(deep groove sawing) 기법에 기초하여 절단됨으로써 상면에 비해 작은 면적의 하면을 갖는 최상부 반도체 칩을 포함함으로써, 향상된 기계적 강도 및 향상된 칩 간 접합력을 가질 수 있다.

본 발명의 효과가 상술한 효과들로 한정되는 것은 아니며, 언급되지 않은 효과들은 본 명세서 및 첨부된 도면들로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.

도 1은 본 개시의 일 실시예에 따른 반도체 패키지의 수직 단면도이다.
도 2는 본 개시의 일 실시예에 따른 반도체 패키지의 확대 단면도이다.
도 3은 본 개시의 일 실시예에 따른 반도체 패키지의 확대 단면도이다.
도 4, 도 5, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9, 도 10 및 도 11은 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 12a, 도 12b, 도 13a 및 도 13b는 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 14a, 도 14b, 도 15a, 도 15b는 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.

이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.

본 개시에서, 수평 방향은 서로 교차하는 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)을 포함할 수 있다. 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에 교차하는 방향이 수직 방향(Z 방향)으로 지칭될 수 있다. 본 개시에서, 수직 방향(Z 방향)은, 특별히 정의하지 않는 한, 제1 반도체 칩(도 1의 100)의 상면에 수직인 방향을 지칭할 수 있다. 본 개시에서, 수직 레벨은 임의의 구성의 수직 방향(Z 방향)에 따른 높이 레벨로 지칭될 수 있다.

이하에서, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 개시를 용이하게 실시할 수 있을 정도로, 본 개시의 실시예들이 명확하고 상세하게 기재될 것이다.

도 1은 본 개시의 일 실시예에 따른 반도체 패키지(10)의 수직 단면도이다. 도 2는 본 개시의 일 실시예에 따른 반도체 패키지(10)의 확대 단면도이다. 도 2는 도 1의 A 부분을 확대한 확대 단면도이다.

도 1 및 도 2를 참조하면, 반도체 패키지(10)는 제1 반도체 칩(100), 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N), 제3 반도체 칩(300) 및 몰딩층(400)을 포함할 수 있다.

제1 반도체 칩(100)은 반도체 패키지(10)에 포함된 반도체 칩들 중에서, 최하부에 배치되는 반도체 칩일 수 있다. 제1 반도체 칩(100)은 반도체 패키지(10)에 포함된 반도체 칩들 중에서, 가장 넓은 수평 단면적을 가질 수 있다.

일부 실시예들에서, 반도체 패키지(10)는 HBM 패키지이고, 제1 반도체 칩(100)은 수직 방향으로 적층된 복수의 메모리 칩과 외부 장치 사이의 인터페이스 기능을 수행하고, 복수의 메모리 칩의 동작을 제어하는 기능을 수행할 수 있다. 이 경우, 제1 반도체 칩(100)은 로직 다이(logic die), 버퍼 다이(buffer die), 베이스 다이(base die) 또는 인터페이스 다이(interface die) 라는 명칭으로 지칭될 수 있다.

제1 반도체 칩(100)은 반도체 기판(102), 본딩 절연층(110) 및 본딩 패드(120)를 포함할 수 있다.

일부 실시예들에서, 제1 반도체 칩(100)의 반도체 기판(102)은 Si 또는 Ge과 같은 IV 족 반도체, SiGe 또는 SiC와 같은 IV-IV 족 화합물 반도체, 또는 GaAs, InAs, 또는 InP와 같은 III-V 족 화합물 반도체를 포함할 수 있다. 제1 반도체 칩(100)의 반도체 기판(102)은, 활성면(active surface)이 상부를 향하도록 배치될 수 있다. 다만, 또 다른 일부 실시예들에서, 제1 반도체 칩(100)의 반도체 기판(102)은, 활성면이 하부를 향하도록 배치될 수도 있음은 물론이다.

일부 실시예들에서, 제1 반도체 칩(100)의 본딩 절연층(110)은, 반도체 기판(102)의 상면 상에 배치될 수 있다. 제1 반도체 칩(100)의 본딩 절연층(110)은 본딩 패드(120)을 둘러쌀 수 있다. 일 예로, 제1 반도체 칩(100)의 본딩 절연층(110)의 상면 및 본딩 패드(120)의 상면은 공면을 이루고, 본딩 절연층(110)은 본딩 패드(120)의 측면 및 하면을 커버할 수 있다.

일 예로, 제1 반도체 칩(100)의 본딩 절연층(110)은 실리콘 산화물(SiO)로 구성될 수 있다. 또 다른 예로, 제1 반도체 칩(100)의 본딩 절연층(110)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다.

일 예로, 제1 반도체 칩(100)의 본딩 패드(120)는 구리(Cu)로 구성될 수 있다. 또 다른 예로, 제1 반도체 칩(100)의 본딩 패드(120)는 구리(Cu), 니켈(Ni), 코발트(Co), 루테늄(Ru), 텅스텐(W) 또는 이들의 조합을 포함할 수 있다.

복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N)은 제1 반도체 칩(100)의 상면 상에 배치될 수 있다. 제1 반도체 칩(100)의 상면 상에, 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N)은 수직 방향을 따라 적층될 수 있다. 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N)은 제1 반도체 칩(100)에 비해 작은 수평 단면적을 가질 수 있다. 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N)은 서로 동일한 수평 단면적을 가질 수 있다.

일부 실시예들에서, 반도체 패키지(10)는 HBM 패키지이고, 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N)은 데이터를 저장하는 기능을 수행할 수 있다. 이 경우, 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N) 각각은 메모리 다이(memory die), 코어 다이(core die) 또는 DRAM 다이라는 명칭으로 지칭될 수 있다.

복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N) 각각은 반도체 기판(202), 하부 본딩 절연층(210l), 상부 본딩 절연층(210u), 하부 본딩 패드(220l), 상부 본딩 패드(220u) 및 관통 비아(230)를 포함할 수 있다.

일부 실시예들에서, 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N) 각각의 반도체 기판(202)은 Si 또는 Ge과 같은 IV 족 반도체, SiGe 또는 SiC와 같은 IV-IV 족 화합물 반도체, 또는 GaAs, InAs, 또는 InP와 같은 III-V 족 화합물 반도체를 포함할 수 있다. 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N) 각각의 반도체 기판(202)은, 활성면이 하부를 향하도록 배치될 수 있다. 다만, 또 다른 일부 실시예들에서, 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N) 각각의 반도체 기판(202)은, 활성면이 상부를 향하도록 배치될 수도 있음은 물론이다.

일부 실시예들에서, 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N) 각각의 하부 본딩 절연층(210l)은, 반도체 기판(202)의 하면 상에 배치될 수 있다. 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N) 각각의 상부 본딩 절연층(210u)은, 반도체 기판(202)의 상면 상에 배치될 수 있다.

일 예로, 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N) 각각의 하부 본딩 절연층(210l) 및 상부 본딩 절연층(210u)은 실리콘 산화물(SiO)로 구성될 수 있다. 또 다른 예로, 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N) 각각의 하부 본딩 절연층(210l) 및 상부 본딩 절연층(210u)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다.

일부 실시예들에서, 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N) 각각의 하부 본딩 패드(220l)은 하부 본딩 절연층(210l)에 의해 둘러싸일 수 있다. 하부 본딩 절연층(210l)의 하면 및 하부 본딩 패드(220l)의 하면은 공면을 이룰 수 있고, 하부 본딩 패드(220l)의 측면 및 상면은 하부 본딩 절연층(210l)으로 커버될 수 있다.

일부 실시예들에서, 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N) 각각의 상부 본딩 패드(220u)은 상부 본딩 절연층(210u)에 의해 둘러싸일 수 있다. 상부 본딩 절연층(210u)의 상면 및 상부 본딩 패드(220u)의 상면은 공면을 이룰 수 있고, 상부 본딩 패드(220u)의 측면 및 상면은 상부 본딩 절연층(210u)으로 커버될 수 있다.

다만, 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N) 중에서, 최상부에 배치된 제2 최상부 반도체 칩(200_N)은 상부 본딩 패드(220u)를 포함하지 않을 수 있다.

일 예로, 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N) 각각의 하부 본딩 패드(220l) 및 상부 본딩 패드(220u)는 구리(Cu)로 구성될 수 있다. 또 다른 예로, 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N) 각각의 하부 본딩 패드(220l) 및 상부 본딩 패드(220u)는 구리(Cu), 니켈(Ni), 코발트(Co), 루테늄(Ru), 텅스텐(W) 또는 이들의 조합을 포함할 수 있다.

일부 실시예들에서, 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N) 각각의 관통 비아(230)는 수직 방향으로, 반도체 기판(202)을 관통할 수 있다. 관통 비아(230)는 하부 본딩 패드(220l) 및 상부 본딩 패드(220u)를 전기적으로 연결할 수 있다. 일 예로, 관통 비아(230)는 관통 실리콘 비아(TSV, Through Silicon Via)일 수 있다.

다만, 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N) 중에서, 최상부에 배치된 제2 최상부 반도체 칩(200_N)은 관통 비아(230)를 포함하지 않을 수 있다.

일 예로, 도 1에 도시된 바와 같이, 관통 비아(230)는 하부 본딩 패드(220l) 및 상부 본딩 패드(220u)와 직접 접촉할 수도 있다. 또 다른 예로, 관통 비아(230)는 상부 본딩 패드(220u)와 직접 접촉하는 반면, 하부 본딩 패드(220l)와는 직접 접촉하지 않을 수 있다. 이 경우, 관통 비아(230) 및 하부 본딩 패드(220l) 사이의 전기적 연결은, 하부 본딩 절연층(210l)에 의해 둘러싸이는 배선층(미도시)을 통해 형성될 수 있다.

일 예로, 관통 비아(230)는 구리(Cu)로 구성될 수 있다. 또 다른 예로, 관통 비아(230)는 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 니켈(Ni), 또는 이들의 조합을 포함할 수 있다.

일부 실시예들에서, 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N) 사이의 접합은 하이브리드 본딩(Hybrid bonding)에 기초하여 형성될 수 있다. 하이브리드 본딩에 대해서는, 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N) 중에서, 수직 방향으로 인접한 2개의 제2 반도체 칩(200_2, 200_3)을 예시로 설명한다. 2개의 제2 반도체 칩(200_2, 200_3) 중에서, 하부에 배치된 반도체 칩(200_2)을 "제2 하부 반도체 칩(200_2)"이라 지칭하고, 상부에 배치된 반도체 칩(200_3)을 "제2 상부 반도체 칩(200_3)"이라 지칭하도록 한다.

하이브리드 본딩에 기초하여 형성된 칩 간 접합에 있어서, 제2 하부 반도체 칩(200_2) 및 제2 상부 반도체 칩(200_3) 사이에는 본딩 계면(bonding interface)이 형성될 수 있다. 상기 본딩 계면에서, 제2 하부 반도체 칩(200_2)의 상부 본딩 절연층(210u) 및, 제2 상부 반도체 칩(200_3)의 하부 본딩 절연층(210l)은 서로 접촉할 수 있다. 또한 상기 본딩 계면에서, 제2 하부 반도체 칩(200_2)의 상부 본딩 패드(220u) 및, 제2 상부 반도체 칩(200_3)의 하부 본딩 패드(220l)은 서로 접촉할 수 있다.

상술한 바와 같이, 본딩 계면에서 절연체-절연체 간의 접촉 및 금속-금속 간의 접촉이 형성됨에 따라, 제2 하부 반도체 칩(200_2) 및 제2 상부 반도체 칩(200_3) 사이의 접합이 안정적으로 형성될 수 있다.

또 다른 일부 실시예들에서, 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N) 사이의 접합은, 연결 단자(예컨대, 솔더 볼)를 통해 형성될 수도 있음은 물론이다. 이 경우, 제2 하부 반도체 칩(200_2)의 상부 본딩 패드(220u) 및 제2 상부 반도체 칩(200_3)의 하부 본딩 패드(220l) 사이에 연결 단자가 배치될 수 있고, 제2 하부 반도체 칩(200_2) 및 제2 상부 반도체 칩(200_3)의 사이에 접착층(예컨대, 비전도성 필름(NCF))이 개재될 수도 있다.

상술한 설명에서는, 수직 방향으로 인접한 2개의 제2 반도체 칩(200_2, 200_3)만을 예시로, 칩 간 접합 방식을 설명했지만 이는 설명의 편의를 위한 것에 불과하다. 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N) 사이의 접합 또는, 제1 반도체 칩(100) 및 제2 최하부 반도체 칩(200_1) 사이의 접합도 상술한 방식에 기초하여 형성될 수 있음은 물론이다. 여기서, 제2 최하부 반도체 칩(200_1)은 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N) 중에서, 최하부에 배치된 반도체 칩이다.

제3 반도체 칩(300)은, 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N) 중에서 최상부에 배치된 제2 최상부 반도체 칩(200_N)의 상면 상에, 배치될 수 있다. 제3 반도체 칩(300)은 반도체 패키지(10)에 포함된 반도체 칩들 중에서, 최상부에 배치된 칩일 수 있다.

일부 실시예들에서, 반도체 패키지(10)는 HBM 패키지이고, 제3 반도체 칩(300)은 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N)으로부터 발생한 열을 상부로 확산시키는 기능을 수행하며, HBM 패키지의 수직 두께를 정해진 규격으로 맞추는 기능을 수행할 수 있다. 일 예로, 제3 반도체 칩(300)의 수직 두께는 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N) 각각의 수직 두께 및 제1 반도체 칩(100)의 수직 두께보다 클 수 있다. 제3 반도체 칩(300)은 더미 다이(dummy die)라는 명칭으로 지칭될 수 있다.

제3 반도체 칩(300)은 접합 영역(BR) 및 비접합 영역(NBR)을 포함할 수 있다. 접합 영역(BR)은 제3 반도체 칩(300) 및 제2 최상부 반도체 칩(200_N) 사이의 접촉이 형성되는 영역을 지칭하고, 비접합 영역(NBR)은 제3 반도체 칩(300)의 전체 영역 중에서 접합 영역(BR)을 제외한 나머지 영역을 지칭할 수 있다. 비접합 영역(NBR)은 접합 영역(BR)의 외측에 위치할 수 있다.

제3 반도체 칩(300)은 반도체 기판(302) 및 본딩 절연층(310)을 포함할 수 있다.

일부 실시예들에서, 제3 반도체 칩(300)의 반도체 기판(302)은 접합 영역(BR) 및 비접합 영역(NBR)에 걸쳐, 배치될 수 있다. 제3 반도체 칩(300)의 반도체 기판(302)은 Si 또는 Ge과 같은 IV 족 반도체, SiGe 또는 SiC와 같은 IV-IV 족 화합물 반도체, 또는 GaAs, InAs, 또는 InP와 같은 III-V 족 화합물 반도체를 포함할 수 있다.

일 예로, 반도체 기판(302)의 상면 및 몰딩층(400)의 상면은 공면을 이룰 수 있다. 반도체 기판(302)의 상면은 상부로 노출될 수 있다.

일부 실시예들에서, 제3 반도체 칩(300)의 본딩 절연층(310)은 접합 영역(BR)에 배치될 수 있다. 일 예로, 제3 반도체 칩(300)의 본딩 절연층(310)은 실리콘 산화물(SiO)로 구성될 수 있다. 또 다른 예로, 제3 반도체 칩(300)의 본딩 절연층(310)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다.

제2 최상부 반도체 칩(200_N)의 상부 본딩 절연층(210u)은 제3 반도체 칩(300)의 본딩 절연층(310)과 접촉할 수 있다. 제3 반도체 칩(300)의 본딩 절연층(310)은 반도체 기판(302) 및 제2 최상부 반도체 칩(200_N)의 사이에 배치될 수 있다.

일부 실시예들에서, 제2 최상부 반도체 칩(200_N) 및 제3 반도체 칩(300) 사이의 접합은, 퓨전 본딩(fusion bonding)에 기초하여 형성될 수 있다. 구체적으로, 제2 최상부 반도체 칩(200_N) 및 제3 반도체 칩(300)의 사이의 본딩 계면은 본딩 수직 레벨(BVL)에 위치하며, 절연체-절연체 간 접합이 형성될 수 있다.

반도체 기판(302)의 상면(302us)은, 반도체 기판(302)의 하면(302ls)에 비해 넓은 수평 너비를 가질 수 있다. 구체적인 예로, 도 2에 도시된 바와 같이, 반도체 기판(302)의 상면(302us)은, 하면(302ls)보다 제1 수평 너비(W1), 제2 수평 너비(W2) 및 제3 수평 너비(W3)의 총합만큼 큰 수평 너비를 가질 수 있다. 여기서, 제1 수평 너비(W1)는 반도체 기판(302)의 제1 측면(302ss1)의 수평 너비이고, 제2 수평 너비(W2)는 반도체 기판(302)의 제2 측면(302ss2)의 수평 너비이고, 제3 수평 너비(W3)는 반도체 기판(302)의 제3 측면(302ss3)의 수평 너비일 수 있다.

일부 실시예들에서, 반도체 기판(302)의 측면은 반도체 기판(302)의 상면(302us) 및 하면(302ls)을 연결할 수 있다. 반도체 기판(302)의 측면은, 제1 수직 레벨(VL1) 및 제2 수직 레벨(VL2) 사이의 제1 측면(302ss1), 제2 수직 레벨(VL2) 및 제3 수직 레벨(VL3) 사이의 제2 측면(302ss2) 및, 제3 수직 레벨(VL3) 및 제4 수직 레벨(VL4) 사이의 제3 측면(302ss3)을 포함할 수 있다.

여기서, 제1 수직 레벨(VL1)은 반도체 기판(302)의 하면(302ls)이 위치하는 수직 레벨이고, 제4 수직 레벨(VL4)은 반도체 기판(302)의 상면(302us)이 위치하는 수직 레벨일 수 있다. 제2 수직 레벨(VL2) 및 제3 수직 레벨(VL3)은 제1 수직 레벨(VL1) 및 제4 수직 레벨(VL4) 사이에 위치하며, 제3 수직 레벨(VL3)은 제2 수직 레벨(VL2)보다 높을 수 있다.

도 9 및 도 10에 대한 설명에서 후술하는 바와 같이, 제3 반도체 칩(300)은 딥 그루브 쏘잉(deep groove sawing)에 기초하여 제조될 수 있고, 이에 따라 반도체 기판(302)의 제1 측면(302ss1) 및 제2 측면(302ss2)은 서로 불연속적이며, 제2 측면(302ss2) 및 제3 측면(302ss3)도 서로 불연속적일 수 있다.

반도체 기판(302)의 제1 측면(302ss1)은 하면(302ls)과 연결되며, 하면(302ls)으로부터 외측 방향으로 제1 수평 너비(W1)만큼 연장될 수 있다. 제1 수평 너비(W1)는 본딩 절연층(310)의 전체 수평 너비에 비해 작을 수 있다.

일부 실시예들에서, 제1 측면(302ss1)은 수직 연장면(302ss1_v) 및 수평 연장면(302ss1_h)을 포함할 수 있다.

수직 연장면(302ss1_v)은 하면(302ls)으로부터 상부 방향으로 연장될 수 있다. 여기서, 상부 방향은 제1 반도체 칩(100)으로부터 제3 반도체 칩(300)을 향하는 수직 방향을 지칭할 수 있다. 수직 연장면(302ss1_v)은 제1 수직 레벨(VL1)로부터 제2 수직 레벨(VL2)까지 상부 방향으로 연장될 수 있다. 수직 연장면(302ss1_v)은 본딩 절연층(310)의 측면과 연속적인 하나의 면을 형성할 수 있다.

도 1 및 도 2는 수직 연장면(302ss1_v)이 하면(302ls)에 대해 수직하게 연장될 수 있다는 점만을 도시하지만, 이는 하나의 예시에 불과하다. 수직 연장면(302ss1_v)은 제1 수직 레벨(VL1)로부터 제2 수직 레벨(VL2)까지, 수직이 아닌 각도로 연장될 수도 있다. 구체적으로, 수직 연장면(302ss1_v)은 상부 방향을 따라 외측 방향으로 돌출되는 형상을 가질 수도 있다.

수평 연장면(302ss1_h)은 수직 연장면(302ss1_v) 및 제2 측면(302ss2)의 사이에 위치할 수 있다. 일부 실시예들에서, 수평 연장면(302ss1_h)은 제2 수직 레벨(VL2)에서, 수직 연장면(302ss1_v)으로부터 제2 측면(302ss2)을 향해 제1 수평 너비(W1)만큼 외측 방향으로 연장될 수 있다.

일부 실시예들에서, 본딩 절연층(310)의 하면(310ls)과 수평 연장면(302ss1_h) 사이의 수직 거리는 1㎛ 내지 10㎛일 수 있다. 본딩 절연층(310)의 하면(310ls)과 수평 연장면(302ss1_h) 사이의 수직 거리가 1㎛ 이상으로 확보됨에 따라, 딥 그루브 쏘잉에 의해 발생될 수 있는 미세 잔해물(debris)이 제3 반도체 칩(300) 및 제2 최상부 반도체 칩(200_N) 사이의 접합을 방해하는 현상이 방지될 수 있다. 또한, 본딩 절연층(310)의 하면(310ls)과 수평 연장면(302ss1_h) 사이의 수직 거리가 10㎛ 이하로 구현됨에 따라, 제2 최상부 반도체 칩(200)으로부터의 열 전달 효율이 일정 수준 이상으로 확보될 수 있다.

일부 실시예들에서, 반도체 기판(302)의 제1 측면(302ss1)은 하부 방향을 향해 돌출되는 적어도 하나의 돌출면을 포함할 수도 있는 바, 이에 대해서는, 후술하는 도 3에 대한 설명에서 자세히 설명하도록 한다.

반도체 기판(302)의 제2 측면(302ss2)은 제1 측면(302ss1) 및 제3 측면(302ss3)과 연결되며, 제1 측면(302ss1)으로부터 외측 방향으로 제2 수평 너비(W2)만큼 연장될 수 있다. 일부 실시예들에서, 제2 수평 너비(W2)는 제1 수평 너비(W1)에 비해 작을 수 있다.

일부 실시예들에서, 제1 측면(302ss1) 및 제2 측면(302ss2)은 제1 연결부(c1)에서 연결될 수 있다. 제1 연결부(c1)는 제1 측면(302ss1) 및 제2 측면(302ss2)이 만나는 선을 지칭할 수 있다.

제1 연결부(c1)에서, 제1 측면(302ss1) 및 제2 측면(302ss2)은 서로 다른 기울기를 가질 수 있다. 일 예로, 도 1 및 도 2에 도시된 바와 같이, 제1 연결부(c1)에서, 제1 측면(302ss1)은 수직 방향의 축(Z 축)에 대해 90도의 각도만큼 기울어진 반면, 제2 측면(302ss2)은 수직 방향의 축(Z 축)에 대해 0도의 각도만큼 기울어질 수 있다.

일부 실시예들에서, 제2 측면(302ss2)은 상부 방향을 향해 볼록한 곡면을 포함할 수 있다. 제2 측면(302ss2)은 외측 방향을 따라 수직 레벨이 높아지는 형상을 가지되, 제2 측면(302ss2)의 수직 방향의 축(Z 축)에 대한 경사 각도는 외측 방향을 따라 증가할 수 있다. 구체적인 예로, 제2 측면(302ss2)의 수직 방향의 축(Z 축)에 대한 경사 각도는, 제2 수직 레벨(VL2)에서 약 0도이고, 제3 수직 레벨(VL3)에서 약 90도이며, 제2 수직 레벨(VL2)로부터 제3 수직 레벨(VL3)까지 점진적으로 증가할 수 있다.

반도체 기판(302)의 제3 측면(302ss3)은 제2 측면(302ss2) 및 상면(302us)과 연결되며, 제2 측면(302ss2)으로부터 외측 방향으로 제3 수평 너비(W3)만큼 연장될 수 있다. 일부 실시예들에서, 제3 수평 너비(W3)는 제2 수평 너비(W2)에 비해 작을 수 있다.

일부 실시예들에서, 제2 측면(302ss2) 및 제3 측면(302ss3)은 제2 연결부(c2)에서 연결될 수 있다. 제2 연결부(c2)는 제2 측면(302ss2) 및 제3 측면(302ss3)이 만나는 선을 지칭할 수 있다.

제2 연결부(c2)에서, 제2 측면(302ss2) 및 제3 측면(302ss3)은 서로 다른 기울기를 가질 수 있다. 일 예로, 도 1 및 도 2에 도시된 바와 같이, 제2 연결부(c2)에서, 제2 측면(302ss2)은 수직 방향의 축(Z 축)에 대해 약 90도의 각도만큼 기울어진 반면, 제3 측면(302ss3)은 수직 방향의 축(Z 축)에 대해 약 0도의 각도만큼 기울어질 수 있다.

일부 실시예들에서, 제3 측면(302ss3)은 상부 방향으로 볼록한 곡면을 포함할 수 있다. 제3 측면(302ss3)은 외측 방향을 따라 수직 레벨이 높아지는 형상을 가지되, 제3 측면(302ss3)의 수직 방향의 축(Z 축)에 대한 경사 각도는 외측 방향을 따라 증가할 수 있다. 구체적인 예로, 제3 측면(302ss3)의 수직 방향의 축(Z 축)에 대한 경사 각도는, 제3 수직 레벨(VL3)에서 약 0도이고, 제4 수직 레벨(VL4)에서 약 90도이며, 제3 수직 레벨(VL3)로부터 제4 수직 레벨(VL4)까지 점진적으로 증가할 수 있다.

일 예로, 제3 측면(302ss3)의 곡률은 제2 측면(302ss2)의 곡률보다 클 수 있다. 즉, 외측 방향으로의 거리 변화에 따른 수직 방향의 축(Z 축)에 대한 경사 각도의 변화율은 제2 측면(302ss2)보다 제3 측면(302ss3)에서 더 클 수 있다.

일부 실시예들에서, 제1 수직 레벨(VL1) 및 제2 수직 레벨(VL2) 사이의 제1 수직 거리는, 제2 수직 레벨(VL2) 및 제3 수직 레벨(VL3) 사이의 제2 수직 거리에 비해 작을 수 있다. 또한, 제2 수직 레벨(VL2) 및 제3 수직 레벨(VL3) 사이의 제2 수직 거리는 제3 수직 레벨(VL3) 및 제4 수직 레벨(VL4) 사이의 제3 수직 거리보다 작을 수 있다. 간단히 말해서, 제1 측면(302ss1)의 수직 방향으로의 폭, 제2 측면(302ss2)의 수직 방향으로의 폭 및 제3 측면(302ss3)의 수직 방향으로의 폭은 순차적으로 증가할 수 있다.

몰딩층(400)은 제1 반도체 칩(100) 상에 배치되며, 복수의 제2 반도체 칩(200_1, 200_2, 200_3, ..., 200_N)의 측면 및 제3 반도체 칩(300)의 측면을 커버할 수 있다.

일부 실시예들에서, 몰딩층(400)의 일부는 수직 방향으로 제2 최상부 반도체 칩(200_N) 및 제3 반도체 칩(300)의 사이에 개재될 수 있다. 수직 방향으로 제2 최상부 반도체 칩(200_N) 및 제3 반도체 칩(300)의 사이에서, 몰딩층(400)은 제2 최상부 반도체 칩(200_N)의 상부 본딩 절연층(210u)의 상면을 커버하고, 제3 반도체 칩(300)의 반도체 기판(302)의 제1 내지 제3 측면(302ss1, 302ss2, 302ss3)을 커버할 수 있다.

일 예로, 몰딩층(400)은 에폭시 수지(epoxy resin)를 포함하는 에폭시 몰딩 컴파운드(EMC)로 구성될 수 있다. 또 다른 예로, 몰딩층(400)은 무기 필러(예컨대, 실리카 필러)를 포함하는 에폭시 몰딩 컴파운드로 구성될 수 있다. 상술한 설명은 몰딩층(400)을 구성하는 물질에 대한 하나의 예시에 불과하며, 몰딩층(400)은 다양한 종류의 물질로 구성될 수도 있음은 물론이다.

본 개시의 하나 이상의 실시예에 따른 반도체 패키지(10)는 상술한 바와 같은 구성들을 포함함으로써, 수직 방향으로의 칩 간 접합을 안정적으로 형성할 수 있고, 향상된 기계적 강도를 가질 수 있다. 특히, 반도체 패키지(10)는 비접합 영역(NBR)에서 불연속적인 제1 내지 제3 측면(302ss1, 302ss2, 302ss3)을 가지는 제3 반도체 칩(300)을 포함함으로써, 일정 수준 이상의 방열 성능을 확보할 수 있고, 일정 수준 이상의 칩간 접합 면적을 확보할 수도 있다.

구체적으로, 비접합 영역(NBR)의 수평 너비는 접합 영역(BR)의 수평 너비에 비해 상당히 작을 수 있다. 일 예로, 비접합 영역(NBR)의 수평 너비는 접합 영역(BR)의 수평 너비의 0.001배일 수 있다. 즉, 비접합 영역(NBR)이 존재하더라도, 접합 영역(BR)의 너비는 충분한 수준으로 유지되는 바, 제3 반도체 칩(300) 및 제2 최상부 반도체 칩(200_N) 사이의 접합 면적은 충분한 수준으로 확보될 수 있고, 안정적인 접합이 이뤄질 수 있다.

또한, 제1 내지 제3 측면(302ss1, 302ss2, 302ss3) 각각의 수직 레벨이 급격하게 높아지는 것이 아니라, 계단식으로 높아질 수 있다. 즉, 제3 반도체 칩(300)의 반도체 기판(302)과 제2 최상부 반도체 칩(200_N) 사이의 거리가 급격히 멀어지는 것이 아니라, 점차적으로 멀어질 수 있다. 이에 따라, 제2 최상부 반도체 칩(200_N)으로부터 제3 반도체 칩(300)으로의 열 전달 효율이 일정 수준 이상으로 유지될 수 있다.

도 3은 본 개시의 또 다른 일 실시예에 따른 반도체 패키지(10)의 확대 단면도이다. 도 3은 도 1의 A 부분을 확대한 확대 단면도이다. 도 3에 대한 설명에서는 도 1 및 도 2에 대한 설명 부분과 중복되는 부분은 생략하도록 한다.

도 3을 참조하면, 제3 반도체 칩(300)의 반도체 기판(302)의 제1 측면(302ss1)은 수직 연장면(302ss1_v), 수평 연장면(302ss1_h) 및 돌출면(302ss1_p)을 포함할 수 있다.

일부 실시예들에서, 돌출면(302ss1_p)은 수평 연장면(302ss1_h)으로부터 하부 방향으로 돌출될 수 있다. 돌출면(302ss1_p)의 수직 레벨은 수평 연장면(302ss1_h)의 수직 레벨보다 낮고, 본딩 절연층(310)의 하면(310ls)의 수직 레벨보다 높을 수 있다. 일 예로, 도 3에 도시된 바와 같이, 돌출면(302ss1_p)의 최저면의 수직 레벨은 제1 수직 레벨(VL1)일 수 있다.

일부 실시예들에서, 돌출면(302ss1_p)은 기둥 형상을 가질 수 있다. 또 다른 일부 실시예들에서, 돌출면(302ss1_p)은 제1 수평 방향 및 제2 수평 방향으로 길게 연장되며, 본딩 절연층(310)을 외측 방향으로 둘러싸는 라이너 형상을 가질 수도 있다. 다만, 상술한 설명은 돌출면(302ss1_p)의 형상에 대한 하나의 예시에 불과하며, 돌출면(302ss1_p)은 다양한 종류의 형상으로 구현될 수도 있음은 물론이다.

일부 실시예들에서, 몰딩층(400)은, 수직 방향으로 제2 최상부 반도체 칩(200_N) 및 제3 반도체 칩(300)의 사이에서, 돌출면(302ss1_p)을 커버할 수 있다.

적어도 하나의 돌출면(302ss1_p)이 수평 연장면(302ss1_h)으로부터 하부 방향으로 돌출됨에 따라, 수직 방향으로 제2 최상부 반도체 칩(200_N) 및 제3 반도체 칩(300)의 사이에 개재되는 몰딩층(400)의 부피가 최소화되며, 이에 따라 제2 최상부 반도체 칩(200_N) 및 제3 반도체 칩(300) 사이의 접합력이 향상될 수 있고, 제2 최상부 반도체 칩(200_N)으로부터 제3 반도체 칩(300)을 향하는 열 전달 효율이 개선될 수 있다.

후술하는 도면들에 대한 설명에서는, 반도체 패키지(10)의 제조 방법에 대해 자세히 설명하도록 한다.

도 4, 도 5, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9, 도 10 및 도 11은 본 개시의 일 실시예에 따른 반도체 패키지(10)의 제조 방법을 설명하기 위한 단면도들이다.

도 4 및 도 5를 참조하면, 반도체 기판(502) 및, 반도체 기판(502) 상의 본딩 절연층(510)을 포함하는 웨이퍼(W)가 준비될 수 있다. 웨이퍼(W)의 상면(W_us) 상에는 복수의 칩 영역(CH) 및 스크라이브 레인 영역(SL)이 구비될 수 있다. 여기서, 웨이퍼(W)는 제3 반도체 칩(도 1의 300)의 제조를 위해 준비될 수 있다. 즉, 후속 공정(예컨대, 딥 그루브 쏘잉 공정)에서 웨이퍼(W)에 포함된 복수의 칩 영역(CH)은 서로 분리될 수 있고, 분리된 복수의 칩 영역(CH) 각각은 제3 반도체 칩(300)으로 구현될 수 있다.

후술하는 도면들에 대한 설명에서 웨이퍼(W)에 포함된 복수의 칩 영역(CH)을 서로 분리시키는 방법에 대해서는, 도 5의 B 부분을 예시로 하여 설명하도록 한다. 도 5의 B 부분을 예시로 하여 설명하는 것은 설명의 편의를 위한 것에 불과하며, B 부분을 제외한 다른 부분에 대해서도 후술하는 방법이 그대로 적용될 수 있음은 물론이다.

도 6a는 도 5의 B 부분에 대한 평면도이고, 도 6b는 도 5의 B 부분에 대한 수직 단면도이다. 도 6a 및 도 6b를 참조하면, 웨이퍼(W)는 제1 칩 영역(CH1), 제2 칩 영역(CH2), 제1 스크라이브 레인 영역(SL1) 및 제2 스크라이브 레인 영역(SL2)을 포함할 수 있다.

여기서, 제1 칩 영역(CH1) 및 제2 칩 영역(CH2)은 복수의 칩 영역(CH) 중에서, 서로 인접한 2개의 칩 영역일 수 있다.

제1 칩 영역(CH1) 및 제2 칩 영역(CH2)은 수평 방향으로 이격될 수 있다. 일 예로, 제1 칩 영역(CH1) 및 제2 칩 영역(CH2)은 제1 수평 방향으로 이격될 수 있다.

제1 스크라이브 레인 영역(SL1)은 제1 칩 영역(CH1)을 측방향으로 둘러싸는 영역이고, 제2 스크라이브 레인 영역(SL2)은 제2 칩 영역(CH2)을 측방향으로 둘러싸는 영역일 수 있다. 제1 스크라이브 레인 영역(SL1) 및 제2 스크라이브 레인 영역(SL2)은 서로 접할 수 있다.

반도체 기판(502)은 제1 칩 영역(CH1), 제2 칩 영역(CH2), 제1 스크라이브 레인 영역(SL1) 및 제2 스크라이브 레인 영역(SL2)에 걸쳐, 실질적으로 일정한 수직 두께를 가지며 수평 방향으로 연장될 수 있다. 본딩 절연층(510)도 제1 칩 영역(CH1), 제2 칩 영역(CH2), 제1 스크라이브 레인 영역(SL1) 및 제2 스크라이브 레인 영역(SL2)에 걸쳐, 실질적으로 일정한 수직 두께를 가지며 수평 방향으로 연장될 수 있다.

도 7a 및 도 7b를 참조하면, 제1 칩 영역(도 6a, 도 6b의 CH1) 및 제1 스크라이브 레인 영역(도 6a, 도 6b의 SL1)은 제1 접합 영역(BR1) 및 제1 비접합 영역(NBR1)으로 구분되고, 제2 칩 영역(도 6a, 도 6b의 CH2) 및 제2 스크라이브 레인 영역(도 6a, 도 6b의 SL2)은 제2 접합 영역(BR2) 및 제2 비접합 영역(NBR2)으로 구분될 수 있다. 제1 비접합 영역(NBR1)은 제1 내측 비접합 영역(NBR1_a) 및 제1 외측 비접합 영역(NBR1_b)을 포함하고, 제2 비접합 영역(NBR2)은 제2 내측 비접합 영역(NBR2_a) 및 제2 외측 비접합 영역(NBR2_b)을 포함할 수 있다.

구체적으로, 제1 칩 영역(CH1)은 제1 접합 영역(BR1) 및 제1 내측 비접합 영역(NBR1_a)으로 구분되고, 제2 칩 영역(CH2)은 제2 접합 영역(BR2) 및 제2 내측 비접합 영역(NBR2_a)으로 구분될 수 있다. 제1 내측 비접합 영역(NBR1_a)은 제1 접합 영역(BR1)을 측방향으로 둘러싸고, 제2 내측 비접합 영역(NBR2_a)은 제2 접합 영역(BR2)을 측방향으로 둘러쌀 수 있다.

또한, 제1 스크라이브 레인 영역(SL1)은 제1 외측 비접합 영역(NBR1_b)으로써 구비되고, 제2 스크라이브 레인 영역(SL2)은 제2 외측 비접합 영역(NBR2_b)으로써 구비될 수 있다. 제1 외측 비접합 영역(NBR1_b)은 제1 내측 비접합 영역(NBR1_a)을 측방향으로 둘러쌀 수 있고, 제2 외측 비접합 영역(NBR2_b)은 제2 내측 비접합 영역(NBR2_a)을 측방향으로 둘러쌀 수 있다.

도 7b에 도시된 바와 같이, 본딩 절연층(510) 상에는 마스크 패턴(512)이 형성될 수 있다. 마스크 패턴(512)은 제1 접합 영역(BR1), 제2 접합 영역(BR2), 제1 외측 비접합 영역(NBR1_b), 제2 외측 비접합 영역(NBR2_b)에서, 실질적으로 일정한 수직 두께를 가지며 수평 방향을 따라 연장될 수 있다. 마스크 패턴(512)은 제1 내측 비접합 영역(NBR1_a) 및 제2 내측 비접합 영역(NBR2_a)에는 형성되지 않을 수 있다. 마스크 패턴(512)은 제1 내측 비접합 영역(NBR1_a) 및 제2 내측 비접합 영역(NBR2_a)에서, 본딩 절연층(510)을 상부로 노출시킬 수 있다.

일부 실시예들에서, 마스크 패턴(512)은 포토레지스트 물질층을 포함할 수 있다. 마스크 패턴(512)은 하드 마스크 물질층을 더 포함할 수도 있다. 예를 들어, 마스크 패턴(512)은 코팅 공정, 노광 공정 및 현상 공정의 수행을 통해 형성될 수 있다. 다만, 상술한 설명은 마스크 패턴(512)을 형성하는 방법에 대한 하나의 예시에 불과하며, 마스크 패턴(512)은 다양한 종류의 공정들의 수행을 통해 형성될 수도 있음은 물론이다.

도 8a 및 도 8b를 참조하면, 마스크 패턴(도 7b의 512)을 식각 마스크로 이용하는 식각 공정의 수행을 통해, 트렌치(tr)가 형성될 수 있다. 트렌치(tr)는 제1 내측 비접합 영역(NBR1_a) 및 제2 내측 비접합 영역(NBR2_a)에 형성될 수 있다.

상기 식각 공정의 수행을 통해, 마스크 패턴(512)에 의해 노출되는 본딩 절연층(510)의 상면으로부터, 수직 방향으로 본딩 절연층(510)의 일부 및 반도체 기판(502)의 일부가 제거될 수 있다.

트렌치(tr)는, 제1 내측 비접합 영역(NBR1_a) 및 제2 내측 비접합 영역(NBR2_a)에서, 본딩 절연층(510) 및 반도체 기판(502)을 상부로 노출시킬 수 있다. 트렌치(tr)는, 본딩 절연층(510)의 상면으로부터 수직 방향으로 제1 높이(h1)만큼 연장될 수 있다. 즉, 트렌치(tr)의 수직 깊이는 제1 높이(h1)일 수 있다.

일부 실시예들에서, 도 8b에 도시된 바와 같이, 트렌치(tr)는 일정한 수평 너비를 가지고 수직 방향을 따라 연장될 수 있다. 또 다른 일부 실시예들에서, 트렌치(tr)의 수평 너비는 하부 방향을 따라 작아질 수도 있다.

도 9를 참조하면, 제1 딥 그루브 쏘잉 공정의 수행을 통해, 제1 그루브(g1)가 형성될 수 있다. 여기서, 딥 그루브 쏘잉 공정은 레이저 조사를 통해 반도체 기판(502)의 내부 결정 구조를 개질하지 않으면서, 수직 방향으로 연장되는 그루브를 형성하는 공정을 지칭한다.

일부 실시예들에서, 제1 딥 그루브 쏘잉 공정의 수행을 통해, 제1 외측 비접합 영역(NBR1_b) 및 제2 외측 비접합 영역(NBR2_b)에서, 본딩 절연층(510)의 일부 및 반도체 기판(502)의 일부가 수직 방향으로 제거됨에 따라, 제1 그루브(g1)가 형성될 수 있다.

일부 실시예들에서, 제1 그루브(g1)는 트렌치(도 8b의 tr)에 의해 노출된 반도체 기판(502)의 표면으로부터, 제2 높이(h2)만큼 수직 방향으로 연장될 수 있다. 즉, 제1 그루브(g1)의 수직 깊이는 제2 높이(h2)일 수 있다. 일부 실시예들에서, 제2 높이(h2)는 제1 높이(h1) 이상일 수 있다.

제1 그루브(g1)는 반도체 기판(502)을 노출시킬 수 있다. 제1 그루브(g1)에 의해 노출되는 반도체 기판(502)의 표면은 하부 방향으로 볼록한 형상을 가질 수 있다.

도 9에 도시된 바와 같이, 제1 딥 그루브 쏘잉 공정의 수행 이후, 반도체 기판(502)의 수직 레벨은 제1 및 제2 접합 영역(BR1, BR2)에서 가장 높고, 제1 및 제2 내측 비접합 영역(NBR1_a, NBR2_a)에서 그 다음으로 높고, 제1 및 제2 외측 비접합 영역(NBR1_b, NBR2_b)에서 가장 낮을 수 있다.

도 10을 참조하면, 제2 딥 그루브 쏘잉 공정의 수행을 통해, 제2 그루브(g2)가 형성될 수 있다. 여기서, 제2 딥 그루브 쏘잉 공정은 제1 딥 그루브 쏘잉 공정과 동일하게, 반도체 기판(502)에 대한 레이저 조사를 통해 수직 방향으로 연장되는 그루브를 형성하는 공정이다.

일부 실시예들에서, 제2 딥 그루브 쏘잉 공정의 수행을 통해, 제1 외측 비접합 영역(NBR1_b) 및 제2 외측 비접합 영역(NBR2_b)에서, 반도체 기판(502)의 일부가 수직 방향으로 제거됨에 따라, 제2 그루브(g2)가 형성될 수 있다.

제2 딥 그루브 쏘잉 공정의 대상이 되는 반도체 기판(502)의 제2 수평 면적은, 제1 딥 그루브 쏘잉 공정의 대상이 되는 반도체 기판(502)의 제1 수평 면적보다 작을 수 있다. 일 예로, 제1 수평 면적은 제1 외측 비접합 영역(NBR1_b) 및 제2 외측 비접합 영역(NBR2_b)의 전체 수평 면적과 실질적으로 동일할 수 있는 반면, 제2 수평 면적은 제1 외측 비접합 영역(NBR1_b) 및 제2 외측 비접합 영역(NBR2_b)의 전체 수평 면적 중에서 가장 외곽에 있는 일부 수평 면적만을 포함할 수 있다.

즉, 제2 딥 그루브 쏘잉 공정은 제1 딥 그루브 쏘잉 공정에 비해 더 좁은 면적을 대상으로 하는 공정일 수 있다. 이에 따라, 제2 그루브(g2)의 수평 너비는 제1 그루브(도 9의 g1)의 수평 너비에 비해 작을 수 있다.

제2 그루브(g2)의 수직 깊이는 제1 그루브(g1)의 수직 깊이보다 클 수 있다. 일 예로, 제2 그루브(g2)의 수직 깊이는 제3 높이(h3)일 수 있고, 제3 높이(h3)는 제2 높이(h2)보다 클 수 있다.

일부 실시예들에서, 제1 높이(h1), 제2 높이(h2) 및 제3 높이(h3)의 총합은 반도체 기판(502) 및 본딩 절연층(510) 각각의 수직 두께의 총합과 동일할 수 있다. 이에 따라, 제2 딥 그루브 쏘잉 공정의 수행에 의해, 제1 칩 영역(도 6a의 CH1) 및 제2 칩 영역(도 6a의 CH2)는 서로 분리될 수 있다.

도 11을 참조하면, 제2 딥 그루브 쏘잉 공정의 수행 이후, 2개의 제3 반도체 칩(300a, 300b)이 형성될 수 있다.

2개의 제3 반도체 칩(300a, 300b) 각각은 반도체 기판(302), 본딩 절연층(310)을 포함할 수 있다. 2개의 제3 반도체 칩(300a, 300b) 각각의 반도체 기판(302)의 측면은, 제1 측면(302ss1), 제2 측면(302ss2) 및 제3 측면(302ss3)을 포함할 수 있다. 반도체 기판(302)의 제1 측면(302ss1), 제2 측면(302ss2) 및 제3 측면(302ss3), 본딩 절연층(310)에 대한 설명은 상술한 바 있으므로 생략하도록 한다.

2개의 제3 반도체 칩(300a, 300b) 각각은 수직 방향으로 적층된 복수의 제2 반도체 칩(도 1의 200_1, 200_2, 200_3, ..., 200_N) 상에 배치될 수 있다. 2개의 제3 반도체 칩(300a, 300b) 각각은 제2 최상부 반도체 칩(도 1의 200_N) 상에 배치될 수 있다. 구체적으로, 2개의 제3 반도체 칩(300a, 300b) 각각은, 2개의 제3 반도체 칩(300a, 300b) 각각의 본딩 절연층(310)이 제2 최상부 반도체 칩(200_N)의 상부 본딩 절연층(도 1의 210u)과 접촉하도록, 제2 최상부 반도체 칩(200_N) 상에 배치될 수 있다.

2개의 제3 반도체 칩(300a, 300b) 각각이 제2 최상부 반도체 칩(200_N) 상에 배치된 이후에, 열처리 공정 등의 수행을 통해, 칩 간 접합을 형성할 수 있다. 칩 간 접합이 형성된 이후에는, 수직 방향으로 적층된 복수의 반도체 칩의 측면을 커버하는 몰딩층(도 1의 400)이 형성될 수 있다.

상술한 과정의 수행을 통해, 반도체 패키지(도 1의 10)이 형성될 수 있다. 본 개시의 일 실시예에 따른 반도체 패키지(10)의 제조 방법은, 제1 및 제2 딥 그루브 쏘잉 공정을 통해 반도체 패키지(10)의 최상부에 배치되는 제3 반도체 칩(300a, 300b)을 제조함으로써, 향상된 기계적 강도를 가질 수 있다. 구체적으로, 딥 그루브 쏘잉 공정은 반도체의 내부 결정 구조를 개질시키지 않기 때문에, 제3 반도체 칩(300a, 300b)은 향상된 기계적 강도를 가질 수 있다.

또한, 반도체 패키지(10)의 제조 방법은 트렌치(tr)의 형성 단계를 포함함으로써, 딥 그루브 쏘잉 공정의 수행으로 인해 발생하는 잔해물이 칩 간 접합을 방해하는 현상을 방지할 수 있다. 구체적으로, 딥 그루브 쏘잉 공정은 제1 및 제2 외측 비접합 영역(NBR1_b, NBR2_b)에 대해서만 수행되고, 제1 및 제2 외측 비접합 영역(NBR1_b, NBR2_b) 및 제1 및 제2 접합 영역(BR1, BR2)의 사이에는 제1 및 제2 내측 비접합 영역(NBR1_a, NBR2_a) 각각이 개재될 수 있다. 여기서, 제1 및 제2 내측 비접합 영역(NBR1_a, NBR2_a)에는 트렌치(tr)가 형성된다.

트렌치(tr)의 존재로 인해, 제1 및 제2 접합 영역(BR1, BR2)에서의 본딩 절연층(도 10의 510)의 표면은, 제1 및 제2 외측 비접합 영역(NBR1_b, NBR2_b)에서의 반도체 기판(도 10의 502)의 표면과 수평 방향 및 수직 방향으로 이격될 수 있다. 이에 따라, 제1 및 제2 딥 그루브 쏘잉 공정에 의해 발생된 잔해물들은 본딩 절연층(510)의 표면까지 올라오지 못하고, 잔해물들에 의해 칩 간 접합이 방해되는 현상이 억제될 수 있다.

도 12a, 도 12b, 도 13a 및 도 13b는 본 개시의 또 다른 일 실시예에 따른 반도체 패키지(10)의 제조 방법을 설명하기 위한 단면도들이다.

도 12a 및 도 12b는 도 7a 및 도 7b와 동일한 공정 단계에서, 도 5의 B 부분을 확대한 도면이고, 도 13a 및 도 13b는 도 8a 및 도 8b와 동일한 공정 단계에서 도 5의 B 부분을 확대한 도면이다.

도 12a 및 도 12b를 참조하면, 마스크 패턴(512a)은 제1 및 제2 접합 영역(BR1, BR2), 제1 및 제2 외측 비접합 영역(NBR1_b, NBR2_b)에서 본딩 절연층(510)의 상면을 전체적으로 커버하고, 제1 및 제2 내측 비접합 영역(NBR1_a, NBR2_a)에서 본딩 절연층(510)의 상면을 불연속적으로 커버할 수 있다.

일부 실시예들에서, 마스크 패턴(512a)은 제1 및 제2 내측 비접합 영역(NBR1_a, NBR2_a)에서 본딩 절연층(510)의 일부 상면을 상부로 노출시킬 수 있다. 제1 및 제2 내측 비접합 영역(NBR1_a, NBR2_a)에서, 마스크 패턴(512a)에 의해 상부롤 노출되는 본딩 절연층(510)의 일부 상면은 불연속적일 수 있다.

구체적으로, 마스크 패턴(512a)은 복수의 미세 바(mb, micro bar)를 포함할 수 있다. 복수의 미세 바(mb)는 제1 수평 방향 및 제2 수평 방향을 따라 서로 이격되어 배치될 수 있다. 복수의 미세 바(mb)는, 제1 및 제2 내측 비접합 영역(NBR1_a, NBR2_a)에서, 본딩 절연층(510)의 상면 상에 배치될 수 있다. 복수의 미세 바(mb) 각각은 본딩 절연층(510)의 일부 상면을 커버할 수 있고, 복수의 미세 바(mb)에 의해 커버되지 않는 본딩 절연층(510)의 상면들은 상부로 노출될 수 있다.

도 13a 및 도 13b를 참조하면, 마스크 패턴(512a)를 식각 마스크로 이용하는 식각 공정의 수행을 통해, 트렌치(tr_a)가 형성될 수 있다.

트렌치(tr_a)의 최대 수직 깊이는 제1 높이(h1)일 수 있다. 트렌치(tr_a)는 반도체 기판(502)의 수평 연장면(502hs) 및 돌출면(502ps)을 노출시킬 수 있다. 돌출면(502ps)은 수평 연장면(502hs)으로부터 수직 방향으로 돌출될 수 있다.

복수의 돌출면(502ps)은 제1 수평 방향 및 제2 수평 방향을 따라 서로 이격될 수 있다. 복수의 돌출면(502ps) 각각의 수평 위치는, 복수의 미세 바(도 12b의 mb) 각각의 수평 위치와 실질적으로 동일할 수 있다.

복수의 돌출면(502ps)의 수직 레벨은 수평 연장면(502hs)의 수직 레벨보다 높고, 본딩 절연층(510)의 상면의 수직 레벨보다 낮을 수 있다. 일 예로, 복수의 돌출면(502ps)의 수직 레벨은 본딩 절연층(510)의 하면의 수직 레벨과 실질적으로 동일할 수 있다.

도 12a, 도 12b, 도 13a 및 도 13b에 대한 설명에서 상술한 공정의 수행 이후에는, 도 9 내지 도 11에 대한 설명에서 상술한 공정이 수행될 수 있고 2개의 제3 반도체 칩(300a, 300b)과 반도체 패키지(10)가 제조될 수 있다.

도 14a, 도 14b, 도 15a, 도 15b는 본 개시의 또 다른 일 실시예에 따른 반도체 패키지(10)의 제조 방법을 설명하기 위한 단면도들이다.

도 14a 및 도 14b는 도 7a 및 도 7b와 동일한 공정 단계에서, 도 5의 B 부분을 확대한 도면이고, 도 15a 및 도 15b는 도 8a 및 도 8b와 동일한 공정 단계에서 도 5의 B 부분을 확대한 도면이다.

도 14a 및 도 14b를 참조하면, 마스크 패턴(512b)은 제1 및 제2 접합 영역(BR1, BR2), 제1 및 제2 외측 비접합 영역(NBR1_b, NBR2_b)에서 본딩 절연층(510)의 상면을 전체적으로 커버하고, 제1 및 제2 내측 비접합 영역(NBR1_a, NBR2_a)에서 본딩 절연층(510)의 상면을 불연속적으로 커버할 수 있다.

일부 실시예들에서, 마스크 패턴(512b)은 제1 및 제2 내측 비접합 영역(NBR1_a, NBR2_a)에서 본딩 절연층(510)의 일부 상면을 상부로 노출시킬 수 있다. 제1 및 제2 내측 비접합 영역(NBR1_a, NBR2_a)에서, 마스크 패턴(512b)에 의해 상부롤 노출되는 본딩 절연층(510)의 일부 상면은 불연속적일 수 있다.

구체적으로, 마스크 패턴(512b)은 복수의 미세 라인 구조(mi)를 포함할 수 있다. 복수의 미세 라인 구조(mi) 각각은 제1 수평 방향 및 제2 수평 방향으로 길게 연장되며, 제1 및 제2 접합 영역(BR1, BR2) 각각을 측방향으로 둘러싸는 라이너 형상을 가질 수 있다.

복수의 미세 라인 구조(mi) 각각은 본딩 절연층(510)의 일부 상면을 커버할 수 있고, 복수의 미세 라인 구조(mi)에 의해 커버되지 않는 본딩 절연층(510)의 상면들은 상부로 노출될 수 있다.

도 15a 및 도 15b를 참조하면, 마스크 패턴(512b)를 식각 마스크로 이용하는 식각 공정의 수행을 통해, 트렌치(tr_a)가 형성될 수 있다.

트렌치(tr_a)의 최대 수직 깊이는 제1 높이(h1)일 수 있다. 트렌치(tr_a)는 반도체 기판(502)의 수평 연장면(502hs) 및 돌출면(502ps_a)을 노출시킬 수 있다. 돌출면(502ps_a)은 수평 연장면(502hs)으로부터 수직 방향으로 돌출될 수 있다.

복수의 돌출면(502ps_a) 각각은 제1 수평 방향 및 제2 수평 방향을 따라 연장될 수 있다. 복수의 돌출면(502ps_a) 각각은 제1 및 제2 접합 영역(BR1, BR2) 각각을 측방향으로 둘러싸는 라이너 형상을 가질 수 있다. 복수의 돌출면(502ps_a) 각각의 수평 위치는, 복수의 미세 라인 구조(도 14b의 mi) 각각의 수평 위치와 실질적으로 동일할 수 있다.

복수의 돌출면(502ps_a)의 수직 레벨은 수평 연장면(502hs)의 수직 레벨보다 높고, 본딩 절연층(510)의 상면의 수직 레벨보다 낮을 수 있다. 일 예로, 복수의 돌출면(502ps_a)의 수직 레벨은 본딩 절연층(510)의 하면의 수직 레벨과 실질적으로 동일할 수 있다.

도 14a, 도 14b, 도 15a 및 도 15b에 대한 설명에서 상술한 공정의 수행 이후에는, 도 9 내지 도 11에 대한 설명에서 상술한 공정이 수행될 수 있고 2개의 제3 반도체 칩(300a, 300b)과 반도체 패키지(10)가 제조될 수 있다.

상술한 과정들을 통해, 반도체 패키지(10)가 제조될 수 있다. 본 개시의 하나 이상의 실시예에 따른 반도체 패키지(10)의 제조 방법은, 적어도 하나의 돌출면(502ps, 502ps_a)을 형성하는 단계를 포함함으로써, 제3 반도체 칩(300a, 300b) 및 제2 최상부 반도체 칩(200_N) 사이에 개재되는 몰딩층(도 1의 400)의 부피를 최소화시킬 수 있다. 이에 따라, 제2 최상부 반도체 칩(200_N) 및 제3 반도체 칩(300a, 300b) 사이의 접합력이 향상될 수 있고, 제2 최상부 반도체 칩(200_N)으로부터 제3 반도체 칩(300a, 300b)을 향하는 열 전달 효율이 개선될 수 있다.

지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

10: 반도체 패키지 100: 제1 반도체 칩
200_1, 200_2, 200_3, 200_N: 복수의 제2 반도체 칩
300: 제3 반도체 칩 302: 반도체 기판
310: 본딩 절연층 400: 몰딩층

Claims

제1 반도체 칩;
상기 제1 반도체 칩 상에, 상기 제1 반도체 칩의 상면에 대한 수직 방향으로 적층되는 복수의 제2 반도체 칩; 및
상기 복수의 제2 반도체 칩 중에서, 최상부에 배치된 제2 최상부 반도체 칩 상에 배치되며, 반도체 기판 및, 상기 반도체 기판 및 상기 제2 최상부 반도체 칩의 사이에 배치되는 본딩 절연층을 포함하는 제3 반도체 칩; 을 포함하고,
상기 반도체 기판은 상기 본딩 절연층의 상면과 접촉하는 하면, 상기 하면보다 넓은 수평 너비를 갖는 상면, 상기 하면과 상기 상면을 연결하는 측면을 가지고,
상기 반도체 기판의 상기 측면은,
상기 반도체 기판의 상기 하면과 연결되는 제1 측면;
상기 반도체 기판의 상기 제1 측면으로부터 외측 방향으로 연장되며, 상기 제1 측면보다 높은 수직 레벨에 있는 제2 측면;
상기 반도체 기판의 상기 제2 측면으로부터 상기 외측 방향으로 연장되며, 상기 반도체 기판의 상기 상면과 연결되며, 상기 제2 측면보다 높은 수직 레벨에 있는 제3 측면; 을 포함하고,
상기 제1 측면 및 상기 제2 측면의 제1 연결부에서, 상기 제1 측면 및 상기 제2 측면은 상기 수직 방향에 대하여 서로 다른 기울기를 가지며,
상기 제2 측면 및 상기 제3 측면의 제2 연결부에서, 상기 제2 측면 및 상기 제3 측면은 상기 수직 방향에 대하여 서로 다른 기울기를 가지는, 반도체 패키지.
제1항에 있어서,
상기 반도체 기판의 상기 제1 측면은, 상기 반도체 기판의 상기 하면으로부터 상기 외측 방향으로 상기 본딩 절연층의 수평 너비보다 작은 제1 수평 너비만큼 연장되고,
상기 반도체 기판의 상기 제2 측면은, 상기 제1 측면으로부터 상기 외측 방향으로 상기 제1 수평 너비보다 작은 제2 수평 너비만큼 연장되며,
상기 반도체 기판의 상기 제3 측면은, 상기 제2 측면으로부터 상기 외측 방향으로 상기 제2 수평 너비보다 작은 제3 수평 너비만큼 연장되는, 반도체 패키지.
제1항에 있어서,
상기 반도체 기판의 상기 제2 측면 및 상기 제3 측면은, 상부 방향으로 볼록한 곡면을 포함하고,
상기 상부 방향은, 상기 수직 방향 중에서 상기 제1 반도체 칩으로부터 상기 제3 반도체 칩을 향하는 방향인, 반도체 패키지.
제3항에 있어서,
상기 반도체 기판의 상기 제2 측면의 곡률은 상기 제3 측면의 곡률보다 작은, 반도체 패키지.
제1항에 있어서,
상기 반도체 기판의 상기 제1 측면은,
상기 반도체 기판의 상기 하면으로부터 상부 방향으로 연장되는 수직 연장면; 및
상기 수직 연장면 및 상기 제2 측면 사이에서 상기 외측 방향으로 연장되는 수평 연장면을 포함하고,
상기 상부 방향은, 상기 수직 방향 중에서 상기 제1 반도체 칩으로부터 상기 제3 반도체 칩을 향하는 방향인, 반도체 패키지.
제5항에 있어서,
상기 반도체 기판의 상기 제1 측면은,
상기 수평 연장면으로부터 하부 방향으로 돌출되는 적어도 하나의 돌출면; 을 더 포함하고,
상기 하부 방향은, 상기 수직 방향 중에서 상기 제3 반도체 칩으로부터 상기 제1 반도체 칩을 향하는 방향인, 반도체 패키지.
제6항에 있어서,
상기 복수의 제2 반도체 칩의 측면 및 상기 제3 반도체 칩의 상기 측면을 커버하는 몰딩층; 을 더 포함하고,
상기 몰딩층은, 상기 수직 방향으로 상기 제2 최상부 반도체 칩 및 상기 제3 반도체 칩의 사이에서, 상기 적어도 하나의 돌출면을 커버하는, 반도체 패키지.
제5항에 있어서,
상기 본딩 절연층의 하면 및 상기 제1 측면의 상기 수평 연장면 사이의 수직 거리는, 1㎛ 내지 10㎛ 사이인, 반도체 패키지.
제1항에 있어서,
상기 반도체 기판의 상기 제1 측면은 제1 수직 레벨 및 제2 수직 레벨 사이에 위치하고,
상기 반도체 기판의 상기 제2 측면은 상기 제2 수직 레벨 및 제3 수직 레벨 사이에 위치하고,
상기 제1 수직 레벨, 상기 제2 수직 레벨 및 상기 제3 수직 레벨은 순차적으로 높아지며,
상기 제1 수직 레벨 및 상기 제2 수직 레벨 사이의 수직 거리는, 상기 제2 수직 레벨 및 상기 제3 수직 레벨 사이의 수직 거리보다 작은, 반도체 패키지.
제9항에 있어서,
상기 반도체 기판의 상기 제3 측면은 상기 제3 수직 레벨 및 제4 수직 레벨 사이에 위치하고,
상기 제4 수직 레벨은, 상기 제3 수직 레벨보다 높고,
상기 제4 수직 레벨 및 상기 제3 수직 레벨 사이의 수직 거리는, 상기 제2 수직 레벨 및 상기 제3 수직 레벨 사이의 수직 거리보다 큰, 반도체 패키지.