KR20240127683A - 커패시터 부품 - Google Patents

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KR20240127683A
KR20240127683A KR1020230020727A KR20230020727A KR20240127683A KR 20240127683 A KR20240127683 A KR 20240127683A KR 1020230020727 A KR1020230020727 A KR 1020230020727A KR 20230020727 A KR20230020727 A KR 20230020727A KR 20240127683 A KR20240127683 A KR 20240127683A
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capacitor
electrode
trenches
insulating layer
layer
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KR1020230020727A
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김재훈
김혜진
고경헌
이장원
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삼성전기주식회사
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Abstract

본 발명의 일 실시형태는 일면에 복수의 제1 트렌치가 배치된 기판, 및 상기 기판의 일면과 상기 복수의 제1 트렌치의 내벽에 배치되며, 제1 유전체층 및 상기 제1 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 전극을 포함하는 제1 커패시터층을 포함하는 제1 커패시터 구조물, 상기 제1 커패시터 구조물 상에 배치되며, 일면에 복수의 제2 트렌치가 배치된 절연층, 및 상기 절연층의 일면과 상기 복수의 제2 트렌치의 내벽에 배치되며, 제2 유전체층 및 상기 제2 유전체층을 사이에 두고 서로 대향하도록 배치되는 제3 및 제4 전극을 포함하는 제2 커패시터층을 포함하는 제2 커패시터 구조물 상기 절연층 상에 배치되며, 상기 절연층을 관통하는 제1 및 제2 배선 구조물을 통해 상기 제1 및 제2 전극과 각각 연결되는 제1 및 제2 외부 전극 및 상기 절연층 상에 배치되며, 상기 제3 및 제4 전극과 각각 연결되는 제3 및 제4 외부 전극을 포함하는 커패시터 부품을 제공한다.

Description

커패시터 부품{CAPACITOR COMPONENT}
본 발명은 커패시터 부품에 관한 것이다.
최근 들어 스마트폰, 웨어러블 장비 등의 휴대용 IT 제품의 박형화가 진행되고 있다. 이로 인해 전체적인 패키지의 두께 감소를 위한 수동 소자의 박형화의 필요성도 증대되고 있다. 이를 위해 적층 세라믹 커패시터(MLCC: Multilayer ceramic capacitor)보다 더 얇은 두께를 구현할 수 있는 박막 커패시터의 수요도 증가하고 있다.
이러한 박막 커패시터는 종래의 적층 세라믹 커패시터와 달리 낮은 ESL을 가진다는 장점이 있어서, AP(Applicaion Processor), 중앙 처리 장치(CPU) 또는 그래픽 처리 장치(GPU)용 디커플링 커패시터(Decoupling Capacitor)로 사용될 수 있다.
다만, 최근 AP 등의 고성능화로, 동작 주파수와 전류 소모량이 증가함에 따라 AP 등의 전압 변동 빈도와 고주파 노이즈를 줄이기 위해 전원 임피던스를 낮추어여 한다. 특히, 전원 임피던스를 낮추기 위해서는 디커플링 커패시터의 ESL을 더욱 저감할 필요가 있다.
또한, 박막 커패시터의 경우, 적층 세라믹 커패시터보다 실장 면적 대비 용량이 낮다는 단점이 있다. 박막 커패시터의 용량을 증가시키기 위해 실장 면적을 늘리는 방안을 고려할 수 있으나, 실장 면적이 늘어날수록 크랙이 쉽게 발생하는 문제점이 발생할 수 있다. 따라서, 동일한 실장 면적 내에서 박막 커패시터의 용량을 향상시키면서도 크랙 발생을 방지할 수 있는 박막 커패시터에 관한 연구가 필요한 실정이다.
본 발명의 여러 목적 중 하나는 커패시터 부품의 용량을 향상시키면서도 크랙 발생을 방지하는 것이다.
본 발명의 여러 목적 중 하나는 커패시터 부품의 ESL을 저감하는 것이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태는 일면에 복수의 제1 트렌치가 배치된 기판, 및 상기 기판의 일면과 상기 복수의 제1 트렌치의 내벽에 배치되며, 제1 유전체층 및 상기 제1 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 전극을 포함하는 제1 커패시터층을 포함하는 제1 커패시터 구조물, 상기 제1 커패시터 구조물 상에 배치되며, 일면에 복수의 제2 트렌치가 배치된 절연층, 및 상기 절연층의 일면과 상기 복수의 제2 트렌치의 내벽에 배치되며, 제2 유전체층 및 상기 제2 유전체층을 사이에 두고 서로 대향하도록 배치되는 제3 및 제4 전극을 포함하는 제2 커패시터층을 포함하는 제2 커패시터 구조물, 상기 절연층 상에 배치되며, 상기 절연층을 관통하는 제1 및 제2 배선 구조물을 통해 상기 제1 및 제2 전극과 각각 연결되는 제1 및 제2 외부 전극 및 상기 절연층 상에 배치되며, 상기 제3 및 제4 전극과 각각 연결되는 제3 및 제4 외부 전극을 포함하는 커패시터 부품을 제공한다.
본 발명의 다른 일 실시형태는 일면에 복수의 제1 트렌치가 배치된 기판, 및 상기 기판의 일면과 상기 복수의 제1 트렌치의 내벽에 배치되며, 제1 유전체층 및 상기 제1 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 전극을 포함하는 제1 커패시터층을 포함하는 제1 커패시터 구조물 및 상기 제1 커패시터 구조물 상에 배치되며, 일면에 복수의 제2 트렌치가 배치된 절연층, 및 상기 절연층의 일면과 상기 복수의 제2 트렌치의 내벽에 배치되며, 제2 유전체층 및 상기 제2 유전체층을 사이에 두고 서로 대향하도록 배치되는 제3 및 제4 전극을 포함하는 제2 커패시터층을 포함하는 제2 커패시터 구조물을 포함하고, 상기 절연층은 실리콘 산화물을 포함하며, 상기 복수의 제1 트렌치 사이의 간격을 D1, 상기 복수의 제2 트렌치 사이의 간격을 D2라 하고, 상기 제1 트렌치의 깊이를 T1, 상기 제2 트렌치의 깊이를 T2라 할 때, D1 > D2 및/또는 T1 > T2 를 만족하는 커패시터 부품을 제공한다.
본 발명의 여러 효과 중 하나로서 커패시터 부품의 용량을 향상시키면서도 크랙 발생을 방지할 수 있다.
본 발명의 여러 효과 중 하나로서 커패시터 부품의 ESL을 저감할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 커패시터 부품을 개략적으로 나타낸 평면도다.
도 2는 도 1의 I-I' 절단 단면을 개략적으로 나타낸 단면도다.
도 3은 도 1의 II-II' 절단 단면을 개략적으로 나타낸 단면도다.
도 4는 도 2의 K1 영역 확대도다.
도 5는 도 2의 K2 영역 확대도다.
도 6 내지 도 18은 본 발명의 일 실시형태에 따른 커패시터 부품의 제조 방법을 설명하기 위한 주요 공정의 단면도들이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시형태에 따른 커패시터 부품을 개략적으로 나타낸 평면도다. 도 2는 도 1의 I-I' 절단 단면을 개략적으로 나타낸 단면도다. 도 3은 도 1의 II-II' 절단 단면을 개략적으로 나타낸 단면도다. 도 4는 도 2의 K1 영역 확대도다. 도 5는 도 2의 K2 영역 확대도다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시형태에 따른 커패시터 부품(1000)은 제1 커패시터 구조물(100) 및 상기 제1 커패시터 구조물 상에 배치되는 제2 커패시터 구조물(200)을 포함한다.
제1 커패시터 구조물(100)은 일면에 복수의 제1 트렌치(TR1)가 배치된 기판(110)을 포함할 수 있다. 기판(110)의 종류는 특별히 한정할 필요는 없으나, 실리콘 기판일 수 있다. 예를 들어, 실리콘 기판은 실리콘 웨이퍼(wafer)일 수 있고, 실리콘 웨이퍼는 온도 변화에 따른 물리적, 기계적 성질 변화가 적고 제조 비용이 저렴하다는 장점이 있다. 기판(110)의 형상은 특별히 한정할 필요는 없으나, 일반적으로 직육면체 형상을 가질 수 있다.
기판(110)의 일면에 배치된 복수의 제1 트렌치(TR1)는 제1 방향(DR1)을 기준으로 기판(110)의 내측으로 관입할 수 있다. 또한, 복수의 제1 트렌치(TR1)는 예를 들어, 서로 제2 방향(DR2)으로 이격되어 배치될 수 있고, 각각의 제1 트렌치(TR1)는 예를 들어, 제3 방향(DR3)으로 연장될 수 있다. 한편, 도 2와 같이, 기판(110)을 평면적 관점에서 봤을 때, 제1 트렌치(TR1)는 사각 형상, 사다리꼴 형상 등을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 제1 트렌치(TR1)의 저면은 기판(110)의 하면을 향해 볼록한 곡면을 가질 수도 있다.
도 2를 참조하면, 제1 커패시터 구조물(100)은 기판(110)의 일면과 복수의 제1 트렌치(TR1)의 내벽에 배치되며, 제1 유전체층(123) 및 상기 제1 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 전극(121, 122)을 포함하는 제1 커패시터층(120)을 포함할 수 있다.
제2 전극(122)은 기판(110)의 상면과 복수의 제1 트렌치(TR1)의 내벽에 접할 수 있다. 즉, 제1 전극(122)은 기판(110)의 상면과 복수의 제1 트렌치(TR1)의 내벽을 컨포멀(conformal)하게 덮을 수 있다. 또한, 제2 전극(122) 상에 제1 유전체층(123)과 제1 전극(121)이 순차적으로 적층될 수 있다. 즉, 제1 전극(121)과 제2 전극(122)이 제1 유전체층(123)을 사이에 두고 서로 대향하도록 배치됨으로써 MIM(Metal-Insulator-Metal) 구조를 가지는 제1 커패시터층(120)이 형성될 수 있고, 제1 전극(121)과 제2 전극(122)에 서로 다른 극성의 전압이 인가됨으로써 제1 커패시터 구조물(100)의 용량이 형성될 수 있다.
제1 전극(121) 및 제2 전극(122)은 예를 들어, 각각 금속막, 금속 산화막, 금속 질화막 및/또는 금속 산질화막일 수 있다. 제1 전극(121) 및 제2 전극(122)은 예를 들어, Ti, Ti 산화물, Ti 질화물, Ti 산질화물, Co, Co 산화물, Co 질화물, Co 산질화물, Nb, Nb 산화물, Nb 질화물, Nb 산질화물, Sn, Sn 산화물, Sn 질화물 및/또는 Sn 산질화물을 포함할 수 있고, TiN, CoN, NbN 및 SnO2 중 하나 이상을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 유전체층(123)은 상유전체의 성질을 가지는 금속 산화막일 수 있다. 제1 유전체층(123)은 예를 들어, AlO2, ZrO2, HfO2, Nb2O5, CeO2 및 TiO2 중 하나 이상을 포함할 수 있다. 또한, 제1 유전체층(123)은 누전 특성을 향상시키기 위하여 복수의 금속 산화막이 적층된 복합층으로 형성될 수도 있고, 예를 들어, 제1 유전체층(123)은 ZrO2　- Al2O3　- ZrO2　금속막이 순차적으로 적층된 형태를 가질 수 있다.
또한, 복수의 제1 트렌치(TR1)의 내부는 제1 도전성 충전제(140)로 충전될 수 있다. 제1 도전성 충전제(140)는 제1 트렌치(TR1)의 내부의 빈 공간을 충전하여 크랙 발생을 방지하는 역할을 수행할 수 있다. 제1 도전성 충전제(140)의 종류는 특별히 한정할 필요는 없으나, 예를 들어 제1 도전성 충전제(140)는 TiN을 포함할 수 있다.
제1 커패시터 구조물(100)은 제1 전극(121)과 접하도록 배치되는 제1 연결 전극(131) 및 제2 전극(122) 중 기판(110)의 일면 상에 노출된 영역과 접하도록 배치되는 제2 연결 전극(132)을 포함할 수 있다. 제1 연결 전극(131)은 제1 전극(121)과 후술할 제1 배선 구조물(310)을 연결하는 역할을 수행할 수 있고, 제2 연결 전극(132)은 제2 전극(122)과 후술할 제2 배선 구조물(320)을 연결하는 역할을 수행할 수 있다. 제1 연결 전극(131)은 제1 커패시터층(120) 상에 배치되어 복수의 제1 트렌치(TR1)를 상부에서 덮을 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제2 연결 전극(132)은 후술할 중간 절연막(500)에 의해 제1 전극(121)과 전기적으로 절연될 수 있다. 제1 및 제2 연결 전극(131, 132)은 도전성 금속 및/또는 도전성 반도체 물질로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
한편, 제1 커패시터 구조물(100)에서 형성되는 용량을 증가시키기 위해 제1 트렌치(TR1)의 깊이를 증가시키거나, 기판(110)의 제2 방향 및/또는 제3 방향 크기를 증가시키는 방안을 고려할 수 있다. 다만, 제1 트렌치(TR1)의 구조적 한계로 인해 용량 향상의 한계가 있고, 제1 트렌치(TR1)의 깊이를 증가시키거나, 기판(110)의 제2 방향 및/또는 제3 방향 크기를 증가시킬수록 커패시터 부품(1000)에 쉽게 크랙이 발생하는 문제점이 발생할 수 있다.
반면, 본 발명의 일 실시형태에 따른 커패시터 부품(1000)은 제1 커패시터 구조물(100) 상에 제2 커패시터 구조물(200)을 배치함으로써 커패시터 부품(1000)의 용량을 향상시키면서도, 크랙 발생을 효과적으로 방지할 수 있다.
본 발명의 일 실시형태에 따르면, 제2 커패시터 구조물(200)은 일면에 복수의 제2 트렌치(TR2)가 배치된 절연층(210)을 포함할 수 있다. 절연층(210)의 일면에 배치된 복수의 제2 트렌치(TR2)는 제1 방향(DR1)을 기준으로 절연층(210)의 내측으로 관입할 수 있다. 또한, 복수의 제2 트렌치(TR2)는 예를 들어, 서로 제2 방향으로 이격되어 배치될 수 있고, 각각의 제1 트렌치(TR2)는 예를 들어, 제3 방향으로 연장될 수 있다.
도 2를 참조하면, 제2 커패시터 구조물(200)은 절연층(210)의 일면과 복수의 제2 트렌치(TR2)의 내벽에 배치되며, 제2 유전체층(223) 및 상기 제2 유전체층을 사이에 두고 서로 대향하도록 배치되는 제3 및 제4 전극(221, 222)을 포함하는 제2 커패시터층(220)을 포함할 수 있다.
제4 전극(222)은 절연층(210)의 상면과 복수의 제2 트렌치(TR2)의 내벽에 접할 수 있다. 즉, 제4 전극(222)은 절연층(210)의 상면과 복수의 제2 트렌치(TR2)의 내벽을 컨포멀(conformal)하게 덮을 수 있다. 또한, 제4 전극(222) 상에 제2 유전체층(223)과 제3 전극(221)이 순차적으로 적층될 수 있다. 제3 전극(221)과 제4 전극(222)에 서로 다른 극성의 전압이 인가됨으로써 제2 커패시터 구조물(200)의 용량이 형성될 수 있다. 즉, 본 발명의 일 실시형태에 따르면, 제1 커패시터 구조물(100)과 제2 커패시터 구조물(200)이 제1 방향(DR1)으로 적층됨으로써 동일한 실장 면적 내에 더 큰 용량을 구현할 수 있다.
절연층(210)의 종류는 특별히 한정할 필요는 없으나, 예를 들어 실리콘 산화물을 포함할 수 있다. 절연층(210)이 실리콘 산화막인 경우, 기판(110)에 비해 미세한 공정을 통해 제2 트렌치(TR2)를 형성할 수 있고, 이로써 제2 트렌치(TR2)의 깊이를 미세하게 조절하여 커패시터 부품(1000)의 용량을 향상시키면서도 크랙 발생을 방지할 수 있다.
제3 및 제4 전극(221, 222)은 제1 및 제2 전극(121, 122)과 동일한 재료를 포함할 수 있고, 예를 들어 TiN, CoN, NbN 및 SnO2 중 하나 이상을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제2 유전체층(223)은 제1 유전체층(123)과 동일한 재료를 포함할 수 있고, 예를 들어 AlO2, ZrO2, HfO2, Nb2O5, CeO2 및 TiO2 중 하나 이상을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
일 실시예에서, 복수의 제2 트렌치(TR2)의 내부는 제2 도전성 충전제(240)로 충전될 수 있다. 제2 도전성 충전제(240)는 제2 트렌치(TR2)의 내부의 빈 공간을 충전하여 크랙 발생을 방지하는 역할을 수행할 수 있다. 제2 도전성 충전제(240)는 예를 들어, 제1 도전성 충전제(140)와 동일한 재료를 포함할 수 있다.
일 실시예에서, 커패시터 부품은 제1 커패시터 구조물(100)을 덮도록 배치되며, 실리콘 산화물을 포함하는 중간 절연막(500)을 포함할 수 있다. 또한, 중간 절연막(500)과 제2 커패시터 구조물(200) 사이에 배치되는 중간 금속막(600)을 포함할 수 있다. 이때, 복수의 제2 트렌치(TR2)는 절연층(210)을 관통하고, 복수의 제2 트렌치(TR2)의 하면에서 제4 전극(222)과 중간 금속막(600)이 접할 수 있다. 중간 절연막(500)은 예를 들어 SiO2를 포함할 수 있고, 중간 금속막(600)은 예를 들어 TiN를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 4 및 도 5를 참조하면, 일 실시예에서, 복수의 제1 트렌치(TR1) 사이의 간격을 D1, 복수의 제2 트렌치(TR2) 사이의 간격을 D2라 하고, 제1 트렌치(TR1)의 깊이를 T1, 제2 트렌치(TR2)의 깊이를 T2라 할 때, D1 > D2 및/또는 T1 > T2 를 만족할 수 있다.
전술한 바와 같이, 절연층(210)이 실리콘 산화물을 포함하는 경우, 기판(110)에 비해 미세한 공정을 통해 제2 트렌치(TR2)를 형성할 수 있다. 이에 따라, 제2 트렌치(TR2)의 깊이(T2)를 제1 트렌치(TR1)의 깊이보다 작게 형성할 수 있고, 결과적으로 제2 커패시터 구조물(200)은 제1 커패시터 구조물(100)에 비해 크랙 발생의 위험성이 낮을 수 있다. 또한, 미세 공정을 통해 복수의 제2 트렌치(TR2) 사이의 간격(D2)을 복수의 제1 트렌치(TR1) 사이의 간격(D1)보다 작게 형성할 수 있고, 결과적으로 제2 트렌치(TR2)의 개수를 늘려 크랙 발생의 위험성을 낮추면서도 제2 커패시터 구조물(200)의 용량을 일정 수준 이상으로 확보할 수 있다.
T1과 T2의 비율은 특별히 한정할 필요는 없다. 예를 들어, 고전압 전장용 커패시터 부품이거나, 커패시터 부품의 제2 방향 및 제3 방향 크기가 커 크랙 방지가 중요한 경우, 기판(110)의 제1 방향 크기와 제1 트렌치(TR1)의 깊이(T1)를 감소시키고 절연층(210)의 제1 방향 크기와 제2 트렌치(TR2)의 깊이(T2)를 증가시켜 크랙 발생을 억제할 수 있다. 또한, 고용량 소형 커패시터 부품의 경우, 기판(110)의 제1 방향 크기와 제1 트렌치(TR1)의 깊이(T1)를 증가시켜 커패시터 부품의 용량을 최대화할 수 있다. 예를 들어, T1은 수십 ㎛ 일 수 있고, T2는 수 ㎛ 이하일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시형태에 따른 커패시터 부품(1000)은 절연층(210) 상에 배치되며, 제1 및 제2 전극(121, 122)과 각각 연결되는 제1 및 제2 외부 전극(410, 420)과, 절연층(210) 상에 배치되며, 제3 및 제4 전극(221, 222)과 각각 연결되는 제3 및 제4 외부 전극(430, 440)을 포함할 수 있다. 본 발명의 일 실시형태에 따르면, 제1 내지 제4 전극(121, 122, 221, 222)과 각각 연결되며, 서로 이격된 제1 내지 제4 외부 전극(410, 420, 430, 440)을 포함함으로써 커패시터 부품(1000)의 ESL을 저감할 수 있다. 즉, 제1 전극(121)과 제3 전극(221)이 서로 전기적으로 연결되고 제2 전극(122)과 제4 전극(224)이 서로 전기적으로 연결되어 2개의 외부 전극을 가지는 경우에 비해 ESL을 더욱 효과적으로 저감할 수 있다.
도 1에 도시된 바와 같이, 제1 내지 제4 외부 전극(410, 420, 430, 440)은 각각 복수 개 배치될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 복수 개의 제1 외부 전극(410)은 복수 개의 제1 배선 구조물(310)을 통해 하나의 제1 전극(121)과 연결될 수 있다. 이처럼 제1 외부 전극(410)의 개수를 늘리고, 제1 외부 전극(410) 사이의 간격(W1)을 좁혀 커패시터 부품의 ESL을 저감시킬 수 있다. 한편, 도시되지는 않았으나, 복수 개의 제2 외부 전극(420)은 복수 개의 제2 배선 구조물(320)을 통해 하나의 제2 전극(122)과 연결될 수 있다. 또한, 복수 개의 제3 외부 전극(430)은 회로층(800)을 통해 하나의 제3 전극(221)과 연결될 수 있고, 복수 개의 제4 외부 전극(440)은 회로층(800)을 통해 하나의 제4 전극(222)과 연결될 수 있다.
제1 및 제2 외부 전극(410, 420)은 예를 들어, 절연층(210)을 관통하는 제1 및 제2 배선 구조물(310, 320)을 통해 제1 및 제2 전극(121, 122)과 각각 연결될 수 있다.
제1 배선 구조물(310)은 제1 전극(121)과 제1 외부 전극(410)을 전기적으로 연결할 수 있으면 족하며, 그 구조는 특별히 한정할 필요는 없다. 다만, 예를 들어 제1 배선 구조물(310)은 절연층(210)을 관통하며, 일단이 제1 연결 전극(131)과 접하는 제1 비아 전극(311) 및 상기 제1 비아 전극 상에 적층된 복수의 제1 배선층(312, 313)을 포함할 수 있다. 마찬가지로, 제2 배선 구조물(320)은 절연층(210)을 관통하며, 일단이 제2 연결 전극(132)과 접하는 제2 비아 전극(321) 및 상기 제2 비아 전극 상에 적층된 복수의 제2 배선층(322, 323)을 포함할 수 있다.
비아 전극(311, 321)은 절연층(210)보다 하부에 배치된 제1 및 제2 전극(121, 122)과 절연층(210)보다 상부에 배치된 제1 및 제2 외부 전극(410, 420)을 전기적으로 연결시키는 역할을 수행할 수 있다. 복수의 제1 및 제2 배선층(312, 313, 322, 323)의 구조, 개수 및/또는 사이즈는 특별히 한정할 필요는 없으며, 제1 및 제2 외부 전극(410, 420)의 하면과 제3 및 제4 외부 전극(430, 440)의 하면을 코플래너(coplanar)하게 배치시킬 수 있으면 족하다. 한편, 비아 전극(311, 321)과 복수의 제1 및 제2 배선층(312, 313, 322, 323)은 도전성 금속을 포함할 수 있고, 예를 들어 Cu를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 비아 전극(311)의 외측면에는 제1 분리막(IF1)이 배치되고, 제2 비아 전극(321)의 외측면에는 제2 분리막(IF2)이 배치될 수 있다. 분리막(IF1, IF2)은 비아 전극(311, 321)과 제1 전극(121) 또는 제2 전극(122)을 제외한 다른 구성과의 절연성을 확보하는 역할을 수행할 수 있다. 분리막(IF1, IF2)은 예를 들어, 금속 산화막일 수 있고, AlO2, ZrO2, HfO2, Nb2O5, CeO2 및 TiO2 중 하나 이상을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 커패시터층(220)과 제3 및 제4 외부 전극(430, 440)을 연결시키는 방법은 특별히 한정할 필요는 없다. 예를 들어, 커패시터 부품(1000)은 제3 전극(221)과 제3 외부 전극(430)을 연결하며, 서로 이격된 복수의 제3 배선 구조물(330), 제4 전극(222)과 제4 외부 전극(440)을 연결하며, 서로 이격된 복수의 제4 배선 구조물(340), 및 복수의 제3 배선 구조물(330)과 제3 외부 전극(430)을 연결하고, 복수의 제4 배선 구조물(340)과 제4 외부 전극(440)을 연결하는 회로층(800)을 포함할 수 있다.
제3 배선 구조물(330)과 제4 배선 구조물(340)은 절연층(210) 상에 배치되며, 제2 방향으로 서로 번갈아 배치될 수 있다. 제3 배선 구조물(330)은 예를 들어, 제2 커패시터층(220) 상에 배치되어 제3 전극(221)과 접하도록 배치될 수 있다. 제4 배선 구조물(340)은 제4 전극(222) 중 절연층(210)의 일면 상에 노출된 영역과 접하도록 배치될 수 있다. 제3 배선 구조물(330)은 제1 방향으로 적층된 복수의 제3 배선층(331, 332)을 포함할 수 있고, 제4 배선 구조물(340)은 제1 방향으로 적층된 복수의 제4 배선층(341, 342)을 포함할 수 있다. 상기 제3 배선층 및 제4 배선층의 구조, 개수 또는 사이즈는 특별히 한정할 필요는 없으며, 제1 및 제2 외부 전극(410, 420)의 하면과 제3 및 제4 외부 전극(430, 440)의 하면을 코플래너(coplanar)하게 배치시킬 수 있으면 족하다.
본 발명의 일 실시형태에 따른 커패시터 부품(1000)의 경우, 하나의 제3 전극(221)과 연결되는 복수의 제3 배선 구조물(330)을 포함하고, 하나의 제4 전극(222)과 연결되는 복수의 제4 배선 구조물(340)을 포함함으로써 하나의 제3 배선 구조물(330) 또는 제4 배선 구조물(340)이 배치된 경우에 비해 커패시터 부품(1000)의 ESL을 보다 효과적으로 저감할 수 있다.
회로층(800)은 복수의 제3 배선 구조물(330)과 제3 외부 전극(430)을 연결하는 제1 회로 패턴(810) 및 복수의 제4 배선 구조물(340)과 제4 외부 전극(440)을 연결하는 제2 회로 패턴(820)을 포함할 수 있다. 회로층(800)의 하면은 복수의 제3 배선 구조물(330) 및 복수의 제4 배선 구조물(340)과 접하고, 회로층(800)의 상면은 제3 및 제4 외부 전극(430, 440)과 접할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 제1 회로 패턴(810) 및 제2 회로 패턴(820)은 절연 바디(830) 내에 배치될 수 있다. 절연 바디(830)는 절연성을 가지는 재료로 이루어져 있으면 족하며, 절연층(210)과 동일한 구성을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 회로 패턴(810)은 회로층(800)의 하면으로 노출되는 복수 개의 인출부를 포함할 수 있고, 상기 회로층의 하면으로 노출되는 각 인출부는 하나의 제3 배선 구조물(330)과 연결될 수 있다. 또한, 제1 회로 패턴(810)은 회로층(800)의 상면으로 노출되는 인출부를 포함할 수 있고, 상기 회로층의 상면으로 노출되는 인출부는 제3 외부 전극(430)과 연결될 수 있다.
제2 회로 패턴(820)은 회로층(800)의 하면으로 노출되는 복수 개의 인출부를 포함할 수 있고, 상기 회로층의 하면으로 노출되는 각 인출부는 하나의 제4 배선 구조물(340)과 연결될 수 있다. 또한, 제2 회로 패턴(820)은 회로층(800)의 상면으로 노출되는 인출부를 포함할 수 있고, 상기 회로층의 상면으로 노출되는 인출부는 제4 외부 전극(440)과 연결될 수 있다.
일 실시예에서, 절연층(210)의 상면과 제1 내지 제4 외부 전극(410, 420, 430, 440)의 하면 사이에 배치되어 제1 및 제2 배선 구조물(310, 320)의 적어도 일부를 덮는 상부 절연막(700)을 포함할 수 있다. 또한, 상부 절연막(700)은 제3 배선 구조물(330), 제4 배선 구조물(340) 및 회로층(800)의 적어도 일부를 덮도록 배치될 수 있다. 즉, 제1 배선 구조물(310) 및 제2 배선 구조물(320)은 상부 절연막(700)을 관통할 수 있고, 제3 배선 구조물(330), 제4 배선 구조물(340) 및 회로층(800)은 상부 절연막(700) 내부에 배치될 수 있다. 상부 절연막(700)은 절연층(210)과 동일한 구성을 가질 수 있고, 실리콘 산화물을 포함할 수 있다.
도 6 내지 도 18은 본 발명의 일 실시형태에 따른 커패시터 부품의 제조 방법을 설명하기 위한 주요 공정의 단면도들이다. 이하, 도 6 내지 도 18을 참조하여 본 발명의 일 실시형태에 따른 커패시터 부품(1000)의 예시적인 제조 방법을 설명하도록 한다.
우선, 도 6을 참조하면, 기판(110)을 마련한 후, 마스크 패턴과 식각 장비를 이용해 기판(110)의 상면을 식각하여 제1 방향(DR1)을 기준으로 기판(110)의 내측으로 관입하는 복수의 제1 트렌치(TR1)를 형성할 수 있다.
다음으로, 도 7과 같이, 기판(110)의 상면과 복수의 제1 트렌치(TR1)의 내벽을 따라 제1 유전체층(123) 및 상기 제1 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 전극(121, 122)을 포함하는 제1 커패시터층(120)을 형성할 수 있다. 제1 전극(121), 제2 전극(122) 및 제1 유전체층(123)은 예를 들어, 기판(110)의 상면과 복수의 제1 트렌치(TR1)의 내벽 상에 ALD(Atomic Layer Deposition) 또는 AVD(Atomic Vapor Deposition) 공정을 이용하여 형성될 수 있다.
이후, 도 8과 같이, 또한, 제1 커패시터층(120)을 형성한 후, 복수의 제1 트렌치(TR1)의 내부의 빈 공간을 충전시키기 위해 제1 도전성 충전제(140)를 형성할 수 있다. 제1 도전성 충전제는 도금법 또는 스퍼터링법 등으로 TiN 등의 도전성 물질을 증착함으로써 형성할 수 있다.
다음으로, 도 9와 같이, 플레이트 형태의 제1 연결 전극(131)을 제1 전극(121) 상에 형성할 수 있다. 또한, 기판(110)의 상면 상에 배치된 제1 커패시터층(120)의 일부 영역(R1)에서, 제1 전극(121)과 제1 유전체층(123)을 제거하여 제2 전극(122)을 기판(110)의 상면 상으로 노출시킨 후, 플레이트 형태의 제2 연결 전극(132)을 상기 제1 커패시터층의 일부 영역(R1)에 형성하여 제2 연결 전극(132)과 제2 전극(122)을 연결시킬 수 있다. 한편, 도시된 바와 같이, 상기 제1 커패시터층의 일부 영역(R1)의 제2 방향 크기는 제2 연결 전극(132)의 제2 방향 크기보다 큰 것이 바림직하다.
다음으로, 도 10과 같이, 제1 커패시터 구조물(100)을 덮도록 배치되는 중간 절연막(500)을 형성할 수 있다. 중간 절연막(500)은 예를 들어, 실리콘 산화물을 제1 커패시터 구조물(100) 상에 증착함으로써 형성할 수 있다. 또한, 중간 절연막(500) 상에 중간 금속막(600)을 형성할 수 있다. 중간 금속막(600)은 예를 들어, 도금법 또는 스퍼터링법 등을 이용하여 형성할 수 있다.
다음으로, 도 11 및 12를 참조하면, 중간 금속막(600) 상에 실리콘 산화물을 증착하여 절연층(210)을 형성할 수 있다. 또한, 제1 트렌치(TR1)를 형성하는 공정과 유사하게, 마스크 패턴과 식각 장비를 이용해 절연층(210)의 상면을 식각하여 제1 방향(DR1)을 기준으로 절연층(210)의 내측으로 관입하는 복수의 제2 트렌치(TR2)를 형성할 수 있다.
이후, 도 13과 같이, 절연층(210)의 상면과 복수의 제2 트렌치(TR2)의 내벽에 제4 전극(222), 제2 유전체층(223) 및 제3 전극(221)을 ALD(Atomic Layer Deposition) 또는 AVD(Atomic Vapor Deposition) 공정 등을 이용헤 순차적으로 증착하여 제2 커패시터층(220)을 형성함으로써 제2 커패시터 구조물(200)을 제조할 수 있다. 이후, 복수의 제2 트렌치(TR2)의 내부의 빈 공간을 충전시키기 위해 제2 도전성 충전제(240)를 형성할 수 있다.
다음으로, 도 14를 참조하면, 상부 절연막을 형성하기 전, 절연층(210)의 상면 상에 배치된 제2 커패시터층(220)의 일부 영역들(R2, R3)에서, 제3 전극(221)과 제2 유전체층(223)을 제거하여 제4 전극(222)을 절연층(210)의 상면 상으로 노출시킬 수 있다. 이후, 실리콘 산화물을 증착하여 상부 절연막을 제1 레벨(L1)만큼 증착할 수 있다.
이후, 도 15를 참조하면, 제1 및 제2 배선 구조물을 형성하기 위해 상부 절연막, 절연층(210), 중간 금속막(600) 및 중간 절연막(500)을 관통하는 제1 비아(V1) 및 제2 비아(V2)를 형성할 수 있다. 또한, 제3 및 제4 배선 구조물을 형성하기 위해 상부 절연막의 상면을 관통하여 제3 전극(221)을 노출시키는 복수의 제3 비아(V3)와, 상부 절연막의 상면을 관통하여 제2 유전체층(223)과 제3 전극(221)이 제거된 제2 커패시터층의 일부 영역들(R2, R3)을 노출시키는 복수의 제4 비아(V4)를 형성할 수 있다.
다음으로, 도 16과 같이, 제1 비아(V1) 및 제2 비아(V2)의 내측면에 각각 제1 및 제2 분리막(IF1, IF2)을 형성한 후, 제1 및 제2 비아 전극(311, 321)을 형성할 수 있다. 또한, 제3 및 제4 비아(V3, V4)에 제3 배선층(331) 및 제4 배선층(341)을 형성할 수 있다. 이에 따라, 제1 비아 전극(311), 제2 비아 전극(321), 제3 배선층(331) 및 제4 배선층(341) 각각의 상면은 코플래너(coplanar)할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이후, 도 17과 같이, 실리콘 산화물을 증착하여 상부 절연막을 제2 레벨(L2)만큼 증착하고 일부 영역을 식각하는 공정을 거친 뒤, 제1 내지 제4 배선층(312, 322, 332, 342)을 형성할 수 있다. 이에 따라, 제1 내지 제4 배선층(312, 322, 332, 342)의 상면은 코플래너(coplanar)할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 도 18과 같이, 실리콘 산화물을 증착하여 상부 절연막(700)을 제3 레벨(L3)까지 증착하고 일부 영역을 식각하는 공정을 거친뒤, 제1 및 제2 배선층(313, 323)과 회로층(800)을 배치시킬 수 있다. 이후, 제1 내지 제4 외부 전극까지 형성하면, 도 2의 커패시터 부품을 제조할 수 있다.
다만, 본 발명이 이에 한정되는 것은 아니며, 제1 내지 제4 배선 구조물(310, 320, 330, 340)과 회로층(800)의 구성이나 사이즈 등에 따라 상부 절연막(700)을 형성하는 공정은 달라질 수 있고, 상부 절연막(700)을 일체로 형성한 후, 제1 내지 제4 배선 구조물(310, 320, 330, 340)과 회로층(800)을 형성하여도 무방할 것이다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
또한, '일 실시예'라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일 실시예들은 다른 일 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일 실시예에서 설명된 사항이 다른 일 실시예에서 설명되어 있지 않더라도, 다른 일 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일 실시예에 관련된 설명으로 이해될 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
1000: 복합 전자 부품
100: 제1 커패시터 구조물 200: 제2 커패시터 구조물
110: 기판 210: 절연층
120: 제1 커패시터층 220: 제2 커패시터층
140: 제1 도전성 충전제 240: 제2 도전성 충전제
131, 132: 제1 및 제2 연결 전극
310, 320, 330, 340: 배선 구조물 410, 420, 430, 440: 외부 전극
500: 중간 절연막 600: 중간 금속막
700: 상부 절연막 800: 회로층

Claims (18)

  1. 일면에 복수의 제1 트렌치가 배치된 기판, 및 상기 기판의 일면과 상기 복수의 제1 트렌치의 내벽에 배치되며, 제1 유전체층 및 상기 제1 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 전극을 포함하는 제1 커패시터층을 포함하는 제1 커패시터 구조물;
    상기 제1 커패시터 구조물 상에 배치되며, 일면에 복수의 제2 트렌치가 배치된 절연층, 및 상기 절연층의 일면과 상기 복수의 제2 트렌치의 내벽에 배치되며, 제2 유전체층 및 상기 제2 유전체층을 사이에 두고 서로 대향하도록 배치되는 제3 및 제4 전극을 포함하는 제2 커패시터층을 포함하는 제2 커패시터 구조물;
    상기 절연층 상에 배치되며, 상기 절연층을 관통하는 제1 및 제2 배선 구조물을 통해 상기 제1 및 제2 전극과 각각 연결되는 제1 및 제2 외부 전극; 및
    상기 절연층 상에 배치되며, 상기 제3 및 제4 전극과 각각 연결되는 제3 및 제4 외부 전극; 을 포함하는
    커패시터 부품.
  2. 제1항에 있어서,
    상기 기판은 실리콘 기판이고,
    상기 절연층은 실리콘 산화물을 포함하는
    커패시터 부품.
  3. 제1항에 있어서,
    상기 복수의 제1 트렌치 사이의 간격을 D1, 상기 복수의 제2 트렌치 사이의 간격을 D2라 하고, 상기 제1 트렌치의 깊이를 T1, 상기 제2 트렌치의 깊이를 T2라 할 때, D1 > D2 및/또는 T1 > T2 를 만족하는
    커패시터 부품.
  4. 제1항에 있어서,
    상기 제1 커패시터 구조물은 상기 제1 전극과 접하도록 배치되어 상기 제1 전극과 제1 배선 구조물을 연결하는 제1 연결 전극, 및 상기 제2 전극 중 상기 기판의 일면 상에 노출된 영역과 접하도록 배치되어 상기 제2 전극과 제2 배선 구조물을 연결하는 제2 연결 전극을 포함하는
    커패시터 부품.
  5. 제1항에 있어서,
    상기 복수의 제1 트렌치의 내부는 제1 도전성 충전제로 충전되고,
    상기 복수의 제2 트렌치의 내부는 제2 도전성 충전제로 충전된
    커패시터 부품.
  6. 제4항에 있어서,
    상기 제1 배선 구조물은 상기 절연층을 관통하며, 일단이 상기 제1 연결 전극과 접하는 제1 비아 전극 및 상기 제1 비아 전극 상에 적층된 복수의 제1 배선층을 포함하고,
    상기 제2 배선 구조물은 상기 절연층을 관통하여 일단이 상기 제2 연결 전극과 접하는 제2 비아 전극 및 상기 제2 비아 전극 상에 적층된 복수의 제2 배선층을 포함하는
    커패시터 부품.
  7. 제6항에 있어서,
    상기 제1 비아 전극의 외측면에는 제1 분리막이 배치되고,
    상기 제2 비아 전극의 외측면에는 제2 분리막이 배치되는
    커패시터 부품.
  8. 제1항에 있어서,
    상기 제1 커패시터 구조물을 덮도록 배치되며, 실리콘 산화물을 포함하는 중간 절연막을 더 포함하는
    커패시터 부품.
  9. 제8항에 있어서,
    상기 중간 절연막과 제2 커패시터 구조물 사이에 배치되는 중간 금속막을 더 포함하는
    커패시터 부품.
  10. 제9항에 있어서,
    상기 복수의 제2 트렌치는 상기 절연층을 관통하고,
    상기 복수의 제2 트렌치의 하면에서 상기 제4 전극과 중간 금속막이 접하는
    커패시터 부품.
  11. 제1항에 있어서,
    상기 제3 전극과 제3 외부 전극을 연결하며, 서로 이격된 복수의 제3 배선 구조물, 상기 제4 전극과 제4 외부 전극을 연결하며, 서로 이격된 복수의 제4 배선 구조물, 및 상기 복수의 제3 배선 구조물과 제3 외부 전극을 연결하고, 상기 복수의 제4 배선 구조물과 제4 외부 전극을 연결하는 회로층을 포함하는
    커패시터 부품.
  12. 제11항에 있어서,
    상기 회로층은 상기 복수의 제3 배선 구조물과 제3 외부 전극을 연결하는 제1 회로 패턴 및 상기 복수의 제4 배선 구조물과 제4 외부 전극을 연결하는 제2 회로 패턴을 포함하는
    커패시터 부품.
  13. 제1항에 있어서,
    상기 절연층의 상면과 상기 제1 내지 제4 외부 전극의 하면 사이에 배치되어 상기 제1 및 제2 배선 구조물의 적어도 일부를 덮는 상부 절연막을 더 포함하는
    커패시터 부품.
  14. 제1항에 있어서,
    상기 제1 내지 제4 외부 전극은 각각 복수 개 배치되고,
    복수 개의 상기 제1 외부 전극은 하나의 상기 제1 전극과 연결되는
    커패시터 부품.
  15. 일면에 복수의 제1 트렌치가 배치된 기판, 및 상기 기판의 일면과 상기 복수의 제1 트렌치의 내벽에 배치되며, 제1 유전체층 및 상기 제1 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 전극을 포함하는 제1 커패시터층을 포함하는 제1 커패시터 구조물; 및
    상기 제1 커패시터 구조물 상에 배치되며, 일면에 복수의 제2 트렌치가 배치된 절연층, 및 상기 절연층의 일면과 상기 복수의 제2 트렌치의 내벽에 배치되며, 제2 유전체층 및 상기 제2 유전체층을 사이에 두고 서로 대향하도록 배치되는 제3 및 제4 전극을 포함하는 제2 커패시터층을 포함하는 제2 커패시터 구조물; 을 포함하고,
    상기 절연층은 실리콘 산화물을 포함하며,
    상기 복수의 제1 트렌치 사이의 간격을 D1, 상기 복수의 제2 트렌치 사이의 간격을 D2라 하고, 상기 제1 트렌치의 깊이를 T1, 상기 제2 트렌치의 깊이를 T2라 할 때, D1 > D2 및/또는 T1 > T2 를 만족하는
    커패시터 부품.
  16. 제15항에 있어서,
    상기 절연층 상에 배치되며, 상기 절연층을 관통하는 제1 및 제2 배선 구조물을 통해 상기 제1 및 제2 전극과 각각 연결되는 제1 및 제2 외부 전극 및 상기 절연층 상에 배치되며, 상기 제3 및 제4 전극과 각각 연결되는 제3 및 제4 외부 전극을 포함하는
    커패시터 부품.
  17. 제16항에 있어서,
    상기 제1 배선 구조물은 상기 절연층을 관통하는 제1 비아 전극 및 상기 제1 비아 전극 상에 적층된 복수의 제1 배선층을 포함하고,
    상기 제2 배선 구조물은 상기 절연층을 관통하는 제2 비아 전극 및 상기 제2 비아 전극 상에 적층된 복수의 제2 배선층을 포함하는
    커패시터 부품.
  18. 제16항에 있어서,
    상기 제1 내지 제4 외부 전극은 각각 복수 개 배치되고,
    복수 개의 상기 제1 외부 전극은 하나의 상기 제1 전극과 연결되는
    커패시터 부품.
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