KR20240112263A - 전자 기기 - Google Patents

전자 기기 Download PDF

Info

Publication number
KR20240112263A
KR20240112263A KR1020247014025A KR20247014025A KR20240112263A KR 20240112263 A KR20240112263 A KR 20240112263A KR 1020247014025 A KR1020247014025 A KR 1020247014025A KR 20247014025 A KR20247014025 A KR 20247014025A KR 20240112263 A KR20240112263 A KR 20240112263A
Authority
KR
South Korea
Prior art keywords
data
memory
processing
area
control unit
Prior art date
Application number
KR1020247014025A
Other languages
English (en)
Inventor
루이 사카이
마사노리 호소미
케이조 히라가
유타카 히고
Original Assignee
소니 세미컨덕터 솔루션즈 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 세미컨덕터 솔루션즈 가부시키가이샤 filed Critical 소니 세미컨덕터 솔루션즈 가부시키가이샤
Publication of KR20240112263A publication Critical patent/KR20240112263A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1677—Verifying circuits or methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Semiconductor Memories (AREA)

Abstract

전자 기기의 구성을 간략화한다. 전자 기기는 자기저항 효과 메모리와, 메모리 제어부와, 처리부를 갖는다. 자기저항 효과 메모리는 검증을 수반하는 기록이 행해지는 제1 데이터 및 검증을 수반하지 않는 기록이 행해지는 제2 데이터를 유지한다. 메모리 제어부는 그 자기저항 효과 메모리에 대해 그 제1 데이터 및 그 제2 데이터의 기록과 제1 데이터의 검증을 행한다. 처리부는 그 제1 데이터 및 그 제2 데이터에 의거한 처리를 행한다.

Description

전자 기기
본 개시는 전자 기기에 관한 것이다.
데이터를 유지하는 메모리 장치와 데이터를 처리하는 처리 회로가 조합되어 구성된 전자 기기가 사용되고 있다. 예를 들면, 피사체의 화상 신호를 생성하는 화소를 구비하는 센서 어레이가 배치된 반도체 칩과 메모리 및 처리 회로가 배치된 반도체 칩이 적층되어 구성된 전자 기기(이미지 센서)가 제안되어 있다(예를 들면, 특허 문헌 1 참조). 이 이미지 센서의 메모리로는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), STT-MRAM(Spin Transfer Torque MRAM) 및 플래시(Flash) 메모리를 사용할 수 있다.
특허 문헌 1: 일본 특개2019-062183호 공보
그렇지만, 상기한 종래 기술에서는 용도에 응하여 복수의 메모리를 탑재하는 경우에 전자 기기의 구성이 복잡하게 된다는 문제가 있다.
그래서, 본 개시에서는 구성을 간략화한 전자 기기를 제안한다.
본 개시에 관한 전자 기기는 자기저항 효과 메모리와, 메모리 제어부와, 처리부를 갖는다. 자기저항 효과 메모리는 장기 유지용의 기록이 행해지는 제1 데이터 및 단기 유지용의 기록이 행해지는 제2 데이터를 유지한다. 메모리 제어부는 상기 자기저항 효과 메모리에 대해 상기 제1 데이터 및 상기 제2 데이터의 기록과 상기 제1 데이터의 검증을 행한다. 처리부는 상기 제1 데이터 및 상기 제2 데이터에 의거한 처리를 행한다.
도 1은 본 개시의 제1 실시 형태에 관한 화상 처리 장치의 구성례를 도시하는 도면.
도 2는 본 개시의 제1 실시 형태에 관한 기록 처리의 처리 순서의 한 예를 도시하는 도면.
도 3은 본 개시의 제1 실시 형태에 관한 기록 처리의 처리 순서의 한 예를 도시하는 도면.
도 4는 본 개시의 제1 실시 형태에 관한 화상 처리 장치의 다른 구성례를 도시하는 도면.
도 5는 본 개시의 제1 실시 형태에 관한 기록 처리의 처리 순서의 다른 예를 도시하는 도면.
도 6은 본 개시의 제1 실시 형태에 관한 화상 처리 장치의 다른 구성례를 도시하는 도면.
도 7은 본 개시의 제1 실시 형태의 변형례에 관한 화상 처리 장치의 구성례를 도시하는 도면.
도 8은 본 개시의 제1 실시 형태의 변형례에 관한 화상 처리 장치의 구성례를 도시하는 도면.
도 9는 본 개시의 제2 실시 형태에 관한 인공지능 기능 칩의 구성례를 도시하는 도면.
도 10은 본 개시의 제2 실시 형태에 관한 인공지능 기능 칩의 다른 구성례를 도시하는 도면.
도 11은 본 개시의 제2 실시 형태의 변형례에 관한 인공지능 기능 칩의 구성례를 도시하는 도면.
도 12는 본 개시의 제2 실시 형태의 변형례에 관한 인공지능 기능 칩의 구성례를 도시하는 도면.
도 13은 본 개시의 제3 실시 형태에 관한 마이크로 컨트롤러의 구성례를 도시하는 도면.
도 14는 본 개시의 제3 실시 형태에 관한 CPU의 구성례를 도시하는 도면.
도 15는 본 개시의 제4 실시 형태에 관한 베이스밴드 처리 칩의 구성례를 도시하는 도면.
도 16은 본 개시의 제5 실시 형태에 관한 인공지능 기능 칩의 구성례를 도시하는 도면.
도 17A는 본 개시의 제5 실시 형태에 관한 기동 처리의 처리 순서의 한 예를 도시하는 도면.
도 17B는 본 개시의 제5 실시 형태에 관한 학습 데이터 갱신 처리의 처리 순서의 한 예를 도시하는 도면.
도 18은 본 개시의 제5 실시 형태에 관한 인공지능 기능 칩의 다른 구성례를 도시하는 도면.
도 19는 본 개시의 제6 실시 형태에 관한 인공지능 기능 칩의 구성례를 도시하는 도면.
도 20은 본 개시의 제6 실시 형태에 관한 인공지능 기능 칩의 다른 구성례를 도시하는 도면.
도 21은 본 개시의 제7 실시 형태에 관한 인공지능 기능 칩의 구성례를 도시하는 도면.
도 22는 본 개시의 제7 실시 형태에 관한 어드레스 판정 처리의 처리 순서의 한 예를 도시하는 도면.
도 23은 본 개시의 제8 실시 형태에 관한 인공지능 기능 칩의 구성례를 도시하는 도면.
도 24는 본 개시의 제8 실시 형태에 관한 기록 처리의 처리 순서의 한 예를 도시하는 도면.
도 25는 본 개시의 제8 실시 형태에 관한 인공지능 기능 칩의 다른 구성례를 도시하는 도면.
이하에, 본 개시의 실시 형태에 관해 도면에 의거하여 상세히 설명한다. 설명은 이하의 순서로 행한다. 또한, 이하의 각 실시 형태에서 동일한 부위에는 동일한 부호를 붙임에 의해 중복되는 설명을 생략한다.
1. 제1 실시 형태
2. 제2 실시 형태
3. 제3 실시 형태
4. 제4 실시 형태
5. 제5 실시 형태
6. 제6 실시 형태
7. 제7 실시 형태
8. 제8 실시 형태
(1. 제1 실시 형태)
[화상 처리 장치의 구성]
도 1은 본 개시의 제1 실시 형태에 관한 화상 처리 장치의 구성례를 도시하는 도면이다. 동 도면은 화상 처리 장치(1)의 구성례를 도시하는 블록도이다. 화상 처리 장치(1)는 촬상 소자(9)에 의해 생성된 화상 신호를 처리하여 화상 데이터를 생성하는 전자 기기이다. 화상 처리 장치(1)는 아날로그 디지털 변환기(ADC2))와, 처리부(10)와, 메모리 제어부(41 내지 44)와, 자기저항 효과 메모리(100)를 구비한다.
ADC(2)는 촬상 소자(9)로부터 출력되는 화상 신호의 아날로그 디지털 변환을 행하여 디지털의 화상 신호를 생성하는 것이다.
처리부(10)는 데이터의 처리를 행하는 것이다. 동 도면의 처리부(10)는 ADC(2)로부터 출력된 화상 신호나 화상 데이터의 처리를 행한다. 여기서, 화상 데이터로서, 1화면분의 화소 신호인 프레임을 상정한다. 이 처리부(10)는 처리 대상의 화상 신호나 처리의 설정 정보 등의 데이터를 후술하는 자기저항 효과 메모리(100)에 유지시킨다. 이때, 처리부(10)는 데이터를 자기저항 효과 메모리(100)에 기록함에 의해 데이터를 유지시킨다.
이 기록 대상의 데이터로는 제1 데이터 및 제2 데이터가 있다. 제1 데이터는 자기저항 효과 메모리(100)에의 기록일 때에 장기 유지용의 기록을 행하는 데이터이다. 이 장기 유지용의 기록에는 예를 들면, 기록하는 데이터의 검증(베리파이)을 행하는 수법을 적용할 수 있다. 기록 오류율을 낮게 하기 위해서다. 이 제1 데이터에는 장기 유지하는 데이터 외에, 중요도가 높은 데이터가 해당한다. 한편, 제2 데이터는 단기 유지용의 기록을 행하는 데이터이다. 이 단기 유지용의 기록에는 예를 들면, 기록하는 데이터의 검증을 생략하여 기록 지연을 저감하는 수법을 적용할 수 있다. 이 제2 데이터에는 일시적으로 기억(유지)하는 데이터 외에, 고속으로 기록하는 데이터가 해당한다. 또한, 제1 데이터를 불휘발성 데이터에 적용하고, 제2 데이터를 휘발성 데이터에 적용할 수도 있다. 또한, 장기 유지용의 기록으로서, 상기 검증을 수반하는 기록 외에, 단기 유지용의 기록보다 높은 전압으로 기록하는 수법도 있다.
처리부(10)는 프레임 메모리 제어부(11)와, 화상 처리부(12)와, 화상 데이터 제어부(13)와, 인터페이스부(14)를 구비한다.
프레임 메모리 제어부(11)는 촬상 소자(9)로부터 출력되는 화상 신호를 축적하여 프레임을 구성하는 제어를 행하는 것이다. 프레임의 구성은 촬상 소자(9)로부터 시계열로 출력되는 화상 신호를 자기저항 효과 메모리(100)에 기록함에 의해 행할 수 있다. 이때의 화상 신호는 제2 데이터에 해당한다. 프레임 메모리 제어부(11)는 구성한 프레임을 자기저항 효과 메모리(100)로부터 판독하여 화상 처리부(12)에 대해 출력한다.
화상 처리부(12)는 프레임의 화상 처리를 행하는 것이다. 이 화상 처리에는 예를 들면, 화상 신호의 보정 등이 해당한다. 이때, 화상 처리부(12)는 처리의 설정치를 자기저항 효과 메모리(100)로부터 판독한다. 이 설정치는 제1 데이터에 해당한다. 또한, 설정치는 예를 들면, 화상 처리 장치(1)의 기동시 등에 외부의 메모리 장치로부터 입력되어, 자기저항 효과 메모리(100)에 기록된다. 또한, 화상 처리부(12)에서의 화상 처리의 프로그램을 자기저항 효과 메모리(100)에 유지시킬 수도 있다. 이 프로그램은 화상 처리 장치(1)의 기동시에 자기저항 효과 메모리(100)로부터 판독되어 화상 처리부(12)에 유지된다.
화상 데이터 제어부(13)는 화상 처리 후의 프레임을 자기저항 효과 메모리(100)에 유지시키는 것이다. 이 화상 데이터 제어부(13)는 화상 처리 후의 프레임을 자기저항 효과 메모리(100)에 기록함에 의해 프레임을 자기저항 효과 메모리(100)에 유지시킨다. 또한, 화상 데이터 제어부(13)는 자기저항 효과 메모리(100)로부터 프레임을 판독하여 인터페이스부(14)에 대해 출력한다. 이 프레임은 제2 데이터에 해당한다.
인터페이스부(14)는 외부 장치와 사이의 주고받음을 행하는 것이다. 이 인터페이스부(14)는 화상 처리 후의 프레임을 화상 데이터로서 외부의 장치에 출력한다. 또한, 인터페이스부(14)는 외부의 장치에 접속되는 전송선로의 임피던스 등의 특성을 측정하는 캘리브레이션을 행한다. 인터페이스부(14)는 이 캘리브레이션의 결과를 설정치로서 자기저항 효과 메모리(100)에 기록하여 유지한다. 이 캘리브레이션의 결과에 의거한 설정치는 제1 데이터에 해당한다. 자기저항 효과 메모리(100)에 유지된 설정치는 화상 처리 장치(1)의 기동시 등에 인터페이스부(14)에 의해 자기저항 효과 메모리(100)로부터 판독된다.
자기저항 효과 메모리(100)는 전압 제어 자기 이방성 효과(VCMA: Voltage-controlled Magnetic Anisotropy)를 갖는 MTJ(Magnetic Tunnel Junction) 소자 등의 자기저항 효과 소자를 메모리 셀에 사용하는 메모리이다. 이 MTJ 소자는 2개 강자성체층의 사이에 비자성의 절연층이 배치된 소자이고, 2개의 강자성체층의 자화의 방향에 응하여 저항치가 변화하는 소자이다. MTJ 소자는 이들 2개의 강자성체층의 자화 방향이 다른 경우에 고저항 상태가 되고, 각각의 자화 방향이 같은 경우에 저저항 상태가 된다. 이 자화 방향은 MTJ 소자에 기록 전압을 인가함에 의해 변화시킬 수 있다. MTJ 소자의 저저항 상태 및 고저항 상태에, 예를 들면, 값「0」 및 「1」을 각각 대응시켜서 1비트의 데이터를 기억시킬 수 있다.
이 자기저항 효과 메모리(100)는 소형으로 불휘발성을 갖음과 함께 고속 기록이 가능한 메모리이다. 불휘발성을 갖음에 의해 장기에 걸치는 데이터의 유지가 가능하다. 또한, 자기저항 효과 메모리(100)는 STT-MRAM과 비교하여 기록 에너지가 낮기 때문에 SRAM으로서의 용도에도 적용 가능하다. 이와 같이, 자기저항 효과 메모리(100)는 다른 종류의 메모리보다도 점유 면적이나 소비 전력에 있어서 다른 종류의 메모리보다도 우수한 특성을 갖고 있다. 또한, 자기저항 효과 메모리(100)는 불휘발 등의 특성이 다른 데이터를 유지할 수 있다. 동 도면의 자기저항 효과 메모리(100)는 상술한 제1 데이터 및 제2 데이터를 유지한다.
메모리 제어부(41 내지 44)는 자기저항 효과 메모리(100)에 대한 데이터의 기록 및 판독을 제어하는 것이다. 메모리 제어부(41)가 프레임 메모리 제어부(11)의 데이터에 대응하고, 메모리 제어부(42)가 화상 처리부(12)의 데이터에 대응하고, 메모리 제어부(43)가 화상 데이터 제어부(13)의 데이터에 대응하고, 메모리 제어부(44)가 인터페이스부(14)의 데이터에 대응한다. 또한, 메모리 제어부(42 및 44)가 제1 데이터의 기록 및 판독의 제어를 행한다. 또한, 메모리 제어부(42 및 44)는 제1 데이터의 기록일 때에 검증을 더 행한다. 메모리 제어부(41 및 43)가 제2 데이터의 기록 및 판독의 제어를 행한다. 메모리 제어부(41 및 43)는 메모리 제어부(42 및 44)와 달리 기록할 때에 검증을 행하지 않는다.
[기록 처리]
도 2는 본 개시의 제1 실시 형태에 관한 기록 처리의 처리 순서의 한 예를 도시하는 도면이다. 동 도면은 제1 데이터를 기록할 때의 기록 처리의 한 예를 도시하는 흐름도이다. 동 도면의 처리는 제1 데이터의 기록을 담당하는 메모리 제어부(42 및 44)가 행하는 처리이다. 메모리 제어부(42)를 예로 들어 설명한다. 우선, 메모리 제어부(42)가 초기 판독을 행한다(스텝 S101). 이것은 메모리 제어부(42)가 기록 대상의 메모리 셀에 유지되어 있는 데이터를 판독함에 의해 행할 수 있다. 다음에, 메모리 제어부(42)는 스텝 S101에서 판독 데이터와 기록 데이터가 일치하는지의 여부를 판단한다(스텝 S102). 이 결과, 일치하는 경우에는(스텝 S102, Yes) 기록 처리를 종료한다.
한편, 일치하지 않는 경우에는(스텝 S102, No) 메모리 제어부(42)는 기록을 행한다(스텝 S103). 다음에, 메모리 제어부(42)는 베리파이 판독을 행한다(스텝 S104). 이것은 메모리 제어부(42)가 대상의 메모리 셀로부터 데이터를 판독함에 의해 행할 수 있다. 그 후, 메모리 제어부(42)는 스텝 S102의 처리로 이행하고, 판독 데이터와 기록 데이터가 일치하는지의 여부를 판단한다(스텝 S102). 스텝 S104에서 판독한 데이터와 기록 데이터가 일치하는지의 판단이 기록 검증의 처리에 해당한다.
도 3은 본 개시의 제1 실시 형태에 관한 기록 처리의 처리 순서의 한 예를 도시하는 도면이다. 동 도면은 제2 데이터를 기록할 때의 기록 처리의 한 예를 도시하는 흐름도이다. 동 도면의 처리는 제2 데이터의 기록을 담당하는 메모리 제어부(41 및 43)가 행하는 처리이다. 메모리 제어부(41)를 예로 들어 설명한다. 우선, 메모리 제어부(41)가 초기 판독을 행한다(스텝 S111). 다음에, 메모리 제어부(41)는 스텝 S111에서 판독한 데이터와 기록 데이터가 일치하는지의 여부를 판단한다(스텝 S112). 이 결과, 일치하는 경우에는(스텝 S112, Yes) 기록 처리를 종료한다. 한편, 일치하지 않는 경우에는(스텝 S102, No) 메모리 제어부(42)는 기록을 행한다(스텝 S113).
[화상 처리 장치의 다른 구성]
도 4는 본 개시의 제1 실시 형태에 관한 화상 처리 장치의 다른 구성례를 도시하는 도면이다. 동 도면의 화상 처리 장치(1)는 제어부(3)를 더 구비하는 점에서 도 1의 화상 처리 장치(1)와 다르다. 또한, 동 도면의 메모리 제어부(41 내지 44)는 제1 데이터 및 제2 데이터의 양방에 대응하는 기록을 행할 수가 있다.
제어부(3)는 메모리 제어부(41 내지 44)의 기록을 제어하는 것이다. 이 제어부(3)는 제어 신호를 출력하고, 메모리 제어부(41 내지 44)에서의 제1 데이터의 기록 및 제2 데이터의 기록의 어느 하나에 대응시키는 제어를 행한다. 동 도면의 제어부(3)는 메모리 제어부(41 및 43)를 제2 데이터에 대응시키고, 메모리 제어부(42 및 44)를 제1 데이터에 대응시키는 제어를 행한다.
[기록 처리]
도 5는 본 개시의 제1 실시 형태에 관한 기록 처리의 처리 순서의 다른 예를 도시하는 도면이다. 동 도면은 도 4의 메모리 제어부(41 내지 44)가 행하는 처리이다. 메모리 제어부(41)를 예로 들어 설명한다. 우선, 메모리 제어부(41)가 초기 판독을 행한다(스텝 S131). 다음에, 메모리 제어부(41)는 스텝 S131에서 판독한 데이터와 기록 데이터가 일치하는지의 여부를 판단한다(스텝 S132). 이 결과, 일치하는 경우에는(스텝 S132, Yes)기록 처리를 종료하고, 일치하지 않는 경우에는(스텝 S132, No) 메모리 제어부(41)는 기록을 행한다(스텝 S133). 다음에, 메모리 제어부(41)는 제2 데이터의 기록으로 설정되어 있는지의 여부를 판단한다(스텝 S134). 제2 데이터의 기록으로 설정되어 있는 경우에는(스텝 S134, Yes) 기록 처리를 종료한다.
한편, 제2 데이터의 기록으로 설정되어 있지 않은 경우에는(스텝 S134, No) 메모리 제어부(41)는 베리파이 판독을 행한다(스텝 S135). 그 후, 메모리 제어부(41)는 스텝 S132의 처리로 이행한다.
[화상 처리 장치의 다른 구성]
도 6은 본 개시의 제1 실시 형태에 관한 화상 처리 장치의 다른 구성례를 도시하는 도면이다. 동 도면은 도 4와 마찬가지로 화상 처리 장치(1)의 구성례를 도시하는 도면이다. 동 도면의 화상 처리 장치(1)는 자기저항 효과 메모리(101 및 102)를 더 구비하고, 처리부(10)의 프레임 메모리 제어부(11) 및 화상 데이터 제어부(13)를 생략하는 점에서 도 4의 화상 처리 장치(1)와 다르다.
자기저항 효과 메모리(101 및 102)는 제2 데이터를 유지한다. 또한, 동 도면의 자기저항 효과 메모리(100)는 제1 데이터를 유지한다.
동 도면의 ADC(2)는 메모리 제어부(41)를 통하여 화상 신호를 자기저항 효과 메모리(101)에 기록한다. 또한, 동 도면의 화상 처리부(12)는 메모리 제어부(41)를 통하여 프레임을 자기저항 효과 메모리(101)로부터 판독한다. 또한, 동 도면의 화상 처리부(12)는 메모리 제어부(43)를 통하여 화상 데이터를 자기저항 효과 메모리(100)에 기록한다. 또한, 동 도면의 인터페이스부(14)는 메모리 제어부(43)를 통하여 화상 데이터를 자기저항 효과 메모리(102)로부터 판독한다.
[화상 처리 장치의 변형례]
도 7 및 8은 본 개시의 제1 실시 형태의 변형례에 관한 화상 처리 장치의 구성례를 도시하는 도면이다. 도 7 및 8은 도 6과 마찬가지로 화상 처리 장치(1)의 구성례를 도시하는 도면이다. 도 7의 화상 처리 장치(1)는 자기저항 효과 메모리(101 및 102) 대신에 SRAM(201 및 202)을 구비하는 점에서 도 6의 화상 처리 장치(1)와 다르다. 또한, 도 8의 화상 처리 장치(1)는 자기저항 효과 메모리(100) 대신에 플래시 메모리(203)를 구비하는 점에서 도 6의 화상 처리 장치(1)와 다르다.
이 이외의 화상 처리 장치(1)의 구성은 도 6의 화상 처리 장치(1)와 마찬가지이기 때문에 설명을 생략한다.
이와 같이, 본 개시의 제1 실시 형태의 화상 처리 장치(1)는 전압 제어형의 자기저항 효과 메모리(100) 등을 구비하여 제1 데이터 및 제2 데이터를 유지한다. 성질이 다른 데이터를 자기저항 효과 메모리(100)에 유지시키기 때문에 화상 처리 장치(1)의 구성을 간략화할 수 있다.
(2. 제2 실시 형태)
상술한 제1 실시 형태는 본 개시의 기술을 화상 처리 장치(1)에 적용하고 있다. 이에 대해, 본 개시의 제2 실시 형태에서는 인공지능 기능 칩에 적용하는 점에서 상술한 제1 실시 형태와 다르다.
[인공지능 기능 칩의 구성]
도 9는 본 개시의 제2 실시 형태에 관한 인공지능 기능 칩의 구성례를 도시하는 도면이다. 동 도면은 인공지능 기능 칩(8)의 구성례를 도시하는 블록도이다. 인공지능 기능 칩(8)은 인공지능(AI: Artificial Intelligence) 기능을 구비하는 반도체 칩이다. 동 도면의 인공지능 기능 칩(8)은 인공지능 처리 회로(20)와, 자기저항 효과 메모리(100)와, 메모리 제어부(41 및 42)를 구비한다.
인공지능 처리 회로(20)는 기계 학습의 처리를 행하는 회로이다. 동 도면의 인공지능 처리 회로(20)는 입력된 데이터에 의거하여 기계 학습을 행하고, 학습 결과를 자기저항 효과 메모리(100)에 유지한다. 또한, 인공지능 처리 회로(20)는 기계 학습의 연산 결과를 일시 보관 데이터로서 자기저항 효과 메모리(100)에 유지한다. 기계 학습의 학습 결과가 제1 데이터에 대응하고, 일시 보관 데이터가 제2 데이터에 해당한다.
구체적으로는 인공지능 처리 회로(20)에 데이터가 입력되면, 인공지능 처리 회로(20)는 자기저항 효과 메모리(100)로부터 학습 데이터를 판독한다. 그리고, 인공지능 처리 회로(20)는 인공지능 처리, 예를 들면, 입력 데이터와 학습 데이터의 곱합(積和) 연산을 실행한다. 그때, 인공지능 처리 회로(20)는 연산 도중 결과를 일시 보관 데이터로서 자기저항 효과 메모리(100)에 기록한다. 인공지능 처리 회로(20)는 인공지능 처리에서의 네트워크 수나 레이어 수에 응하여 소정 횟수의 학습 데이터와 연산 도중 결과와의 연산을 반복한다. 소정 횟수에 도달하면 인공지능 처리 회로(20)는 처리를 종료하여 결과를 출력한다.
제1 데이터의 기록을 행하는 메모리 제어부(41)는 도 2의 스텝 S100의 기록 처리를 행할 수 있다. 또한, 제2 데이터의 기록을 행하는 메모리 제어부(42)는 도 3의 스텝 S110의 기록 처리를 행할 수 있다.
[인공지능 기능 칩의 다른 구성]
도 10은 본 개시의 제2 실시 형태에 관한 인공지능 기능 칩의 다른 구성례를 도시하는 도면이다. 동 도면은 도 9와 마찬가지로 인공지능 기능 칩(8)의 구성례를 도시하는 블록도이다. 동 도면의 인공지능 기능 칩(8)은 도 4에서 설명한 제어부(3)를 더 구비하는 점에서 도 9의 인공지능 기능 칩(8)과 다르다. 또한, 동 도면의 메모리 제어부(41 및 42)에는 도 5의 스텝 S130의 기록 처리를 적용할 수 있다.
[인공지능 기능 칩의 변형례]
도 11 및 12는 본 개시의 제2 실시 형태의 변형례에 관한 인공지능 기능 칩의 구성례를 도시하는 도면이다. 도 11 및 12는 도 10과 마찬가지로 인공지능 기능 칩(8)의 구성례를 도시하는 도면이다. 도 11의 인공지능 기능 칩(8)은 자기저항 효과 메모리(100) 및 SRAM(201)을 구비한다. 이 SRAM(201)은 메모리 제어부(42)에 의해 제어되고, 제2 데이터를 유지한다. 또한, 동 도면의 자기저항 효과 메모리(100)는 메모리 제어부(41)에 의해 제어되고, 제1 데이터를 유지한다.
도 12의 인공지능 기능 칩(8)은 플래시 메모리(203) 및 자기저항 효과 메모리(100)를 구비한다. 이 플래시 메모리(203)는 메모리 제어부(41)에 의해 제어되고, 제1 데이터를 유지한다. 또한, 동 도면의 자기저항 효과 메모리(100)는 메모리 제어부(42)에 의해 제어되고, 제2 데이터를 유지한다.
이 이외의 인공지능 기능 칩(8)의 구성은 도 10의 인공지능 기능 칩(8)과 마찬가지이기 때문에 설명을 생략한다.
이와 같이, 본 개시의 제2 실시 형태의 인공지능 기능 칩(8)은 자기저항 효과 메모리(100) 등을 구비하여 제1 데이터 및 제2 데이터를 유지한다. 성질이 다른 데이터를 자기저항 효과 메모리(100)에 유지시키기 때문에 화상 처리 장치(1)의 구성을 간략화할 수 있다.
(3. 제3 실시 형태)
[마이크로 컨트롤러의 구성]
도 13은 본 개시의 제3 실시 형태에 관한 마이크로 컨트롤러의 구성례를 도시하는 도면이다. 동 도면은 마이크로 컨트롤러(7)의 구성례를 도시하는 블록도이다. 마이크로 컨트롤러(7)는 처리부(21)와, ALU(30)와, 자기저항 효과 메모리(100)와, 메모리 제어부(41 및 42)를 구비한다.
처리부(21)는 자기저항 효과 메모리(100)에 유지된 프로그램을 사용하여 처리를 행하는 것이다. 또한, 처리부(21)는 처리에서의 연산 데이터인 워크 데이터를 자기저항 효과 메모리(100)에 유지한다. 이 프로그램이 제1 데이터에 대응하고, 워크 데이터가 제2 데이터에 해당한다. 또한, ALU(30)는 산술 연산을 행하는 회로이다.
제1 데이터의 기록을 행하는 메모리 제어부(41)는 도 2의 스텝 S100의 기록 처리를 행할 수 있다. 또한, 제2 데이터의 기록을 행하는 메모리 제어부(42)는 도 3의 스텝 S110의 기록 처리를 행할 수 있다.
또한, 마이크로 컨트롤러(7)와 같은 DSP를 구성할 수도 있다. DSP인 경우에는 처리부(21) 대신에 DSP 코어를 배치한다. 자기저항 효과 메모리(100)에는 프로그램 및 워크 데이터가 유지된다. 또한, DSP에서는 ALU(30)를 생략할 수 있다.
[CPU의 구성]
도 14는 본 개시의 제3 실시 형태에 관한 CPU의 구성례를 도시하는 도면이다. 동 도면은 CPU(6)의 구성례를 도시하는 블록도이다. 동 도면의 CPU(6)는 CPU 코어(23)와, 자기저항 효과 메모리(100)와, 메모리 제어부(41)를 구비한다. 동 도면의 자기저항 효과 메모리(100)는 1차 캐시 영역(111) 및 2차 캐시 영역(112)을 구비한다. 1차 캐시 영역(111) 및 2차 캐시 영역(112)은 허용 액세스 지연이 다르다.
(4. 제4 실시 형태)
상술한 제1 실시 형태는 본 개시의 기술을 화상 처리 장치(1)에 적용하고 있다. 이에 대해, 본 개시의 제4 실시 형태에서는 베이스밴드 처리 칩에 적용하는 점에서 상술한 제1 실시 형태와 다르다.
[베이스밴드 처리 칩의 구성]
도 15는 본 개시의 제4 실시 형태에 관한 베이스밴드 처리 칩의 구성례를 도시하는 도면이다. 동 도면은 베이스밴드 처리 칩(5)의 구성례를 도시하는 블록도이다. 베이스밴드 처리 칩(5)은 통신 제어의 베이스밴드 처리를 행하는 반도체 칩이다. 동 도면의 베이스밴드 처리 칩(5)은 복조부(4)와 처리부(22)와, 자기저항 효과 메모리(100)와, 메모리 제어부(41 내지 43)를 구비한다.
복조부(4)는 변조 신호의 복조를 행하는 것이다. 복조된 신호는 처리부(22)에 입력된다.
처리부(22)는 데이터 제어부(15 및 17)와, 복호부(16)를 구비한다. 데이터 제어부(15)는 인터리브된 데이터의 재 나열의 처리를 행하는 것이다. 재 나열할 때의 중간 데이터가 자기저항 효과 메모리(100)에 일시적으로 유지된다.
복호부(16)는 데이터의 복호를 행하는 것이다. 이 복호부(16)는 예를 들면, FEC(Forward Error Correction)의 복호 알고리즘 등을 사용하여 복호를 행한다. 복호부(16)는 통신로 정보의 최적치를 처리할 때마다 자기저항 효과 메모리(100)로부터 판독한다.
데이터 제어부(17)는 복호된 데이터를 유지하는 것이다. 이 데이터 제어부(17)는 예를 들면, 복호된 스트림을 자기저항 효과 메모리(100)에 유지한다.
데이터 제어부(15)의 중간 데이터 및 데이터 제어부(17)의 스트림이 제2 데이터에 해당하고, 복호부(16)의 통신로 정보가 제1 데이터에 해당한다.
제1 데이터의 기록을 행하는 메모리 제어부(42)는 도 2의 스텝 S100의 기록 처리를 행할 수 있다. 또한, 제2 데이터의 기록을 행하는 메모리 제어부(41 및 43)는 도 3의 스텝 S110의 기록 처리를 행할 수 있다.
이와 같이, 본 개시의 제4 실시 형태의 베이스밴드 처리 칩(5)은 자기저항 효과 메모리(100) 등을 구비하여 제1 데이터 및 제2 데이터를 유지한다. 성질이 다른 데이터를 자기저항 효과 메모리(100)에 유지시키기 때문에 베이스밴드 처리 칩(5)의 구성을 간략화할 수 있다.
(5. 제5 실시 형태)
상술한 실시 형태의 전자 기기는 제1 데이터 및 제2 데이터를 자기저항 효과 메모리(100)에 유지하고 있었다. 이에 대해, 본 개시의 제5 실시 형태의 전자 기기는 제1 데이터 및 제2 데이터를 유지하는 영역을 구비하는 자기저항 효과 메모리(100)를 사용하는 점에서 상술한 실시 형태와 다르다.
[인공지능 기능 칩의 구성]
도 16은 본 개시의 제5 실시 형태에 관한 인공지능 기능 칩의 구성례를 도시하는 도면이다. 동 도면은 도 9와 마찬가지로 인공지능 기능 칩(8)의 구성례를 도시하는 블록도이다. 동 도면의 인공지능 기능 칩(8)를 이용하여 본 개시의 제5 실시 형태의 자기저항 효과 메모리(100)를 설명한다.
동 도면의 인공지능 기능 칩(8)은 인공지능 처리 회로(20)와, 자기저항 효과 메모리(100)와, 메모리 제어부(41 내지 44)와, 선택부(32 및 33)와, 전환부(34)와, 전환 제어부(31)를 구비한다.
동 도면의 자기저항 효과 메모리(100)는 제1 메모리 영역(120)과, 제2 메모리 영역(130)과, 공통 영역(140)과, 전환 정보 유지 영역(150)을 구비한다.
제1 메모리 영역(120)은 제1 데이터가 유지되는 영역이다. 제2 메모리 영역(130)은 제2 데이터가 유지되는 영역이다. 공통 영역(140)은 제1 데이터 및 제2 데이터의 어느 하나가 유지되는 영역이다. 전환 정보 유지 영역(150)은 공통 영역(140)을 제1 데이터의 유지 및 제2 데이터의 유지의 어느 하나로 전환하는 전환 정보를 유지하는 영역이다.
메모리 제어부(41)는 전환 정보 유지 영역(150)에 대응한다. 메모리 제어부(42)는 제1 메모리 영역(120)에 대응한다. 메모리 제어부(43)는 공통 영역(140)에 대응한다. 메모리 제어부(44)는 제2 메모리 영역(130)에 대응한다. 제1 데이터의 기록을 행하는 메모리 제어부(42)는 도 2의 스텝 S100의 기록 처리를 행할 수 있다. 또한, 제2 데이터의 기록을 행하는 메모리 제어부(44)는 도 3의 스텝 S110의 기록 처리를 행할 수 있다. 또한, 메모리 제어부(43)는 전환 정보에 의거하여 도 2의 스텝 S100 및 도 3의 스텝 S110의 어느 하나의 처리를 행할 수 있다.
전환부(34)는 제1 데이터 및 제2 데이터를 전환하여 공통 영역(140)에 기록하는 제어를 행하는 것이다. 이 전환은 전환 제어부(31)에 의해 제어된다.
전환 제어부(31)는 전환부(34)에서의 제1 데이터 및 제2 데이터의 전환을 제어하는 것이다. 이 전환 제어부(31)는 전환 정보 유지 영역(150)에 유지된 전환 정보에 의거하여 전환부(34)를 제어한다.
선택부(32)는 공통 영역(140)으로부터 판독된 데이터 중 제1 데이터를 선택하여 인공지능 처리 회로(20)에 출력하는 것이다. 또한, 선택부(32)는 메모리 제어부(42)를 통하여 인공지능 처리 회로(20)로부터의 제1 데이터를 제1 메모리 영역(120)에 기록하는 처리를 더 행한다.
선택부(33)는 공통 영역(140)으로부터 판독된 데이터 중 제2 데이터를 선택하여 인공지능 처리 회로(20)에 출력하는 것이다. 또한, 선택부(33)는 메모리 제어부(44)를 통하여 인공지능 처리 회로(20)로부터의 제2 데이터를 제2 메모리 영역(130)에 기록하는 처리를 더 행한다.
이들 선택부(32 및 33)는 전환 제어부(31)의 제어에 의거하여 선택을 행한다.
이와 같이, 공통 영역(140)을 자기저항 효과 메모리(100)에 배치하여 제1 데이터 및 제2 데이터의 어느 하나를 유지시킴에 의해 자기저항 효과 메모리(100)에서의 제1 데이터 및 제2 데이터의 유지 영역의 비율을 조정할 수 있다. 또한, 복수의 공통 영역(140)을 구비하는 구성을 채택할 수도 있다.
또한, 전환 정보는 자기저항 효과 메모리(100) 이외의 메모리, 예를 들면, eFuse 메모리에 보존하는 구성을 채택할 수도 있다.
[기동 처리]
도 17A는 본 개시의 제5 실시 형태에 관한 기동 처리의 처리 순서의 한 예를 도시하는 도면이다. 기동 처리는 전환 제어부(31)가 자기저항 효과 메모리(100)의 전환 정보 유지 영역(150)으로부터 전환 정보를 판독함(스텝 S141)에 의해 종료한다.
[학습 데이터 갱신 처리]
도 17B는 본 개시의 제5 실시 형태에 관한 학습 데이터 갱신 처리의 처리 순서의 한 예를 도시하는 도면이다. 동 도면은 공통 영역(140)에 제1 데이터를 기록하는 경우의 예를 도시한 도면이다. 우선, 전환 제어부(31)가 전환 정보를 전환 정보 유지 영역(150)에 기록한다(스텝 S151). 다음에, 인공지능 처리 회로(20)가 학습 데이터를 선택부(32)에 출력한다(스텝 S152). 다음에 선택부(32)가 메모리 제어부(42)를 통하여 학습 데이터를 제1 메모리 영역(120)에 기록한다(스텝 S153). 다음에, 선택부(32)가 메모리 제어부(43)를 통하여 학습 데이터를 공통 영역(140)에 기록한다(스텝 S154).
[인공지능 기능 칩의 다른 구성]
도 18은 본 개시의 제5 실시 형태에 관한 인공지능 기능 칩의 다른 구성례를 도시하는 도면이다. 동 도면은 도 16과 마찬가지로 인공지능 기능 칩(8)의 구성례를 도시하는 블록도이다. 동 도면의 인공지능 기능 칩(8)은 메모리 제어부(41 내지 44)가 생략된다. 또한, 동 도면의 인공지능 기능 칩(8)은 선택부(32 및 33) 대신에 선택 및 제어부(36 및 37)가 배치되고, 전환부(34) 대신에 전환부(38)가 배치되는 점에서 도 16의 인공지능 기능 칩(8)과 다르다.
전환부(38)는 제1 데이터 및 제2 데이터를 전환하여 공통 영역(140)에 기록하는 제어를 행한다. 또한, 전환부(38)는 공통 영역(140)에 대한 기록의 처리를 더 행한다.
선택 및 제어부(36)는 공통 영역(140)으로부터 판독된 데이터 중 제1 데이터를 선택하여 인공지능 처리 회로(20)에 출력한다. 또한, 선택 및 제어부(36)는 제1 메모리 영역(120)에 대한 기록 및 판독의 처리를 더 행한다. 또한, 선택 및 제어부(36)는 전환 정보 유지 영역(150)에 대한 전환 정보의 기록 및 판독의 처리를 더 행한다. 또한, 선택 및 제어부(36)는 전환 정보에 의거하여 선택을 행한다.
선택 및 제어부(37)는 공통 영역(140)으로부터 판독된 데이터 중 제2 데이터를 선택하여 인공지능 처리 회로(20)에 출력한다. 또한, 선택 및 제어부(37)는 제2 메모리 영역(130)에 대한 기록 및 판독의 처리를 더 행한다. 또한, 선택 및 제어부(37)는 전환 정보에 의거하여 선택을 행한다.
제1 데이터의 기록을 행하는 선택 및 제어부(36)는 도 2의 스텝 S100의 기록 처리를 행할 수 있다. 또한, 제2 데이터의 기록을 행하는 선택 및 제어부(37)는 도 3의 스텝 S110의 기록 처리를 행할 수 있다.
도 16의 인공지능 기능 칩(8)은 자기저항 효과 메모리(100)의 영역마다 메모리 제어부를 배치했지만, 동 도면의 인공지능 기능 칩(8)은 데이터의 종류마다 제어 회로를 마련하는 구성을 채용하는 것이다. 또한, 학습 데이터의 갱신시에 전환 정보를 기록하기 때문에 전환의 제어를 선택 및 제어부(36)가 행하는 구성을 채택할 수 있다. 또한, 복수의 공통 영역(140)을 구비하는 구성을 채택할 수도 있다.
이 이외의 인공지능 기능 칩(8)의 구성은 본 개시의 제2 실시 형태에서의 인공지능 기능 칩(8)의 구성과 마찬가지이기 때문에 설명을 생략한다.
이와 같이, 본 개시의 제5 실시 형태의 인공지능 기능 칩(8)은 공통 영역(140)을 자기저항 효과 메모리(100)에 배치하여 제1 데이터 및 제2 데이터의 어느 하나를 유지시킨다. 이에 의해 자기저항 효과 메모리(100)에서의 제1 데이터 및 제2 데이터의 유지 영역의 비율을 조정할 수 있다.
(6. 제6 실시 형태)
상술한 제5 실시 형태의 인공지능 기능 칩(8)은 자기저항 효과 메모리(100)에 제1 메모리 영역(120), 제2 메모리 영역(130) 및 공통 영역(140)을 배치하여 제1 데이터 및 제2 데이터를 유지하고 있다. 이에 대해, 본 개시의 제6 실시 형태의 인공지능 기능 칩(8)은 자기저항 효과 메모리(100)에 데이터의 오류 검출 정정의 용장 데이터를 더 유지하는 점에서 상술한 제5 실시 형태와 다르다.
[인공지능 기능 칩의 구성]
도 19는 본 개시의 제6 실시 형태에 관한 인공지능 기능 칩의 구성례를 도시하는 도면이다. 동 도면은 도 16과 마찬가지로 인공지능 기능 칩(8)의 구성례를 도시하는 블록도이다. 동 도면의 인공지능 기능 칩(8)은 오류 검출 정정부(50 및 51)를 더 구비하는 점에서 도 16의 인공지능 기능 칩(8)과 다르다.
오류 검출 정정부(50)는 제1 데이터의 오류 정정 부호 ECC(Error detection and Correction Code)화 및 복호를 행하는 것이다. 오류 검출 정정부(51)는 제2 데이터의 오류 정정 부호 ECC화 및 복호를 행하는 것이다. 또한, 오류 검출 정정부(50)와 오류 검출 정정부(51)가 구비하는 정정 가능 비트 수는 달라도 좋다. 예를 들면, 제2 데이터에 대한 오류 정정의 정정 비트 수는 제1 데이터에 대한 오류 정정의 정정 비트 수보다도 적어도 좋다.
동 도면의 제1 메모리 영역(120)에는 용장 영역이 배치된다. 이 용장 영역은 오류 검출 정정부(50)에 의해 생성되는 용장 데이터를 유지하는 영역이다. 또한, 동 도면의 제2 메모리 영역(130)에도, 용장 영역이 배치된다. 이 용장 영역은 오류 검출 정정부(51)에 의해 생성되는 용장 데이터를 유지하는 영역이다. 또한, 오류 검출 정정부(50)와 오류 검출 정정부(51)가 구비한 정정 가능 비트 수가 다른 경우에는 용장 영역의 크기가 다른 경우도 있다.
[인공지능 기능 칩의 다른 구성]
도 20은 본 개시의 제6 실시 형태에 관한 인공지능 기능 칩의 다른 구성례를 도시하는 도면이다. 동 도면은 도 19와 마찬가지로 인공지능 기능 칩(8)의 구성례를 도시하는 블록도이다. 동 도면의 인공지능 기능 칩(8)은 오류 검출 정정부(51)를 생략하는 점에서 도 19의 인공지능 기능 칩(8)과 다르다.
이 이외의 인공지능 기능 칩(8)의 구성은 본 개시의 제5 실시 형태에서의 인공지능 기능 칩(8)의 구성과 마찬가지이기 때문에 설명을 생략한다.
이와 같이, 본 개시의 제6 실시 형태의 인공지능 기능 칩(8)은 오류 검출 정정부(50 및 51)를 구비하여 자기저항 효과 메모리(100)에서의 기록 데이터의 오류를 경감할 수 있다.
(7. 제7 실시 형태)
상술한 제5 실시 형태의 인공지능 기능 칩(8)은 제1 데이터 및 제2 데이터에 대해 메모리 제어부(42 및 44)를 개별로 배치하고 있다. 이에 대해, 본 개시의 제7 실시 형태의 인공지능 기능 칩(8)은 제1 데이터 및 제2 데이터의 액세스를 공통으로 행하는 점에서 상술한 제5 실시 형태와 다르다.
[인공지능 기능 칩의 구성]
도 21은 본 개시의 제7 실시 형태에 관한 인공지능 기능 칩의 구성례를 도시하는 도면이다. 동 도면은 도 16과 마찬가지로 인공지능 기능 칩(8)의 구성례를 도시하는 블록도이다. 동 도면의 인공지능 기능 칩(8)은 메모리 제어부(41 내지 44), 선택부(32 및 33), 전환부(34) 및 전환 제어부(31)가 생략되는 점에서 도 16의 인공지능 기능 칩(8)과 다르다. 또한, 동 도면의 인공지능 기능 칩(8)은 제1 데이터 유지 제어부(53), 제2 데이터 유지 제어부(54), 제2 선택부(55 및 56) 및 어드레스 판정부(52)를 구비하는 점에서 도 16의 인공지능 기능 칩(8)과 다르다. 또한, 동 도면의 자기저항 효과 메모리(100)는 전환 정보 유지 영역(150) 대신에 어드레스 정보 유지 영역(160)이 배치된다.
동 도면의 인공지능 처리 회로(20)는 자기저항 효과 메모리(100)에 액세스할 때에 어드레스를 출력한다.
어드레스 정보 유지 영역(160)은 어드레스 정보를 유지하는 영역이다. 이 어드레스 정보는 제1 메모리 영역(120), 제2 메모리 영역(130) 및 공통 영역(140)에 유지되는 제1 데이터 및 제2 데이터의 어드레스 정보이다.
어드레스 판정부(52)는 어드레스 정보에 의거하여, 인공지능 처리 회로(20)가 출력하는 어드레스가 제1 메모리 영역(120), 제2 메모리 영역(130) 및 공통 영역(140)에 관한 제1 데이터 및 제2 데이터인지를 판정하는 것이다. 이 어드레스 판정부(52)는 판정 결과에 의거하여 전환 신호를 생성하고, 제2 선택부(55 및 56)에 출력한다. 또한, 어드레스 판정부(52)는 상술한 어드레스 정보 유지 영역(160)에 대해 어드레스 정보의 기록을 행한다. 또한, 어드레스 판정부(52)는 어드레스 정보 유지 영역(160)으로부터의 어드레스 정보의 판독을 더 행한다. 또한, 어드레스 판정부(52)는 청구의 범위에 기재된 제2 전환 제어부의 한 예이다.
제1 데이터 유지 제어부(53)는 인공지능 처리 회로(20)로부터의 데이터를 제1 데이터로서 기록하는 제어를 행하는 것이다. 이 제1 데이터 유지 제어부(53)는 도 2의 스텝 S100의 기록 처리를 행한다. 또한, 제1 데이터 유지 제어부(53)는 자기저항 효과 메모리(100)로부터 제1 데이터의 판독을 더 행한다.
제2 데이터 유지 제어부(54)는 인공지능 처리 회로(20)로부터의 데이터를 제2 데이터로서 기록하는 제어를 행하는 것이다. 이 제2 데이터 유지 제어부(54)는 도 3의 스텝 S110의 기록 처리를 행한다. 또한, 제2 데이터 유지 제어부(54)는 자기저항 효과 메모리(100)로부터 제2 데이터의 판독을 더 행한다.
제2 선택부(55)는 전환 신호에 의거하여 제1 데이터 유지 제어부(53) 및 제2 데이터 유지 제어부(54)를 선택하여 판독 데이터를 인공지능 처리 회로(20)에 출력하는 것이다.
제2 선택부(56)는 전환 신호에 의거하여 제1 데이터 유지 제어부(53) 및 제2 데이터 유지 제어부(54)를 선택하여 기록 데이터를 자기저항 효과 메모리(100)에 출력하는 것이다.
[어드레스 판정 처리]
도 22는 본 개시의 제7 실시 형태에 관한 어드레스 판정 처리의 처리 순서의 한 예를 도시하는 도면이다. 동 도면은 어드레스 판정부(52)에서의 판정 처리의 한 예를 도시하는 흐름도이다. 우선, 어드레스 판정부(52)는 어드레스 정보에 의거하여 인공지능 처리 회로(20)로부터의 어드레스가 제1 데이터의 어드레스인지의 여부를 판단한다(스텝 S161). 그 결과, 제1 데이터의 어드레스인 경우에는(스텝 S161, Yes) 제1 데이터로 전환하는 처리를 행하여(스텝 S162) 전환 신호를 출력한다. 한편, 제1 데이터의 어드레스가 아닌 경우에는(스텝 S161, No) 제2 데이터로 전환하는 처리를 행하여(스텝 S163) 전환 신호를 출력한다.
이 이외의 인공지능 기능 칩(8)의 구성은 본 개시의 제5 실시 형태에서의 인공지능 기능 칩(8)의 구성과 마찬가지이기 때문에 설명을 생략한다.
이와 같이, 본 개시의 제7 실시 형태의 인공지능 기능 칩(8)은 메모리 제어부(41) 등을 생략할 수 있어, 인공지능 기능 칩(8)의 구성을 간략화할 수 있다.
(8. 제8 실시 형태)
상술한 제7 실시 형태의 인공지능 기능 칩(8)은 제1 데이터 유지 제어부(53) 및 제2 데이터 유지 제어부(54)에 의해 제1 데이터 및 제2 데이터의 액세스를 행하고 있다. 이에 대해, 본 개시의 제8 실시 형태의 인공지능 기능 칩(8)은 제1 데이터 유지 제어부(53) 및 제2 데이터 유지 제어부(54)를 통합하는 점에서 상술한 제7 실시 형태와 다르다.
[인공지능 기능 칩의 구성]
도 23은 본 개시의 제8 실시 형태에 관한 인공지능 기능 칩의 구성례를 도시하는 도면이다. 동 도면은 도 21과 마찬가지로 인공지능 기능 칩(8)의 구성례를 도시하는 블록도이다. 동 도면의 인공지능 기능 칩(8)은 제1 데이터 유지 제어부(53), 제2 데이터 유지 제어부(54) 및 제2 선택부(55 및 56) 대신에 메모리 제어부(57)가 배치되는 점에서 도 21의 인공지능 기능 칩(8)과 다르다.
메모리 제어부(57)는 제1 데이터 및 제2 데이터의 제어 순서를 통합하여 행하는 제어부이다.
[기록 처리]
도 24는 본 개시의 제8 실시 형태에 관한 기록 처리의 처리 순서의 한 예를 도시하는 도면이다. 우선, 메모리 제어부(57)는 어드레스 정보에 의거하여 영역의 전환을 행한다(스텝 S171). 다음에, 메모리 제어부(57)는 초기 판독을 행한다(스텝 S172). 다음에, 메모리 제어부(57)는 스텝 S172에서 판독한 데이터와 기록 데이터가 일치하는지의 여부를 판단한다(스텝 S173). 이 결과, 일치하는 경우에는(스텝 S173, Yes) 기록 처리를 종료한다.
한편, 일치하지 않는 경우에는(스텝 S173, No) 메모리 제어부(57)는 기록을 행한다(스텝 S174). 다음에, 메모리 제어부(57)는 기록 데이터가 제2 데이터인지의 여부를 판단한다(스텝 S175). 이것은 스텝 S171에서 전환한 영역에 의거하여 행할 수 있다. 그 결과, 제2 데이터의 기록인 경우에는(스텝 S175, Yes) 처리를 종료한다. 한편, 제2 데이터의 기록이 아닌 경우에는(스텝 S175, No) 메모리 제어부(57)는 베리파이 판독을 행한다(스텝 S176). 그 후, 메모리 제어부(57)는 스텝 S173의 처리로 이행한다.
[인공지능 기능 칩의 다른 구성]
도 25는 본 개시의 제8 실시 형태에 관한 인공지능 기능 칩의 다른 구성례를 도시하는 도면이다. 동 도면은 도 23과 마찬가지로 인공지능 기능 칩(8)의 구성례를 도시하는 블록도이다. 동 도면의 인공지능 기능 칩(8)은 어드레스 판정부(52)를 생략하는 점에서 도 23의 인공지능 기능 칩(8)과 다르다.
동 도면의 인공지능 처리 회로(20)는 어드레스 정보 유지 영역(160)으로부터 어드레스 정보를 판독하여 유지한다. 동 도면의 인공지능 처리 회로(20)는 유지한 어드레스 정보에 의거하여 메모리 제어부(57)를 제어한다.
이 이외의 인공지능 기능 칩(8)의 구성은 본 개시의 제7 실시 형태에서의 인공지능 기능 칩(8)의 구성과 마찬가지이기 때문에 설명을 생략한다.
이와 같이, 본 개시의 제8 실시 형태의 인공지능 기능 칩(8)은 인공지능 기능 칩(8)의 구성을 더욱 간략화할 수 있다.
또한, 본 명세서에 기재된 효과는 어디까지나 예시로서 한정되는 것이 아니고, 또 다른 효과가 있어도 좋다.
또한, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1) 장기 유지용의 기록이 행해지는 제1 데이터 및 단기 유지용의 기록이 행해지는 제2 데이터를 유지하는 자기저항 효과 메모리와,
상기 자기저항 효과 메모리에 대해 상기 제1 데이터 및 상기 제2 데이터의 기록과 상기 제1 데이터의 검증을 행하는 메모리 제어부와,
상기 제1 데이터 및 상기 제2 데이터에 의거한 처리를 행하는 처리부를 갖는 전자 기기.
(2) 상기 장기 유지용의 기록은 검증을 수반하는 기록이고, 상기 단기 유지용의 기록은 검증을 수반하지 않는 기록인 상기 (1)에 기재된 전자 기기.
(3) 상기 제2 데이터는 화상 신호이고,
상기 제1 데이터는 상기 화상 신호의 처리에서의 설정치이고,
상기 처리부는 상기 제1 데이터에 의거하여 상기 제2 데이터의 처리를 행하는 상기 (1)에 기재된 전자 기기.
(4) 상기 자기저항 효과 메모리는 상기 제2 데이터를 처리하는 프로그램을 더 유지하는 상기 (3)에 기재된 전자 기기.
(5) 상기 제1 데이터는 인공지능 처리 회로에서의 기계 학습 결과이고,
상기 제2 데이터는 기계 학습할 때의 일시 보관 데이터이고,
상기 처리부는 상기 제2 데이터를 사용하여 상기 기계 학습을 행하여 상기 제1 데이터를 생성하는 상기 (1)에 기재된 전자 기기.
(6) 상기 제2 데이터는 베이스밴드 처리에서의 처리 결과이고,
상기 제1 데이터는 상기 베이스밴드 처리에서의 설정치이고,
상기 처리부는 상기 제1 데이터에 의거하여 상기 베이스밴드 처리를 행하여 상기 제2 데이터를 생성하는 상기 (1)에 기재된 전자 기기.
(7) 상기 제1 데이터는 프로그램이고,
상기 제2 데이터는 연산 데이터이고,
상기 처리부는 상기 제1 데이터에 의해 상기 제2 데이터를 처리하는 상기 (1)에 기재된 전자 기기.
(8) 상기 자기저항 효과 메모리는 상기 제1 데이터를 유지하는 영역인 제1 메모리 영역 및 상기 제2 데이터를 유지하는 영역인 제2 메모리 영역을 구비하는 상기 (1)에 기재된 전자 기기.
(9) 상기 자기저항 효과 메모리는 상기 제1 데이터 및 상기 제2 데이터의 어느 하나를 유지하는 영역인 공통 영역을 더 구비하는 상기 (8)에 기재된 전자 기기.
(10) 상기 자기저항 효과 메모리는 상기 공통 영역을 상기 제1 데이터의 유지 및 상기 제2 데이터의 유지의 어느 하나로 전환하는 전환 정보를 유지하는 전환 정보 유지 영역을 더 구비하는 상기 (9)에 기재된 전자 기기.
(11) 상기 전환 정보에 의거하여, 상기 공통 영역으로의 기록을 제어하는 전환 제어부와,
상기 전환 정보에 의거하여, 상기 공통 영역부터 판독한 데이터를 선택하는 선택부를 더 갖는 상기 (10)에 기재된 전자 기기.
(12) 상기 제1 데이터의 오류 검출 정정 처리를 행하는 제1 오류 검출 정정부를 더 가지고,
상기 제1 메모리 영역은 상기 제1 오류 검출 정정부에 의해 생성되는 오류 정정 부호의 용장 데이터를 유지하는 용장 영역을 더 구비하는 상기 (11)에 기재된 전자 기기.
(13) 상기 제2 데이터의 오류 검출 정정 처리를 행하는 제2 오류 검출 정정부를 더 가지고,
상기 제2 메모리 영역은 상기 제2 오류 검출 정정부에 의해 생성되는 오류 정정 부호의 용장 데이터를 유지하는 용장 영역을 더 구비하는 상기 (12)에 기재된 전자 기기.
(14) 상기 자기저항 효과 메모리는 상기 공통 영역에 유지되는 상기 제1 데이터 및 상기 제2 데이터의 어드레스의 정보인 어드레스 정보를 유지하는 어드레스 정보 유지 영역을 더 구비하는 상기 (9)에 기재된 전자 기기.
(15) 상기 어드레스 정보에 의거하여 상기 공통 영역을 상기 제1 데이터의 유지 및 상기 제2 데이터의 유지의 어느 하나로 전환하는 제2 전환 제어부를 더 갖는 상기 (14)에 기재된 전자 기기.
1: 화상 처리 장치 5: 베이스밴드 처리 칩
6: CPU 7: 마이크로 컨트롤러
8: 인공지능 기능 칩 10: 처리부
11: 프레임 메모리 제어부 20: 인공지능 처리 회로
21: 처리부 31: 전환 제어부
32, 33: 선택부 34, 38: 전환부
36, 37: 선택 및 제어부 41∼44, 57: 메모리 제어부
50, 51: 오류 검출 정정부 52: 어드레스 판정부
53: 제1 데이터 유지 제어부 54: 제2 데이터 유지 제어부
55, 56: 제2 선택부 100: 자기저항 효과 메모리
120: 제1 메모리 영역 130: 제2 메모리 영역
140: 공통 영역 150: 전환 정보 유지 영역
160: 어드레스 정보 유지 영역

Claims (15)

  1. 장기 유지용의 기록이 행해지는 제1 데이터 및 단기 유지용의 기록이 행해지는 제2 데이터를 유지하는 자기저항 효과 메모리와,
    상기 자기저항 효과 메모리에 대해 상기 제1 데이터 및 상기 제2 데이터의 기록과 상기 제1 데이터의 검증을 행하는 메모리 제어부와,
    상기 제1 데이터 및 상기 제2 데이터에 의거한 처리를 행하는 처리부를 갖는 것을 특징으로 하는 전자 기기.
  2. 제1항에 있어서,
    상기 장기 유지용의 기록은 검증을 수반하는 기록이고, 상기 단기 유지용의 기록은 검증을 수반하지 않는 기록인 것을 특징으로 하는 전자 기기.
  3. 제1항에 있어서,
    상기 제2 데이터는 화상 신호이고,
    상기 제1 데이터는 상기 화상 신호의 처리에서의 설정치이고,
    상기 처리부는 상기 제1 데이터에 의거하여 상기 제2 데이터의 처리를 행하는 것을 특징으로 하는 전자 기기.
  4. 제3항에 있어서,
    상기 자기저항 효과 메모리는 상기 제2 데이터를 처리하는 프로그램을 더 유지하는 것을 특징으로 하는 전자 기기.
  5. 제1항에 있어서,
    상기 제1 데이터는 인공지능 처리 회로에서의 기계 학습 결과이고,
    상기 제2 데이터는 기계 학습할 때의 일시 보관 데이터이고,
    상기 처리부는 상기 제2 데이터를 사용하여 상기 기계 학습을 행하여 상기 제1 데이터를 생성하는 것을 특징으로 하는 전자 기기.
  6. 제1항에 있어서,
    상기 제2 데이터는 베이스밴드 처리에서의 처리 결과이고,
    상기 제1 데이터는 상기 베이스밴드 처리에서의 설정치이고,
    상기 처리부는 상기 제1 데이터에 의거하여 상기 베이스밴드 처리를 행하여 상기 제2 데이터를 생성하는 것을 특징으로 하는 전자 기기.
  7. 제1항에 있어서,
    상기 제1 데이터는 프로그램이고,
    상기 제2 데이터는 연산 데이터이고,
    상기 처리부는 상기 제1 데이터에 의해 상기 제2 데이터를 처리하는 것을 특징으로 하는 전자 기기.
  8. 제1항에 있어서,
    상기 자기저항 효과 메모리는 상기 제1 데이터를 유지하는 영역인 제1 메모리 영역 및 상기 제2 데이터를 유지하는 영역인 제2 메모리 영역을 구비하는 것을 특징으로 하는 전자 기기.
  9. 제8항에 있어서,
    상기 자기저항 효과 메모리는 상기 제1 데이터 및 상기 제2 데이터의 어느 하나를 유지하는 영역인 공통 영역을 더 구비하는 것을 특징으로 하는 전자 기기.
  10. 제9항에 있어서,
    상기 자기저항 효과 메모리는 상기 공통 영역을 상기 제1 데이터의 유지 및 상기 제2 데이터의 유지의 어느 하나로 전환하는 전환 정보를 유지하는 전환 정보 유지 영역을 더 구비하는 것을 특징으로 하는 전자 기기.
  11. 제10항에 있어서,
    상기 전환 정보에 의거하여, 상기 공통 영역으로의 기록을 제어하는 전환 제어부와,
    상기 전환 정보에 의거하여, 상기 공통 영역부터 판독한 데이터를 선택하는 선택부를 더 갖는 것을 특징으로 하는 전자 기기.
  12. 제11항에 있어서,
    상기 제1 데이터의 오류 검출 정정 처리를 행하는 제1 오류 검출 정정부를 더 가지고,
    상기 제1 메모리 영역은 상기 제1 오류 검출 정정부에 의해 생성되는 오류 정정 부호의 용장 데이터를 유지하는 용장 영역을 더 구비하는 것을 특징으로 하는 전자 기기.
  13. 제12항에 있어서,
    상기 제2 데이터의 오류 검출 정정 처리를 행하는 제2 오류 검출 정정부를 더 가지고,
    상기 제2 메모리 영역은 상기 제2 오류 검출 정정부에 의해 생성되는 오류 정정 부호의 용장 데이터를 유지하는 용장 영역을 더 구비하는 것을 특징으로 하는 전자 기기.
  14. 제9항에 있어서,
    상기 자기저항 효과 메모리는 상기 공통 영역에 유지되는 상기 제1 데이터 및 상기 제2 데이터의 어드레스의 정보인 어드레스 정보를 유지하는 어드레스 정보 유지 영역을 더 구비하는 것을 특징으로 하는 전자 기기.
  15. 제14항에 있어서,
    상기 어드레스 정보에 의거하여 상기 공통 영역을 상기 제1 데이터의 유지 및 상기 제2 데이터의 유지의 어느 하나로 전환하는 제2 전환 제어부를 더 갖는 것을 특징으로 하는 전자 기기.
KR1020247014025A 2021-11-25 2022-11-15 전자 기기 KR20240112263A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2021-191297 2021-11-25
JP2021191297A JP2023077829A (ja) 2021-11-25 2021-11-25 電子機器
PCT/JP2022/042328 WO2023095668A1 (ja) 2021-11-25 2022-11-15 電子機器

Publications (1)

Publication Number Publication Date
KR20240112263A true KR20240112263A (ko) 2024-07-18

Family

ID=86539639

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020247014025A KR20240112263A (ko) 2021-11-25 2022-11-15 전자 기기

Country Status (5)

Country Link
JP (1) JP2023077829A (ko)
KR (1) KR20240112263A (ko)
CN (1) CN118284937A (ko)
TW (1) TW202327063A (ko)
WO (1) WO2023095668A1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019062183A (ja) 2017-09-25 2019-04-18 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． イメージセンサ

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015174020A1 (ja) * 2014-05-13 2015-11-19 ソニー株式会社 メモリシステム、メモリ周辺回路およびメモリ制御方法
JP2018049672A (ja) * 2016-09-20 2018-03-29 東芝メモリ株式会社 メモリシステムおよびプロセッサシステム
JP6672224B2 (ja) * 2017-07-12 2020-03-25 株式会社東芝 磁気メモリ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019062183A (ja) 2017-09-25 2019-04-18 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． イメージセンサ

Also Published As

Publication number Publication date
TW202327063A (zh) 2023-07-01
JP2023077829A (ja) 2023-06-06
CN118284937A (zh) 2024-07-02
WO2023095668A1 (ja) 2023-06-01

Similar Documents

Publication Publication Date Title
US10115446B1 (en) Spin transfer torque MRAM device with error buffer
JP4853735B2 (ja) Ｍｒａｍ、及びその動作方法
US9793003B2 (en) Programming of non-volatile memory subjected to high temperature exposure
JP6086451B2 (ja) セル情報を不揮発性メモリアレイに保存する不揮発性メモリ
JP5479656B1 (ja) 記憶回路
US20160132388A1 (en) Semiconductor memory device and ecc method thereof
US11016843B2 (en) Direct-input redundancy scheme with adaptive syndrome decoder
US11740964B2 (en) Direct-input redundancy scheme with dedicated error correction code circuit
TWI768787B (zh) 記憶體裝置以及感測放大器修整方法
JP2014110071A (ja) エラー訂正パリティビットによるｍｒａｍスマートビット書き込みアルゴリズムの方法および装置
CN110660421A (zh) 一种带纠错和压缩电路的磁性随机存储器
US20170263336A1 (en) Memory and memory device
US9003242B2 (en) Semiconductor memory device and method of controlling the same
CN114329637A (zh) 物理不可克隆函数的架构和方法
TWI790497B (zh) 半導體記憶裝置
Nguyen On the design of 7/9-rate sparse code for spin-torque transfer magnetic random access memory
KR20240112263A (ko) 전자 기기
CN110660422A (zh) 一种配合纠错磁性随机存储器使用的缓存系统
CN112289353B (zh) 一种优化的具有ecc功能的mram系统及其操作方法
WO2022018950A1 (ja) メモリシステムおよびメモリ動作プログラム
JP6069705B2 (ja) メモリ装置
TW202439304A (zh) 記憶裝置以及記憶裝置的驅動方法
CN118692522A (zh) 存储装置以及存储装置的驱动方法
CN112289352A (zh) 具有ecc功能的mram系统及其操作方法
TW201103035A (en) Memory