WO2023095668A1 - 電子機器 - Google Patents

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WO2023095668A1
WO2023095668A1 PCT/JP2022/042328 JP2022042328W WO2023095668A1 WO 2023095668 A1 WO2023095668 A1 WO 2023095668A1 JP 2022042328 W JP2022042328 W JP 2022042328W WO 2023095668 A1 WO2023095668 A1 WO 2023095668A1
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WO
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data
memory
processing
electronic device
area
Prior art date
Application number
PCT/JP2022/042328
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English (en)
French (fr)
Inventor
塁 阪井
政功 細見
啓三 平賀
豊 肥後
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect

Definitions

  • This disclosure relates to electronic equipment.
  • Electronic devices are used that are configured by combining a memory device that holds data and a processing circuit that processes data.
  • an electronic device image sensor
  • a semiconductor chip on which a sensor array having pixels for generating an image signal of an object is arranged and a semiconductor chip on which a memory and a processing circuit are arranged are stacked.
  • DRAM Dynamic Random Access Memory
  • SRAM Static Random Access Memory
  • STT-MRAM Spin Transfer Torque MRAM
  • Flash memory can be used for the memory of this image sensor.
  • the present disclosure proposes an electronic device with a simplified configuration.
  • An electronic device includes a magnetoresistive memory, a memory control section, and a processing section.
  • the magnetoresistive memory holds first data written for long-term retention and second data written for short-term retention.
  • the memory control unit writes the first data and the second data to the magnetoresistive memory and verifies the first data.
  • the processing unit performs processing based on the first data and the second data.
  • FIG. 1 is a diagram illustrating a configuration example of an image processing device according to a first embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram illustrating an example of a processing procedure of write processing according to the first embodiment of the present disclosure
  • FIG. 4 is a diagram illustrating an example of a processing procedure of write processing according to the first embodiment of the present disclosure
  • FIG. 4 is a diagram showing another configuration example of the image processing apparatus according to the first embodiment of the present disclosure
  • FIG. FIG. 7 is a diagram illustrating another example of a processing procedure of write processing according to the first embodiment of the present disclosure
  • FIG. 4 is a diagram showing another configuration example of the image processing apparatus according to the first embodiment of the present disclosure
  • FIG. 5 is a diagram showing a configuration example of an artificial intelligence function chip according to a second embodiment of the present disclosure
  • FIG. FIG. 10 is a diagram showing another configuration example of the artificial intelligence function chip according to the second embodiment of the present disclosure
  • FIG. 10 is a diagram showing a configuration example of an artificial intelligence function chip according to a modification of the second embodiment of the present disclosure
  • FIG. 10 is a diagram showing a configuration example of an artificial intelligence function chip according to a modification of the second embodiment of the present disclosure
  • FIG. 10 is a diagram showing a configuration example of an artificial intelligence function chip according to a modification of the second embodiment of the present disclosure
  • FIG. 10 is a diagram showing a configuration example of an artificial intelligence function chip according to a modification of the second embodiment of the present disclosure
  • FIG. 5 is a diagram showing a configuration example of an artificial intelligence function chip according to a second embodiment of the present disclosure
  • FIG. 10 is a diagram showing another configuration example of the artificial intelligence function chip according to the second embodiment of the present disclosure
  • FIG. 10 is
  • FIG. 11 is a diagram illustrating a configuration example of a microcontroller according to a third embodiment of the present disclosure
  • FIG. FIG. 11 is a diagram illustrating a configuration example of a CPU according to a third embodiment of the present disclosure
  • FIG. 11 is a diagram showing a configuration example of a baseband processing chip according to a fourth embodiment of the present disclosure
  • FIG. FIG. 13 is a diagram showing a configuration example of an artificial intelligence function chip according to a fifth embodiment of the present disclosure
  • FIG. 21 is a diagram illustrating an example of a processing procedure of start-up processing according to the fifth embodiment of the present disclosure
  • FIG. FIG. 22 is a diagram illustrating an example of a processing procedure of learning data update processing according to the fifth embodiment of the present disclosure
  • FIG. 12 is a diagram showing another configuration example of the artificial intelligence function chip according to the fifth embodiment of the present disclosure;
  • FIG. 12 is a diagram showing a configuration example of an artificial intelligence function chip according to a sixth embodiment of the present disclosure;
  • FIG. 20 is a diagram showing another configuration example of the artificial intelligence function chip according to the sixth embodiment of the present disclosure;
  • FIG. 20 is a diagram showing a configuration example of an artificial intelligence function chip according to a seventh embodiment of the present disclosure;
  • FIG. 22 is a diagram illustrating an example of a processing procedure of address determination processing according to the seventh embodiment of the present disclosure;
  • FIG. 21 is a diagram showing a configuration example of an artificial intelligence function chip according to an eighth embodiment of the present disclosure;
  • FIG. FIG. 23 is a diagram illustrating an example of a processing procedure of write processing according to the eighth embodiment of the present disclosure;
  • FIG. 20 is a diagram showing another configuration example of the artificial intelligence function chip according to the eighth embodiment of the present disclosure;
  • FIG. 1 is a diagram illustrating a configuration example of an image processing device according to the first embodiment of the present disclosure.
  • FIG. 1 is a block diagram showing a configuration example of the image processing apparatus 1.
  • the image processing device 1 is an electronic device that processes an image signal generated by the imaging device 9 to generate image data.
  • the image processing apparatus 1 includes an analog-to-digital converter (ADC) 2 , a processing section 10 , memory control sections 41 to 44 and a magnetoresistive memory 100 .
  • ADC analog-to-digital converter
  • the ADC 2 performs analog-to-digital conversion of the image signal output from the imaging device 9 to generate a digital image signal.
  • the processing unit 10 processes data.
  • a processing unit 10 in FIG. 1 processes image signals and image data output from the ADC 2 .
  • a frame which is pixel signals for one screen, is assumed as image data.
  • the processing unit 10 stores data such as image signals to be processed and processing setting information in a magnetoresistive memory 100, which will be described later. At this time, the processing unit 10 stores the data by writing the data into the magnetoresistive memory 100 .
  • the data to be written includes first data and second data.
  • the first data is data to be written for long-term retention when writing to the magnetoresistive effect memory 100 .
  • a method of verifying written data can be applied. This is to reduce the write error rate.
  • This first data corresponds to data that is held for a long period of time as well as data that has a high degree of importance.
  • the second data is data to be written for short-term retention.
  • a method of reducing write delay by omitting verification of written data can be applied.
  • the second data corresponds to data to be written at high speed in addition to data to be temporarily stored (held).
  • the first data can be applied to non-volatile data and the second data can be applied to volatile data.
  • the processing unit 10 includes a frame memory control unit 11, an image processing unit 12, an image data control unit 13, and an interface unit 14.
  • the frame memory control unit 11 performs control for accumulating image signals output from the imaging device 9 to form a frame.
  • a frame can be configured by writing image signals output in time series from the imaging device 9 into the magnetoresistive memory 100 .
  • the image signal at this time corresponds to the second data.
  • the frame memory control section 11 reads out the constructed frame from the magnetoresistive effect memory 100 and outputs it to the image processing section 12 .
  • the image processing unit 12 performs frame image processing. This image processing corresponds to, for example, correction of an image signal. At this time, the image processing unit 12 reads the processing setting values from the magnetoresistive memory 100 . This set value corresponds to the first data. The set values are input from an external memory device and written into the magnetoresistive memory 100, for example, when the image processing apparatus 1 is activated. Also, the image processing program in the image processing unit 12 can be stored in the magnetoresistive memory 100 . This program is read from the magnetoresistive effect memory 100 and held in the image processing section 12 when the image processing apparatus 1 is started.
  • the image data control unit 13 causes the magnetoresistive memory 100 to hold the frame after image processing.
  • the image data control unit 13 writes the image-processed frame into the magnetoresistive memory 100 to hold the frame in the magnetoresistive memory 100 .
  • the image data control unit 13 also reads frames from the magnetoresistive memory 100 and outputs them to the interface unit 14 . This frame corresponds to the second data.
  • the interface unit 14 exchanges with external devices.
  • the interface unit 14 outputs the image-processed frame as image data to an external device.
  • the interface unit 14 performs calibration for measuring characteristics such as impedance of a transmission line connected to an external device.
  • the interface unit 14 writes and retains the result of this calibration as a set value in the magnetoresistive effect memory 100 .
  • a set value based on the result of this calibration corresponds to the first data.
  • the set values held in the magnetoresistive memory 100 are read out from the magnetoresistive memory 100 by the interface unit 14 when the image processing apparatus 1 is activated.
  • the magnetoresistive memory 100 is a memory that uses magnetoresistive elements such as MTJ (Magnetic Tunnel Junction) elements having voltage-controlled magnetic anisotropy (VCMA) as memory cells.
  • This MTJ element is an element in which a non-magnetic insulating layer is arranged between two ferromagnetic layers, and is an element whose resistance value changes according to the magnetization directions of the two ferromagnetic layers.
  • the MTJ element is in a high resistance state when the magnetization directions of these two ferromagnetic layers are different, and is in a low resistance state when the magnetization directions are the same.
  • This magnetization direction can be changed by applying a write voltage to the MTJ element.
  • One bit of data can be stored by corresponding, for example, values "0" and "1" to the low resistance state and high resistance state of the MTJ element, respectively.
  • This magnetoresistive memory 100 is a memory that is small, nonvolatile, and capable of high-speed writing. Data can be retained for a long period of time by having non-volatility. Furthermore, the magneto-resistive memory 100 can be used as an SRAM because it requires less write energy than an STT-MRAM. As described above, the magnetoresistive memory 100 has characteristics superior to other types of memories in terms of occupied area and power consumption. In addition, the magnetoresistive memory 100 can hold data with different characteristics such as non-volatility. The magnetoresistive memory 100 shown in the figure holds the above-described first data and second data.
  • the memory control units 41 to 44 control writing and reading of data with respect to the magnetoresistive memory 100 .
  • the memory control unit 41 corresponds to the data of the frame memory control unit 11, the memory control unit 42 corresponds to the data of the image processing unit 12, the memory control unit 43 corresponds to the data of the image data control unit 13, and the memory control unit 43 corresponds to the data of the image data control unit 13.
  • 44 corresponds to the data of the interface unit 14;
  • Memory control units 42 and 44 control writing and reading of the first data.
  • the memory control units 42 and 44 further perform verification when writing the first data.
  • Memory control units 41 and 43 control writing and reading of the second data. Unlike the memory controllers 42 and 44, the memory controllers 41 and 43 do not perform verification during writing.
  • FIG. 2 is a diagram illustrating an example of a processing procedure of write processing according to the first embodiment of the present disclosure.
  • This figure is a flow chart showing an example of write processing when writing the first data.
  • the processing in the figure is processing performed by the memory control units 42 and 44 in charge of writing the first data.
  • the memory control unit 42 will be described as an example.
  • the memory control unit 42 performs initial reading (step S101). This can be done by the memory control unit 42 reading the data held in the memory cell to be written.
  • step S102 determines whether the data read in step S101 and the write data match (step S102). As a result, if they match (step S102, Yes), the writing process is terminated.
  • step S102 if they do not match (step S102, No), the memory control unit 42 writes (step S103).
  • step S104 the memory control unit 42 performs verify read (step S104). This can be done by the memory control unit 42 reading data from the target memory cell. After that, the memory control unit 42 proceeds to the process of step S102 and determines whether or not the read data and the write data match (step S102). The determination of whether the read data and the write data match in step S104 corresponds to the write verification process.
  • FIG. 3 is a diagram showing an example of a processing procedure of write processing according to the first embodiment of the present disclosure.
  • This figure is a flowchart showing an example of write processing when writing the second data.
  • the processing shown in the figure is processing performed by the memory control units 41 and 43 in charge of writing the second data.
  • the memory control unit 41 will be described as an example.
  • the memory control unit 41 performs initial reading (step S111).
  • the memory control unit 41 determines whether the data read in step S111 and the write data match (step S112). As a result, if they match (step S112, Yes), the writing process is terminated. On the other hand, if they do not match (step S102, No), the memory control unit 42 writes (step S113).
  • FIG. 4 is a diagram illustrating another configuration example of the image processing device according to the first embodiment of the present disclosure.
  • the image processing apparatus 1 in FIG. 1 is different from the image processing apparatus 1 in FIG. 1 in that it further includes a control unit 3 .
  • the memory control units 41 to 44 in the figure can perform writing corresponding to both the first data and the second data.
  • the control unit 3 controls writing of the memory control units 41 to 44.
  • the control unit 3 outputs a control signal and controls the memory control units 41 to 44 to correspond to either writing of the first data or writing of the second data.
  • the controller 3 in FIG. 1 controls the memory controllers 41 and 43 to correspond to the second data and the memory controllers 42 and 44 to correspond to the first data.
  • FIG. 5 is a diagram illustrating another example of the write processing procedure according to the first embodiment of the present disclosure.
  • the figure shows the processing performed by the memory control units 41 to 44 in FIG.
  • the memory control unit 41 will be described as an example.
  • the memory control unit 41 performs initial reading (step S131).
  • the memory control unit 41 determines whether the data read in step S131 and the write data match (step S132). As a result, if they match (step S132, Yes), the write process is terminated, and if they do not match (step S132, No), the memory control unit 41 writes (step S133).
  • the memory control unit 41 determines whether or not writing of the second data is set (step S134). If it is set to write the second data (step S134, Yes), the write process is terminated.
  • step S134 if it is set to write the second data (step S134, No), the memory control unit 41 performs verify read (step S135). After that, the memory control unit 41 proceeds to the process of step S132.
  • FIG. 6 is a diagram illustrating another configuration example of the image processing device according to the first embodiment of the present disclosure. This figure, like FIG. 4, shows a configuration example of the image processing apparatus 1. As shown in FIG. The image processing apparatus 1 of FIG. 4 further includes magnetoresistive effect memories 101 and 102, and differs from the image processing apparatus 1 of FIG. .
  • the magnetoresistive memories 101 and 102 hold second data. Also, the magnetoresistive memory 100 in the figure holds the first data.
  • the ADC 2 in the figure writes the image signal to the magnetoresistive memory 101 via the memory control section 41 .
  • the image processing unit 12 in FIG. Also, the image processing unit 12 in FIG. Further, the interface unit 14 in the same figure reads image data from the magnetoresistive effect memory 100 via the memory control unit 43 .
  • [Modification of image processing device] 7 and 8 are diagrams showing configuration examples of image processing apparatuses according to modifications of the first embodiment of the present disclosure.
  • 7 and 8 are diagrams showing configuration examples of the image processing apparatus 1, similar to FIG.
  • the image processing apparatus 1 in FIG. 7 differs from the image processing apparatus 1 in FIG. 6 in that SRAMs 201 and 202 are provided instead of the magnetoresistive memories 101 and 102 .
  • 8 differs from the image processing apparatus 1 in FIG. 6 in that it includes a flash memory 203 instead of the magnetoresistive effect memory 100 .
  • the configuration of the image processing apparatus 1 other than this is the same as that of the image processing apparatus 1 in FIG. 6, so the description is omitted.
  • the image processing apparatus 1 includes the voltage-controlled magnetoresistive memory 100 and the like to hold the first data and the second data. Since data with different properties are held in the magnetoresistive memory 100, the configuration of the image processing apparatus 1 can be simplified.
  • FIG. 9 is a diagram showing a configuration example of an artificial intelligence function chip according to the second embodiment of the present disclosure. This figure is a block diagram showing a configuration example of the artificial intelligence function chip 8. As shown in FIG.
  • the artificial intelligence function chip 8 is a semiconductor chip having an artificial intelligence (AI) function.
  • the artificial intelligence processing circuit 20 is a circuit that performs machine learning processing.
  • the artificial intelligence processing circuit 20 shown in FIG. 1 performs machine learning based on the input data and stores the learning result in the magnetoresistive effect memory 100 .
  • the artificial intelligence processing circuit 20 holds the machine learning operation result in the magnetoresistive memory 100 as temporary storage data.
  • the learning result of machine learning corresponds to the first data
  • the temporarily stored data corresponds to the second data.
  • the artificial intelligence processing circuit 20 when data is input to the artificial intelligence processing circuit 20 , the artificial intelligence processing circuit 20 reads learning data from the magnetoresistive memory 100 . Then, the artificial intelligence processing circuit 20 executes artificial intelligence processing, for example, sum-of-products operation of input data and learning data. At that time, the artificial intelligence processing circuit 20 writes the interim calculation result to the magnetoresistive memory 100 as temporary storage data. The artificial intelligence processing circuit 20 repeats calculations of learning data and intermediate calculation results a predetermined number of times according to the number of networks and the number of layers in the artificial intelligence processing. When the predetermined number of times is reached, the artificial intelligence processing circuit 20 terminates the processing and outputs the result.
  • artificial intelligence processing circuit 20 when data is input to the artificial intelligence processing circuit 20 , the artificial intelligence processing circuit 20 reads learning data from the magnetoresistive memory 100 . Then, the artificial intelligence processing circuit 20 executes artificial intelligence processing, for example, sum-of-products operation of input data and learning data. At that time, the artificial intelligence processing circuit 20 writes the interim calculation result to the
  • the memory control unit 41 that writes the first data can perform the writing process of step S100 in FIG. Also, the memory control unit 42 that writes the second data can perform the write processing of step S110 in FIG.
  • FIG. 10 is a diagram showing another configuration example of the artificial intelligence function chip according to the second embodiment of the present disclosure;
  • This figure, like FIG. 9, is a block diagram showing a configuration example of the artificial intelligence function chip 8.
  • the artificial intelligence function chip 8 shown in FIG. 9 differs from the artificial intelligence function chip 8 shown in FIG. 9 in that it further includes the control unit 3 described with reference to FIG. Note that the write processing of step S130 in FIG. 5 can be applied to the memory control units 41 and 42 in FIG.
  • FIG. 11 and 12 are diagrams showing configuration examples of artificial intelligence function chips according to modifications of the second embodiment of the present disclosure.
  • 11 and 12 are diagrams showing configuration examples of the artificial intelligence function chip 8, like FIG.
  • the artificial intelligence function chip 8 of FIG. 11 has a magnetoresistive memory 100 and an SRAM 201 .
  • This SRAM 201 is controlled by the memory control unit 42 and holds the second data.
  • the magnetoresistive memory 100 in the figure is controlled by the memory control unit 41 and holds the first data.
  • the artificial intelligence function chip 8 in FIG. 12 includes a flash memory 203 and a magnetoresistive memory 100.
  • This flash memory 203 is controlled by the memory control unit 41 and holds the first data.
  • the magnetoresistive memory 100 in the figure is controlled by the memory control unit 42 and holds the second data.
  • the configuration of the artificial intelligence function chip 8 is the same as the artificial intelligence function chip 8 in FIG. 10, so the description is omitted.
  • the artificial intelligence function chip 8 of the second embodiment of the present disclosure includes the magnetoresistive memory 100 and the like to hold the first data and the second data. Since data with different properties are held in the magnetoresistive memory 100, the configuration of the image processing apparatus 1 can be simplified.
  • FIG. 13 is a diagram illustrating a configuration example of a microcontroller according to the third embodiment of the present disclosure; This figure is a block diagram showing a configuration example of the microcontroller 7. As shown in FIG.
  • the microcontroller 7 includes a processing unit 21, an ALU 30, a magnetoresistive memory 100, and memory control units 41 and .
  • the processing unit 21 performs processing using programs held in the magnetoresistive memory 100 .
  • the processing unit 21 also holds work data, which is operation data in the processing, in the magnetoresistive memory 100 .
  • This program corresponds to the first data, and the work data corresponds to the second data.
  • the ALU 30 is a circuit that performs arithmetic operations.
  • the memory control unit 41 that writes the first data can perform the writing process of step S100 in FIG. Also, the memory control unit 42 that writes the second data can perform the write processing of step S110 in FIG.
  • a DSP similar to the microcontroller 7 can also be configured.
  • a DSP core is arranged instead of the processing unit 21 .
  • the magnetoresistive memory 100 holds programs and work data. Note that the ALU 30 can be omitted from the DSP.
  • FIG. 14 is a diagram illustrating a configuration example of a CPU according to the third embodiment of the present disclosure; This figure is a block diagram showing a configuration example of the CPU 6.
  • the magnetoresistive memory 100 of FIG. 1 includes a primary cache area 111 and a secondary cache area 112 .
  • the primary cache area 111 and the secondary cache area 112 have different allowable access delays.
  • the first embodiment described above applies the technique of the present disclosure to the image processing apparatus 1 .
  • the fourth embodiment of the present disclosure differs from the above-described first embodiment in that it is applied to a baseband processing chip.
  • FIG. 15 is a diagram illustrating a configuration example of a baseband processing chip according to the fourth embodiment of the present disclosure; This figure is a block diagram showing a configuration example of the baseband processing chip 5.
  • the baseband processing chip 5 is a semiconductor chip that performs baseband processing for communication control.
  • the demodulator 4 demodulates the modulated signal.
  • the demodulated signal is input to the processing section 22 .
  • the processing unit 22 includes data control units 15 and 17 and a decoding unit 16 .
  • the data control unit 15 rearranges the interleaved data. Intermediate data for rearrangement is temporarily held in the magnetoresistive memory 100 .
  • the decoding unit 16 decodes data.
  • the decoding unit 16 performs decoding using, for example, an FEC (Forward Error Correction) decoding algorithm.
  • the decoding unit 16 reads the optimum value of the communication channel information from the magnetoresistive memory 100 each time processing is performed.
  • the data control unit 17 holds the decrypted data. This data control unit 17 holds the decoded stream in the magnetoresistive memory 100, for example.
  • the intermediate data of the data control unit 15 and the stream of the data control unit 17 correspond to the second data
  • the communication channel information of the decoding unit 16 corresponds to the first data
  • the memory control unit 42 that writes the first data can perform the writing process of step S100 in FIG. Also, the memory control units 41 and 43 that write the second data can perform the write processing of step S110 in FIG.
  • the baseband processing chip 5 of the fourth embodiment of the present disclosure includes the magnetoresistive memory 100 and the like to hold the first data and the second data. Since data with different properties are held in the magnetoresistive memory 100, the configuration of the baseband processing chip 5 can be simplified.
  • the electronic devices of the above embodiments hold the first data and the second data in the magnetoresistive memory 100 .
  • an electronic device according to the fifth embodiment of the present disclosure differs from the above-described embodiments in that it uses a magnetoresistive memory 100 having areas for holding first data and second data.
  • FIG. 16 is a diagram illustrating a configuration example of an artificial intelligence function chip according to the fifth embodiment of the present disclosure.
  • This figure, like FIG. 9, is a block diagram showing a configuration example of the artificial intelligence function chip 8.
  • a magnetoresistive memory 100 according to the fifth embodiment of the present disclosure will be described using the artificial intelligence function chip 8 shown in FIG.
  • the artificial intelligence function chip 8 shown in FIG. Prepare.
  • the magneto-resistive memory 100 shown in the figure includes a first memory area 120, a second memory area 130, a common area 140, and a switching information holding area 150.
  • the first memory area 120 is an area that holds first data.
  • the second memory area 130 is an area that holds second data.
  • the common area 140 is an area that holds either the first data or the second data.
  • the switching information holding area 150 is an area holding switching information for switching the common area 140 between holding the first data and holding the second data.
  • the memory control unit 41 corresponds to the switching information holding area 150 .
  • the memory controller 42 corresponds to the first memory area 120 .
  • the memory controller 43 corresponds to the common area 140 .
  • the memory controller 44 corresponds to the second memory area 130 .
  • the memory control unit 42 that writes the first data can perform the write process of step S100 in FIG.
  • the memory control unit 44 that writes the second data can perform the write processing of step S110 in FIG.
  • the memory control unit 43 can perform either processing of step S100 in FIG. 2 or step S110 in FIG. 3 based on the switching information.
  • the switching unit 34 performs control to switch between the first data and the second data and write them in the common area 140 . This switching is controlled by the switching control unit 31 .
  • the switching control section 31 controls switching between the first data and the second data in the switching section 34 .
  • the switching control section 31 controls the switching section 34 based on the switching information held in the switching information holding area 150 .
  • the selection unit 32 selects the first data out of the data read from the common area 140 and outputs it to the artificial intelligence processing circuit 20 .
  • the selection unit 32 also writes the first data from the artificial intelligence processing circuit 20 to the first memory area 120 via the memory control unit 42 .
  • the selection unit 33 selects the second data from among the data read from the common area 140 and outputs it to the artificial intelligence processing circuit 20 .
  • the selection unit 33 also performs a process of writing the second data from the artificial intelligence processing circuit 20 to the second memory area 130 via the memory control unit 44 .
  • These selection units 32 and 33 make selections based on the control of the switching control unit 31 .
  • the common area 140 in the magnetoresistive memory 100 to hold either the first data or the second data, the first data and the second data in the magnetoresistive memory 100 can be obtained. can be adjusted. A configuration including a plurality of common areas 140 can also be adopted.
  • the switching information can also be held in a memory other than the magnetoresistive memory 100, such as an eFuse memory.
  • FIG. 17A is a diagram illustrating an example of a processing procedure of activation processing according to the fifth embodiment of the present disclosure.
  • the activation process ends when the switching control unit 31 reads the switching information from the switching information holding area 150 of the magnetoresistive effect memory 100 (step S141).
  • FIG. 17B is a diagram illustrating an example of a processing procedure of learning data update processing according to the fifth embodiment of the present disclosure; This figure shows an example of writing the first data in the common area 140 .
  • the switching control unit 31 writes switching information into the switching information holding area 150 (step S151).
  • the artificial intelligence processing circuit 20 outputs learning data to the selection unit 32 (step S152).
  • the selection unit 32 writes the learning data to the first memory area 120 via the memory control unit 42 (step S153).
  • the selection unit 32 writes the learning data to the common area 140 via the memory control unit 43 (step S154).
  • FIG. 18 is a diagram showing another configuration example of the artificial intelligence function chip according to the fifth embodiment of the present disclosure; This figure is a block diagram showing a configuration example of the artificial intelligence function chip 8, like FIG.
  • the memory control units 41 to 44 are omitted from the artificial intelligence function chip 8 in FIG.
  • the artificial intelligence function chip 8 in FIG. It is different from the artificial intelligence function chip 8.
  • the switching unit 38 switches between the first data and the second data and controls writing to the common area 140 . In addition, the switching unit 38 further performs writing processing to the common area 140 .
  • the selection and control unit 36 selects the first data among the data read from the common area 140 and outputs it to the artificial intelligence processing circuit 20 .
  • the selection and control unit 36 also performs write and read processing with respect to the first memory area 120 .
  • the selection and control unit 36 further writes and reads switching information from/to the switching information holding area 150 . Note that the selection and control unit 36 performs selection based on the switching information.
  • the selection and control unit 37 selects the second data among the data read from the common area 140 and outputs it to the artificial intelligence processing circuit 20 .
  • the selection and control unit 37 also performs write and read processing for the second memory area 130 . Note that the selection and control unit 37 performs selection based on the switching information.
  • the selection and control unit 36 that writes the first data can perform the writing process of step S100 in FIG. Also, the selection and control unit 37 that writes the second data can perform the writing process of step S110 in FIG.
  • the artificial intelligence function chip 8 in FIG. 16 has a memory control unit arranged for each area of the magnetoresistive effect memory 100, the artificial intelligence function chip 8 in FIG. It is a thing.
  • switching information is written when learning data is updated, a configuration in which switching control is performed by the selection and control unit 36 can be employed.
  • a configuration including a plurality of common areas 140 can also be adopted.
  • the configuration of the artificial intelligence function chip 8 other than this is the same as the configuration of the artificial intelligence function chip 8 according to the second embodiment of the present disclosure, so the description is omitted.
  • the artificial intelligence function chip 8 of the fifth embodiment of the present disclosure arranges the common area 140 in the magnetoresistive memory 100 to hold either the first data or the second data. Thereby, the ratio of the holding areas of the first data and the second data in the magnetoresistive memory 100 can be adjusted.
  • the artificial intelligence function chip 8 of the fifth embodiment described above arranges the first memory area 120, the second memory area 130 and the common area 140 in the magnetoresistive effect memory 100 to store the first data and the second memory area. held the data.
  • the artificial intelligence function chip 8 of the sixth embodiment of the present disclosure is different from the above-described fifth embodiment in that redundant data for data error detection and correction is further held in the magnetoresistive effect memory 100. .
  • FIG. 19 is a diagram illustrating a configuration example of an artificial intelligence function chip according to the sixth embodiment of the present disclosure. This figure is a block diagram showing a configuration example of the artificial intelligence function chip 8, like FIG.
  • the artificial intelligence function chip 8 in FIG. 16 is different from the artificial intelligence function chip 8 in FIG. 16 in that error detection/correction units 50 and 51 are further provided.
  • the error detection and correction unit 50 performs error correction code ECC (Error detection and correction code) conversion and decoding of the first data.
  • ECC Error detection and correction code
  • the error detection/correction unit 51 converts the second data into error correction code ECC and decodes it.
  • the number of correctable bits provided in the error detection/correction unit 50 and the error detection/correction unit 51 may be different. For example, the number of error correction bits for the second data may be smaller than the number of error correction bits for the first data.
  • a redundant area is arranged in the first memory area 120 in the figure. This redundant area is an area that holds redundant data generated by the error detection/correction unit 50 . A redundant area is also arranged in the second memory area 130 of FIG. This redundant area is an area that holds redundant data generated by the error detection/correction unit 51 . If the number of correctable bits provided in the error detection/correction section 50 and the error detection/correction section 51 are different, the size of the redundant area may be different.
  • FIG. 20 is a diagram showing another configuration example of the artificial intelligence function chip according to the sixth embodiment of the present disclosure. This figure is a block diagram showing a configuration example of the artificial intelligence function chip 8, like FIG.
  • the artificial intelligence function chip 8 in FIG. 19 differs from the artificial intelligence function chip 8 in FIG. 19 in that the error detection/correction unit 51 is omitted.
  • the configuration of the artificial intelligence function chip 8 other than this is the same as the configuration of the artificial intelligence function chip 8 according to the fifth embodiment of the present disclosure, so the description is omitted.
  • the artificial intelligence function chip 8 of the sixth embodiment of the present disclosure includes the error detection/correction units 50 and 51 and can reduce errors in written data in the magnetoresistive effect memory 100 .
  • the memory controllers 42 and 44 are separately arranged for the first data and the second data.
  • the artificial intelligence function chip 8 of the seventh embodiment of the present disclosure differs from the above-described fifth embodiment in that the first data and the second data are accessed in common.
  • FIG. 21 is a diagram illustrating a configuration example of an artificial intelligence function chip according to the seventh embodiment of the present disclosure; This figure is a block diagram showing a configuration example of the artificial intelligence function chip 8, like FIG.
  • the artificial intelligence function chip 8 in FIG. 16 differs from the artificial intelligence function chip 8 in FIG. 16 in that the memory control units 41 to 44, the selection units 32 and 33, the switching unit 34 and the switching control unit 31 are omitted.
  • an address information holding area 160 is arranged instead of the switching information holding area 150 .
  • the artificial intelligence processing circuit 20 in the figure outputs an address when accessing the magnetoresistive memory 100 .
  • the address information holding area 160 is an area for holding address information. This address information is address information of the first data and the second data held in the first memory area 120 , the second memory area 130 and the common area 140 .
  • the address determination unit 52 determines whether the addresses output by the artificial intelligence processing circuit 20 are the first data and the second data related to the first memory area 120, the second memory area 130, and the common area 140. or not.
  • the address determination section 52 generates a switching signal based on the determination result and outputs it to the second selection sections 55 and 56 . Further, the address determination unit 52 writes the address information to the address information holding area 160 described above. Further, the address determination unit 52 further reads address information from the address information holding area 160 . Note that the address determination unit 52 is an example of a second switching control unit described in the claims.
  • the first data retention control unit 53 controls writing of data from the artificial intelligence processing circuit 20 as first data.
  • the first data retention control unit 53 performs the write process of step S100 in FIG. Also, the first data retention control unit 53 further reads the first data from the magnetoresistive memory 100 .
  • the second data retention control unit 54 controls writing of data from the artificial intelligence processing circuit 20 as second data.
  • the second data retention control unit 54 performs the write process of step S110 in FIG. Also, the second data retention control unit 54 further reads the second data from the magnetoresistive memory 100 .
  • the second selection section 55 selects the first data retention control section 53 and the second data retention control section 54 based on the switching signal and outputs the read data to the artificial intelligence processing circuit 20 .
  • the second selection section 56 selects the first data retention control section 53 and the second data retention control section 54 based on the switching signal and outputs write data to the magnetoresistive effect memory 100 .
  • FIG. 22 is a diagram illustrating an example of processing procedure of address determination processing according to the seventh embodiment of the present disclosure. This figure is a flow chart showing an example of determination processing in the address determination unit 52 .
  • the address determination unit 52 determines whether or not the address from the artificial intelligence processing circuit 20 is the address of the first data based on the address information (step S161). As a result, in the case of the address of the first data (step S161, Yes), processing for switching to the first data is performed (step S162), and a switching signal is output. On the other hand, if it is not the address of the first data (step S161, No), a process of switching to the second data is performed (step S163), and a switching signal is output.
  • the configuration of the artificial intelligence function chip 8 other than this is the same as the configuration of the artificial intelligence function chip 8 according to the fifth embodiment of the present disclosure, so the description is omitted.
  • the artificial intelligence function chip 8 of the seventh embodiment of the present disclosure can omit the memory control unit 41 and the like, and the configuration of the artificial intelligence function chip 8 can be simplified.
  • the artificial intelligence function chip 8 of the seventh embodiment described above accesses the first data and the second data by means of the first data retention control section 53 and the second data retention control section 54 .
  • the artificial intelligence function chip 8 of the seventh embodiment of the present disclosure is different from the above-described seventh embodiment in that the first data retention control unit 53 and the second data retention control unit 54 are combined. different.
  • FIG. 23 is a diagram illustrating a configuration example of an artificial intelligence function chip according to the eighth embodiment of the present disclosure. This figure is a block diagram showing a configuration example of the artificial intelligence function chip 8, like FIG. The artificial intelligence function chip 8 shown in FIG. It differs from the artificial intelligence function chip 8 in FIG.
  • the memory control unit 57 is a control unit that collectively performs control procedures for the first data and the second data.
  • FIG. 24 is a diagram illustrating an example of a processing procedure of write processing according to the eighth embodiment of the present disclosure.
  • the memory control unit 57 switches areas based on the address information (step S171).
  • the memory control unit 57 performs initial reading (step S172).
  • the memory control unit 57 determines whether the data read in step S172 and the write data match (step S173). As a result, if they match (step S173, Yes), the writing process is terminated.
  • step S173, No the memory control unit 57 performs writing (step S174).
  • step S175 determines whether the write data is the second data (step S175). This can be done based on the region switched in step S171. As a result, in the case of writing the second data (step S175, Yes), the process is terminated.
  • step S175, No the memory control unit 57 performs verify read (step S176). After that, the memory control unit 57 proceeds to the process of step S173.
  • FIG. 25 is a diagram showing another configuration example of the artificial intelligence function chip according to the eighth embodiment of the present disclosure. This figure is a block diagram showing a configuration example of the artificial intelligence function chip 8, similar to FIG.
  • the artificial intelligence function chip 8 in FIG. 23 differs from the artificial intelligence function chip 8 in FIG. 23 in that the address determination unit 52 is omitted.
  • the artificial intelligence processing circuit 20 in the figure reads and holds the address information from the address information holding area 160 .
  • the artificial intelligence processing circuit 20 shown in the figure controls the memory control section 57 based on the held address information.
  • the configuration of the artificial intelligence function chip 8 other than this is the same as the configuration of the artificial intelligence function chip 8 according to the seventh embodiment of the present disclosure, so the description is omitted.
  • the artificial intelligence function chip 8 of the eighth embodiment of the present disclosure can further simplify the configuration of the artificial intelligence function chip 8.
  • the present technology can also take the following configuration.
  • a magnetoresistive memory that holds first data to be written for long-term retention and second data to be written for short-term retention; a memory control unit that writes the first data and the second data to the magnetoresistive memory and verifies the first data;
  • An electronic device comprising a processing unit that performs processing based on the first data and the second data.
  • the writing for long-term retention is writing with verification, and the writing for short-term retention is writing without verification.
  • the second data is an image signal; the first data is a set value in the processing of the image signal;
  • the electronic device wherein the magnetoresistive memory further holds a program for processing the second data.
  • the first data is a machine learning result in an artificial intelligence processing circuit, The second data is temporary storage data during machine learning, The processing unit performs the machine learning using the second data to generate the first data.
  • the electronic device (1) above.
  • the second data is a processing result in baseband processing, the first data is a set value in the baseband processing; The processing unit performs the baseband processing based on the first data to generate the second data.
  • the electronic device according to (1) above.
  • the first data is a program, The second data is computation data, The processing unit processes the second data with the first data.
  • the electronic device (1) above.
  • the magnetoresistive memory includes a first memory area that holds the first data and a second memory area that holds the second data. device.
  • the magnetoresistive memory further includes a common area that holds either the first data or the second data.
  • the electronic device (11) a switching control unit that controls writing to the common area based on the switching information; a selection unit that selects data read from the common area based on the switching information;
  • the electronic device further comprising: (12) further comprising a first error detection and correction unit that performs error detection and correction processing of the first data;
  • the electronic device 11), wherein the first memory area further includes a redundant area that holds redundant data of the error correction code generated by the first error detection/correction unit.
  • (13) further comprising a second error detection and correction unit that performs error detection and correction processing of the second data;
  • the electronic device (12), wherein the second memory area further includes a redundant area that holds redundant data of the error correction code generated by the second error detection/correction unit.
  • the magnetoresistive memory according to (9) above further comprising an address information holding area holding address information that is address information of the first data and the second data held in the common area.
  • Electronics. (15) The electronic device according to (14), further comprising a second switching control unit that switches the common area between holding of the first data and holding of the second data based on the address information.

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Abstract

電子機器の構成を簡略化する。電子機器は、磁気抵抗効果メモリと、メモリ制御部と、処理部とを有する。磁気抵抗効果メモリは、検証を伴う書き込みが行われる第１のデータ及び検証を伴わない書き込みが行われる第２のデータを保持する。メモリ制御部は、その磁気抵抗効果メモリに対してその第１のデータ及びその第２のデータの書き込みと第１のデータの検証とを行う。処理部は、その第１のデータ及びその第２のデータに基づく処理を行う。

Description

電子機器
　本開示は、電子機器に関する。
　データを保持するメモリ装置とデータを処理する処理回路とが組み合わされて構成された電子機器が使用されている。例えば、被写体の画像信号を生成する画素を備えるセンサアレイが配置された半導体チップとメモリ及び処理回路が配置された半導体チップとが積層されて構成された電子機器（イメージセンサ）が提案されている（例えば、特許文献１参照）。このイメージセンサのメモリには、ＤＲＡＭ（Dynamic　Random　Access　Memory）、ＳＲＡＭ（Static　Random　Access　Memory）、ＳＴＴ－ＭＲＡＭ（Spin　Transfer　Torque　MRAM）及びフラッシュ（Flash）メモリを使用することができる。
特開２０１９－０６２１８３号公報
　しかしながら、上記の従来技術では、用途に応じて複数のメモリを搭載する場合に電子機器の構成が複雑になるという問題がある。
　そこで、本開示では、構成を簡略化した電子機器を提案する。
　本開示に係る電子機器は、磁気抵抗効果メモリと、メモリ制御部と、処理部とを有する。磁気抵抗効果メモリは、長期保持用の書き込みが行われる第１のデータ及び短期保持用の書き込みが行われる第２のデータを保持する。メモリ制御部は、上記磁気抵抗効果メモリに対して上記第１のデータ及び上記第２のデータの書き込みと上記第１のデータの検証とを行う。処理部は、上記第１のデータ及び上記第２のデータに基づく処理を行う。
本開示の第１の実施形態に係る画像処理装置の構成例を示す図である。 本開示の第１の実施形態に係る書き込み処理の処理手順の一例を示す図である。 本開示の第１の実施形態に係る書き込み処理の処理手順の一例を示す図である。 本開示の第１の実施形態に係る画像処理装置の他の構成例を示す図である。 本開示の第１の実施形態に係る書き込み処理の処理手順の他の例を示す図である。 本開示の第１の実施形態に係る画像処理装置の他の構成例を示す図である。 本開示の第１の実施形態の変形例に係る画像処理装置の構成例を示す図である。 本開示の第１の実施形態の変形例に係る画像処理装置の構成例を示す図である。 本開示の第２の実施形態に係る人工知能機能チップの構成例を示す図である。 本開示の第２の実施形態に係る人工知能機能チップの他の構成例を示す図である。 本開示の第２の実施形態の変形例に係る人工知能機能チップの構成例を示す図である。 本開示の第２の実施形態の変形例に係る人工知能機能チップの構成例を示す図である。 本開示の第３の実施形態に係るマイクロコントローラの構成例を示す図である。 本開示の第３の実施形態に係るＣＰＵの構成例を示す図である。 本開示の第４の実施形態に係るベースバンド処理チップの構成例を示す図である。 本開示の第５の実施形態に係る人工知能機能チップの構成例を示す図である。 本開示の第５の実施形態に係る起動処理の処理手順の一例を示す図である。 本開示の第５の実施形態に係る学習データ更新処理の処理手順の一例を示す図である。 本開示の第５の実施形態に係る人工知能機能チップの他の構成例を示す図である。 本開示の第６の実施形態に係る人工知能機能チップの構成例を示す図である。 本開示の第６の実施形態に係る人工知能機能チップの他の構成例を示す図である。 本開示の第７の実施形態に係る人工知能機能チップの構成例を示す図である。 本開示の第７の実施形態に係るアドレス判定処理の処理手順の一例を示す図である。 本開示の第８の実施形態に係る人工知能機能チップの構成例を示す図である。 本開示の第８の実施形態に係る書き込み処理の処理手順の一例を示す図である。 本開示の第８の実施形態に係る人工知能機能チップの他の構成例を示す図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。説明は、以下の順に行う。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
１．第１の実施形態
２．第２の実施形態
３．第３の実施形態
４．第４の実施形態
５．第５の実施形態
６．第６の実施形態
７．第７の実施形態
８．第８の実施形態
　（１．第１の実施形態）
　［画像処理装置の構成］
　図１は、本開示の第１の実施形態に係る画像処理装置の構成例を示す図である。同図は、画像処理装置１の構成例を表すブロック図である。画像処理装置１は、撮像素子９により生成された画像信号を処理して画像データを生成する電子機器である。画像処理装置１は、アナログデジタル変換器（ＡＤＣ）２と、処理部１０と、メモリ制御部４１乃至４４と、磁気抵抗効果メモリ１００とを備える。
　ＡＤＣ２は、撮像素子９から出力される画像信号のアナログデジタル変換を行ってデジタルの画像信号を生成するものである。
　処理部１０は、データの処理を行うものである。同図の処理部１０は、ＡＤＣ２から出力された画像信号や画像データの処理を行う。ここで、画像データとして、１画面分の画素信号であるフレームを想定する。この処理部１０は、処理対象の画像信号や処理の設定情報等のデータを後述する磁気抵抗効果メモリ１００に保持させる。この際、処理部１０は、データを磁気抵抗効果メモリ１００に書き込むことにより、データを保持させる。
　この書き込み対象のデータには、第１のデータ及び第２のデータがある。第１のデータは、磁気抵抗効果メモリ１００への書き込みの際に長期保持用の書き込みを行うデータである。この長期保持用の書き込みには、例えば、書き込んだデータの検証（ベリファイ）を行う手法を適用することができる。書き込み誤り率を低くするためである。この第１のデータには、長期保持するデータの他、重要度が高いデータが該当する。一方、第２のデータは、短期保持用の書き込みを行うデータである。この短期保持用の書き込みには、例えば、書き込んだデータの検証を省略して書き込み遅延を低減する手法を適用することができる。この第２のデータには、一時的に記憶（保持）するデータの他、高速に書き込むデータが該当する。なお、第１のデータを不揮発性データに適用し、第２のデータを揮発性データに適用することもできる。また、長期保持用の書き込みとして、上記検証を伴う書き込みの他、短期保持用の書き込みより高い電圧で書き込む手法もある。
　処理部１０は、フレームメモリ制御部１１と、画像処理部１２と、画像データ制御部１３と、インターフェイス部１４とを備える。
　フレームメモリ制御部１１は、撮像素子９から出力される画像信号を蓄積してフレームを構成する制御を行うものである。フレームの構成は、撮像素子９から時系列に出力される画像信号を磁気抵抗効果メモリ１００に書き込むことにより行うことができる。この際の画像信号は、第２のデータに該当する。フレームメモリ制御部１１は、構成したフレームを磁気抵抗効果メモリ１００から読み出して画像処理部１２に対して出力する。
　画像処理部１２は、フレームの画像処理を行うものである。この画像処理には、例えば、画像信号の補正等が該当する。この際、画像処理部１２は、処理の設定値を磁気抵抗効果メモリ１００から読み出す。この設定値は、第１のデータに該当する。なお、設定値は、例えば、画像処理装置１の起動時等に外部のメモリ装置から入力されて、磁気抵抗効果メモリ１００に書き込まれる。また、画像処理部１２における画像処理のプログラムを磁気抵抗効果メモリ１００に保持させることもできる。このプログラムは、画像処理装置１の起動時に磁気抵抗効果メモリ１００から読み出されて画像処理部１２に保持される。
　画像データ制御部１３は、画像処理後のフレームを磁気抵抗効果メモリ１００に保持させるものである。この画像データ制御部１３は、画像処理後のフレームを磁気抵抗効果メモリ１００に書き込むことによりフレームを磁気抵抗効果メモリ１００に保持させる。また、画像データ制御部１３は、磁気抵抗効果メモリ１００からフレームを読み出してインターフェイス部１４に対して出力する。このフレームは、第２のデータに該当する。
　インターフェイス部１４は、外部の装置との間のやり取りを行うものである。このインターフェイス部１４は、画像処理後のフレームを画像データとして外部の装置に出力する。なお、インターフェイス部１４は、外部の装置に接続される伝送線路のインピーダンス等の特性を測定するキャリブレーションを行う。インターフェイス部１４は、このキャリブレーションの結果を設定値として磁気抵抗効果メモリ１００に書き込んで保持する。このキャリブレーションの結果に基づく設定値は、第１のデータに該当する。磁気抵抗効果メモリ１００に保持された設定値は、画像処理装置１の起動時等にインターフェイス部１４により磁気抵抗効果メモリ１００から読み出される。
　磁気抵抗効果メモリ１００は、電圧制御磁気異方性効果（ＶＣＭＡ：Voltage-controlled　Magnetic　Anisotropy）を有するＭＴＪ（Magnetic　Tunnel　Junction）素子等の磁気抵抗効果素子をメモリセルに使用するメモリである。このＭＴＪ素子は、２つ強磁性体層の間に非磁性の絶縁層が配置された素子であり、２つの強磁性体層の磁化の方向に応じて抵抗値が変化する素子である。ＭＴＪ素子は、これら２つの強磁性体層の磁化の向きが異なる場合に高抵抗状態になり、それぞれの磁化の向きが同じ場合に低抵抗状態になる。この磁化の向きは、ＭＴＪ素子に書込み電圧を印加することにより変化させることができる。ＭＴＪ素子の低抵抗状態及び高抵抗状態に、例えば、値「０」及び「１」をそれぞれ対応させて１ビットのデータを記憶させることができる。
　この磁気抵抗効果メモリ１００は、小型で不揮発性を有するとともに高速書き込みが可能なメモリである。不揮発性を有することにより長期に亘るデータの保持が可能である。更に、磁気抵抗効果メモリ１００は、ＳＴＴ－ＭＲＡＭと比較して書き込みエネルギーが低いためＳＲＡＭとしての用途にも適用可能である。このように、磁気抵抗効果メモリ１００は、他の種類のメモリよりも占有面積や消費電力において他の種類のメモリよりも優れた特性を有している。また、磁気抵抗効果メモリ１００は、不揮発等の特性が異なるデータを保持することができる。同図の磁気抵抗効果メモリ１００は、上述の第１のデータ及び第２のデータを保持する。
　メモリ制御部４１乃至４４は、磁気抵抗効果メモリ１００に対するデータの書き込み及び読み出しを制御するものである。メモリ制御部４１がフレームメモリ制御部１１のデータに対応し、メモリ制御部４２が画像処理部１２のデータに対応し、メモリ制御部４３が画像データ制御部１３のデータに対応し、メモリ制御部４４がインターフェイス部１４のデータに対応する。また、メモリ制御部４２及び４４が第１のデータの書き込み及び読み出しの制御を行う。また、メモリ制御部４２及び４４は、第１のデータの書き込みの際に検証を更に行う。メモリ制御部４１及び４３が第２のデータの書き込み及び読み出しの制御を行う。メモリ制御部４１及び４３は、メモリ制御部４２及び４４と異なり、書き込み際に検証を行わない。
　［書き込み処理］
　図２は、本開示の第１の実施形態に係る書き込み処理の処理手順の一例を示す図である。同図は、第１のデータを書き込む際の書込み処理の一例を表す流れ図である。同図の処理は、第１のデータの書き込みを担当するメモリ制御部４２及び４４が行う処理である。メモリ制御部４２を例に挙げて説明する。まず、メモリ制御部４２が初期読み出しを行う（ステップＳ１０１）。これは、メモリ制御部４２が書き込み対象のメモリセルに保持されているデータを読み出すことにより行うことができる。次に、メモリ制御部４２は、ステップＳ１０１において読み出したデータと書き込みデータとが一致するか否かを判断する（ステップＳ１０２）。この結果、一致する場合には（ステップＳ１０２，Ｙｅｓ）、書込み処理を終了する。
　一方、一致しない場合には（ステップＳ１０２，Ｎｏ）、メモリ制御部４２は書き込みを行う（ステップＳ１０３）。次に、メモリ制御部４２は、ベリファイ読み出しを行う（ステップＳ１０４）。これは、メモリ制御部４２が対象のメモリセルからデータを読み出すことにより行うことができる。その後、メモリ制御部４２は、ステップＳ１０２の処理に移行し、読み出したデータと書き込みデータとが一致するか否かを判断する（ステップＳ１０２）。ステップＳ１０４において読み出したデータと書き込みデータとが一致するかの判断が書き込みの検証の処理に該当する。
　図３は、本開示の第１の実施形態に係る書き込み処理の処理手順の一例を示す図である。同図は、第２のデータを書き込む際の書込み処理の一例を表す流れ図である。同図の処理は、第２のデータの書き込みを担当するメモリ制御部４１及び４３が行う処理である。メモリ制御部４１を例に挙げて説明する。まず、メモリ制御部４１が初期読み出しを行う（ステップＳ１１１）。次に、メモリ制御部４１は、ステップＳ１１１において読み出したデータと書き込みデータとが一致するか否かを判断する（ステップＳ１１２）。この結果、一致する場合には（ステップＳ１１２，Ｙｅｓ）、書込み処理を終了する。一方、一致しない場合には（ステップＳ１０２，Ｎｏ）、メモリ制御部４２は書き込みを行う（ステップＳ１１３）。
　［画像処理装置の他の構成］
　図４は、本開示の第１の実施形態に係る画像処理装置の他の構成例を示す図である。同図の画像処理装置１は、制御部３を更に備える点で、図１の画像処理装置１と異なる。なお、同図のメモリ制御部４１乃至４４は、第１のデータ及び第２のデータの両方に対応する書き込みを行うことができる。
　制御部３は、メモリ制御部４１乃至４４の書き込みを制御するものである。この制御部３は、制御信号を出力し、メモリ制御部４１乃至４４において第１のデータの書き込み及び第２のデータの書き込みの何れか対応させる制御を行う。同図の制御部３は、メモリ制御部４１及び４３を第２のデータに対応させ、メモリ制御部４２及び４４を第１のデータに対応させる制御を行う。
　［書き込み処理］
　図５は、本開示の第１の実施形態に係る書き込み処理の処理手順の他の例を示す図である。同図は、図４のメモリ制御部４１乃至４４が行う処理である。メモリ制御部４１を例に挙げて説明する。まず、メモリ制御部４１が初期読み出しを行う（ステップＳ１３１）。次に、メモリ制御部４１は、ステップＳ１３１において読み出したデータと書き込みデータとが一致するか否かを判断する（ステップＳ１３２）。この結果、一致する場合には（ステップＳ１３２，Ｙｅｓ）書込み処理を終了し、一致しない場合には（ステップＳ１３２，Ｎｏ）メモリ制御部４１は書き込みを行う（ステップＳ１３３）。次に、メモリ制御部４１は、第２のデータの書き込みに設定されているか否かを判断する（ステップＳ１３４）。第２のデータの書き込みに設定されている場合には（ステップＳ１３４，Ｙｅｓ）、書込み処理を終了する。
　一方、第２のデータの書き込みに設定されている場合には（ステップＳ１３４，Ｎｏ）、メモリ制御部４１は、ベリファイ読み出しを行う（ステップＳ１３５）。その後、メモリ制御部４１は、ステップＳ１３２の処理に移行する。
　［画像処理装置の他の構成］
　図６は、本開示の第１の実施形態に係る画像処理装置の他の構成例を示す図である。同図は、図４と同様に、画像処理装置１の構成例を表す図である。同図の画像処理装置１は、磁気抵抗効果メモリ１０１及び１０２を更に備え、処理部１０のフレームメモリ制御部１１及び画像データ制御部１３を省略する点で、図４の画像処理装置１と異なる。
　磁気抵抗効果メモリ１０１及び１０２は、第２のデータを保持する。また、同図の磁気抵抗効果メモリ１００は、第１のデータを保持する。
　同図のＡＤＣ２は、メモリ制御部４１を介して画像信号を磁気抵抗効果メモリ１０１に書き込む。また、同図の画像処理部１２は、メモリ制御部４１を介してフレームを磁気抵抗効果メモリ１０１から読み出す。また、同図の画像処理部１２は、メモリ制御部４３を介して画像データを磁気抵抗効果メモリ１００に書き込む。また、同図のインターフェイス部１４は、メモリ制御部４３を介して画像データを磁気抵抗効果メモリ１００から読み出す。
　［画像処理装置の変形例］
　図７及び８は、本開示の第１の実施形態の変形例に係る画像処理装置の構成例を示す図である。図７及び８は、図６と同様に、画像処理装置１の構成例を表す図である。図７の画像処理装置１は、磁気抵抗効果メモリ１０１及び１０２の代わりにＳＲＡＭ２０１及び２０２を備える点で、図６の画像処理装置１と異なる。また、図８の画像処理装置１は、磁気抵抗効果メモリ１００の代わりにフラッシュメモリ２０３を備える点で、図６の画像処理装置１と異なる。
　これ以外の画像処理装置１の構成は、図６の画像処理装置１と同様であるため、説明を省略する。
　このように、本開示の第１の実施形態の画像処理装置１は、電圧制御型の磁気抵抗効果メモリ１００等を備えて第１のデータ及び第２のデータを保持する。性質が異なるデータを磁気抵抗効果メモリ１００に保持させるため、画像処理装置１の構成を簡略化することができる。
　（２．第２の実施形態）
　上述の第１の実施形態は、本開示の技術を画像処理装置１に適用していた。これに対し、本開示の第２の実施形態では、人工知能機能チップに適用する点で、上述の第１の実施形態と異なる。
　［人工知能機能チップの構成］
　図９は、本開示の第２の実施形態に係る人工知能機能チップの構成例を示す図である。同図は、人工知能機能チップ８の構成例を表すブロック図である。人工知能機能チップ８は、人工知能（ＡＩ：Artificial　Intelligence）機能を備える半導体チップである。同図の人工知能機能チップ８は、人工知能処理回路２０と、磁気抵抗効果メモリ１００と、メモリ制御部４１及び４２とを備える。
　人工知能処理回路２０は、機械学習の処理を行う回路である。同図の人工知能処理回路２０は、入力されたデータに基づいて機械学習を行い、学習結果を磁気抵抗効果メモリ１００に保持する。また、人工知能処理回路２０は、機械学習の演算結果を一時保管データとして磁気抵抗効果メモリ１００に保持する。機械学習の学習結果が第１のデータに対応し、一時保管データが第２のデータに該当する。
　具体的には、人工知能処理回路２０にデータが入力されると、人工知能処理回路２０は、磁気抵抗効果メモリ１００から学習データを読み出す。そして、人工知能処理回路２０は、人工知能処理、例えば、入力データと学習データの積和演算を実行する。その際、人工知能処理回路２０は、演算途中結果を一時保管データとして磁気抵抗効果メモリ１００に書き込む。人工知能処理回路２０は、人工知能処理におけるネットワーク数やレイヤ数に応じて所定回数の学習データと演算途中結果との演算を繰り返す。所定回数に達すると、人工知能処理回路２０は、処理を終了して結果を出力する。
　第１のデータの書き込みを行うメモリ制御部４１は、図２のステップＳ１００の書き込み処理を行うことができる。また、第２のデータの書き込みを行うメモリ制御部４２は、図３のステップＳ１１０の書込み処理を行うことができる。
　［人工知能機能チップの他の構成］
　図１０は、本開示の第２の実施形態に係る人工知能機能チップの他の構成例を示す図である。同図は、図９と同様に、人工知能機能チップ８の構成例を表すブロック図である。同図の人工知能機能チップ８は、図４において説明した制御部３を更に備える点で、図９の人工知能機能チップ８と異なる。なお、同図のメモリ制御部４１及び４２には、図５のステップＳ１３０の書込み処理を適用することができる。
　［人工知能機能チップの変形例］
　図１１及び１２は、本開示の第２の実施形態の変形例に係る人工知能機能チップの構成例を示す図である。図１１及び１２は、図１０と同様に、人工知能機能チップ８の構成例を表す図である。図１１の人工知能機能チップ８は、磁気抵抗効果メモリ１００及びＳＲＡＭ２０１を備える。このＳＲＡＭ２０１は、メモリ制御部４２により制御され、第２のデータを保持する。なお、同図の磁気抵抗効果メモリ１００は、メモリ制御部４１により制御され、第１のデータを保持する。
　図１２の人工知能機能チップ８は、フラッシュメモリ２０３及び磁気抵抗効果メモリ１００を備える。このフラッシュメモリ２０３は、メモリ制御部４１により制御され、第１のデータを保持する。なお、同図の磁気抵抗効果メモリ１００は、メモリ制御部４２により制御され、第２のデータを保持する。
　これ以外の人工知能機能チップ８の構成は、図１０の人工知能機能チップ８と同様であるため、説明を省略する。
　このように、本開示の第２の実施形態の人工知能機能チップ８は、磁気抵抗効果メモリ１００等を備えて第１のデータ及び第２のデータを保持する。性質が異なるデータを磁気抵抗効果メモリ１００に保持させるため、画像処理装置１の構成を簡略化することができる。
　（３．第３の実施形態）
　［マイクロコントローラの構成］
　図１３は、本開示の第３の実施形態に係るマイクロコントローラの構成例を示す図である。同図は、マイクロコントローラ７の構成例を表すブロック図である。マイクロコントローラ７は、処理部２１と、ＡＬＵ３０と、磁気抵抗効果メモリ１００と、メモリ制御部４１及び４２とを備える。
　処理部２１は、磁気抵抗効果メモリ１００に保持されたプログラムを使用して処理を行うものである。また、処理部２１は、処理における演算データであるワークデータを磁気抵抗効果メモリ１００に保持する。このプログラムが第１のデータに対応し、ワークデータが第２のデータに該当する。なお、ＡＬＵ３０は、算術演算を行う回路である。
　第１のデータの書き込みを行うメモリ制御部４１は、図２のステップＳ１００の書き込み処理を行うことができる。また、第２のデータの書き込みを行うメモリ制御部４２は、図３のステップＳ１１０の書込み処理を行うことができる。
　なお、マイクロコントローラ７と同様なＤＳＰを構成することもできる。ＤＳＰの場合には、処理部２１の代わりにＤＳＰコアを配置する。磁気抵抗効果メモリ１００には、プログラム及びワークデータが保持される。なお、ＤＳＰにおいては、ＡＬＵ３０を省略することができる。
　［ＣＰＵの構成］
　図１４は、本開示の第３の実施形態に係るＣＰＵの構成例を示す図である。同図は、ＣＰＵ６の構成例を表すブロック図である。同図のＣＰＵ６は、ＣＰＵコア２３と、磁気抵抗効果メモリ１００と、メモリ制御部４１とを備える。同図の磁気抵抗効果メモリ１００は、１次キャッシュ領域１１１及び２次キャッシュ領域１１２を備える。１次キャッシュ領域１１１及び２次キャッシュ領域１１２は、許容アクセス遅延が異なる。
　（４．第４の実施形態）
　上述の第１の実施形態は、本開示の技術を画像処理装置１に適用していた。これに対し、本開示の第４の実施形態では、ベースバンド処理チップに適用する点で、上述の第１の実施形態と異なる。
　［ベースバンド処理チップの構成］
　図１５は、本開示の第４の実施形態に係るベースバンド処理チップの構成例を示す図である。同図は、ベースバンド処理チップ５の構成例を表すブロック図である。ベースバンド処理チップ５は、通信制御のベースバンド処理を行う半導体チップである。同図のベースバンド処理チップ５は、復調部４と処理部２２と、磁気抵抗効果メモリ１００と、メモリ制御部４１乃至４３とを備える。
　復調部４は、変調信号の復調を行うものである。復調された信号は、処理部２２に入力される。
　処理部２２は、データ制御部１５及び１７と、復号部１６とを備える。データ制御部１５は、インタリーブされたデータの並べ替えの処理を行うものである。並べ替えの際の中間データが磁気抵抗効果メモリ１００に一時的に保持される。
　復号部１６は、データの復号を行うものである。この復号部１６は、例えば、ＦＥＣ(Forward　Error　Correction)の復号アルゴルリズム等を使用して復号を行う。復号部１６は、通信路情報の最適値を処理のたびに磁気抵抗効果メモリ１００から読み出す。
　データ制御部１７は、復号されたデータを保持するものである。このデータ制御部１７は、例えば、復号されたストリームを磁気抵抗効果メモリ１００に保持する。
　データ制御部１５の中間データ及びデータ制御部１７のストリームが第２のデータに該当し、復号部１６の通信路情報が第１のデータに該当する。
　第１のデータの書き込みを行うメモリ制御部４２は、図２のステップＳ１００の書き込み処理を行うことができる。また、第２のデータの書き込みを行うメモリ制御部４１及び４３は、図３のステップＳ１１０の書き込み処理を行うことができる。
　このように、本開示の第４の実施形態のベースバンド処理チップ５は、磁気抵抗効果メモリ１００等を備えて第１のデータ及び第２のデータを保持する。性質が異なるデータを磁気抵抗効果メモリ１００に保持させるため、ベースバンド処理チップ５の構成を簡略化することができる。
　（５．第５の実施形態）
　上述の実施形態の電子機器は、第１のデータ及び第２のデータを磁気抵抗効果メモリ１００に保持していた。これに対し、本開示の第５の実施形態の電子機器は、第１のデータ及び第２のデータを保持する領域を備える磁気抵抗効果メモリ１００を使用する点で、上述の実施形態と異なる。
　［人工知能機能チップの構成］
　図１６は、本開示の第５の実施形態に係る人工知能機能チップの構成例を示す図である。同図は、図９と同様に、人工知能機能チップ８の構成例を表すブロック図である。同図の人工知能機能チップ８を用いて本開示の第５の実施形態の磁気抵抗効果メモリ１００を説明する。
　同図の人工知能機能チップ８は、人工知能処理回路２０と、磁気抵抗効果メモリ１００と、メモリ制御部４１乃至４４と、選択部３２及び３３と、切り替え部３４と、切り替え制御部３１とを備える。
　同図の磁気抵抗効果メモリ１００は、第１のメモリ領域１２０と、第２のメモリ領域１３０と、共通領域１４０と、切り替え情報保持領域１５０とを備える。
　第１のメモリ領域１２０は、第１のデータが保持される領域である。第２のメモリ領域１３０は、第２のデータが保持される領域である。共通領域１４０は、第１のデータ及び第２のデータの何れかが保持される領域である。切り替え情報保持領域１５０は、共通領域１４０を第１のデータの保持及び第２のデータの保持の何れかに切り替える切り替え情報を保持する領域である。
　メモリ制御部４１は、切り替え情報保持領域１５０に対応する。メモリ制御部４２は、第１のメモリ領域１２０に対応する。メモリ制御部４３は、共通領域１４０に対応する。メモリ制御部４４は、第２のメモリ領域１３０に対応する。第１のデータの書き込みを行うメモリ制御部４２は、図２のステップＳ１００の書き込み処理を行うことができる。また、第２のデータの書き込みを行うメモリ制御部４４は、図３のステップＳ１１０の書込み処理を行うことができる。また、メモリ制御部４３は、切り替え情報に基づいて図２のステップＳ１００及び図３のステップＳ１１０の何れかの処理を行うことができる。
　切り替え部３４は、第１のデータ及び第２のデータを切り替えて共通領域１４０に書き込む制御を行うものである。この切り替えは、切り替え制御部３１により制御される。
　切り替え制御部３１は、切り替え部３４における第１のデータ及び第２のデータの切り替えを制御するものである。この切り替え制御部３１は、切り替え情報保持領域１５０に保持された切り替え情報に基づいて切り替え部３４を制御する。
　選択部３２は、共通領域１４０から読み出されたデータのうち第１のデータを選択して人工知能処理回路２０に出力するものである。また、選択部３２は、メモリ制御部４２を介して人工知能処理回路２０からの第１のデータを第１のメモリ領域１２０に書き込む処理を更に行う。
　選択部３３は、共通領域１４０から読み出されたデータのうち第２のデータを選択して人工知能処理回路２０に出力するものである。また、選択部３３は、メモリ制御部４４を介して人工知能処理回路２０からの第２のデータを第２のメモリ領域１３０に書き込む処理を更に行う。
　これら選択部３２及び３３は、切り替え制御部３１の制御に基づいて選択を行う。
　このように、共通領域１４０を磁気抵抗効果メモリ１００に配置して第１のデータ及び第２のデータの何れかを保持させることにより、磁気抵抗効果メモリ１００における第１のデータ及び第２のデータの保持領域の比率を調整することができる。なお、複数の共通領域１４０を備える構成を採ることもできる。
　なお、切り替え情報は、磁気抵抗効果メモリ１００以外のメモリ、例えば、ｅＦｕｓｅメモリに保持する構成を採ることもできる。
　［起動処理］
　図１７Ａは、本開示の第５の実施形態に係る起動処理の処理手順の一例を示す図である。起動処理は、切り替え制御部３１が磁気抵抗効果メモリ１００の切り替え情報保持領域１５０から切り替え情報を読み出す（ステップＳ１４１）ことにより終了する。
　［学習データ更新処理］
　図１７Ｂは、本開示の第５の実施形態に係る学習データ更新処理の処理手順の一例を示す図である。同図は、共通領域１４０に第１のデータを書き込む場合の例を表した図である。まず、切り替え制御部３１が切り替え情報を切り替え情報保持領域１５０に書き込む（ステップＳ１５１）。次に、人工知能処理回路２０が学習データを選択部３２に出力する（ステップＳ１５２）。次に選択部３２がメモリ制御部４２を介して学習データを第１のメモリ領域１２０に書き込む（ステップＳ１５３）。次に、選択部３２がメモリ制御部４３を介して学習データを共通領域１４０に書き込む（ステップＳ１５４）。
　［人工知能機能チップの他の構成］
　図１８は、本開示の第５の実施形態に係る人工知能機能チップの他の構成例を示す図である。同図は、図１６と同様に、人工知能機能チップ８の構成例を表すブロック図である。同図の人工知能機能チップ８は、メモリ制御部４１乃至４４が省略される。また、同図の人工知能機能チップ８は、選択部３２及び３３の代わりに選択及び制御部３６及び３７が配置され、切り替え部３４の代わりに切り替え部３８が配置される点で、図１６の人工知能機能チップ８と異なる。
　切り替え部３８は、第１のデータ及び第２のデータを切り替えて共通領域１４０に書き込む制御を行う。また、切り替え部３８は、共通領域１４０に対する書き込みの処理を更に行う。
　選択及び制御部３６は、共通領域１４０から読み出されたデータのうち第１のデータを選択して人工知能処理回路２０に出力する。また、選択及び制御部３６は、第１のメモリ領域１２０に対する書き込み及び読み出しの処理を更に行う。また、選択及び制御部３６は、切り替え情報保持領域１５０に対する切り替え情報の書き込み及び読み出しの処理を更に行う。なお、選択及び制御部３６は、切り替え情報に基づいて選択を行う。
　選択及び制御部３７は、共通領域１４０から読み出されたデータのうち第２のデータを選択して人工知能処理回路２０に出力する。また、選択及び制御部３７は、第２のメモリ領域１３０に対する書き込み及び読み出しの処理を更に行う。なお、選択及び制御部３７は、切り替え情報に基づいて選択を行う。
　第１のデータの書き込みを行う選択及び制御部３６は、図２のステップＳ１００の書き込み処理を行うことができる。また、第２のデータの書き込みを行う選択及び制御部３７は、図３のステップＳ１１０の書込み処理を行うことができる。
　図１６の人工知能機能チップ８は、磁気抵抗効果メモリ１００の領域毎にメモリ制御部を配置したが、同図の人工知能機能チップ８は、データの種類毎に制御回路を設ける構成を採用するものである。また、学習データの更新時に切り替え情報を書き込むため、切り替えの制御を選択及び制御部３６が行う構成を採ることができる。なお、複数の共通領域１４０を備える構成を採ることもできる。
　これ以外の人工知能機能チップ８の構成は本開示の第２の実施形態における人工知能機能チップ８の構成と同様であるため、説明を省略する。
　このように、本開示の第５の実施形態の人工知能機能チップ８は、共通領域１４０を磁気抵抗効果メモリ１００に配置して第１のデータ及び第２のデータの何れかを保持させる。これにより、磁気抵抗効果メモリ１００における第１のデータ及び第２のデータの保持領域の比率を調整することができる。
　（６．第６の実施形態）
　上述の第５の実施形態の人工知能機能チップ８は、磁気抵抗効果メモリ１００に第１のメモリ領域１２０、第２のメモリ領域１３０及び共通領域１４０を配置して第１のデータ及び第２のデータを保持していた。これに対し、本開示の第６の実施形態の人工知能機能チップ８は、磁気抵抗効果メモリ１００にデータの誤り検出訂正の冗長データを更に保持する点で、上述の第５の実施形態と異なる。
　［人工知能機能チップの構成］
　図１９は、本開示の第６の実施形態に係る人工知能機能チップの構成例を示す図である。同図は、図１６と同様に、人工知能機能チップ８の構成例を表すブロック図である。同図の人工知能機能チップ８は、誤り検出訂正部５０及び５１を更に備える点で、図１６の人工知能機能チップ８と異なる。
　誤り検出訂正部５０は、第１のデータの誤り訂正符号ＥＣＣ（Error　detection　and　Correction　Code）化及び復号を行うものである。誤り検出訂正部５１は、第２のデータの誤り訂正符号ＥＣＣ化及び復号を行うものである。なお、誤り検出訂正部５０と誤り検出訂正部５１が備える訂正可能ビット数は異なっても良い。例えば、第２のデータに対する誤り訂正の訂正ビット数は、第１のデータに対する誤り訂正の訂正ビット数よりも少なくても良い。
　同図の第１のメモリ領域１２０には、冗長領域が配置される。この冗長領域は、誤り検出訂正部５０により生成された冗長データを保持する領域である。また、同図の第２のメモリ領域１３０にも、冗長領域が配置される。この冗長領域は、誤り検出訂正部５１により生成された冗長データを保持する領域である。なお、誤り検出訂正部５０と誤り検出訂正部５１が備える訂正可能ビット数が異なる場合には、冗長領域の大きさが異なる場合もある。
　［人工知能機能チップの他の構成］
　図２０は、本開示の第６の実施形態に係る人工知能機能チップの他の構成例を示す図である。同図は、図１９と同様に、人工知能機能チップ８の構成例を表すブロック図である。同図の人工知能機能チップ８は、誤り検出訂正部５１を省略する点で、図１９の人工知能機能チップ８と異なる。
　これ以外の人工知能機能チップ８の構成は本開示の第５の実施形態における人工知能機能チップ８の構成と同様であるため、説明を省略する。
　このように、本開示の第６の実施形態の人工知能機能チップ８は、誤り検出訂正部５０及び５１を備えて磁気抵抗効果メモリ１００における書き込みデータの誤りを軽減することができる。
　（７．第７の実施形態）
　上述の第５の実施形態の人工知能機能チップ８は、第１のデータ及び第２のデータに対してメモリ制御部４２及び４４を個別に配置していた。これに対し、本開示の第７の実施形態の人工知能機能チップ８は、第１のデータ及び第２のデータのアクセスを共通に行う点で、上述の第５の実施形態と異なる。
　［人工知能機能チップの構成］
　図２１は、本開示の第７の実施形態に係る人工知能機能チップの構成例を示す図である。同図は、図１６と同様に、人工知能機能チップ８の構成例を表すブロック図である。同図の人工知能機能チップ８は、メモリ制御部４１乃至４４、選択部３２及び３３、切り替え部３４及び切り替え制御部３１が省略される点で、図１６の人工知能機能チップ８と異なる。また、同図の人工知能機能チップ８は、第１のデータ保持制御部５３、第２のデータ保持制御部５４、第２の選択部５５及び５６並びにアドレス判定部５２を備える点で、図１６の人工知能機能チップ８と異なる。また、同図の磁気抵抗効果メモリ１００は、切り替え情報保持領域１５０の代わりにアドレス情報保持領域１６０が配置される。
　同図の人工知能処理回路２０は、磁気抵抗効果メモリ１００にアクセスする際にアドレスを出力する。
　アドレス情報保持領域１６０は、アドレス情報を保持する領域である。このアドレス情報は、第１のメモリ領域１２０、第２のメモリ領域１３０及び共通領域１４０に保持される第１のデータ及び第２のデータのアドレスの情報である。
　アドレス判定部５２は、アドレス情報に基づいて、人工知能処理回路２０が出力するアドレスが第１のメモリ領域１２０、第２のメモリ領域１３０及び共通領域１４０に係る第１のデータ及び第２のデータであるかを判定するものである。このアドレス判定部５２は、判定結果に基づいて切り替え信号を生成し、第２の選択部５５及び５６に出力する。また、アドレス判定部５２は、上述のアドレス情報保持領域１６０に対してアドレス情報の書き込みを行う。また、アドレス判定部５２は、アドレス情報保持領域１６０からのアドレス情報の読み出しを更に行う。なお、アドレス判定部５２は、請求の範囲に記載の第２の切り替え制御部の一例である。
　第１のデータ保持制御部５３は、人工知能処理回路２０からのデータを第１のデータとして書き込む制御を行うものである。この第１のデータ保持制御部５３は、図２のステップＳ１００の書き込み処理を行う。また、第１のデータ保持制御部５３は、磁気抵抗効果メモリ１００から第１のデータの読み出しを更に行う。
　第２のデータ保持制御部５４は、人工知能処理回路２０からのデータを第２のデータとして書き込む制御を行うものである。この第２のデータ保持制御部５４は、図３のステップＳ１１０の書き込み処理を行う。また、第２のデータ保持制御部５４は、磁気抵抗効果メモリ１００から第２のデータの読み出しを更に行う。
　第２の選択部５５は、切り替え信号に基づいて第１のデータ保持制御部５３及び第２のデータ保持制御部５４を選択して読み出しデータを人工知能処理回路２０に出力するものである。
　第２の選択部５６は、切り替え信号に基づいて第１のデータ保持制御部５３及び第２のデータ保持制御部５４を選択して書き込みデータを磁気抵抗効果メモリ１００に出力するものである。
　［アドレス判定処理］
　図２２は、本開示の第７の実施形態に係るアドレス判定処理の処理手順の一例を示す図である。同図は、アドレス判定部５２における判定処理の一例を表す流れ図である。まず、アドレス判定部５２は、アドレス情報に基づいて人工知能処理回路２０からのアドレスが第１のデータのアドレスか否かを判断する（ステップＳ１６１）。その結果、第１のデータのアドレスの場合には（ステップＳ１６１，Ｙｅｓ）、第１のデータに切り替える処理を行い（ステップＳ１６２）、切り替え信号を出力する。一方、第１のデータのアドレスでない場合には（ステップＳ１６１，Ｎｏ）、第２のデータに切り替える処理を行い（ステップＳ１６３）、切り替え信号を出力する。
　これ以外の人工知能機能チップ８の構成は本開示の第５の実施形態における人工知能機能チップ８の構成と同様であるため、説明を省略する。
　このように、本開示の第７の実施形態の人工知能機能チップ８は、メモリ制御部４１等を省略することができ、人工知能機能チップ８の構成を簡略化することができる。
　（８．第８の実施形態）
　上述の第７の実施形態の人工知能機能チップ８は、第１のデータ保持制御部５３及び第２のデータ保持制御部５４により第１のデータ及び第２のデータのアクセスを行っていた。これに対し、本開示の第７の実施形態の人工知能機能チップ８は、第１のデータ保持制御部５３及び第２のデータ保持制御部５４をまとめる点で、上述の第７の実施形態と異なる。
　［人工知能機能チップの構成］
　図２３は、本開示の第８の実施形態に係る人工知能機能チップの構成例を示す図である。同図は、図２１と同様に、人工知能機能チップ８の構成例を表すブロック図である。同図の人工知能機能チップ８は、第１のデータ保持制御部５３、第２のデータ保持制御部５４並びに第２の選択部５５及び５６の代わりにメモリ制御部５７が配置される点で、図２１の人工知能機能チップ８と異なる。
　メモリ制御部５７は、第１のデータ及び第２のデータの制御手順をまとめて行う制御部である。
　［書き込み処理］
　図２４は、本開示の第８の実施形態に係る書き込み処理の処理手順の一例を示す図である。まず、メモリ制御部５７は、アドレス情報に基づいて領域の切り替えを行う（ステップＳ１７１）。次に、メモリ制御部５７は、初期読み出しを行う（ステップＳ１７２）。次に、メモリ制御部５７は、ステップＳ１７２において読み出したデータと書き込みデータとが一致するか否かを判断する（ステップＳ１７３）。この結果、一致する場合には（ステップＳ１７３，Ｙｅｓ）、書込み処理を終了する。
　一方、一致しない場合には（ステップＳ１７３，Ｎｏ）、メモリ制御部５７は、書き込みを行う（ステップＳ１７４）。次に、メモリ制御部５７は、書き込みデータが第２のデータか否かを判断する（ステップＳ１７５）。これは、ステップＳ１７１において切り替えた領域に基づいて行うことができる。その結果、第２のデータの書き込みの場合には（ステップＳ１７５，Ｙｅｓ）、処理を終了する。一方、第２のデータの書き込みでない場合には（ステップＳ１７５，Ｎｏ）、メモリ制御部５７は、ベリファイ読み出しを行う（ステップＳ１７６）。その後、メモリ制御部５７は、ステップＳ１７３の処理に移行する。
　［人工知能機能チップの他の構成］
　図２５は、本開示の第８の実施形態に係る人工知能機能チップの他の構成例を示す図である。同図は、図２３と同様に、人工知能機能チップ８の構成例を表すブロック図である。同図の人工知能機能チップ８は、アドレス判定部５２を省略する点で、図２３の人工知能機能チップ８と異なる。
　同図の人工知能処理回路２０は、アドレス情報保持領域１６０からアドレス情報を読み出して保持する。同図の人工知能処理回路２０は、保持したアドレス情報に基づいてメモリ制御部５７を制御する。
　これ以外の人工知能機能チップ８の構成は本開示の第７の実施形態における人工知能機能チップ８の構成と同様であるため、説明を省略する。
　このように、本開示の第８の実施形態の人工知能機能チップ８は、人工知能機能チップ８の構成を更に簡略化することができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　長期保持用の書き込みが行われる第１のデータ及び短期保持用の書き込みが行われる第２のデータを保持する磁気抵抗効果メモリと、
　前記磁気抵抗効果メモリに対して前記第１のデータ及び前記第２のデータの書き込みと前記第１のデータの検証とを行うメモリ制御部と、
　前記第１のデータ及び前記第２のデータに基づく処理を行う処理部と
を有する電子機器。
（２）
　前記長期保持用の書き込みは検証を伴う書き込みであり、前記短期保持用の書き込みは検証を伴わない書き込みである
前記（１）に記載の電子機器。
（３）
　前記第２のデータは、画像信号であり、
　前記第１のデータは、前記画像信号の処理における設定値であり、
　前記処理部は、前記第１のデータに基づいて前記第２のデータの処理を行う
前記（１）に記載の電子機器。
（４）
　前記磁気抵抗効果メモリは、前記第２のデータを処理するプログラムを更に保持する
前記（３）に記載の電子機器。
（５）
　前記第１のデータは、人工知能処理回路における機械学習結果であり、
　前記第２のデータは、機械学習の際の一時保管データであり、
　前記処理部は、前記第２のデータを使用して前記機械学習を行って前記第１のデータを生成する、
前記（１）に記載の電子機器。
（６）
　前記第２のデータは、ベースバンド処理における処理結果であり、
　前記第１のデータは、前記ベースバンド処理における設定値であり、
　前記処理部は、前記第１のデータに基づいて前記ベースバンド処理を行って前記第２のデータを生成する、
前記（１）に記載の電子機器。
（７）
　前記第１のデータは、プログラムであり、
　前記第２のデータは、演算データであり、
　前記処理部は、前記第１のデータにより前記第２のデータを処理する、
前記（１）に記載の電子機器。
（８）
　前記磁気抵抗効果メモリは、前記第１のデータを保持する領域である第１のメモリ領域及び前記第２のデータを保持する領域である第２のメモリ領域を備える
前記（１）に記載の電子機器。
（９）
　前記磁気抵抗効果メモリは、前記第１のデータ及び前記第２のデータの何れかを保持する領域である共通領域を更に備える
前記（８）に記載の電子機器。
（１０）
　前記磁気抵抗効果メモリは、前記共通領域を前記第１のデータの保持及び前記第２のデータの保持の何れかに切り替える切り替え情報を保持する切り替え情報保持領域を更に備える
前記（９）に記載の電子機器。
（１１）
　前記切り替え情報に基づいて、前記共通領域への書き込みを制御する切り替え制御部と、
　前記切り替え情報に基づいて、前記共通領域から読み出したデータを選択する選択部と、
を更に有する前記（１０）に記載の電子機器。
（１２）
　前記第１のデータの誤り検出訂正処理を行う第１の誤り検出訂正部
を更に有し、
　前記第１のメモリ領域は、前記第１の誤り検出訂正部により生成される誤り訂正符号の冗長データを保持する冗長領域を更に備える
前記（１１）に記載の電子機器。
（１３）
　前記第２のデータの誤り検出訂正処理を行う第２の誤り検出訂正部
を更に有し、
　前記第２のメモリ領域は、前記第２の誤り検出訂正部により生成される誤り訂正符号の冗長データを保持する冗長領域を更に備える
前記（１２）に記載の電子機器。
（１４）
　前記磁気抵抗効果メモリは、前記共通領域に保持される前記第１のデータ及び前記第２のデータのアドレスの情報であるアドレス情報を保持するアドレス情報保持領域を更に備える
前記（９）に記載の電子機器。
（１５）
　前記アドレス情報に基づいて前記共通領域を前記第１のデータの保持及び前記第２のデータの保持の何れかに切り替える第２の切り替え制御部
を更に有する前記（１４）に記載の電子機器。
　１　画像処理装置
　５　ベースバンド処理チップ
　６　ＣＰＵ
　７　マイクロコントローラ
　８　人工知能機能チップ
　１０　処理部
　１１　フレームメモリ制御部
　２０　人工知能処理回路
　２１　処理部
　３１　切り替え制御部
　３２、３３　選択部
　３４、３８　切り替え部
　３６、３７　選択及び制御部
　４１～４４、５７　メモリ制御部
　５０、５１　誤り検出訂正部
　５２　アドレス判定部
　５３　第１のデータ保持制御部
　５４　第２のデータ保持制御部
　５５、５６　第２の選択部
　１００　磁気抵抗効果メモリ
　１２０　第１のメモリ領域
　１３０　第２のメモリ領域
　１４０　共通領域
　１５０　切り替え情報保持領域
　１６０　アドレス情報保持領域

Claims (15)

  1. 　長期保持用の書き込みが行われる第１のデータ及び短期保持用の書き込みが行われる第２のデータを保持する磁気抵抗効果メモリと、
    　前記磁気抵抗効果メモリに対して前記第１のデータ及び前記第２のデータの書き込みと前記第１のデータの検証とを行うメモリ制御部と、
    　前記第１のデータ及び前記第２のデータに基づく処理を行う処理部と
    を有する電子機器。
  2. 　前記長期保持用の書き込みは検証を伴う書き込みであり、前記短期保持用の書き込みは検証を伴わない書き込みである
    請求項１に記載の電子機器。
  3. 　前記第２のデータは、画像信号であり、
    　前記第１のデータは、前記画像信号の処理における設定値であり、
    　前記処理部は、前記第１のデータに基づいて前記第２のデータの処理を行う
    請求項１に記載の電子機器。
  4. 　前記磁気抵抗効果メモリは、前記第２のデータを処理するプログラムを更に保持する
    請求項３に記載の電子機器。
  5. 　前記第１のデータは、人工知能処理回路における機械学習結果であり、
    　前記第２のデータは、機械学習の際の一時保管データであり、
    　前記処理部は、前記第２のデータを使用して前記機械学習を行って前記第１のデータを生成する、
    請求項１に記載の電子機器。
  6. 　前記第２のデータは、ベースバンド処理における処理結果であり、
    　前記第１のデータは、前記ベースバンド処理における設定値であり、
    　前記処理部は、前記第１のデータに基づいて前記ベースバンド処理を行って前記第２のデータを生成する、
    請求項１に記載の電子機器。
  7. 　前記第１のデータは、プログラムであり、
    　前記第２のデータは、演算データであり、
    　前記処理部は、前記第１のデータにより前記第２のデータを処理する、
    請求項１に記載の電子機器。
  8. 　前記磁気抵抗効果メモリは、前記第１のデータを保持する領域である第１のメモリ領域及び前記第２のデータを保持する領域である第２のメモリ領域を備える
    請求項１に記載の電子機器。
  9. 　前記磁気抵抗効果メモリは、前記第１のデータ及び前記第２のデータの何れかを保持する領域である共通領域を更に備える
    請求項８に記載の電子機器。
  10. 　前記磁気抵抗効果メモリは、前記共通領域を前記第１のデータの保持及び前記第２のデータの保持の何れかに切り替える切り替え情報を保持する切り替え情報保持領域を更に備える
    請求項９に記載の電子機器。
  11. 　前記切り替え情報に基づいて、前記共通領域への書き込みを制御する切り替え制御部と、
    　前記切り替え情報に基づいて、前記共通領域から読み出したデータを選択する選択部と、
    を更に有する請求項１０に記載の電子機器。
  12. 　前記第１のデータの誤り検出訂正処理を行う第１の誤り検出訂正部
    を更に有し、
    　前記第１のメモリ領域は、前記第１の誤り検出訂正部により生成される誤り訂正符号の冗長データを保持する冗長領域を更に備える
    請求項１１に記載の電子機器。
  13. 　前記第２のデータの誤り検出訂正処理を行う第２の誤り検出訂正部
    を更に有し、
    　前記第２のメモリ領域は、前記第２の誤り検出訂正部により生成される誤り訂正符号の冗長データを保持する冗長領域を更に備える
    請求項１２に記載の電子機器。
  14. 　前記磁気抵抗効果メモリは、前記共通領域に保持される前記第１のデータ及び前記第２のデータのアドレスの情報であるアドレス情報を保持するアドレス情報保持領域を更に備える
    請求項９に記載の電子機器。
  15. 　前記アドレス情報に基づいて前記共通領域を前記第１のデータの保持及び前記第２のデータの保持の何れかに切り替える第２の切り替え制御部
    を更に有する請求項１４に記載の電子機器。
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Citations (3)

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WO2015174020A1 (ja) * 2014-05-13 2015-11-19 ソニー株式会社 メモリシステム、メモリ周辺回路およびメモリ制御方法
JP2018049672A (ja) * 2016-09-20 2018-03-29 東芝メモリ株式会社 メモリシステムおよびプロセッサシステム
JP2019021356A (ja) * 2017-07-12 2019-02-07 株式会社東芝 磁気メモリ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015174020A1 (ja) * 2014-05-13 2015-11-19 ソニー株式会社 メモリシステム、メモリ周辺回路およびメモリ制御方法
JP2018049672A (ja) * 2016-09-20 2018-03-29 東芝メモリ株式会社 メモリシステムおよびプロセッサシステム
JP2019021356A (ja) * 2017-07-12 2019-02-07 株式会社東芝 磁気メモリ

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