KR20240083439A - 발광 표시 장치 - Google Patents

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이준석
금도영
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엘지디스플레이 주식회사
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Abstract

본 명세서의 실시예에 따른 발광 표시 장치는, 기판 상에 배치된 박막 트랜지스터와 보조 전원 전극을 갖는 회로층, 회로층을 덮는 적어도 하나의 보호층, 및 적어도 하나의 보호층을 관통하여 보조 전원 전극의 일부를 노출시키는 컨택부를 포함하며, 박막 트랜지스터는 액티브층을 포함하고, 보조 전원 전극은 액티브층과 동일층에 배치될 수 있다.

Description

발광 표시 장치{LIGHT EMITTING DISPLAY DEVICE}
본 명세서는 발광 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 근래에는 액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광 표시 장치(Organic Light Emitting Display; OLED), 마이크로 엘이디 표시 장치(Micro Light Emitting Diode; Micro LED Display), 양자점 표시 장치(Quantum Dot Display; QD) 등과 같은 표시 장치가 활용되고 있다.
이들 표시 장치 중에서 발광 표시 장치는 발광층의 재료에 따라 무기 발광 표시 장치와 유기 발광 표시 장치로 대별된다. 예를 들어, 유기 발광 표시 장치는 자체 발광형(self-luminance)으로서, 정공(hole) 주입을 위한 애노드 전극과 전자(electron) 주입을 위한 캐소드 전극으로부터 각각 정공과 전자를 발광층 내부로 주입시켜, 주입된 정공과 전자가 결합한 엑시톤(exiton)이 여기 상태로부터 기저 상태로 떨어질 때 발광하여 영상을 표시할 수 있다.
이러한 발광 표시 장치는 빛이 방출되는 방향에 따라서 상부 발광(top emission) 방식, 하부 발광(bottom emission) 방식, 또는 양면 발광(dual emission) 방식 등으로 나누어질 수 있다.
이 중 상부 발광 방식의 발광 표시 장치의 경우, 발광층에서 발광된 빛을 상부로 발광시키기 위해 캐소드로서 투명 특성의 전극 또는 반투과 특성의 전극을 사용한다. 이러한 캐소드 전극은 투과율을 향상시키기 위해 두께를 얇게 형성하며, 이로 인해 전기적 저항이 커지게 된다. 특히, 대면적의 발광 표시 장치의 경우, 전압 공급 패드부로부터 멀어질수록 전압 강하가 더 심하게 발생하여 발광 표시 장치의 휘도 불균일 문제가 발생될 수 있다.
이상 설명한 배경기술의 내용은 본 명세서의 발명자가 본 명세서의 도출을 위해 보유하고 있었거나, 본 명세서의 도출 과정에서 습득한 기술 정보로서, 반드시 본 명세서의 명세서 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
발광 표시 장치는 캐소드 전극의 저항 증가에 의한 전압 강하를 해결하기 위해, 캐소드 전극에 보조 전원을 공급하여 전압 강하를 완화하는 방법이 제안되고 있다.
그런데, 캐소드 전극에 보조 전원을 공급하기 위해서는 별도의 보조 전극이 필요하고, 별도의 보조 전극을 제조하기 위해 포토 마스크를 이용한 마스크 공정이 추가되게 된다. 이러한 마스크 공정은 세정, 노광, 현상 및 식각 등의 부속 공정들이 수반되고, 마스크 공정이 추가되게 되면, 발광 표시 장치을 제조하기 위한 제조 시간 및 제조 비용이 상승하고, 불량 발생률이 증가하여 제조 수율이 낮아지는 문제가 발생된다.
본 명세서는 마스크 공정의 추가 없이 보조 전극을 구성함으로써, 구성 및 제조 공정을 단순화할 수 있는 발광 표시 장치를 제공하는 것을 과제로 한다.
위에서 언급된 본 명세서의 과제 외에도, 본 명세서의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 명세서의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 실시예에 따른 발광 표시 장치는, 기판 상에 배치된 박막 트랜지스터와 보조 전원 전극을 갖는 회로층, 회로층을 덮는 적어도 하나의 보호층, 및 적어도 하나의 보호층을 관통하여 보조 전원 전극의 일부를 노출시키는 컨택부를 포함하며, 박막 트랜지스터는 액티브층을 포함하고, 보조 전원 전극은 액티브층과 동일층에 배치될 수 있다.
본 명세서에 따른 발광 표시 장치는 마스크 공정의 추가 없이 보조 전극을 구성함으로써, 구성 및 제조 공정을 단순화할 수 있고, 공정최적화에 의해 제조 비용을 절감하고 생산성 및 신뢰성을 향상시킬 수 있다.
위에서 언급된 본 명세서의 효과 외에도, 본 명세서의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 명세서의 실시예에 따른 발광 표시 장치를 개략적으로 나타낸 블록도이다.
도 2는 본 명세서의 실시예에 따른 발광 표시 장치의 단면도이다.
도 3은 도 2의 A 부분을 나타낸 도면이다.
도 4는 도 2의 B 부분을 나타낸 도면이다.
도 5는 본 명세서의 다른 실시예에 따른 발광 표시 장치의 단면도이다.
도 6 내지 도 16은 본 명세서의 실시예에 따른 발광 표시 장치를 제조하는 방법을 설명하기 위한 제조 공정도들이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 다양한 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 다양한 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 명세서의 다양한 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 명세서의 기술적 사상의 범주를 완전하게 알려주기 위해 제공되는 것이다.
본 명세서의 다양한 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서의 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 명세서의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"제1 수평 축 방향", "제2 수평 축 방향" 및 "수직 축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 명세서의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 명세서의 실시예에 따른 발광 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 그리고, 첨부된 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
도 1은 본 명세서의 실시예에 따른 발광 표시 장치를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 본 명세서의 실시예에 따른 발광 표시 장치(100)는 표시 패널(110), 영상 처리부(120), 타이밍 제어부(130), 데이터 구동부(140), 스캔 구동부(150), 및 전원 공급부(160)를 포함할 수 있다.
표시 패널(110)은 데이터 구동부(140)로부터 공급된 데이터신호(DATA)와 스캔 구동부(150)로부터 공급된 스캔 신호 그리고 전원 공급부(160)로부터 공급된 전원에 대응하여 영상을 표시할 수 있다.
표시 패널(110)은 복수의 게이트 라인(GL)과 복수의 데이터 라인(DL)의 교차영역마다 배치된 서브 픽셀(SP)을 포함할 수 있다. 서브 픽셀(SP)의 구조는 표시 장치(100)의 종류에 따라 다양하게 변경될 수 있다.
예를 들면, 서브 픽셀들(SP)은 구조에 따라 상부 발광(top emission) 방식, 하부 발광(bottom emission) 방식, 또는 양면 발광(dual emission) 방식으로 형성될 수 있다. 서브 픽셀들(SP)은 특정한 종류의 컬러필터가 형성되거나, 컬러필터가 형성되지 않고 자체의 색상을 발광할 수 있는 단위를 의미한다. 예를 들어, 서브 픽셀들(SP)은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함할 수 있다. 또는, 서브 픽셀(SP)은 적색 서브 픽셀, 청색 서브 픽셀, 백색 서브 픽셀 및 녹색 서브 픽셀을 포함할 수 있다. 서브 픽셀들(SP)은 발광 특성에 따라 하나 이상의 다른 발광 면적을 가질 수 있다.
하나 이상의 서브 픽셀들(SP)은 하나의 단위 픽셀(pixel)을 이룰 수 있다. 예들 들면, 하나의 단위 픽셀은 적색, 녹색, 및 청색 서브 픽셀들을 포함할 수 있고, 적색, 녹색 및 청색 서브 픽셀들이 반복 배치될 수 있다. 또는, 하나의 단위 픽셀은 적색, 녹색, 청색 및 백색 서브 픽셀들을 포함할 수 있고, 적색, 녹색, 청색 및 백색 서브 픽셀들이 반복 배치되거나, 적색, 녹색, 청색 및 백색 서브 픽셀들이 쿼드(quad) 타입으로 배치될 수 있다. 본 명세서에 따른 실시예에서 서브 픽셀들의 컬러 타입, 배치 타입, 배치 순서 등은 발광 특성, 소자의 수명, 장치의 스펙(spec) 등에 따라 다양한 형태로 구성될 수 있는 바 이에 한정되지 않는다.
표시 패널(110)은 서브 픽셀(SP)들이 배치되어 영상을 표시하는 표시 영역(AA)과 표시 영역(AA) 주변의 비표시 영역(NA)으로 구분할 수 있다. 스캔 구동부(150)는 표시 패널(110)의 비표시 영역(NA)에 실장될 수 있다. 또한, 비표시 영역(NA)에는 패드 영역을 포함할 수 있다.
영상 처리부(120)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력할 수 있다. 영상 처리부(120)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.
타이밍 제어부(130)는 영상 처리부(120)로부터 구동신호와 더불어 데이터신호(DATA)를 공급받을 수 있다. 구동 신호는 데이터 인에이블 신호(DE)를 포함할 수 있다. 또는, 구동 신호는 수직 동기신호, 수평 동기신호 및 클럭신호를 포함할 수 있다. 타이밍 제어부(130)는 구동신호에 기초하여 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)와 스캔 구동부(150)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)를 출력할 수 있다.
데이터 구동부(140)는 타이밍 제어부(130)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(130)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력할 수 있다.
데이터 구동부(140)는 데이터 라인들(DL)을 통해 데이터신호(DATA)를 출력할 수 있다. 데이터 구동부(140)는 IC(Integrated Circuit) 형태로 구현될 수 있다. 예를 들어, 데이터 구동부(140)는 표시 패널(110)의 비표시 영역(NA)에 배치된 패드 영역과 연성 회로 필름을 통해 전기적으로 연결될 수 있다.
스캔 구동부(150)는 타이밍 제어부(130)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔 신호를 출력할 수 있다. 스캔 구동부(150)는 게이트 라인들(GL)을 통해 스캔 신호를 출력할 수 있다. 스캔 구동부(150)는 IC(Integrated Circuit) 형태로 구현되거나 표시 패널(110)에 게이트 인 패널(Gate In Panel; GIP) 방식으로 구현될 수 있다.
전원 공급부(160)는 표시 패널(110)을 구동하기 위한 고전위전압 및 저전위전압 등을 출력할 수 있다. 전원 공급부(160)는 고전위전압을 제1 전원 라인(EVDD)(구동 전원 라인 또는 픽셀 전원 라인)을 통해 표시 패널(110)에 공급할 수 있고, 저전위전압을 제2 전원 라인(EVSS)(보조 전원 라인 또는 공통 전원 라인)을 통해 표시 패널(110)에 공급할 수 있다.
도 2는 본 명세서의 실시예에 따른 발광 표시 장치의 단면도이다. 도 3은 도 2의 A 부분을 나타낸 도면이다. 도 4는 도 2의 B 부분을 나타낸 도면이다.
도 2 내지 도 4를 참조하면, 본 명세서의 실시예에 따른 발광 표시 장치(100)는 기판(SUB) 상에 표시 영역(AA)과 패드 영역(PA)을 포함할 수 있다. 예를 들면, 패드 영역(PA)은 표시 영역(AA) 주변의 비표시 영역(NA)의 일부일 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치(100)는 기판(SUB), 차광층(LS), 버퍼층(BUF), 박막 트랜지스터(TR), 스토리지 커패시터(Cst), 보조 전원 전극(AXE), 게이트 절연막(GI), 패시베이션층(PAS)(또는 제1 보호층), 오버코트층(OC)(또는 제2 보호층), 발광 소자(ED), 뱅크층(BA), 컨택부(CA), 및 패드 전극(PE) 등을 포함할 수 있다.
기판(SUB)은 베이스 기판으로서, 유리(glass) 또는 플라스틱(plastic) 재질로 이루어질 수 있다. 예를 들어, 기판(SUB)은 PI(Polyimide), PET(polyethylene terephthalate), PEN(polyethylene naphthalate), 및 PC(polycarbonate) 등의 플라스틱 재질로 형성되어, 유연한(flexible) 특성을 가질 수 있으나, 본 명세서의 실시예들은 이에 한정되지 않는다.
기판(SUB) 상에는 각종 배선 라인들과, 박막 트랜지스터(TR) 및 스토리지 커패시터(Cst) 등을 포함하는 회로 소자가 복수의 서브 픽셀들(SP)별로 형성될 수 있다. 예를 들면, 배선 라인들은 게이트 라인(GL), 데이터 라인(DL), 제1 전원 라인(EVDD)(구동 전원 라인 또는 픽셀 전원 라인), 제2 전원 라인(EVSS)(보조 전원 라인 또는 공통 전원 라인), 및 레퍼런스 라인 등이 포함될 수 있다. 또한, 박막 트랜지스터(TR)는 구동 박막 트랜지스터, 스위칭 박막 트랜지스터, 및 센싱 박막 트랜지스터 등이 포함될 수 있으나, 본 명세서의 실시예들은 이에 한정되지 않는다.
기판(SUB) 상에는 차광층(LS)과 보조 전원 라인(EVSS)(제2 전원 라인 또는 공통 전원 라인)이 배치될 수 있다.
차광층(LS)은 박막 트랜지스터(TR)와 중첩되도록 배치될 수 있다. 차광층(LS)은 박막 트랜지스터(TR)의 액티브층(ACT)과 중첩될 수 있다. 예를 들면, 차광층(LS)은 액티브층(ACT)의 채널 영역(ACT_CH)과 평면상에서 중첩되도록 배치될 수 있다. 차광층(LS)은 액티브층(ACT)으로 외부광이 진입하는 것을 차단하는 역할을 할 수 있다. 또한, 보조 전원 라인(EVSS)은 공통 전극(CE)에 보조 전원(또는 저전위전압)을 인가하여 공통 전극(CE)의 저항을 낮추는 역할을 할 수 있다.
차광층(LS)과 보조 전원 라인(EVSS)은 기판(SUB) 상의 동일한 층에서 동일한 물질로 구성될 수 있다. 이 경우, 차광층(LS)과 보조 전원 라인(EVSS)은 동일한 공정을 통해 동시에 형성될 수 있으나, 본 명세서의 실시예들은 이에 한정되지 않는다.
차광층(LS)은 하나 이상의 층으로 구성될 수 있다. 예를 들면, 차광층(LS)은 하부 차광층(LSa)과 상부 차광층(LSb)을 포함할 수 있다. 마찬가지로, 보조 전원 라인(EVSS)은 하나 이상의 층으로 구성될 수 있고, 하부 차광층(LSa)과 동일한 물질을 포함하는 하부 보조 전원 라인과 상부 차광층(LSb)과 동일한 물질을 포함하는 상부 보조 전원 라인을 포함할 수 있다.
하부 차광층(LSa)은 상부 차광층(LSb)의 하면이 부식되는 것을 방지할 수 있다. 예를 들면, 하부 차광층(LSa)은 상부 차광층(LSb)보다 산화도가 작고 내식성이 우수한 물질로 이루어질 수 있으며, 예로서 몰리브덴(Mo), 티타늄(Ti) 또는 몰리브덴(Mo)과 티타늄(Ti)의 합금인 몰리티타늄(MoTi)으로 이루어질 수 있으나, 본 명세서의 실시예들은 이에 한정되지 않는다.
상부 차광층(LSb)은 하부 차광층(LSa)보다 비저항이 낮은 금속인 구리(Cu)로 이루어질 수 있다. 또한, 상부 차광층(LSb)은 보조 전원 라인의 전체 저항을 줄일 수 있도록 하부 차광층(LSa)보다 큰 두께를 갖도록 구성될 수 있으나, 본 명세서의 실시예들은 이에 한정되지 않는다.
기판(SUB) 상에는 차광층(LS)과 보조 전원 라인(EVSS)을 덮도록 버퍼층(BUF)이 배치될 수 있다. 버퍼층(BUF)은 단일층 또는 복수의 무기막이 적층되어 형성될 수 있다. 예를 들면, 버퍼층(BUF)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 및 실리콘 산질화막(SiOxNy)으로 이루어진 단일층으로 형성될 수 있다. 또는, 버퍼층(BUF)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 및 실리콘 산질화막(SiOxNy) 중에서 적어도 두개의 막이 적층된 다중막으로 이루어질 수 있다. 이러한 버퍼층(BUF)은 기판(SUB)으로부터 확산되는 이온이나 불순물을 차단하고, 기판(SUB)을 통해 발광 소자(ED)에 침투하는 수분을 차단하기 위하여, 기판(SUB)의 상면 전체에 형성될 수 있다.
버퍼층(BUF) 상에는 박막 트랜지스터(TR), 스토리지 커패시터(Cst) 및 보조 전원 전극(AXE)이 배치될 수 있다. 박막 트랜지스터(TR) 및 스토리지 커패시터(Cst)는 버퍼층(BUF) 상의 복수의 서브 픽셀들(SP) 각각에 배치될 수 있다. 보조 전원 전극(AXE)은 버퍼층(BUF) 상의 복수의 서브 픽셀들(SP) 각각에 배치되거나, 인접한 서브 픽셀들(SP) 사이에 배치될 수 있다. 예를 들면, 보조 전원 전극(AXE)은 복수의 서브 픽셀들(SP)로 구성된 하나의 단위 픽셀마다 배치되거나, 임의의 복수 개의 서브 픽셀마다 배치될 수 있다. 또한, 보조 전원 전극(AXE)은 게이트 라인(GL)과 나란한 각 수평 라인마다 배치되거나, 임의의 복수 개의 수평 라인마다 배치될 수 있으나, 본 명세서의 실시예들은 이에 한정되지 않는다.
박막 트랜지스터(TR)는 액티브층(ACT), 게이트 전극(GA), 제1 소스/드레인 전극(SD1), 및 제2 소스/드레인 전극(SD2)을 포함할 수 있다. 또한, 스토리지 커패시터(Cst)는 차광층(LS)과 동일층에 배치된 제1 커패시터 전극(C1), 액티브층(ACT)과 동일층에 배치된 제2 커패시터 전극(C2), 및 제1 및 제2 소스/드레인 전극(SD1, SD2)과 동일층에 배치된 제3 커패시터 전극(C3)을 포함할 수 있다. 또한, 보조 전원 전극(AXE)은 액티브층(ACT)과 동일층에 배치될 수 있다.
도 3을 참조하면, 본 명세서의 실시예에 따른 박막 트랜지스터(TR)는 버퍼층(BUF) 상에 있는 액티브층(ACT)과, 게이트 절연막(GI)을 사이에 두고 액티브층(ACT)의 채널 영역(ACT_CH)과 중첩되는 게이트 전극(GA)과, 액티브층(ACT)의 제1 영역(ACT_C1)에 연결된 제1 소스/드레인 전극(SD1)과, 액티브층(ACT)의 제2 영역(ACT_C2)에 연결된 제2 소스/드레인 전극(SD2)을 포함할 수 있다.
액티브층(ACT)은 버퍼층(BUF) 상에 배치될 수 있다. 액티브층(ACT)은 하나 이상의 층으로 구성될 수 있다. 예를 들면, 액티브층(ACT)은 버퍼층(BUF) 상에 있는 제1 액티브층(ACTa)과, 제1 액티브층(ACTa) 상에 있는 제2 액티브층(ACTb)과, 제2 액티브층(ACTb) 상에 있는 제3 액티브층(ACTc)을 포함할 수 있다. 제1 액티브층(ACTa), 제2 액티브층(ACTb) 및 제3 액티브층(ACTc)은 서로 상이한 물질로 구성될 수 있다. 예를 들면, 제1 액티브층(ACTa)은 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), 및 ZIO(Zinc Indium Oxide) 중 적어도 하나를 포함하는 산화물 반도체층으로 구성될 수 있다. 또한, 제2 액티브층(ACTb)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 중 적어도 하나를 포함하는 도전성 산화물층으로 구성될 수 있다. 또한, 제3 액티브층(ACTc)은 몰리브덴(Mo), 티타늄(Ti), 및 몰리티타늄(MoTi) 중 적어도 하나를 포함하는 금속층으로 구성될 수 있다.
액티브층(ACT)은 게이트 절연막(GI)을 사이에 두고 게이트 전극(GA)과 중첩되는 채널 영역(ACT_CH)과, 제1 소스/드레인 전극(SD1)과 연결되는 제1 영역(ACT_C1)과, 제2 소스/드레인 전극(SD2)과 연결되는 제2 영역(ACT_C2)을 포함할 수 있다. 예를 들면, 채널 영역(ACT_CH)은 액티브층(ACT)의 중앙 영역에 배치되고, 제2 및 제3 액티브층(ACTb, ACTc)이 제거되어 제1 액티브층(ACTa)의 상면이 노출된 부분일 수 있다. 제1 영역(ACT_C1)과 제2 영역(ACT_C2)은 채널 영역(ACT_CH)을 사이에 두고 서로 나란하게 배치되고, 제1, 제2 및 제3 액티브층(ACTa, ACTb, ACTc)이 적층된 부분일 수 있다.
액티브층(ACT) 상에는 게이트 절연막(GI)이 배치될 수 있다. 게이트 절연막(GI)은 액티브층(ACT)의 채널 영역(ACT_CH)에 배치될 수 있고, 액티브층(ACT)과 게이트 전극(GA)을 절연시킬 수 있다. 게이트 절연막(GI)은 무기 절연 물질로 이루어질 수 있다. 예를 들어, 게이트 절연막(GI)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산질화막(SiOxNy), 또는 이들의 다중막으로 이루어질 수 있으나, 본 명세서의 실시예들은 이에 한정되지 않는다.
게이트 절연막(GI) 상에는 게이트 전극(GA), 제1 소스/드레인 전극(SD1) 및 제2 소스/드레인 전극(SD2)이 배치될 수 있다. 게이트 전극(GA)은 게이트 절연막(GI)을 사이에 두고, 액티브층(ACT)의 채널 영역(ACT_CH)과 중첩될 수 있다. 제1 소스/드레인 전극(SD1)과 제2 소스/드레인 전극(SD2)은 액티브층(ACT)과 직접 접촉되어 연결될 수 있다. 본 명세서의 실시예에 따르면, 게이트 전극(GA), 제1 소스/드레인 전극(SD1) 및 제2 소스/드레인 전극(SD2)은 모두 동일한 물질로 구성될 수 있ㄷ다. 예를 들면, 게이트 전극(GA), 제1 소스/드레인 전극(SD1), 및 제2 소스/드레인 전극(SD2)은 동일한 공정을 통해 동시에 형성될 수 있다. 게이트 절연막(GI)은 게이트 전극(GA), 제1 소스/드레인 전극(SD1) 및 제2 소스/드레인 전극(SD2)과 함께 패터닝되어 게이트 전극(GA), 제1 소스/드레인 전극(SD1) 및 제2 소스/드레인 전극(SD2)의 하부에 각각 배치될 수 있다.
제1 소스/드레인 전극(SD1) 또는 제2 소스/드레인 전극(SD2)은 게이트 절연막(GI)과 버퍼층(BUF)을 관통하는 컨택홀(CH2)을 통해 차광층(LS)에 연결될 수 있다. 예를 들면, 차광층(LS)은 도전성 물질로 이루어져 있는데, 차광층(LS)이 플로팅(floating)되면, 액티브층(ACT)에 악영향을 미칠 수 있다. 이에 따라, 제1 소스/드레인 전극(SD1) 또는 제2 소스/드레인 전극(SD2)은 차광층(LS)과 전기적으로 연결되어 차광층(LS)이 플로팅되지 않도록 함으로써, 액티브층(ACT)에 악영향이 미치는 것을 방지할 수 있다.
게이트 전극(GA), 제1 소스/드레인 전극(SD1) 및 제2 소스/드레인 전극(SD2) 각각은 하나 이상의 층으로 구성될 수 있다. 예를 들면, 게이트 전극(GA)은 하부 게이트 전극(GAa)과 상부 게이트 전극(GAb)을 포함할 수 있다. 또한, 제1 소스/드레인 전극(SD1)은 하부 제1 소스/드레인 전극(SD1a)과 상부 제1 소스/드레인 전극(SD1b)을 포함할 수 있다. 또한, 제2 소스/드레인 전극(SD2)은 하부 제2 소스/드레인 전극(SD2a)과 상부 제2 소스/드레인 전극(SD2b)을 포함할 수 있다.
하부 게이트 전극(GAa), 하부 제1 소스/드레인 전극(SD1a) 및 하부 제2 소스/드레인 전극(SD2a)은 상부 게이트 전극(GAb), 상부 제1 소스/드레인 전극(SD1b) 및 상부 제2 소스/드레인 전극(SD2b)의 하면이 부식되는 것을 방지할 수 있다. 예를 들면, 하부 게이트 전극(GAa), 하부 제1 소스/드레인 전극(SD1a) 및 하부 제2 소스/드레인 전극(SD2a)은 상부 게이트 전극(GAb), 상부 제1 소스/드레인 전극(SD1b) 및 상부 제2 소스/드레인 전극(SD2b)보다 산화도가 작고 내식성이 우수한 물질로 이루어질 수 있으며, 예로서 몰리브덴(Mo), 티타늄(Ti) 또는 몰리브덴(Mo)과 티타늄(Ti)의 합금인 몰리티타늄(MoTi)으로 이루어질 수 있으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 상부 게이트 전극(GAb), 상부 제1 소스/드레인 전극(SD1b) 및 상부 제2 소스/드레인 전극(SD2b)은 하부 게이트 전극(GAa), 하부 제1 소스/드레인 전극(SD1a) 및 하부 제2 소스/드레인 전극(SD2a)보다 비저항이 낮은 금속인 구리(Cu)로 이루어질 수 있다. 또한, 상부 게이트 전극(GAb), 상부 제1 소스/드레인 전극(SD1b) 및 상부 제2 소스/드레인 전극(SD2b)은 전체적인 저항을 줄일 수 있도록 하부 게이트 전극(GAa), 하부 제1 소스/드레인 전극(SD1a) 및 하부 제2 소스/드레인 전극(SD2a)보다 큰 두께를 갖도록 구성될 수 있으나, 본 명세서의 실시예들은 이에 한정되지 않는다.
본 명세서의 실시예에 따른 게이트 전극(GA), 제1 소스/드레인 전극(SD1), 및 제2 소스/드레인 전극(SD2)은 동일한 공정을 통해 동시에 형성됨으로써, 게이트 전극(GA)과 제1 및 제2 소스/드레인 전극(SD1, SD2) 사이에 형성되던 층간 절연막을 생략할 수 있다. 이에 따라, 마스크 공정의 개수를 줄일 수 있어 제조 공정을 단순화할 수 있고, 공정최적화에 의해 제조 비용을 절감하고 생산성 및 신뢰성을 향상시킬 수 있다.
도 3을 참조하면, 본 명세서의 실시예에 따른 스토리지 커패시터(Cst)는 기판(SUB) 상의 차광층(LS)과 동일층에 배치된 제1 커패시터 전극(C1)과, 버퍼층(BUF) 상의 액티브층(ACT)과 동일층에 배치된 제2 커패시터 전극(C2)과, 게이트 절연막(GI) 상의 제1 및 제2 소스/드레인 전극(SD1, SD2)과 동일층에 배치된 제3 커패시터 전극(C3)을 포함할 수 있다. 스토리지 커패시터(Cst)는 제1 커패시터 전극(C1)과 제2 커패시터 전극(C2) 사이에 버퍼층(BUF)이 배치되어 정전용량을 형성할 수 있다. 또한, 제2 커패시터 전극(C2)와 제3 커패시터 전극(C3) 사이에 게이트 절연막(GI)이 배치되어 정전용량을 형성할 수 있다. 따라서, 스토리지 커패시터(Cst)는 2중 커패시터로서 작용할 수 있다.
제1 커패시터 전극(C1)은 기판(SUB) 상의 차광층(LS)과 동일층에 동일한 물질로 구성될 수 있다. 제1 커패시터 전극(C1)은 차광층(LS)과 동일한 공정을 통해 동시에 형성될 수 있다. 제1 커패시터 전극(C1)은 차광층(LS)과 마찬가지로, 하나 이상의 층으로 구성될 수 있다. 예를 들면, 제1 커패시터 전극(C1)은 하부 제1 커패시터 전극(C1a)와 상부 제1 커패시터 전극(C1b)을 포함할 수 있다. 하부 제1 커패시터 전극(C1a)은 상부 제1 커패시터 전극(C1b)보다 산화도가 작고 내식성이 우수한 물질로 이루어질 수 있으며, 예로서 몰리브덴(Mo), 티타늄(Ti) 또는 몰리브덴(Mo)과 티타늄(Ti)의 합금인 몰리티타늄(MoTi)으로 이루어질 수 있다. 상부 제1 커패시터 전극(C1b)은 하부 제1 커패시터 전극(C1a)보다 비저항이 낮은 금속인 구리(Cu)로 이루어질 수 있다. 또한, 상부 제1 커패시터 전극(C1b)은 전체적인 저항을 줄일 수 있도록 하부 제1 커패시터 전극(C1a)보다 큰 두께를 갖도록 구성될 수 있으나, 본 명세서의 실시예들은 이에 한정되지 않는다.
제2 커패시터 전극(C2)은 버퍼층(BUF) 상의 액티브층(ACT)과 동일층에 동일한 물질로 구성될 수 있다. 제2 커패시터 전극(C2)은 액티브층(ACT)과 동일한 공정을 통해 동시에 형성될 수 있다. 제2 커패시터 전극(C2)은 액티브층(ACT)과 마찬가지로, 하나 이상의 층으로 구성될 수 있다. 예들 들면, 제2 커패시터 전극(C2)은 제2-1 커패시터 전극(C2a)과, 제2-2 커패시터 전극(C2b)과, 제2-3 커패시터 전극(C2c)을 포함할 수 있다. 제2-1 커패시터 전극(C2a), 제2-2 커패시터 전극(C2b) 및 제2-3 커패시터 전극(C2c)은 서로 상이한 물질로 구성될 수 있다. 예를 들면, 제2-1 커패시터 전극(C2a)은 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), 및 ZIO(Zinc Indium Oxide) 중 적어도 하나를 포함하는 산화물 반도체층으로 구성될 수 있다. 또한, 제2-2 커패시터 전극(C2b)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 중 적어도 하나를 포함하는 도전성 산화물층으로 구성될 수 있다. 또한, 제2-3 커패시터 전극(C2c)은 몰리브덴(Mo), 티타늄(Ti), 및 몰리티타늄(MoTi) 중 적어도 하나를 포함하는 금속층으로 구성될 수 있다.
제3 커패시터 전극(C3)은 게이트 절연막(GI) 상의 제1 및 제2 소스/드레인 전극(SD1, SD2)과 동일층에 동일한 물질로 구성될 수 있다. 또한, 제3 커패시터 전극(C3)은 게이트 절연막(GI) 상의 게이트 전극(GA)과 동일층에 동일한 물질로 구성될 수 있다. 제3 커패시터 전극(C3)은 게이트 전극(GA)과 제1 및 제2 소스/드레인 전극(SD1, SD2)과 동일한 공정을 통해 동시에 형성될 수 있다. 제3 커패시터 전극(C3)은 게이트 전극(GA)과 제1 및 제2 소스/드레인 전극(SD1, SD2)과 마찬가지로, 하나 이상의 층으로 구성될 수 있다. 예를 들면, 제3 커패시터 전극(C3)은 하부 제3 커패시터 전극(C3a)과 상부 제3 커패시터 전극(C3b)을 포함할 수 있다. 하부 제3 커패시터 전극(C3a)은 상부 제3 커패시터 전극(C3b)보다 산화도가 작고 내식성이 우수한 물질로 이루어질 수 있으며, 예로서 몰리브덴(Mo), 티타늄(Ti) 또는 몰리브덴(Mo)과 티타늄(Ti)의 합금인 몰리티타늄(MoTi)으로 이루어질 수 있다. 상부 제3 커패시터 전극(C3b)은 하부 제3 커패시터 전극(C3a)보다 비저항이 낮은 금속인 구리(Cu)로 이루어질 수 있다. 또한, 상부 제3 커패시터 전극(C3b)은 전체적인 저항을 줄일 수 있도록 하부 제3 커패시터 전극(C3a)보다 큰 두께를 갖도록 구성될 수 있으나, 본 명세서의 실시예들은 이에 한정되지 않는다.
도 4를 참조하면, 본 명세서의 실시예에 따른 보조 전원 전극(AXE)은 버퍼층(BUF) 상의 액티브층(ACT)과 동일층에 동일한 물질로 구성될 수 있다. 보조 전원 전극(AXE)은 액티브층(ACT)과 동일한 공정을 통해 동시에 형성될 수 있다. 보조 전원 전극(AXE)은 액티브층(ACT)과 마찬가지로, 하나 이상의 층으로 구성될 수 있다. 예를 들면, 보조 전원 전극(AXE)은 제1 보조 전원 전극(AXEa)과, 제2 보조 전원 전극(AXEb)과, 제3 보조 전원 전극(AXEc)을 포함할 수 있다. 제1 보조 전원 전극(AXEa), 제2 보조 전원 전극(AXEb) 및 제3 보조 전원 전극(AXEc)은 서로 상이한 물질로 구성될 수 있다. 예를 들면, 제1 보조 전원 전극(AXEa)은 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), 및 ZIO(Zinc Indium Oxide) 중 적어도 하나를 포함하는 산화물 반도체층으로 구성될 수 있다. 또한, 제2 보조 전원 전극(AXEb)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 중 적어도 하나를 포함하는 도전성 산화물층으로 구성될 수 있다. 또한, 제3 보조 전원 전극(AXEc)은 몰리브덴(Mo), 티타늄(Ti), 및 몰리티타늄(MoTi) 중 적어도 하나를 포함하는 금속층으로 구성될 수 있다. 본 명세서의 실시예에 따른 보조 전원 전극(AXE)은 액티브층(ACT)과 동일한 공정을 통해 동시에 형성될 수 있고, 보조 전원 전극(AXE)의 최상층에 배치되는 제3 보조 전원 전극(AXEc)이 외부에 노출되더라도 산화되거나 부식되지 않는 물질로 형성됨으로써, 보조 전원 전극을 형성하기 위한 별도의 공정이 추가되지 않을 수 있다. 이에 따라, 마스크 공정의 개수를 줄일 수 있어 제조 공정을 단순화할 수 있고, 공정최적화에 의해 제조 비용을 절감하고 생산성 및 신뢰성을 향상시킬 수 있다.
본 명세서의 실시예에 따른 보조 전원 전극(AXE)은 보조 전원 라인(EVSS)에 연결되고, 보조 전원 라인(EVSS)로부터 공급된 보조 전원(저전위 전압 또는 공통 전압)을 공통 전극(CE)(캐소드 전극 또는 제2 전극)에 인가하는 역할을 할 수 있다. 보조 전원 전극(AXE)은 보조 전원 라인(EVSS)와 함께 공통 전극(CE)의 저항을 낮추는 역할을 할 수 있다.
본 명세서의 실시예에 따르면, 보조 전원 전극(AXE)과 보조 전원 라인(EVSS) 사이에 연결된 보조 전원 연결 패턴(AXE_CP)을 포함할 수 있다. 보조 전원 연결 패턴(AXE_CP)은 게이트 절연막(GI) 상의 제1 및 제2 소스/드레인 전극(SD1, SD2)과 동일층에 동일한 물질로 구성될 수 있다. 또한, 보조 전원 연결 패턴(AXE_CP)은 게이트 절연막(GI) 상의 게이트 전극(GA)과 동일층에 동일한 물질로 구성될 수 있다.
보조 전원 연결 패턴(AXE_CP)의 일단은 게이트 절연막(GI)과 버퍼층(BUF)을 관통하는 컨택홀(CH3)을 통해 보조 전원 라인(EVSS)에 연결될 수 있다. 또한, 보조 전원 연결 패턴(AXE_CP)의 타단은 게이트 절연막(GI)을 관통하는 컨택홀(CH4)을 통해 보조 전원 전극(AXE)에 연결될 수 있다. 보조 전원 전극(AXE)은 보조 전원 연결 패턴(AXE_CP)을 통해 보조 전원 라인(EVSS)과 전기적으로 연결될 수 있다.
보조 전원 연결 패턴(AXE_CP)은 게이트 전극(GA)과 제1 및 제2 소스/드레인 전극(SD1, SD2)과 동일한 공정을 통해 동시에 형성될 수 있다. 보조 전원 연결 패턴(AXE_CP)은 게이트 전극(GA)과 제1 및 제2 소스/드레인 전극(SD1, SD2)과 마찬가지로, 하나 이상의 층으로 구성될 수 있다. 예를 들면, 보조 전원 연결 패턴(AXE_CP)은 하부 보조 전원 연결 패턴(AXE_CPa)과 상부 보조 전원 연결 패턴(AXE_CPb)을 포함할 수 있다. 하부 보조 전원 연결 패턴(AXE_CPa)은 상부 보조 전원 연결 패턴(AXE_CPb)보다 산화도가 작고 내식성이 우수한 물질로 이루어질 수 있으며, 예로서 몰리브덴(Mo), 티타늄(Ti) 또는 몰리브덴(Mo)과 티타늄(Ti)의 합금인 몰리티타늄(MoTi)으로 이루어질 수 있다. 상부 보조 전원 연결 패턴(AXE_CPb)은 하부 보조 전원 연결 패턴(AXE_CPa)보다 비저항이 낮은 금속인 구리(Cu)로 이루어질 수 있다. 또한, 상부 보조 전원 연결 패턴(AXE_CPb)은 전체적인 저항을 줄일 수 있도록 하부 보조 전원 연결 패턴(AXE_CPa)보다 큰 두께를 갖도록 구성될 수 있으나, 본 명세서의 실시예들은 이에 한정되지 않는다.
기판(SUB) 상에 배치된 박막 트랜지스터(TR), 스토리지 커패시터(Cst) 및 보조 전원 전극(AXE)은 회로층(또는 박막 트랜지스터 어레이층)을 구성할 수 있다.
박막 트랜지스터(TR), 스토리지 커패시터(Cst) 및 보조 전원 전극(AXE)을 포함하는 회로층 상에는 패시베이션층(PAS)(또는 제1 보호층)이 배치될 수 있다. 패시베이션층(PAS)은 박막 트랜지스터(TR), 스토리지 커패시터(Cst) 및 보조 전원 전극(AXE)을 덮도록 형성될 수 있다. 패시베이션층(PAS)은 회로층 상의 박막 트랜지스터(TR), 스토리지 커패시터(Cst) 및 보조 전원 전극(AXE)을 보호하는 것으로, 무기 절연 물질로 이루어질 수 있다. 예를 들어, 패시베이션층(PAS)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산질화막(SiOxNy), 또는 이들의 다중막으로 이루어질 수 있으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 또한, 패시베이션층(PAS)은 표시 영역(AA)에서부터 패드 영역(PA)까지 연장되어 배치될 수 있다. 예를 들면, 패시베이션층(PAS)은 패드 영역(PA)에 배치된 패드 전극(PE)의 일부를 덮도록 형성될 수 있다.
패시베이션층(PAS) 상에는 오버코트층(OC)(제2 보호층 또는 평탄화층)이 배치될 수 있다. 오버코트층(OC)은 하부의 단차를 평탄화하는 것으로, 유기 절연 물질로 이루어질 수 있다. 예를 들어, 오버코트층(OC)은 포토아크릴(photo acryl), 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene resin), 및 아크릴레이트계 수지(acrylate) 등의 유기물중 적어도 하나의 물질로 이루어질 수 있으나, 본 명세서의 실시예들은 이에 한정되지 않는다.
오버코트층(OC) 상에는 픽셀 전극(PXE)(애노드 전극 또는 제1 전극)이 배치될 수 있다. 픽셀 전극(PXE)은 오버코트층(OC) 상의 복수의 서브 픽셀들(SP) 각각에 배치될 수 있다. 픽셀 전극(PXE)은 오버코트층(OC)과 패시베이션층(PAS)을 관통하는 컨택홀(CH1)을 통해 박막 트랜지스터(TR)의 제1 소스/드레인 전극(SD1) 또는 제2 소스/드레인 전극(SD2)에 연결될 수 있다. 픽셀 전극(PXE) 상에는 발광층(EL)(또는 유기 발광층)과 공통 전극(CE)(캐소드 전극 또는 제2 전극)이 배치될 수 있다. 픽셀 전극(PXE), 발광층(EL) 및 공통 전극(CE)은 발광 소자(ED)를 구성할 수 있다.
픽셀 전극(PXE)은 금속, 그 합금, 금속과 산화물 금속의 조합으로 형성될 수 있다. 예를 들어, 픽셀 전극(PXL)은 투명 도전막 및 반사효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성될 수 있다. 또한, 픽셀 전극(PXL)은 산화도가 작고 내식성이 우수한 물질을 포함할 수 있다. 예를 들면, 픽셀 전극(PXE)은 컨택홀(CH1) 상에 있는 제1 픽셀 전극(PXE1)과, 제1 픽셀 전극(PXE1) 상에 있고, 오버코트층(OC)의 상면 상에 배치된 제2 픽셀 전극(PXE2)을 포함할 수 있다.
제1 픽셀 전극(PXE1)은 제2 픽셀 전극(PXE2)보다 산화도가 작고 내식성이 우수한 물질로 이루어질 수 있으며, 예로서 몰리브덴(Mo), 티타늄(Ti) 또는 몰리브덴(Mo)과 티타늄(Ti)의 합금인 몰리티타늄(MoTi)으로 이루어질 수 있다. 제1 픽셀 전극(PXE1)은 컨택홀(CH1)과 컨택홀(CH1) 주변의 오버코트층(OC)의 상면 일부에 배치될 수 있다.
제2 픽셀 전극(PXE2)은 투명 도전막 및 반사효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성될 수 있다. 제2 픽셀 전극(PXE2)은 제2-1 픽셀 전극(PXE2a)과, 제2-2 픽셀 전극(PXE2b)과, 제2-3 픽셀 전극(PXE2c)을 포함할 수 있다. 제2-1 픽셀 전극(PXE2a)과 제2-3 픽셀 전극(PXE2c)은 제2-2 픽셀 전극(PXE2b)을 사이에 두고 하부와 상부에 형성될 수 있다. 제2-1 픽셀 전극(PXE2a)과 제2-3 픽셀 전극(PXE2c)은 투명 도전막으로 구성될 수 있다. 예를 들면, 제2-1 픽셀 전극(PXE2a)과 제2-3 픽셀 전극(PXE2c)은 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 일함수 값이 비교적 큰 재질로 이루어질 수 있다. 제2-2 픽셀 전극(PXE2b)은 제2-1 픽셀 전극(PXE2a)과 제2-3 픽셀 전극(PXE2c) 사이에 형성될 수 있다. 제2-2 픽셀 전극(PXE2b)은 제2-1 픽셀 전극(PXE2a)과 제2-3 픽셀 전극(PXE2c)보다 비저항이 낮은 불투명 도전막으로 구성될 수 있다. 예를 들면, 제2-2 픽셀 전극(PXE2b)은 은(Ag), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 니켈(Ni), 크롬(Cr), 또는 텅스텐(W)으로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금의 단층이나 다층으로 이루어질 수 있다. 제2-2 픽셀 전극(PXE2b)은 픽셀 전극(PXE)의 전체적인 저항을 줄일 수 있도록 제2-1 픽셀 전극(PXE2a)과 제2-3 픽셀 전극(PXE2c) 각각보다 큰 두께를 갖도록 구성될 수 있다.
픽셀 전극(PXE)과 오버코트층(OC) 상에는 뱅크층(BA)이 배치될 수 있다. 뱅크층(BA)은 픽셀 전극(PXE)의 가장자리 부분을 덮고 서브 픽셀(SP)의 개구부를 정의할 수 있다. 뱅크층(BA)은 폴리이미드(polyimide), 아크릴레이트(acrylate), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 등의 유기물로 이루어질 수 있으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 뱅크층(BA)에 의해 노출된 픽셀 전극(PXE)의 중심부는 발광 영역으로 정의될 수 있다. 또한, 뱅크층(PXE)에 의해 덮힌 부분은 비발광 영역으로 정의될 수 있다.
컨택부(CA)는 패시베이션층(PAS) 및 오버코트층(OC)을 관통하여 보조 전원 전극(AXE)의 일부분을 노출시킬 수 있다. 컨택부(CA)는 패시베이션층(PAS)에 형성된 제1 개구부(PAS_H)과 오버코트층(OC)에 형성된 제2 개구부(OC_H)를 포함할 수 있다. 패시베이션층(PAS)의 제1 개구부(PAS_H)와 오버코트층(OC)의 제2 개구부(OC_H)는 보조 전원 전극(AXE) 상에 언더컷 영역(UCA)을 형성할 수 있다.
패시베이션층(PAS)의 제1 개구부(PAS_H)는 보조 전원 전극(AXE)의 일부를 노출시킬 수 있도록 형성될 수 있다. 오버코트층(OC)의 제2 개구부(OC_H)는 보조 전원 전극(AXE)의 일부를 노출시키고, 패시베이션층(PAS)의 제1 개구부(PAS_H)의 적어도 일부와 중첩된 돌출부를 갖도록 형성될 수 있다. 오버코트층(OC)의 제2 개구부(OC_H)는 적어도 일부가 패시베이션층(PAS)의 제1 개구부(PAS_H)로부터 돌출되는 형태로 형성될 수 있다. 패시베이션층(PAS)의 제1 개구부(PAS_H)의 측면으로부터 돌출된 오버코트층(OC)의 제2 개구부(OC_H)의 아래에는 언더컷 영역(UCA)이 형성될 수 있다.
픽셀 전극(PXE) 및 뱅크층(BA) 상에는 발광층(EL)이 배치될 수 있다. 발광층(EL)은 컨택부(CA)를 통해 노출된 보조 전원 전극(AXE) 상에 배치될 수 있다. 컨택부(CA)에서 오버코트층(OC)의 제2 개구부(OC_H)는 패시베이션층(PAS)의 제1 개구부(PAS_H)보다 크거나 같은 부분을 포함할 수 있다. 여기서, 패시베이션층(PAS)의 상면 일부는 오버코트층(OC)의 제2 개구부(OC_H)에 의해 노출될 수 있다. 이에 따라, 오버코트층(OC)의 제2 개구부(OC_H)의 측면과, 패시베이션층(PAS)의 상면과, 패시베이션층(PAS)의 제1 개구부(PAS_H)의 측면을 따르는 단차 영역이 형성될 수 있다. 발광층(EL)은 컨택부(CA)에서 오버코트층(OC)과 패시베이션층(PAS)에 의해 형성된 단차 영역을 따라 보조 전원 전극(AXE) 상에 일부 형성될 수 있다. 또한, 컨택부(CA)에서 오버코트층(OC)의 제2 개구부(OC_H)는 패시베이션층(PAS)의 제1 개구부(PAS_H)의 적어도 일부와 중첩되어 돌출되는 부분을 포함할 수 있다. 여기서, 패시베이션층(PAS)의 제1 개구부(PAS_H)의 측면으로부터 돌출된 오버코트층(OC)의 제2 개구부(OC_H)의 아래에는 언더컷 영역(UCA)이 형성될 수 있다. 발광층(EL)은 컨택부(CA)에서 오버코트층(OC)과 패시베이션층(PAS)에 의해 형성된 언더컷 영역(UCA)에 대응되는 보조 전원 전극(AXE) 상에 배치되지 않을 수 있다. 발광층(EL)은 스텝 커버리지가 우수하지 않은 물질로 이루어지므로, 언더컷 영역(UCA)을 제외한 부분까지만 형성되고, 언더컷 영역(UCA)에 대응되는 보조 전원 전극(AXE) 상에는 형성되지 못하고 단절될 수 있다. 이에 따라, 발광층(EL)은 언더컷 영역(UCA)에서 단절됨으로써, 언더컷 영역(UCA)에 대응되는 보조 전원 전극(AXE)의 상면이 노출되고, 공통 전극(CE)이 보조 전원 전극(AXE)과 직접 접촉하여 전기적으로 연결될 수 있다.
발광층(EL) 상에는 공통 전극(CE)(캐소드 전극 또는 제2 전극)이 배치될 수 있다. 공통 전극(CE)은 픽셀 전극(PXE) 및 발광층(EL)과 중첩되어 발광 소자(ED)를 구성할 수 있다. 공통 전극(CE)은 기판(SUB)의 전면에 넓게 형성될 수 있다. 공통 전극(CE)은 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투명 도전 물질로 이루어질 수 있고, 광이 투과될 수 있을 정도로 얇은 두께를 갖는 은(Ag), 알루미늄(Al), 마그네슘(Mg), 칼슘(Ca) 또는 이들의 합금으로 이루어질 수도 있으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 공통 전극(CE)은 컨택부(CA)에서 오버코트층(OC)과 패시베이션층(PAS)에 의해 형성된 단차 영역을 따라 발광층(EL) 상에 형성될 수 있다. 공통 전극(CE)은 컨택부(CA)에서 오버코트층(OC)과 패시베이션층(PAS)에 의해 형성된 언더컷 영역(UCA)에 대응되는 보조 전원 전극(AXE) 상에 형성될 수 있다. 공통 전극(CE)은 언더컷 영역(UCA)에서 발광층(EL)에 의해 노출된 보조 전원 전극(AXE) 상에 형성될 수 있다. 공통 전극(CE)은 발광층(EL)보다 스텝 커버리지가 우수한 물질로 이루어지므로, 발광층(EL)이 형성되지 못하는 언더컷 영역(UCA)의 보조 전원 전극(AXE)까지 형성될 수 있다. 공통 전극(CE)은 보조 전원 전극(AXE)과 직접적으로 접하여 전기적으로 연결될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치(100)는 기판(SUB) 상의 패드 영역(PA)에 패드 전극(PE)이 배치될 수 있다.
기판(SUB) 상의 패드 영역(PA)에는 버퍼층(BUF)이 배치될 수 있다. 버퍼층(BUF) 상에는 패드 전극(PE)이 배치될 수 있다. 패드 전극(PE)은 하나 이상의 층으로 구성될 수 있다. 예를 들면, 패드 전극(PE)은 제1 패드 전극(PE1), 제2 패드 전극(PE2) 및 제3 패드 전극(PE3)을 포함할 수 있다.
제1 패드 전극(PE1)과 제2 패드 전극(PE2)은 버퍼층(BUF) 상에 배치될 수 있다. 제1 패드 전극(PE1)과 제2 패드 전극(PE2)은 게이트 전극(GA), 제1 소스/드레인 전극(SD1) 및 제2 소스/드레인 전극(SD2)과 다른 층에서 동일한 물질로 구성될 수 있다. 예를 들면, 기판(SUB) 상의 패드 영역(PA)에는 게이트 절연막(GI)이 형성되지 않고, 제1 패드 전극(PE1)과 제2 패드 전극(PE2)은 버퍼층(BUF) 상에서 게이트 절연막(GI) 상의 게이트 전극(GA)과 제1 및 제2 소스/드레인 전극(SD1, SD2)과 동일한 공정을 통해 동시에 형성될 수 있다. 제1 패드 전극(PE1)은 제2 패드 전극(PE2)보다 산화도가 작고 내식성이 우수한 물질로 이루어질 수 있으며, 예로서 몰리브덴(Mo), 티타늄(Ti) 또는 몰리브덴(Mo)과 티타늄(Ti)의 합금인 몰리티타늄(MoTi)으로 이루어질 수 있다. 제2 패드 전극(PE2)은 제1 패드 전극(PE1)보다 비저항이 낮은 금속인 구리(Cu)로 이루어질 수 있다. 또한, 제2 패드 전극(PE2)은 전체적인 저항을 줄일 수 있도록 제1 패드 전극(PE1)보다 큰 두께를 갖도록 구성될 수 있으나, 본 명세서의 실시예들은 이에 한정되지 않는다.
제1 패드 전극(PE1)과 제2 패드 전극(PE2) 상에는 제2 패드 전극(PE2)의 상면 일부를 노출시키는 컨택홀(CH5)을 갖는 패시베이션층(PAS)이 배치될 수 있다. 패시베이션층(PAS) 상에는 컨택홀(CH5)을 통해 제2 패드 전극(PE2)과 연결되며 제1 픽셀 전극(PXE1)과 동일한 물질로 구성된 제3 패드 전극(PE3)이 배치될 수 있다.
제3 패드 전극(PE3)은 픽셀 전극(PXE)의 제1 픽셀 전극(PXE1)과 다른 층에서 동일한 물질로 구성될 수 있다. 예를 들면, 기판(SUB) 상의 패드 영역(PA)에는 오버코트층(OC)이 형성되지 않고, 제3 패드 전극(PE3)은 패시베이션층(PAS) 상에서 오버코트층(OC) 상의 제1 픽셀 전극(PXE1)과 동일한 공정을 통해 동시에 형성될 수 있다. 제3 패드 전극(PE3)은 제1 픽셀 전극(PXE1)과 마찬가지로, 산화도가 작고 내식성이 우수한 물질로 이루어질 수 있으며, 예로서 몰리브덴(Mo), 티타늄(Ti) 또는 몰리브덴(Mo)과 티타늄(Ti)의 합금인 몰리티타늄(MoTi)으로 이루어질 수 있다. 본 명세서의 실시예에 따른 패드 전극(PE)은 패드 전극(PE)의 최상층에 배치되는 제3 패드 전극(PE3)이 외부에 노출되더라도 산화되거나 부식되지 않는 물질로 형성됨으로써, 제2 패드 전극(PE2)이 산화되거나 부식되는 것을 방지할 수 있다.
도 5는 본 명세서의 다른 실시예에 따른 발광 표시 장치의 단면도이다. 도 5는 도 2 내지 도 4를 참조하여 설명한 발광 표시 장치(100)에서 컨택부(CA)의 구성을 변경한 것이다. 이에 따라, 컨택부(CA)의 변경된 구성 및 이와 관련된 구성을 제외한 나머지 동일한 구성에 대해 중복하는 설명은 생략하거나 간략히 기술한다.
도 5를 참조하면, 본 명세서의 다른 실시예에 따른 발광 표시 장치(100)는 보조 전원 전극(AXE)의 일부를 노출시키는 컨택부(CA)를 포함할 수 있다.
컨택부(CA)는 패시베이션층(PAS), 오버코트층(OC) 및 뱅크층(BA)을 관통하여 보조 전원 전극(AXE)의 일부분을 노출시킬 수 있다. 컨택부(CA)에 의해 노출된 보조 전원 전극(AXE) 상에는 언더컷 영역(UCA)을 갖는 언더컷 구조물(UC)을 포함할 수 있다.
패시베이션층(PAS)은 보조 전원 전극(AXE)의 일부를 노출시키는 제1 개구부(PAS_H)를 포함할 수 있다. 패시베이션층(PAS)의 제1 개구부(PAS_H)에 의해 노출된 보조 전원 전극(AXE)의 상면에는 언더컷 영역(UCA)을 갖는 언더컷 구조물(UC)이 배치될 수 있다. 예를 들면, 패시베이션층(PAS)의 제1 개구부(PAS_H)은 언더컷 구조물(UC)을 중심에 두고, 언더컷 구조물(UC)의 주변을 둘러싸는 형상으로 형성될 수 있다.
오버코트층(OC)은 패시베이션층(PAS) 상에 배치되고, 패시베이션층(PAS)의 제1 개구부(PAS_H)보다 크거나 같은 제2 개구부(OC_H)를 포함할 수 있다. 예를 들면, 오버코트층(OC)의 제2 개구부(OC_H)는 패시베이션층(PAS)의 제1 개구부(PAS_H)의 둘레를 따라 대응하는 형상으로 형성되고, 제1 개구부(PAS_H)보다 큰 크기를 가질 수 있다. 패시베이션층(PAS)의 일부는 오버코트층(OC)의 제2 개구부(OC_H)를 통해 노출될 수 있다. 예를 들면, 오버코트층(OC)의 제2 개구부(OC_H)는 언더컷 구조물(UC)을 중심에 두고, 언더컷 구조물(UC)의 주변을 둘러싸는 형상으로 형성될 수 있다.
뱅크층(BA)은 오버코트층(OC) 상에 배치되고, 오버코트층(OC)의 제2 개구부(OC_H)보다 크거나 같은 제3 개구부(BA_H)를 포함할 수 있다. 예를 들면, 뱅크층(BA)의 제3 개구부(BA_H)는 오버코트층(OC)의 제2 개구부(OC_H)의 둘레를 따라 대응하는 형상으로 형성되고, 제2 개구부(OC_H)보다 큰 크기를 가질 수 있다. 오버코트층(OC)의 일부는 뱅크층(BA)의 제3 개구부(BA_H)를 통해 노출될 수 있다. 예를 들면, 뱅크층(BA)의 제3 개구부(BA_H)는 언더컷 구조물(UC)을 중심에 두고, 언더컷 구조물(UC)의 주변을 둘러싸는 형상으로 형성될 수 있다.
패시베이션층(PAS)의 제1 개구부(PAS_H)와, 오버코트층(OC)의 제2 개구부(OC_H)와, 뱅크층(BA)의 제3 개구부(BA_H)는 뱅크층(BA)의 제3 개구부(BA_H)의 측면과, 오버코트층(OC)의 상면 및 제2 개구부(OC_H)의 측면과, 패시베이션층(PAS)의 상면 및 제1 개구부(PAS_H)의 측면을 따르는 단차 영역이 형성될 수 있다.
언더컷 구조물(UC)은 보조 전원 전극(AXE)의 일부분 위에 배치되고 언더컷 영역(UCA)을 포함할 수 있다. 언더컷 구조물(UC)은 보조 전원 전극(AXE)의 일부분 위에 아일랜드(island) 패턴으로 이루어지고, 언더컷 구조물(UC)의 주변 둘레로 노출된 보조 전원 전극(AXE)은 공통 전극(CE)(캐소드 전극 또는 제2 전극)과 접촉되어 전기적으로 연결될 수 있다.
언더컷 구조물(UC)은 제1 패턴(PAS_P) 및 제2 패턴(OC_P)을 포함할 수 있다. 언더컷 구좀물(UC)의 제1 패턴(PAS_P) 및 제2 패턴(OC_P)은 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 예를 들면, 언더컷 구조물(UC)의 제1 패턴(PAS_P)은 패시베이션층(PAS)과 동일한 물질을 포함할 수 있다. 언더컷 구조물(UC)의 제2 패턴(OC_P)은 오버코트층(OC)과 동일한 물질을 포함할 수 있다.
제1 패턴(PAS_P)은 보조 전원 전극(AXE)의 상면 상에 형성될 수 있다. 제1 패턴(PAS_P)은 아일랜드(island) 패턴으로 이루어지고, 제1 폭을 가지며 제2 패턴(OC_P)과 접하는 상면과, 제1 폭보다 넓은 제2 폭을 가지며 보조 전원 전극(AXE)과 접하는 하면과, 상면과 하면 사이에 경사면을 포함할 수 있다. 예를 들면, 제1 패턴(PAS_P)의 경사면은 패시베이션층(PAS)의 제1 개구부(PAS_H)의 경사면과 동일한 경사각으로 형성될 수 있다. 예를 들면, 제1 패턴(PAS_P)은 패시베이션층(PAS)과 동일한 층에서 동일한 물질로 형성될 수 있다. 제1 패턴(PAS_P)은 패시베이션층(PAS)의 제1 개구부(PAS_H)과 동일한 공정을 통해 함께 형성될 수 있다.
제2 패턴(OC_P)은 제1 패턴(PAS_P)의 상면 상에 형성될 수 있다. 제2 패턴(OC_P)은 제1 패턴(PAS_P)에 의해 지지될 수 있다. 제2 패턴(OC_P)은 제1 패턴(PAS_P) 상에 아일랜드(island) 패턴으로 이루어지고, 제1 패턴(PAS_P)으로부터 돌출되는 형태로 형성될 수 있다. 제1 패턴(PAS_P)의 측면으로부터 돌출된 제2 패턴(OC_P)의 가장자리 아래에는 언더컷 영역(UCA)이 형성될 수 있다. 제2 패턴(OC_P)은 제1 패턴(PAS_P)의 제1 및 제2 폭보다 넓은 폭을 가지며 제1 패턴(PAS_P)과 접하는 하면과, 하면보다 폭이 좁은 상면과, 상면과 하면 사이에 경사면을 포함할 수 있다. 예를 들면, 제2 패턴(OC_P)의 경사면은 오버코트층(OC)의 제2 개구부(OC_H)의 경사면과 동일한 경사각으로 형성될 수 있다. 예를 들면, 제2 패턴(OC_P)은 오버코트층(OC)과 동일한 층에서 동일한 물질로 형성될 수 있다. 제2 패턴(OC_P)은 오버코트층(OC)의 제2 개구부(OC_H)과 동일한 공정을 통해 함께 형성될 수 있다.
픽셀 전극(PXE) 및 뱅크층(BA) 상에는 발광층(EL)이 배치될 수 있다. 또한, 발광층(EL)은 언더컷 구조물(UC)의 제2 패턴(OC_P) 상에 배치될 수 있다. 발광층(EL)은 컨택부(CA)를 통해 노출된 보조 전원 전극(AXE) 상에 일부 배치될 수 있다. 발광층(EL)은 컨택부(CA)에서 뱅크층(BA), 오버코트층(OC) 및 패시베이션층(PAS)에 의해 형성된 단차 영역을 따라 보조 전원 전극(AXE) 상에 일부 형성될 수 있다. 발광층(EL)은 컨택부(CA)에 위치한 언더컷 구조물(UC)에 의한 언더컷 영역(UCA)에서 단절되게 형성될 수 있다. 예를 들어, 발광층(EL)은 스텝 커버리지가 우수하지 않은 물질로 이루어질 수 있다. 이에 따라, 발광층(EL)은 언더컷 구조물(UC)에 의해 보조 전원 전극(AXE) 상에 배치되는 면적이 최소화되고, 언더컷 구조물(UC)의 언더컷 영역(UCA)에서 단절될 수 있다.
발광층(EL) 상에는 공통 전극(CE)(캐소드 전극 또는 제2 전극)이 배치될 수 있다. 공통 전극(CE)은 언더컷 구조물(UC)의 제2 패턴(OC_P) 상의 발광층(EL) 상에 배치될 수 있다. 공통 전극(CE)은 픽셀 전극(PXE) 및 발광층(EL)과 중첩되어 발광 소자(ED)를 구성할 수 있다. 공통 전극(CE)은 기판(SUB)의 전면에 넓게 형성될 수 있다. 공통 전극(CE)은 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투명 도전 물질로 이루어질 수 있고, 광이 투과될 수 있을 정도로 얇은 두께를 갖는 은(Ag), 알루미늄(Al), 마그네슘(Mg), 칼슘(Ca) 또는 이들의 합금으로 이루어질 수도 있으나, 본 명세서의 실시예들은 이에 한정되지 않는다.
공통 전극(CE)은 컨택부(CA)에서 뱅크층(BA), 오버코트층(OC) 및 패시베이션층(PAS)에 의해 형성된 단차 영역을 따라 발광층(EL) 상에 형성될 수 있다. 공통 전극(CE)은 컨택부(CA)에 위치한 언더컷 구조물(UC)에 의한 언더컷 영역(UCA)에 대응되는 보조 전원 전극(AXE) 상에 형성될 수 있다. 예를 들면, 공통 전극(CE)은 스텝 커버리지가 우수한 물질로 이루어질 수 있다. 공통 전극(CE)은 증착(evaporation)에 의해 형성되는 발광층(EL)보다 스텝 커버리지가 우수하여, 언더컷 구조물(UC)의 언더컷 영역(UCA)에서 발광층(EL)이 단절되어 외부로 노출된 보조 전원 전극(AXE) 상에 형성될 수 있다. 이에 따라, 발광층(EL)은 언더컷 구조물(UC)의 언더컷 영역(UCA)에서 보조 전원 전극(AXE) 상에 배치되지 않게 형성되지만, 공통 전극(CE)은 발광층(EL)이 배치되지 않는 보조 전원 전극(AXE) 상에 배치될 수 있고, 보조 전원 전극(AXE)과 전기적으로 연결될 수 있다.
이하에서는 도 6 내지 도 16을 참조하여 본 명세서의 실시예에 따른 발광 표시 장치의 제조방법에 대해 구체적으로 설명하도록 한다.
도 6 내지 도 16은 본 명세서의 실시예에 따른 발광 표시 장치를 제조하는 방법을 설명하기 위한 제조 공정도들이다.
도 6을 참조하면, 기판(SUB) 상에 제1 마스크를 이용하여 차광층(LS)을 형성할 수 있다. 기판(SUB) 상에는 스토리지 커패시터(Cst)의 제1 커패시터 전극(C1)과 보조 전원 라인(EVSS)이 차광층(LS)과 함께 형성될 수 있다. 차광층(LS), 제1 커패시턴 전극(C1) 및 보조 전원 라인(EVSS)은 모두 동일한 물질로 구성되고, 제1 마스크를 이용하여 동시에 패턴 형성할 수 있다.
또한, 차광층(LS), 제1 커패시턴 전극(C1) 및 보조 전원 라인(EVSS) 상에는 버퍼층(BUF)이 형성될 수 있다. 버퍼층(BUF)은 기판(SUB)의 전면에 걸쳐서 형성될 수 있다. 예를 들면, 버퍼층(BUF)은 기판(SUB)의 표시 영역(AA)에서부터 패드 영역(PA)까지 연장되어 형성될 수 있다.
또한, 버퍼층(BUF) 상에는 액티브층(ACT)을 구성하는 하나 이상의 물질층(300)을 형성할 수 있다. 예를 들면, 액티브층(ACT)을 구성하는 하나 이상의 물질층(300)은 제1 물질층(301), 제2 물질층(302) 및 제3 물질층(303)을 포함할 수 있다. 예를 들면, 제1 물질층(301)은 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), 및 ZIO(Zinc Indium Oxide) 중 적어도 하나를 포함하는 산화물 반도체층으로 구성될 수 있다. 제2 물질층(302)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 중 적어도 하나를 포함하는 도전성 산화물층으로 구성될 수 있다. 제3 물질층(303)은 몰리브덴(Mo), 티타늄(Ti), 및 몰리티타늄(MoTi) 중 적어도 하나를 포함하는 금속층으로 구성될 수 있다.
도 7을 참조하면, 하나 이상의 물질층(300) 상에는 포토레지스트를 도포하고 제2 마스크인 하프톤 마스크를 이용하여 노광 및 현상하여, 상이한 높이를 갖는 제1 포토레지스트(PR1)과 제2 포토레지스터(PR2)를 형성할 수 있다. 예를 들면, 제1 포토레지스트(PR1)는 제1 물질층(301), 제2 물질층(302) 및 제3 물질층(303)을 모두 남기는 영역에 배치되고, 제2 포토레지스트(PR2)는 제1 물질층(301)을 남기는 영역에 배치될 수 있다. 포토레지스트(PR)는 포토레지스트(PR)에 의해 마스킹되지 않는 영역의 하나 이상의 물질층(300)을 완전히 식각하여 액티브층(ACT), 제2 커패시터 전극(C2) 및 보조 전원 전극(AXE)을 패터닝할 수 있다.
도 8을 참조하면, 포토레지스트(PR)를 마스크로 하여 1차 식각 공정을 진행하여 제2 포토레지스트(PR2)를 제거하고, 높이가 낮아진 제1 포토레지스트(PR1)를 남길 수 있다. 1차 식각 공정을 통해 액티브층(ACT), 제2 커패시터 전극(C2) 및 보조 전원 전극(AXE)의 윤곽이 패터닝될 수 있다.
도 9를 참조하면, 제1 포토레지스트(PR1)를 마스크로 하여 2차 식각 공정을 진행하면, 제1 포토레지스트(PR1)의 높이는 더 낮아지고, 제1 포토레지스트(PR1)에 의해 마스킹되지 않는 액티브층(ACT)의 채널 영역(ACT_CH)에 해당되는 제2 물질층(302) 및 제3 물질층(303)이 제거되어 제1 물질층(301)의 상면이 노출되고, 제1 포토레지스트(PR1)에 의해 마스킹되는 액티브층(ACT)의 제1 영역(ACT_C1)과 제2 영역(ACT_C2)에 해당되는 제1 물질층(301), 제2 물질층(302) 및 제3 물질층(303)을 남길 수 있다. 또한, 제1 포토레지스트(PR1)에 의해 마스킹되는 제2 커패시터 전극(C2)의 영역에 해당되는 제1 물질층(301), 제2 물질층(302) 및 제3 물질층(303)을 남길 수 있다. 또한, 제1 포토레지스트(PR1)에 의해 마스킹되는 보조 전원 전극(AXE)의 영역에 해당되는 제1 물질층(301), 제2 물질층(302) 및 제3 물질층(303)을 남길 수 있다.
도 10을 참조하면, 잔류하는 포토레지스트(PR)을 완전히 제거하여 액티브층(ACT), 제2 커패시터 전극(C2) 및 보조 전원 전극(AXE)을 패턴 형성할 수 있다.
도 11을 참조하면, 제3 마스크를 이용하여 게이트 절연막(GI)을 형성할 수 있다. 또한, 게이트 절연막(GI)과 버퍼층(BUF)을 관통하는 컨택홀(CH2) 및 컨택홀(CH3)과 게이트 절연막(GI)을 관통하는 컨택홀(CH4)은 제3 마스크를 이용하여 함께 형성될 수 있다. 그리고, 제4 마스크를 이용하여 게이트 전극(GA), 제1 소스/드레인 전극(SD1), 제2 소스/드레인 전극(SD2), 제3 커패시터 전극(C3), 및 보조 전원 연결 패턴(AXE_CP)이 함께 형성될 수 있다. 또한, 기판(SUB) 상의 패드 영역(PA)에는 패드 전극(PE)의 제1 패드 전극(PE1) 및 제2 패드 전극(PE2)이 제4 마스크를 이용하여 함께 형성될 수 있다.
도 12를 참조하면, 기판(SUB)의 전면에 걸쳐 패시베이션층(PAS)을 형성할 수 있다. 패시베이션층(PAS)은 기판(SUB)의 표시 영역(AA) 및 패드 영역(PA)에 형성될 수 있다. 예를 들면, 패시베이션층(PAS)은 기판(SUB)의 표시 영역(AA)에서부터 패드 영역(PA)까지 연장되어 형성될 수 있다.
도 13을 참조하면, 제5 마스크를 이용하여 오버코트층(OC)을 형성할 수 있다. 오버코트층(OC)은 기판(SUB)의 표시 영역(AA)에 형성될 수 있다. 그리고, 오버코트층(OC)을 관통하는 컨택홀(CH1)의 일부는 제5 마스크를 이용하여 함께 형성될 수 있다. 또한, 컨택부(CA)를 형성하기 위한 오버코트층(OC)의 제2 개구부(OC_H)는 제5 마스크를 이용하여 함께 형성될 수 있다. 그리고, 제6 마스크를 이용하여 패시베이션층(PAS)의 일부를 제거할 수 있다. 오버코트층(OC)의 컨택홀(CH1)의 일부를 통해 노출된 패시베이션층(PAS)이 제거되어 오버코트층(OC)과 패시베이션층(PAS)을 관통하는 컨택홀(CH1)이 완성될 수 있다. 또한, 기판(SUB) 상의 패드 영역(PA)에는 패시베이션층(PAS)을 관통하여 제2 패드 전극(PE2)의 일부를 노출시키는 컨택홀(CH5)이 제6 마스크를 이용하여 형성될 수 있다.
도 14를 참조하면, 제7 마스크를 이용하여 픽셀 전극(PXE)의 제1 픽셀 전극(PXE1)이 패턴 형성될 수 있다. 제1 픽셀 전극(PXE1)은 오버코트층(OC)과 패시베이션층(PAS)을 관통하는 컨택홀(CH1)에 형성될 수 있다. 또한, 기판(SUB) 상의 패드 영역(PA)에는 컨택홀(CH5)을 통해 노출된 제2 패드 전극(PE2)에 연결되는 제3 패드 전극(PE3)이 형성될 수 있다. 그리고, 제8 마스크를 이용하여 픽셀 전극(PXE)의 제2 픽셀 전극(PXE2)이 패턴 형성될 수 있다. 기판(SUB) 상의 표시 영역(AA)에는 픽셀 전극(PXE)이 완성되고, 패드 영역(PA)에는 패드 전극(PE)이 완성될 수 있다.
도 15를 참조하면, 제9 마스크를 이용하여 뱅크층(BA)을 형성할 수 있다. 그리고, 제10 마스크를 이용하여 컨택부(CA)에서 오버코트층(OC)의 제2 개구부(OC_H)의 아래로 언더컷 영역(UCA)이 형성될 수 있다. 예를 들면, 제10 마스크는 컨택부(CA)에서 오버코트층(OC)의 제2 개구부(OC_H)가 패시베이션층(PAS)의 제1 개구부(PAS_H)보다 크거나 같게 형성되도록 패시베이션층(PAS)의 상면 일부를 커버하고, 컨택부(CA)에서 언더컷 영역(UCA)이 형성될 부분에는 배치되지 않을 수 있다. 예를 들면, 제10 마스크를 마스크로 하는 식각 공정을 통해 패시베이션층(PAS)은 일부는 오버코트층(OC)의 제2 개구부(OC_H)보다 돌출되고, 다른 일부는 오버코트층(OC)의 제2 개구부(OC_H)보다 안쪽으로 들어간 제1 개구부(PAS_H)가 형성될 수 있다. 이에 따라, 패시베이션층(PAS)과 오버코트층(OC)에 의해 일측에 단차 영역이 형성되고, 타측에 언더컷 영역(UCA)이 형성될 수 있다.
도 16을 참조하면, 뱅크층(BA)이 형성되고, 패시베이션층(PAS)과 오버코트층(OC)에 의한 언더컷 영역(UCA)이 형성된 후, 발광층(EL) 및 공통 전극(CE)이 형성될 수 있다. 발광층(EL)은 픽셀 전극(PXE)과 뱅크층(BA) 상에 형성되고, 언더컷 영역(UCA)에서 형성되지 않고 단절될 수 있다. 공통 전극(CE)은 발광층(EL) 상에 형성될 수 있다. 공통 전극(CE)은 언더컷 영역(UCA)에서 발광층(EL)에 의해 노출된 보조 전원 전극(AXE) 상에 형성될 수 있다. 공통 전극(CE)은 보조 전원 전극(AXE)과 직접 접촉하여 전기적으로 연결될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치는 아래와 같이 설명될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치는, 기판 상에 배치된 박막 트랜지스터와 보조 전원 전극을 갖는 회로층, 회로층을 덮는 적어도 하나의 보호층, 및 적어도 하나의 보호층을 관통하여 보조 전원 전극의 일부를 노출시키는 컨택부를 포함하며, 박막 트랜지스터는 액티브층을 포함하고, 보조 전원 전극은 액티브층과 동일층에 배치될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 보조 전원 전극과 액티브층은 서로 동일한 물질로 구성될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 액티브층은 하나 이상의 층을 포함할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 액티브층은, 제1 액티브층, 제1 액티브층 상에 있는 제2 액티브층, 및 제2 액티브층 상에 있는 제3 액티브층을 포함할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 제1 액티브층은 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), 및 ZIO(Zinc Indium Oxide) 중 적어도 하나를 포함하는 산화물 반도체층으로 구성되고, 제2 액티브층은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 중 적어도 하나를 포함하는 도전성 산화물층으로 구성되고, 제3 액티브층은 몰리브덴(Mo), 티타늄(Ti), 및 몰리티타늄(MoTi) 중 적어도 하나를 포함하는 금속층으로 구성될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 박막 트랜지스터는, 액티브층, 액티브층의 채널 영역에 중첩된 게이트 전극, 액티브층의 제1 영역에 연결된 제1 소스/드레인 전극, 및 액티브층의 제2 영역에 연결된 제2 소스/드레인 전극을 포함하고, 게이트 전극, 제1 소스/드레인 전극, 및 제2 소스/드레인 전극은 서로 동일한 물질로 구성될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 게이트 전극, 제1 소스/드레인 전극 및 제2 소스/드레인 전극 각각은 하나 이상의 층을 포함할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 게이트 전극, 제1 소스/드레인 전극 및 제2 소스/드레인 전극 각각은, 제1 금속층, 및 제1 금속층 상에 있는 제2 금속층을 포함하고, 제2 금속층은 제1 금속층보다 비저항이 낮은 금속으로 구성될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 제1 금속층은 몰리브덴(Mo), 티타늄(Ti), 및 몰리티타늄(MoTi) 중 적어도 하나를 포함하고, 제2 금속층은 구리(Cu)를 포함할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 회로층은, 박막 트랜지스터의 액티브층과 중첩되는 기판 상에 있는 차광층, 보조 전원 전극과 연결된 보조 전원 라인, 및 보조 전원 전극과 보조 전원 라인 사이에 연결된 보조 전원 연결 패턴을 더 포함할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 보조 전원 라인은 차광층과 동일층에 동일한 물질로 구성될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 보조 전원 연결 패턴은 게이트 전극, 제1 소스/드레인 전극, 및 제2 소스/드레인 전극과 동일층에 동일한 물질로 구성될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 회로층은 스토리지 커패시터를 더 포함하고, 스토리지 커패시터는, 차광층과 동일층에 동일한 물질로 구성된 제1 커패시터 전극, 액티브층과 동일층에 동일한 물질로 구성된 제2 커패시터 전극, 및 게이트 전극, 제1 소스/드레인 전극 및 제2 소스/드레인 전극과 동일층에 동일한 물질로 구성된 제3 커패시터 전극을 포함할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 적어도 하나의 보호층은, 보조 전원 전극 상에 있고 무기 절연 물질을 포함하는 제1 보호층, 및 제1 보호층 상에 있고 유기 절연 물질을 포함하는 제2 보호층을 포함할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 제1 보호층과 제2 보호층은 컨택부에서 보조 전원 전극의 적어도 일부를 노출시키는 언더컷 영역이 형성될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 제2 보호층 상에 있고 박막 트랜지스터에 연결된 픽셀 전극, 픽셀 전극 상에 있는 발광층, 및 발광층 상에 있는 공통 전극을 더 포함하고, 공통 전극은 언더컷 영역에서 보조 전원 전극에 직접 접할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 제1 보호층은 보조 전원 전극의 일부를 노출시키는 제1 개구부를 포함하고, 제2 보호층은 제1 개구부의 적어도 일부와 중첩된 돌출부를 갖는 제2 개구부를 포함하며, 언더컷 영역은 제2 개구부의 돌출부 아래에 형성될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 적어도 하나의 보호층과 동일한 물질을 포함하고, 컨택부에서 보조 전원 전극의 일부분 위에 배치된 언더컷 구조물을 더 포함하고, 언더컷 구조물은, 보조 전원 전극의 일부분 상에 있고 제1 보호층과 동일 물질을 포함하는 제1 패턴, 및 제1 패턴 상에 있고 제1 패턴으로부터 돌출되며 제2 보호층과 동일 물질을 포함하는 제2 패턴을 포함하고, 언더컷 영역은 제1 패턴의 측면으로부터 돌출된 제2 패턴의 아래에 형성될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 적어도 하나의 보호층은 박막 트랜지스터의 제1 소스/드레인 전극 또는 제2 소스/드레인 전극을 노출시키는 컨택홀을 더 포함하고, 픽셀 전극은, 컨택홀 상에 있는 제1 픽셀 전극, 및 제1 픽셀 전극 상에 있는 제2 픽셀 전극을 포함할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 기판 상의 패드 영역에 배치된 패드 전극을 더 포함하고, 패드 전극의 적어도 일부는 제1 픽셀 전극과 동일한 물질로 구성될 수 있다.
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 발광 표시 장치 110: 표시 패널
TR: 박막 트랜지스터 ACT: 액티브층
Cst: 스토리지 커패시터 AXE: 보조 전원 전극
AXE_CP: 보조 전원 연결 패턴 EVSS: 보조 전원 라인
CA: 컨택부 PAS: 패시베이션층
OC: 오버코트층 BA: 뱅크층
UC: 언더컷 구조물 PE: 패드 전극

Claims (20)

  1. 기판 상에 배치된 박막 트랜지스터와 보조 전원 전극을 갖는 회로층;
    상기 회로층을 덮는 적어도 하나의 보호층; 및
    상기 적어도 하나의 보호층을 관통하여 상기 보조 전원 전극의 일부를 노출시키는 컨택부를 포함하며,
    상기 박막 트랜지스터는 액티브층을 포함하고, 상기 보조 전원 전극은 상기 액티브층과 동일층에 배치된, 발광 표시 장치.
  2. 제1 항에 있어서,
    상기 보조 전원 전극과 상기 액티브층은 서로 동일한 물질로 구성된, 발광 표시 장치.
  3. 제1 항에 있어서,
    상기 액티브층은 하나 이상의 층을 포함하는, 발광 표시 장치.
  4. 제3 항에 있어서,
    상기 액티브층은,
    제1 액티브층;
    상기 제1 액티브층 상에 있는 제2 액티브층; 및
    상기 제2 액티브층 상에 있는 제3 액티브층을 포함하는, 발광 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 액티브층은 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), 및 ZIO(Zinc Indium Oxide) 중 적어도 하나를 포함하는 산화물 반도체층으로 구성되고,
    상기 제2 액티브층은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 중 적어도 하나를 포함하는 도전성 산화물층으로 구성되고,
    상기 제3 액티브층은 몰리브덴(Mo), 티타늄(Ti), 및 몰리티타늄(MoTi) 중 적어도 하나를 포함하는 금속층으로 구성된, 발광 표시 장치.
  6. 제1 항에 있어서,
    상기 박막 트랜지스터는,
    상기 액티브층;
    상기 액티브층의 채널 영역에 중첩된 게이트 전극;
    상기 액티브층의 제1 영역에 연결된 제1 소스/드레인 전극; 및
    상기 액티브층의 제2 영역에 연결된 제2 소스/드레인 전극을 포함하고,
    상기 게이트 전극, 상기 제1 소스/드레인 전극, 및 상기 제2 소스/드레인 전극은 서로 동일한 물질로 구성된, 발광 표시 장치.
  7. 제6 항에 있어서,
    상기 게이트 전극, 상기 제1 소스/드레인 전극 및 상기 제2 소스/드레인 전극 각각은 하나 이상의 층을 포함하는, 발광 표시 장치.
  8. 제7 항에 있어서,
    상기 게이트 전극, 상기 제1 소스/드레인 전극 및 상기 제2 소스/드레인 전극 각각은,
    제1 금속층; 및
    상기 제1 금속층 상에 있는 제2 금속층을 포함하고,
    상기 제2 금속층은 상기 제1 금속층보다 비저항이 낮은 금속으로 구성된, 발광 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 금속층은 몰리브덴(Mo), 티타늄(Ti), 및 몰리티타늄(MoTi) 중 적어도 하나를 포함하고,
    상기 제2 금속층은 구리(Cu)를 포함하는, 발광 표시 장치.
  10. 제6 항에 있어서,
    상기 회로층은,
    상기 박막 트랜지스터의 상기 액티브층과 중첩되는 상기 기판 상에 있는 차광층;
    상기 보조 전원 전극과 연결된 보조 전원 라인; 및
    상기 보조 전원 전극과 상기 보조 전원 라인 사이에 연결된 보조 전원 연결 패턴을 더 포함하는, 발광 표시 장치.
  11. 제10 항에 있어서,
    상기 보조 전원 라인은 상기 차광층과 동일층에 동일한 물질로 구성된, 발광 표시 장치.
  12. 제10 항에 있어서,
    상기 보조 전원 연결 패턴은 상기 게이트 전극, 상기 제1 소스/드레인 전극, 및 상기 제2 소스/드레인 전극과 동일층에 동일한 물질로 구성된, 발광 표시 장치.
  13. 제10 항에 있어서,
    상기 회로층은 스토리지 커패시터를 더 포함하고,
    상기 스토리지 커패시터는,
    상기 차광층과 동일층에 동일한 물질로 구성된 제1 커패시터 전극;
    상기 액티브층과 동일층에 동일한 물질로 구성된 제2 커패시터 전극; 및
    상기 게이트 전극, 상기 제1 소스/드레인 전극 및 상기 제2 소스/드레인 전극과 동일층에 동일한 물질로 구성된 제3 커패시터 전극을 포함하는, 발광 표시 장치.
  14. 제6 항에 있어서,
    상기 적어도 하나의 보호층은,
    상기 보조 전원 전극 상에 있고, 무기 절연 물질을 포함하는 제1 보호층; 및
    상기 제1 보호층 상에 있고, 유기 절연 물질을 포함하는 제2 보호층을 포함하는, 발광 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 보호층과 상기 제2 보호층은 상기 컨택부에서 상기 보조 전원 전극의 적어도 일부를 노출시키는 언더컷 영역이 형성된, 발광 표시 장치.
  16. 제15 항에 있어서,
    상기 제2 보호층 상에 있고, 상기 박막 트랜지스터에 연결된 픽셀 전극;
    상기 픽셀 전극 상에 있는 발광층; 및
    상기 발광층 상에 있는 공통 전극을 더 포함하고,
    상기 공통 전극은 상기 언더컷 영역에서 상기 보조 전원 전극에 직접 접하는, 발광 표시 장치.
  17. 제15 항에 있어서,
    상기 제1 보호층은 상기 보조 전원 전극의 일부를 노출시키는 제1 개구부를 포함하고,
    상기 제2 보호층은 상기 제1 개구부의 적어도 일부와 중첩된 돌출부를 갖는 제2 개구부를 포함하며,
    상기 언더컷 영역은 상기 제2 개구부의 돌출부 아래에 형성된, 발광 표시 장치.
  18. 제15 항에 있어서,
    상기 적어도 하나의 보호층과 동일한 물질을 포함하고, 상기 컨택부에서 상기 보조 전원 전극의 일부분 위에 배치된 언더컷 구조물을 더 포함하고,
    상기 언더컷 구조물은,
    상기 보조 전원 전극의 일부분 상에 있고, 상기 제1 보호층과 동일 물질을 포함하는 제1 패턴; 및
    상기 제1 패턴 상에 있고, 상기 제1 패턴으로부터 돌출되며, 상기 제2 보호층과 동일 물질을 포함하는 제2 패턴을 포함하고,
    상기 언더컷 영역은 상기 제1 패턴의 측면으로부터 돌출된 상기 제2 패턴의 아래에 형성된, 발광 표시 장치.
  19. 제16 항에 있어서,
    상기 적어도 하나의 보호층은 상기 박막 트랜지스터의 상기 제1 소스/드레인 전극 또는 상기 제2 소스/드레인 전극을 노출시키는 컨택홀을 더 포함하고,
    상기 픽셀 전극은,
    상기 컨택홀 상에 있는 제1 픽셀 전극; 및
    상기 제1 픽셀 전극 상에 있는 제2 픽셀 전극을 포함하는, 발광 표시 장치.
  20. 제19 항에 있어서,
    상기 기판 상의 패드 영역에 배치된 패드 전극을 더 포함하고,
    상기 패드 전극의 적어도 일부는 상기 제1 픽셀 전극과 동일한 물질로 구성된, 발광 표시 장치.
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