KR20240001793A - 발광 표시 장치 - Google Patents

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Abstract

본 명세서의 실시예에 따른 발광 표시 장치는, 기판, 상기 기판 상에 위치하는 보조 전원 전극, 상기 보조 전원 전극 상에 위치하는 제1 보호층, 상기 제1 보호층과 상기 보조 전원 전극 사이에 위치하는 제2 보호층, 상기 제1 보호층과 상기 제2 보호층을 관통하여 상기 보조 전원 전극의 일부를 노출시키는 컨택부, 상기 컨택부에 위치한 처마 구조부, 및 상기 처마 구조부 상에 위치하는 커버 금속 패턴을 포함할 수 있다.

Description

발광 표시 장치{LIGHT EMITTING DISPLAY DEVICE}
본 명세서는 발광 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 근래에는 액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광 표시 장치(Organic Light Emitting Display; OLED), 마이크로 엘이디 표시 장치(Micro Light Emitting Diode; Micro LED Display), 양자점 표시 장치(Quantum Dot Display; QD) 등과 같은 표시 장치가 활용되고 있다.
이들 표시 장치 중에서 발광 표시 장치는 발광층의 재료에 따라 무기 발광 표시 장치와 유기 발광 표시 장치로 대별된다. 예를 들어, 유기 발광 표시 장치는 자체 발광형(self-luminance)으로서, 정공(hole) 주입을 위한 애노드 전극과 전자(electron) 주입을 위한 캐소드 전극으로부터 각각 정공과 전자를 발광층 내부로 주입시켜, 주입된 정공과 전자가 결합한 엑시톤(exiton)이 여기 상태로부터 기저 상태로 떨어질 때 발광하여 영상을 표시할 수 있다.
이러한 발광 표시 장치는 빛이 방출되는 방향에 따라서 상부 발광(top emission) 방식, 하부 발광(bottom emission) 방식, 또는 양면 발광(dual emission) 방식 등으로 나누어질 수 있다.
이 중 상부 발광 방식의 발광 표시 장치의 경우, 발광층에서 발광된 빛을 상부로 발광시키기 위해 캐소드로서 투명 특성의 전극 또는 반투과 특성의 전극을 사용한다. 이러한 캐소드 전극은 투과율을 향상시키기 위해 두께를 얇게 형성하며, 이로 인해 전기적 저항이 커지게 된다. 특히, 대면적의 발광 표시 장치의 경우, 전압 공급 패드부로부터 멀어질수록 전압 강하가 더 심하게 발생하여 발광 표시 장치의 휘도 불균일 문제가 발생될 수 있다.
이러한 캐소드 전극의 저항 증가에 의한 전압 강하를 해결하기 위해, 캐소드 전극에 별도의 보조 전극을 전기적으로 연결시킬 수 있도록 언더컷 형상을 갖는 캐소드 컨택 구조가 제안되고 있다.
이상 설명한 배경기술의 내용은 본 명세서의 발명자가 본 명세서의 도출을 위해 보유하고 있었거나, 본 명세서의 도출 과정에서 습득한 기술 정보로서, 반드시 본 명세서의 명세서 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
그런데, 언더컷 형상을 구현하는 언더컷 구조물의 박리 방지를 위해서, 접착 특성이 상대적으로 우수한 오버코트층과 패시베이션층을 이용하여 언더컷 구조물을 구현하였는데, 언더컷 구조물을 형성하는 과정에서 오버코트층 패턴의 가장자리 부분이 들뜨는 현상이 발생하게 되면서, 언더컷 구조물의 패터닝 시간과 에칭 면적이 증가되는 문제가 있다.
또한, 외부의 수분 또는 산소로부터 발광 소자를 보호하기 위한 충진제에 함유되어 있는 가스가 언더컷 구조물 내로 침투 후 다시 바로 언더컷 구조물 밖으로 방출되고, 이러한 가스가 발광 소자로 침투하게 되면 발광 소자가 암점화되는 등의 문제가 발생할 수 있다.
이에, 본 명세서는 캐소드 컨택 구조에서 언더컷 구조물의 오버코트층 패턴의 가장자리 부분이 들뜨는 현상 발생을 방지하여 언더컷 구조물의 패터닝을 위한 시간 및 에칭 면적을 줄일 수 있는 발광 표시 장치를 제공하는 것을 과제로 한다.
또한, 본 명세서는 캐소드 컨택 구조에서 언더컷 구조물에 충진제에서 발생한 가스를 포집하여 발광 소자를 보호할 수 있는 발광 표시 장치를 제공하는 것을 과제로 한다.
위에서 언급된 본 명세서의 과제 외에도, 본 명세서의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 명세서의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 실시예에 따른 발광 표시 장치는, 기판, 상기 기판 상에 위치하는 보조 전원 전극, 상기 보조 전원 전극 상에 위치하는 제1 보호층, 상기 제1 보호층과 상기 보조 전원 전극 사이에 위치하는 제2 보호층, 상기 제1 보호층과 상기 제2 보호층을 관통하여 상기 보조 전원 전극의 일부를 노출시키는 컨택부, 상기 컨택부에 위치한 처마 구조부, 및 상기 처마 구조부 상에 위치하는 커버 금속 패턴할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치는, 서브 픽셀들이 위치하는 표시 영역 및 상기 표시 영역과 인접한 비표시 영역을 포함하는 기판, 상기 서브 픽셀들 사이에 위치한 보조 전원 전극, 및 상기 보조 전원 전극 상에 위치하는 언더컷 구조물을 포함하고, 상기 언더컷 구조물은, 상기 보조 전원 전극 상에 위치한 제1 패턴, 상기 제1 패턴을 지지하는 제2 패턴, 및 상기 제1 패턴의 전면을 덮는 커버 금속 패턴을 포함할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치의 제조 방법은, 기판 상에 보조 전원 전극을 형성하는 단계, 상기 보조 전원 전극 상에 패시베이션 물질층을 형성하는 단계, 상기 패시베이션 물질층 상에 제1 패턴 및 오버코트층을 형성하는 단계, 상기 제1 패턴 및 오버코트층 상에 커버 금속 물질층을 형성하는 단계, 상기 커버 금속 물질층을 패터닝하는 단계, 및 상기 패터닝된 커버 금속 물질층 하부의 상기 패시베이션 물질층을 제거하여 언더컷 영역을 형성하는 단계를 포함할 수 있다.
본 명세서에 따른 발광 표시 장치는 캐소드 컨택 구조에서 언더컷 구조물의 오버코트층 패턴의 가장자리 부분이 들뜨는 현상 발생을 방지하여 언더컷 구조물의 패터닝을 위한 시간 및 에칭 면적을 줄일 수 있다.
또한, 본 명세서는 언더컷 구조물에 충진제에서 발생한 가스를 포집하여 발광 소자를 보호할 수 있다.
위에서 언급된 본 명세서의 효과 외에도, 본 명세서의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 명세서의 실시예에 따른 발광 표시 장치를 개략적으로 나타낸 블록도이다.
도 2는 본 명세서의 실시예에 따른 발광 표시 장치에서 표시 영역 및 비표시 영역의 일부를 개략적으로 나타낸 평면도이다.
도 3은 도 2의 선 Ⅰ-Ⅰ'에 따른 본 명세서의 일 실시예에 따른 발광 표시 장치를 나타낸 단면도이다.
도 4a는 본 명세서의 일 실시예에 따른 도 3의 A 부분에 도시된 컨택 영역을 나타낸 평면도이다.
도 4b는 도 4a의 선 Ⅱ-Ⅱ'의 단면도이다.
도 5a 내지 5e는 본 명세서의 일 실시예에 따른 언더컷 구조물의 제조 방법을 나타낸 단면도이다.
도 6은 본 명세서의 비교 실시예에 따른 언더컷 구조물의 단면도이다.
도 7a는 본 명세서의 다른 실시예에 따른 도 3의 A 부분에 도시된 컨택 영역을 나타낸 평면도이다.
도 7b는 도 7a의 선 Ⅲ-Ⅲ'의 단면도이다.
도 8a 내지 8d는 본 명세서의 다른 실시예에 따른 언더컷 구조물의 제조 방법을 나타낸 단면도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 다양한 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 다양한 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 명세서의 다양한 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 명세서의 기술적 사상의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서의 예는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 다양한 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서의 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 명세서의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"제1 수평 축 방향", "제2 수평 축 방향" 및 "수직 축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 명세서의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 명세서의 실시예에 따른 발광 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 그리고, 첨부된 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
도 1은 본 명세서의 실시예에 따른 발광 표시 장치를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 본 명세서의 실시예에 따른 발광 표시 장치(100)는 표시 패널(110), 영상 처리부(120), 타이밍 제어부(130), 데이터 구동부(140), 스캔 구동부(150), 및 전원 공급부(160)를 포함할 수 있다.
표시 패널(110)은 데이터 구동부(140)로부터 공급된 데이터신호(DATA)와 스캔 구동부(150)로부터 공급된 스캔 신호 그리고 전원 공급부(160)로부터 공급된 전원에 대응하여 영상을 표시할 수 있다.
표시 패널(110)은 복수의 게이트 라인(GL)과 복수의 데이터 라인(DL)의 교차영역마다 배치된 서브 픽셀(SP)을 포함할 수 있다. 서브 픽셀(SP)의 구조는 표시 장치(100)의 종류에 따라 다양하게 변경될 수 있다.
예를 들면, 서브 픽셀들(SP)은 구조에 따라 상부 발광(top emission) 방식, 하부 발광(bottom emission) 방식, 또는 양면 발광(dual emission) 방식으로 형성될 수 있다. 서브 픽셀들(SP)은 특정한 종류의 컬러필터가 형성되거나, 컬러필터가 형성되지 않고 자체의 색상을 발광할 수 있는 단위를 의미한다. 예를 들어, 서브 픽셀들(SP)은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함할 수 있다. 또는, 서브 픽셀(SP)은 적색 서브 픽셀, 청색 서브 픽셀, 백색 서브 픽셀 및 녹색 서브 픽셀을 포함할 수 있다. 서브 픽셀들(SP)은 발광 특성에 따라 하나 이상의 다른 발광 면적을 가질 수 있다.
하나 이상의 서브 픽셀들(SP)은 하나의 단위 픽셀(pixel)을 이룰 수 있다. 예들 들면, 하나의 단위 픽셀은 적색, 녹색, 및 청색 서브 픽셀들을 포함할 수 있고, 적색, 녹색 및 청색 서브 픽셀들이 반복 배치될 수 있다. 또는, 하나의 단위 픽셀은 적색, 녹색, 청색 및 백색 서브 픽셀들을 포함할 수 있고, 적색, 녹색, 청색 및 백색 서브 픽셀들이 반복 배치되거나, 적색, 녹색, 청색 및 백색 서브 픽셀들이 쿼드(quad) 타입으로 배치될 수 있다. 본 명세서에 따른 실시예에서 서브 픽셀들의 컬러 타입, 배치 타입, 배치 순서 등은 발광 특성, 소자의 수명, 장치의 스펙(spec) 등에 따라 다양한 형태로 구성될 수 있는 바 이에 한정되지 않는다.
표시 패널(110)은 서브 픽셀(SP)들이 배치되어 영상을 표시하는 표시 영역(AA)과 표시 영역(AA) 주변의 비표시 영역(NA)으로 구분할 수 있다. 스캔 구동부(150)는 표시 패널(110)의 비표시 영역(NA)에 실장될 수 있다. 또한, 비표시 영역(NA)에는 패드 전극(PAD)이 배치되는 영역을 포함할 수 있다.
영상 처리부(120)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력할 수 있다. 영상 처리부(120)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.
타이밍 제어부(130)는 영상 처리부(120)로부터 구동신호와 더불어 데이터신호(DATA)를 공급받을 수 있다. 구동 신호는 데이터 인에이블 신호(DE)를 포함할 수 있다. 또는, 구동 신호는 수직 동기신호, 수평 동기신호 및 클럭신호를 포함할 수 있다. 타이밍 제어부(130)는 구동신호에 기초하여 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)와 스캔 구동부(150)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)를 출력할 수 있다.
데이터 구동부(140)는 타이밍 제어부(130)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(130)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력할 수 있다.
데이터 구동부(140)는 데이터 라인들(DL)을 통해 데이터신호(DATA)를 출력할 수 있다. 데이터 구동부(140)는 IC(Integrated Circuit) 형태로 구현될 수 있다. 예를 들어, 데이터 구동부(140)는 표시 패널(110)의 비표시 영역(NA)에 배치된 패드 전극(PAD)과 연성 회로 필름(미도시)을 통해 전기적으로 연결될 수 있다.
스캔 구동부(150)는 타이밍 제어부(130)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔 신호를 출력할 수 있다. 스캔 구동부(150)는 게이트 라인들(GL)을 통해 스캔 신호를 출력할 수 있다. 스캔 구동부(150)는 IC(Integrated Circuit) 형태로 구현되거나 표시 패널(110)에 게이트 인 패널(Gate In Panel; GIP) 방식으로 구현될 수 있다.
전원 공급부(160)는 표시 패널(110)을 구동하기 위한 고전위전압 및 저전위전압 등을 출력할 수 있다. 전원 공급부(160)는 고전위전압을 제1 전원 라인(EVDD)(구동 전원 라인 또는 픽셀 전원 라인)을 통해 표시 패널(110)에 공급할 수 있고, 저전위전압을 제2 전원 라인(EVSS)(보조 전원 라인 또는 공통 전원 라인)을 통해 표시 패널(110)에 공급할 수 있다.
도 2는 본 명세서의 실시예에 따른 발광 표시 장치에서 표시 영역 및 비표시 영역의 일부를 개략적으로 나타낸 평면도이다.
도 2를 도 1을 결부하여 참조하면, 본 명세서의 실시예에 따른 발광 표시 장치(100)의 표시 패널(110)은, 표시 영역(AA)과 비표시 영역(NA)으로 구분되며, 표시 영역(AA) 내의 기판 상에 서로 교차하여 매트릭스 형태로 형성되는 게이트 라인(GL)과 데이터 라인(DL)에 의해 정의되는 복수의 서브 픽셀들(SP1, SP2, SP3, SP4)을 포함할 수 있다.
도 2에 도시된 바와 같이, 복수의 서브 픽셀들(SP1, SP2, SP3, SP4)은 제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2), 제3 서브 픽셀(SP3) 및 제4 서브 픽셀(SP4)을 포함할 수 있다. 예를 들어, 제1 서브 픽셀(SP1)은 적색 광을 방출할 수 있고, 제2 서브 픽셀(SP2)은 녹색 광을 방출할 수 있고, 제3 서브 픽셀(SP3)은 청색 광을 방출할 수 있고, 제4 서브 픽셀(SP4)은 백색 광을 방출할 수 있지만, 백색 광을 방출하는 제4 서브 픽셀(SP4)은 생략될 수 있고, 적색(red) 광, 녹색(green) 광, 청색(blue) 광, 황색(yellow) 광, 자홍색(magenta) 광, 및 청록색(cyan) 광 중에서 적어도 두 개 이상의 광을 방출하는 서브 픽셀들로 구성될 수도 있다. 또한, 복수의 서브 픽셀들(SP1, SP2, SP3, SP4)은 특정한 종류의 컬러필터가 형성되거나, 컬러필터가 형성되지 않고 자체의 색상을 발광할 수 있다. 하지만, 본 명세서가 반드시 이에 한정되지는 않으며, 서브 픽셀들(SP1, SP2, SP3, SP4)의 컬러 타입, 배치 타입, 및 배치 순서 등은 발광 특성, 소자의 수명, 및 장치의 스펙(spec) 등에 따라 다양한 형태로 구성될 수 있다.
복수의 서브 픽셀들(SP1, SP2, SP3, SP4) 각각에는 픽셀 전극(PXL)(애노드 전극 또는 제1 전극)이 배치될 수 있다. 픽셀 전극(PXL) 상에는 픽셀 전극(PXL)의 가장자리 부분을 덮고 복수의 서브 픽셀들(SP1, SP2, SP3, SP4)에 대응하는 개구부를 정의하는 뱅크층(BA)이 배치될 수 있다. 그리고, 픽셀 전극(PXL)과 뱅크층(BA) 위에는 발광층(또는 유기 발광층)과 공통 전극(캐소드 전극 또는 제2 전극)이 순차적으로 적층될 수 있다.
본 명세서의 실시예에 따르면, 표시 패널(110)의 전면에 걸쳐서 형성되는 공통 전극의 저항을 낮추기 위하여, 공통 전극보다 낮은 저항을 갖는 재료로 형성되고, 공통 전극과 접촉(contact)되어 전기적으로 연결되는 별도의 보조 전원 전극을 포함할 수 있다. 뱅크층(BA)은 보조 전원 전극과 공통 전극을 전기적으로 연결시킬 수 있도록 보조 전원 전극의 일부분을 노출시키는 컨택부(CA)를 정의할 수 있다.
컨택부(CA)는 표시 영역(AA)에 위치하고 서브 픽셀들(SP1, SP2, SP3, SP4)로 둘러싸일 수 있다. 컨택부(CA)는 게이트 라인(GL)과 평행한 방향으로 하나의 단위 픽셀을 구성하는 네 개의 서브 픽셀들(SP1, SP2, SP3, SP4)마다 형성될 수 있으나, 이에 한정되지는 않으며, 임의의 복수 개의 서브 픽셀마다 형성될 수 있다. 또한, 컨택부(CA)는 데이터 라인(DL)과 평행한 방향으로 각 수평 라인마다 형성될 수 있으나, 이에 한정되지 않으며, 임의의 복수 개의 수평 라인마다 형성될 수 있다.
패드 전극(PAD)은 표시 패널(110)의 단부와 인접한 비표시 영역(NA) 상에 형성될 수 있다. 하나의 패드 전극(PAD)은 하나의 서브 픽셀과 대응될 수 있지만 이에 한정되는 것은 아니다.
도 3은 도 2의 선 Ⅰ-Ⅰ'에 따른 본 명세서의 일 실시예에 따른 발광 표시 장치를 나타낸 단면도이다.
도 3을 참조하면, 본 명세서의 일 실시예에 따른 발광 표시 장치(100)는, 제1 기판(SUB1), 차광층(LS), 보조 전원 라인(EVSS)(제2 전원 라인 또는 공통 전원 라인), 버퍼층(BUF), 박막 트랜지스터(TR), 스토리지 커패시터(미도시), 게이트 절연막(GI), 층간 절연막(ILD), 보조 전원 전극(APE), 패시베이션층(PAS)(또는 제2 보호층), 오버코트층(OC)(제1 보호층 또는 평탄화층), 발광 소자(ED), 뱅크층(BA), 컨택부(CA), 언더컷 구조물(OC_P, PAS_P, CP), 봉지층(EPAS), 충진제(FILL), 제2 기판(SUB2), 댐(DAM), 및 패드 전극(PAD) 등을 포함할 수 있다.
제1 기판(SUB1)은 베이스 기판으로서, 유리(glass) 또는 플라스틱(plastic) 재질로 이루어질 수 있다. 예를 들어, 제1 기판(SUB1)은 PI(Polyimide), PET(polyethylene terephthalate), PEN(polyethylene naphthalate), PC(polycarbonate) 등의 플라스틱 재질로 형성되어, 유연한(flexible) 특성을 가질 수 있다.
제1 기판(SUB1) 상에는 각종 신호 라인들, 박막 트랜지스터(TR), 스토리지 커패시터 등을 포함하는 회로 소자가 복수의 서브 픽셀(SP1, SP2, SP3, SP4) 별로 형성될 수 있다. 신호 라인들로는 게이트 라인(GL), 데이터 라인(DL), 제1 전원 라인(EVDD)(구동 전원 라인 또는 픽셀 전원 라인), 제2 전원 라인(EVSS)(보조 전원 라인 또는 공통 전원 라인), 및 레퍼런스 라인 등이 포함될 수 있고, 박막 트랜지스터로(TR)는 구동 박막 트랜지스터, 스위칭 박막 트랜지스터, 및 센싱 박막 트랜지스터 등이 포함될 수 있다.
제1 기판(SUB1) 상에는 차광층(LS)과 보조 전원 라인(EVSS)(제2 전원 라인 또는 공통 전원 라인)이 배치될 수 있다. 차광층(LS)은 박막 트랜지스터(TR)와 중첩되도록 배치될 수 있다. 예를 들어, 차광층(LS)은 박막 트랜지스터(TR)의 액티브층(ACT)과 중첩될 수 있고, 특히, 액티브층(ACT)의 채널(channel) 영역과 평면상에서 중첩되도록 배치될 수 있다. 차광층(LS)은 액티브층(ACT)으로 외부광이 진입하는 것을 차단하는 역할을 할 수 있다. 또한, 보조 전원 라인(EVSS)(제2 전원 라인 또는 공통 전원 라인)은 공통 전극(COM)(캐소드 전극 또는 제2 전극)에 저전압을 인가하는 역할을 할 수 있다. 또한, 보조 전원 라인(EVSS)은 보조 전원 전극(APE)과 함께 공통 전극(COM)의 저항을 낮추는 역할을 할 수 있다.
차광층(LS)과 보조 전원 라인(EVSS)은 동일한 층에서 서로 동일한 물질로 이루어질 수 있으며, 이 경우 차광층(LS)과 보조 전원 라인(EVSS)을 동일한 공정을 통해 동시에 형성할 수 있다.
제1 기판(SUB1) 상에는 차광층(LS) 및 보조 전원 라인(EVSS)을 덮도록 버퍼층(BUF)이 배치될 수 있다. 버퍼층(BUF)은 단일층 또는 복수의 무기막이 적층되어 형성될 수 있다. 예를 들어, 버퍼층(BUF)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 및 실리콘 산질화막(SiOxNy)으로 이루어진 단일층으로 형성될 수 있다. 또는, 버퍼층(BUF)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 및 실리콘 산질화막(SiOxNy) 중에서 적어도 두개의 막이 적층된 다중막으로 이루어질 수 있다. 이러한 버퍼층(BUF)은 제1 기판(SUB1)으로부터 확산되는 이온이나 불순물을 차단하고, 제1 기판(SUB1)을 통해 발광 소자(ED)에 침투하는 수분을 차단하기 위하여, 제1 기판(SUB1)의 상면 전체에 형성될 수 있다.
버퍼층(BUF) 상에는 박막 트랜지스터(TR), 스토리지 커패시터 및 보조 전원 전극(APE)이 배치될 수 있다. 박막 트랜지스터(TR)는 버퍼층(BUF) 상의 복수의 서브 픽셀들(SP1, SP2, SP3, SP4) 각각에 배치될 수 있다. 예를 들어, 박막 트랜지스터(TR)는 액티브층(ACT), 게이트 절연막(GI)을 사이에 두고 액티브층(ACT)과 중첩되는 게이트 전극(GA), 제1 소스/드레인 전극(SD1), 및 제2 소스/드레인 전극(SD2)을 포함할 수 있다. 또한, 스토리지 커패시터는 차광층(LS) 또는 보조 전원 라인(EVSS)의 일부 또는 전체를 이용하는 제1 커패시터 전극, 박막 트랜지스터(TR)의 게이트 전극(GA)과 동일한 금속 물질로 패터닝되는 제2 커패시터 전극, 및 보조 전원 전극(APE)의 일부 또는 전체를 이용하는 제3 커패시터 전극이 중첩된 3중 구조로 형성될 수 있지만, 반드시 이에 한정되는 것은 아니며, 필요에 따라서 다양한 복수의 층으로 구현될 수 있다. 또한, 보조 전원 전극(APE)은 버퍼층(BUF), 층간 절연막(ILD)을 관통하는 컨택홀(CH)을 통해 보조 전원 라인(EVSS)에 전기적으로 연결될 수 있다.
박막 트랜지스터(TR)의 액티브층(ACT)은 실리콘계 또는 산화물계 반도체 물질로 이루어질 수 있고, 버퍼층(BUF) 상에 형성될 수 있다. 액티브층(ACT)은 게이트 전극(GA)과 중첩하는 채널 영역과 제1 및 제2 소스/드레인 전극(SD1, SD2)과 연결된 소스/드레인 영역을 포함할 수 있다.
액티브층(ACT) 상에는 게이트 절연막(GI)이 형성될 수 있다. 게이트 절연막(GI)은 액티브층(ACT)의 채널 영역 상에 배치될 수 있고, 액티브층(ACT)과 게이트 전극(GA)을 절연시키는 기능을 수행할 수 있다. 게이트 절연막(GI)은 무기 절연 물질로 이루어질 수 있고, 예를 들어, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산질화막(SiOxNy), 또는 이들의 다중막으로 이루어질 수 있다.
게이트 절연막(GI) 상에는 게이트 전극(GA)이 형성될 수 있다. 게이트 전극(GA)은 게이트 절연막(GI)을 사이에 두고, 액티브층(ACT)과 대면하도록 배치될 수 있다. 그리고, 게이트 전극(GA)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 탄탈륨(Ta) 또는 텅스텐(W)으로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금의 단층이나 다층으로 이루어질 수 있다. 또한, 버퍼층(BUF) 상에는 스토리지 커패시터의 일부를 이루는 제2 커패시터 전극이 게이트 전극(GA)과 동일한 물질로 형성될 수 있으며, 이 경우 박막 트랜지스터(TR)의 게이트 전극(GA)과 스토리지 커패시터의 제2 커패시터 전극을 동일한 공정을 통해 동시에 형성할 수 있다.
버퍼층(BUF) 상에는 게이트 전극(GA)을 덮는 층간 절연막(ILD)이 형성될 수 있다. 또한, 층간 절연막(ILD)은 스토리지 커패시터의 제2 커패시터 전극을 덮도록 형성될 수 있다. 층간 절연막(ILD)은 박막 트랜지스터(TR)를 보호하는 기능을 수행할 수 있다. 층간 절연막(ILD)은 무기 절연 물질로 이루어질 수 있다. 예를 들어, 층간 절연막(ILD)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산질화막(SiOxNy), 또는 이들의 다중막으로 이루어질 수 있다.
층간 절연막(ILD) 상에는 제1 및 제2 소스/드레인 전극(SD1, SD2)이 형성될 수 있다. 층간 절연막(ILD)은 액티브층(ACT)과 제1 및 제2 소스/드레인 전극(SD1, SD2)을 접촉시키기 위하여 해당 영역이 제거될 수 있다. 예를 들어, 제1 및 제2 소스/드레인 전극(SD1, SD2)은 층간 절연막(ILD)을 관통하는 컨택홀을 통해 액티브층(ACT)과 접촉하여 전기적으로 연결될 수 있다.
층간 절연막(ILD) 상에는 보조 전원 전극(APE)이 형성될 수 있다. 층간 절연막(ILD)과 그 아래의 버퍼층(BUF)에는 보조 전원 라인(EVSS)과 보조 전원 전극(APE)을 접촉시키기 위하여 해당 영역이 제거될 수 있다. 예를 들어, 보조 전원 전극(APE)은 층간 절연막(ILD)과 버퍼층(BUF)을 관통하는 컨택홀(CH)을 통해 보조 전원 라인(EVSS)과 접촉하여 전기적으로 연결될 수 있다. 또한, 보조 전원 전극(APE)은 스토리지 커패시터의 제3 커패시터 전극의 역할을 수행할 수 있다.
제1 및 제2 소스/드레인 전극(SD1, SD2)과 보조 전원 전극(APE)은 동일한 층에서 서로 동일한 물질로 이루어질 수 있다. 제1 및 제2 소스/드레인 전극(SD1, SD2)과 보조 전원 전극(APE)은 동일한 공정을 통해 동시에 형성할 수 있다. 제1 및 제2 소스/드레인 전극(SD1, SD2)과 보조 전원 전극(APE)은 단일층 또는 다층으로 이루어질 수 있다. 제1 및 제2 소스/드레인 전극(SD1, SD2)과 보조 전원 전극(APE)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 또는 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 제1 및 제2 소스/드레인 전극(SD1, SD2)과 보조 전원 전극(APE)이 다층일 경우에는 몰리브덴/알루미늄-네오디뮴, 몰리브덴/알루미늄, 티타늄/알루미늄, 또는 구리/몰리티타늄의 2중층일 수 있다. 또는, 제1 및 제2 소스/드레인 전극(SD1, SD2)과 보조 전원 전극(APE)은 몰리브덴/알루미늄-네오디뮴/몰리브덴, 몰리브덴/알루미늄/몰리브덴, 티타늄/알루미늄/티타늄, 또는 몰리티타늄/구리/몰리티타늄의 3중층으로 이루어질 수 있다. 그러나, 이에 한정되지는 않으며, 제1 및 제2 소스/드레인 전극(SD1, SD2)과 보조 전원 전극(APE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 또는 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층으로 형성될 수도 있다.
제1 기판(SUB1) 상에 배치된 박막 트랜지스터(TR), 스토리지 커패시터 및 보조 전원 전극(APE)은 회로층(또는 박막 트랜지스터 어레이층)을 구성할 수 있다.
박막 트랜지스터(TR) 및 보조 전원 전극(APE) 상에는 패시베이션층(PAS)(또는 제2 보호층)이 배치될 수 있다. 패시베이션층(PAS)은 박막 트랜지스터(TR) 및 보조 전원 전극(APE)을 덮도록 형성될 수 있다. 패시베이션층(PAS)은 박막 트랜지스터(TR)를 보호하는 것으로, 무기 절연 물질로 이루어질 수 있다. 예를 들어, 패시베이션층(PAS)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산질화막(SiOxNy), 또는 이들의 다중막으로 이루어질 수 있다.
패시베이션층(PAS)(또는 제2 보호층) 상에는 오버코트층(OC)(제1 보호층 또는 평탄화층)이 배치될 수 있다. 오버코트층(OC)은 하부의 단차를 평탄화하는 것으로, 유기 절연 물질로 이루어질 수 있다. 예를 들어, 오버코트층(OC)은 포토아크릴(photo acryl), 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene resin), 및 아크릴레이트계 수지(acrylate) 등의 유기물중 적어도 하나의 물질로 이루어질 수 있다.
오버코트층(OC)(제1 보호층 또는 평탄화층) 상에는 픽셀 전극(PXL)(애노드 전극 또는 제1 전극)이 배치될 수 있다. 픽셀 전극(PXL)은 오버코트층(OC) 상의 복수의 서브 픽셀들(SP1, SP2, SP3, SP4) 각각에 배치될 수 있다. 픽셀 전극(PXL)은 오버코트층(OC) 및 패시베이션층(PAS)을 관통하는 컨택홀을 통해 박막 트랜지스터(TR)의 제1 소스/드레인 전극(SD1)에 연결될 수 있다. 또는, 픽셀 전극(PXL)은 박막 트랜지스터(TR)의 제2 소스/드레인 전극(SD2)에 연결될 수도 있다. 픽셀 전극(PXL) 상에는 발광층(EL)과 공통 전극(COM)이 배치될 수 있다. 픽셀 전극(PXL), 발광층(EL) 및 공통 전극(COM)은 발광 소자(ED)를 구성할 수 있다.
픽셀 전극(PXL)(애노드 전극 또는 제1 전극)은 금속, 그 합금, 금속과 산화물 금속의 조합으로 형성될 수 있다. 예를 들어, 픽셀 전극(PXL)은 투명 도전막 및 반사효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성될 수 있다. 픽셀 전극(PXL)의 투명 도전막으로는 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 일함수 값이 비교적 큰 재질로 이루어지고, 불투명 도전막으로는 은(Ag), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 니켈(Ni), 크롬(Cr), 또는 텅스텐(W)으로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금의 단층이나 다층으로 이루어질 수 있다. 예를 들면, 픽셀 전극(PXL)은 투명 도전막, 불투명 도전막 및 투명 도전막이 순차적으로 적층된 구조로 형성되거나, 투명 도전막 및 불투명 도전막이 순차적으로 적층된 구조로 형성될 수 있다.
박막 트랜지스터(TR)와 픽셀 전극(PXL) 사이에는 연결 전극(CE)이 배치될 수 있다. 즉, 픽셀 전극(PXL)은 연결 전극(CE)을 통하여 박막 트랜지스터(TR)에 전기적으로 연결될 수 있다. 연결 전극(CE)은 오버코트층(OC) 상에 형성될 수 있으며, 픽셀 전극(PXL)에 의하여 완전히 덮힐 수 있다. 구체적으로, 연결 전극(CE)은 픽셀 전극(PXL)이 일측 단부 아래에만 형성될 수 있다.
연결 전극(CE)은 산화에 강한 금속으로 형성될 수 있다. 예를 들어, 연결 전극(CE)은 몰리브덴 티타늄 합금(MoTi) 또는 인듐-틴-옥사이드(ITO)로 이루어질 수 있다. 연결 전극(CE)은 오버코트층(OC) 및 패시베이션층(PAS)으로부터 노출된 박막 트랜지스터(TR)의 제1 소스/드레인 전극(SD1)을 보호하면서, 박막 트랜지스터(TR)과 픽셀 전극(PXL) 사이의 저항을 낮출 수 있다. 이러한 연결 전극(CE)은 후술하는 커버 금속 패턴(CP) 및/또는 패드 전극(PAD)과 동일한 물질로 이루어질 수 있다.
픽셀 전극(PXL) 및 오버코트층(OC) 상에는 뱅크층(BA)이 배치될 수 있다. 뱅크층(PXL)은 픽셀 전극(PXL)의 가장자리 부분을 덮고 서브 픽셀의 개구부를 정의할 수 있다. 뱅크층(BA)은 폴리이미드(polyimide), 아크릴레이트(acrylate), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 등의 유기물로 이루어질 수 있다. 뱅크층(BA)에 의해 노출된 픽셀 전극(PXL)의 중심부는 발광 영역으로 정의될 수 있다. 또한, 뱅크층(BA)은 연결 전극(CE)을 완전히 커버함으로써, 연결 전극(CE)으로 인하여 발생한 픽셀 전극(PXL)의 단차를 커버할 수 있다. 또한, 뱅크층(BA)은 보조 전원 전극(APE)과 공통 전극(COM)을 전기적으로 연결시킬 수 있도록 보조 전원 전극(APE)의 일부분을 노출시키는 컨택부(CA)를 정의할 수 있다.
컨택부(CA)는 패시베이션층(PAS), 오버코트층(OC) 및 뱅크층(BA)을 관통하여 보조 전원 전극(APE)의 일부분을 노출시킬 수 있다. 컨택부(CA)에 의해 노출된 보조 전원 전극(APE) 상에는 언더컷 영역(UC)을 갖는 언더컷 구조물(OC_P, PAS_P, CP)이 배치될 수 있다.
언더컷 구조물(OC_P, PAS_P, CP)은 보조 전원 전극(APE)의 일부분 위에 배치되고 언더컷 영역(UC)을 포함할 수 있다. 언더컷 구조물(OC_P, PAS_P, CP)은 보조 전원 전극(APE)의 일부분 위에 아일랜드(island) 패턴으로 이루어지고, 언더컷 구조물(OC_P, PAS_P, CP)의 주변 둘레로 보조 전원 전극(APE)이 노출될 수 있다. 컨택부(CA)에서 언더컷 구조물(OC_P, PAS_P, CP)의 주변 둘레로 노출된 보조 전원 전극(APE)은 공통 전극(COM)(캐소드 전극 또는 제2 전극)과 접촉되어 전기적으로 연결될 수 있다. 언더컷 구조물(OC_P, PAS_P, CP)은 패시베이션층(PAS), 오버코트층(OC), 및 연결 전극(CE)과 동일한 물질로 이루어질 수 있다. 언더컷 구조물(OC_P, PAS_P, CP)은 오버코트층(OC)과 동일한 물질로 이루어진 제1 패턴(OC_P)(또는 처마 구조부), 패시베이션층(PAS)과 동일한 물질로 이루어진 제2 패턴(PAS_P)(또는 기둥 구조부), 및 연결 전극(CE) 및/또는 후술하는 패드 전극(PAD)과 동일한 물질로 이루어진 커버 금속 패턴(CP)을 포함할 수 있다.
픽셀 전극(PXL) 및 뱅크층(BA) 상에는 발광층(EL)이 배치될 수 있다. 오버코트층(OC) 상에는 발광층(EL)이 배치될 수 있다. 발광층(EL)은 컨택부(CA)를 통해 노출된 보조 전원 전극(APE)의 상에 배치될 수 있다. 한편, 언더컷 구조물(OC_P, PAS_P, CP)의 커버 금속 패턴(CP) 상에는 발광층 패턴(EL_P)이 배치될 수 있다. 발광층 패턴(EL_P)은 발광층(EL)과 동일 공정에서 동일한 물질로 이루어질 수 있다. 발광층 패턴(EL_P)은 언더컷 구조물(OC_P, PAS_P, CP)에 의한 언더컷 영역(UC)에서 발광층(EL)과 단절되게 형성될 수 있다. 예를 들어, 발광층(EL)은 스텝 커버리지가 우수하지 않은 물질로 이루어질 수 있다. 이에 따라, 발광층(EL)은 언더컷 구조물(OC_P, PAS_P, CP)에 의해 보조 전원 전극(APE) 상에 배치되는 면적이 최소화되고, 언더컷 구조물(OC_P, PAS_P, CP)의 언더컷 영역(UC)에서 단절되어 아래의 보조 전원 전극(APE)이 노출되게 형성될 수 있다.
발광층(EL) 상에는 공통 전극(COM)(캐소드 전극 또는 제2 전극)이 배치될 수 있다. 공통 전극(COM)은 픽셀 전극(PXL), 발광층(EL) 상에 배치되어 발광 소자(ED)를 구성할 수 있다. 공통 전극(COM)은 제1 기판(SUB1)의 전면에 넓게 형성될 수 있다. 한편, 언더컷 구조물(OC_P, PAS_P, CP)의 상에 위치한 발광층 패턴(EL_P) 상에는 공통 전극 패턴(COM_P)이 배치될 수 있다. 공통 전극 패턴(COM_P)은 공통 전극(COM)과 동일 공정에서 동일한 물질로 이루어질 수 있다. 공통 전극 패턴(COM_P)은 언더컷 구조물(OC_P, PAS_P, CP)에 의한 언더컷 영역(UC)에서 공통 전극(COM)과 단절되게 형성될 수 있다. 다만, 이에 한정되는 것은 아니고, 공통 전극 패턴(COM_P)과 공통 전극(COM)은 연결되어 형성될 수도 있다.
공통 전극(COM)은 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투명 도전 물질로 이루어질 수 있고, 광이 투과될 수 있을 정도로 얇은 두께를 갖는 은(Ag), 알루미늄(Al), 마그네슘(Mg), 칼슘(Ca) 또는 이들의 합금으로 이루어질 수도 있다.
공통 전극(COM)은 컨택부(CA)에 의해 노출된 보조 전원 전극(APE)과 접촉되어 전기적으로 연결될 수 있다. 공통 전극(COM)은 뱅크층(BA)을 덮도록 배치되고, 언더컷 구조물(OC_P, PAS_P, CP)의 언더컷 영역(UC)에서 보조 전원 전극(APE) 상에 배치될 수 있다. 예를 들어, 공통 전극(COM)은 스텝 커버리지가 우수한 물질로 이루어질 수 있다. 공통 전극(COM)은 증착(evaporation)에 의해 형성되는 발광층(EL)보다 스텝 커버리지가 우수하여, 언더컷 구조물(OC_P, PAS_P, CP)의 언더컷 영역(UC)에서 발광층(EL)이 단절되어 외부로 노출된 보조 전원 전극(APE)의 상부까지 형성될 수 있다. 이에 따라, 발광층(EL)은 언더컷 구조물(OC_P, PAS_P, CP)의 언더컷 영역(UC)에서 보조 전원 전극(APE)과 접촉되지 않고, 보조 전원 전극(APE)이 노출되게 형성되지만, 공통 전극(COM)은 발광층(EL)에 의해 덮이지 않고 노출된 보조 전원 전극(APE)의 상면에 배치될 수 있고, 보조 전원 전극(APE)과 직접 접촉되어 전기적으로 연결될 수 있다.
공통 전극(COM) 상에는 발광 소자(ED)를 보호하는 봉지층(EPAS)이 배치될 수 있다. 봉지층(EPAS)은 공통 전극(COM)을 완전히 커버하여, 외부의 수분이나 산소가 발광 소자(ED)로 유입되는 것을 차단할 수 있다. 한편, 언더컷 구조물(OC_P, PAS_P, CP)의 상에 위치한 공통 전극 패턴(COM_P) 상에는 봉지층 패턴(EPAS_P)이 배치될 수 있다. 봉지층 패턴(EPAS_P)은 봉지층(EPAS)과 동일 공정에서 동일한 물질로 이루어질 수 있다. 봉지층 패턴(EPAS_P)은 언더컷 구조물(OC_P, PAS_P, CP)에 의한 언더컷 영역(UC)에서 봉지층(EPAS)과 단절되게 형성될 수 있다. 다만, 이에 한정되는 것은 아니고, 봉지층 패턴(EPAS_P)과 봉지층(EPAS)은 연결되어 형성될 수도 있다.
한편, 봉지층(EPAS)과 공통 전극(COM) 사이에는, 공통 전극(COM)을 커버하는 캡핑층(도면 미도시)이 더 배치될 수 있으며, 이러한 경우 봉지층(EPAS)은 캡핑층을 직접 커버할 수 있다. 봉지층(EPAS)은 박막 봉지층(Thin Film Encapsulation Layer)일 수 있다.
일 실시예에서, 봉지층(EPAS)은 무기 단일층으로 이루어질 수 있다. 예를 들어, 봉지층(EPAS)은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물, 세륨 산화물, 실리콘 산질화물(SiON), 리튬 플로라이드 등으로 이루어질 수 있다. 다른 실시예에서 봉지층(EPAS)은 무기층/유기층/무기층의 다중층으로 이루어질 수 있다. 이 경우, 무기층은 상술한 바와 같이 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물, 세륨 산화물, 실리콘 산질화물(SiON), 리튬 플로라이드 등으로 이루어질 수 있고, 유기층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지 및 페릴렌계 수지 등으로 이루어질 수 있다.
다만 봉지층(EPAS)의 구조가 상술한 예에 한정되는 것은 아니며, 이외에도 봉지층(EPAS)의 적층구조는 다양하게 변경될 수 있다.
봉지층(EPAS) 상에는 충진제(FILL)가 배치될 수 있다. 충진제(FILL)는 봉지층(EPAS)을 커버하여, 외부의 수분이나 산소가 발광 소자(ED)로 유입되는 것을 차단할 수 있다. 충진제(FILL)는 광을 투과할 수 있는 재질로 이루어질 수 있다. 예를 들어, 충진제(FILL)는 유기물질로 이루어질 수 있다. 예시적으로 충진제(FILL)는 실리콘계 유기물질, 에폭시계 유기물질 또는 실리콘계 유기물질과 에폭시계 유기물질의 혼합물 등으로 이루어질 수 있다.
충진제(FILL) 상에는 제2 기판(SUB2)이 배치될 수 있다. 제2 기판(SUB2) 역시 봉지층(EPAS)과 충진제(FILL)와 동일하게 외부의 수분이나 산소가 발광 소자(ED)로 유입되는 것을 차단하는 역할을 수행할 수 있다. 제2 기판(SUB2)은 투광성을 갖는 재질로 이루어질 수 있다. 예를 들어, 제2 기판(SUB2)은 유리기판 또는 플라스틱 기판을 포함할 수 있다. 또한, 제2 기판(SUB2)은 유리기판 또는 플라스틱 기판 상에 위치하는 별도의 층, 예시적으로 무기막 등의 절연층 등을 더 포함할 수도 있다.
표시 영역(AA)과 인접한 비표시 영역(NA) 상에는 댐(DAM)이 위치할 수 있다. 댐(DAM)은 제1 기판(SUB1)과 제2 기판(SUB2) 사이에 배치되어 충진제(FILL)가 외부로 흘러나가는 것을 방지할 수 있다. 댐(DAM)은 유기물질로 이루어질 수 있다. 예시적으로 댐(DAM)은 에폭시계 레진으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
표시 패널(110)의 단부와 인접한 비표시 영역(NA) 상에는 패드 전극(PAD)이 배치될 수 있다. 패드 전극(PAD)은 패시베이션층(PAS) 상에 형성되어 서브 픽셀들(SP1, SP2, SP3, SP4)에 데이터 신호를 공급하는 데이터 구동부(140)와 전기적으로 연결될 수 있다. 패드 전극(PAD)은 보조 전원 전극(APE)과 동일한 층에 형성된 제1 라인(L1)을 통해 보조 전원 라인(EVSS)과 동일한 층에 형성된 제2 라인(L2)과 연결될 수 있다. 여기에서, 제1 및 제2 라인(L1, L2)은 데이터 구동부(140)로부터 서브 픽셀들(SP1, SP2, SP3, SP4)로 데이터 신호를 전달하는 라인일 수 있다. 그러나, 이에 한정되는 것은 아니고, 패드 전극(PAD)은 서브 픽셀들(SP1, SP2, SP3, SP4)에 전원 신호나 레퍼런스 신호를 전달하기 위한 전극일 수도 있다.
패드 전극(PAD)은 연결 전극(CE) 및/또는 커버 금속 패턴(CP)과 동일한 물질로 이루어질 수 있다. 예를 들어, 패드 전극(PAD)은 몰리브덴 티타늄 합금(MoTi) 또는 인듐-틴-옥사이드(ITO)로 이루어질 수 있다. 이에 따라, 패드 전극(PAD)이 외부로 노출되어도 거의 산화되지 않을 수 있다.
도 4a는 본 명세서의 일 실시예에 따른 도 3의 A 부분에 도시된 컨택 영역을 나타낸 평면도이고, 도 4b는 도 4a의 선 Ⅱ-Ⅱ'의 단면도이다.
도 4a 및 도 4b를 도 3에 결부하여 참조하면, 본 명세서의 일 실시예에 따른 발광 표시 장치(100)의 컨택 영역은, 보조 전원 전극(APE)의 일부분을 노출시키는 컨택부(CA)를 포함할 수 있다. 컨택부(CA)는 패시베이션층(PAS)(또는 제2 보호층), 오버코트층(OC)(또는 제1 보호층), 및 뱅크층(BA)을 관통하여 보조 전원 전극(APE)의 일부분을 노출시킬 수 있다. 컨택부(CA)에 의해 노출된 보조 전원 전극(APE) 상에는 제1 패턴(OC_P)(또는 처마 구조부), 제2 패턴(PAS_P)(또는 기둥 구조부), 및 커버 금속 패턴(CP)을 포함하는 언더컷 구조물(OC_P, PAS_P, CP)이 배치될 수 있다.
언더컷 구조물(OC_P, PAS_P, CP)은 보조 전원 전극(APE)의 일부분 위에 배치되고 언더컷 영역(UC)을 포함할 수 있다. 언더컷 구조물(OC_P, PAS_P, CP)은 보조 전원 전극(APE)의 일부분 위에 아일랜드(island) 패턴으로 이루어지고, 언더컷 구조물(OC_P, PAS_P, CP)의 주변 둘레로 보조 전원 전극(APE)의 노출 영역이 형성될 수 있다. 컨택부(CA)에서 언더컷 구조물(OC_P, PAS_P, CP)의 주변 둘레로 노출된 보조 전원 전극(APE)은 공통 전극(COM)(캐소드 전극 또는 제2 전극)과 접촉되어 전기적으로 연결될 수 있다. 언더컷 구조물(OC_P, PAS_P, CP)은 오버코트층(OC)과 동일한 물질로 이루어진 제1 패턴(OC_P)(또는 처마 구조부), 패시베이션층(PAS)과 동일한 물질로 이루어진 제2 패턴(PAS_P)(또는 기둥 구조부), 및 연결 전극(CE) 및/또는 패드 전극(PAD)과 동일한 물질로 이루어진 커버 금속 패턴(CP)을 포함할 수 있다.
언더컷 구조물(OC_P, PAS_P, CP)의 제1 패턴(OC_P)은 유기 절연 물질로 이루어질 수 있고, 제2 패턴(PAS_P)은 무기 절연 물질로 이루어질 수 있다. 또한, 커버 금속 패턴(CP)는 산화에 강한 금속 물질로 이루어질 수 있다. 제1 패턴(OC_P)은 오버코트층(OC)과 동일한 물질로 형성될 수 있다. 제1 패턴(OC_P)과 오버코트층(OC)은 동일한 공정을 통해 동시에 형성될 수 있다. 제2 패턴(PAS_P)은 패시베이션층(PAS)과 동일한 층에 동일한 물질로 형성될 수 있다. 제2 패턴(PAS_P)과 패시베이션층(PAS)은 동일한 공정을 통해 동시에 형성될 수 있다. 커버 금속 패턴(CP)은 연결 전극(CE) 및/또는 패드 전극(PAD)과 동일한 물질로 형성될 수 있다. 예를 들어, 커버 금속 패턴(CP)은 몰리브덴 티타늄 합금(MoTi) 또는 인듐-틴-옥사이드(ITO)로 이루어질 수 있다. 커버 금속 패턴(CP)은 연결 전극(CE) 및/또는 패드 전극(PAD)과 동일한 공정을 통해 동시에 형성될 수 있다. 그러나, 반드시 이에 한정되지는 않는다.
제1 패턴(OC_P)은 보조 전원 전극(APE)의 일부분 위에 배치될 수 있다. 제1 패턴(OC_P)은 보조 전원 전극(APE) 위에 아일랜드(island) 패턴으로 이루어지고, 제1 패턴(OC_P)의 가장자리 아래에 언더컷 영역(UC)이 형성될 수 있다. 제1 패턴(OC_P)은 제2 패턴(PAS_P) 위에 배치되고, 노출된 보조 전원 전극(APE)의 일부분과 중첩될 수 있다.
제2 패턴(PAS_P)은 보조 전원 전극(APE)의 상면 상에 제1 패턴(OC_P)과 중첩되게 형성되어 제1 패턴(OC_P)을 지지할 수 있다. 제2 패턴(PAS_P)은 보조 전원 전극(APE) 상에 아일랜드(island) 패턴으로 이루어지고, 제1 폭을 가지며 제1 패턴(OC_P)과 접하는 상면과, 제1 폭보다 넓은 제2 폭을 가지며 보조 전원 전극(APE)과 접하는 하면과, 상면과 하면 사이에 경사면을 포함할 수 있다. 이때, 제1 패턴(OC_P)의 하면의 폭은 제2 패턴(PAS_P)의 상면의 제1 폭보다 넓은 폭을 가질 수 있다. 또한, 제1 패턴(OC_P)의 폭은 제2 패턴(PAS_P)의 하면의 제2 폭보다 같거나 넓은 폭을 가질 수 있다. 제1 패턴(OC_P)의 하면은 적어도 제2 패턴(PAS_P)의 상면보다 넓은 폭을 가지므로, 제1 패턴(OC_P)의 가장자리 아래로 언더컷 영역(UC)이 형성될 수 있다.
커버 금속 패턴(CP)은 제1 패턴(OC_P)의 상면을 모두 덮을 수 있다. 커버 금속 패턴(CP)의 두께는 제1 패턴(OC_P)의 중심부에서 가장자리부로 갈수록 감소할 수 있다. 이에 따라, 커버 금속 패턴(CP)의 폭은 제1 패턴(OC_P)의 폭과 실질적으로 동일할 수 있다. 또한, 커버 금속 패턴(CP)은 제1 패턴(OC_P)에 완전히 중첩될 수 있다. 또한, 커버 금속 패턴(CP)은 제1 패턴(OC_P)와 동일한 평면 형상을 가질 수 있다.
제2 패턴(PAS_P)은 제1 패턴(OC_P)과 중첩되는 패시베이션층(PAS)이 제1 패턴(OC_P)의 주변으로 보조 전원 전극(APE)의 일부분이 노출되도록 에칭되는 것에 의해 형성될 수 있다. 제2 패턴(PAS_P)은 제1 패턴(OC_P)의 가장자리와 중첩되는 영역에서 오버 에칭되어 제1 패턴(OC_P)의 가장자리보다 안쪽으로 들어가도록 형성되어 언더컷 영역(UC)이 형성될 수 있다.
본 명세서의 일 실시예에 따른 언더컷 구조물(OC_P, PAS_P, CP)은 도 4a 및 도 4b에 도시된 바와 같이, 제1 패턴(OC_P) 및 커버 금속 패턴(CP)의 가장자리 아래에 언더컷 영역(UC)이 형성될 수 있다. 언더컷 영역(UC)은 제1 패턴(OC_P) 및 커버 금속 패턴(CP)의 가장자리에 대응하는 제2 패턴(PAS_P)이 제1 패턴(OC_P) 및 커버 금속 패턴(CP)의 가장자리보다 더 안쪽으로 패터닝되는 것에 의해 형성될 수 있다. 언더컷 영역(UC)은 제1 패턴(OC_P) 및 커버 금속 패턴(CP)의 가장자리 아래와 제2 패턴(PAS_P)의 측면을 포함할 수 있다.
발광층(EL)은 언더컷 구조물(OC_P, PAS_P, CP) 주변의 패시베이션층(PAS), 오버코트층(OC) 및 뱅크층(BA)의 단차를 따라 보조 전원 전극(APE)의 노출 영역 상에 일부 형성될 수 있다. 또한, 발광층 패턴(EL_P)은 언더컷 구조물(OC_P, PAS_P, CP) 상에 형성되고, 발광층(EL)과 단절될 수 있다. 발광층(EL)은 보조 전원 전극(APE)의 노출 영역에서 언더컷 영역(UC)에 대응하는 보조 전원 전극(APE) 상에 배치되지 않을 수 있다. 발광층(EL)은 스텝 커버리지가 우수하지 않은 물질로 이루어지므로, 언더컷 영역(UC)의 보조 전원 전극(APE)까지 형성되지 못하고 단절됨으로써, 보조 전원 전극(APE)의 노출 영역 상에 배치되는 면적이 최소화될 수 있다.
공통 전극(COM)은 발광층(EL) 상에 형성될 수 있다. 공통 전극(COM)은 언더컷 구조물(OC_P, PAS_P, CP) 주변의 패시베이션층(PAS), 오버코트층(OC) 및 뱅크층(BA)의 단차를 따라 발광층(EL) 상에 형성될 수 있다. 또한, 공통 전극 패턴(COM_P)은 발광층 패턴(EL_P)상에 형성되고, 공통 전극(COM)과 단절될 수 있다. 다만, 이에 한정되는 것은 아니고, 공통 전극 패턴(COM_P)과 공통 전극(COM)은 서로 연결되어 형성될 수도 있다. 공통 전극(COM)은 발광층(EL)에 의해 덮이지 않고 노출된 보조 전원 전극(APE)의 상면에 배치될 수 있고, 보조 전원 전극(APE)과 직접 접촉되어 전기적으로 연결될 수 있다. 공통 전극(COM)은 발광층(EL)보다 스텝 커버리지가 우수한 물질로 이루어지므로, 발광층(EL)이 형성되지 못하는 언더컷 영역(UC)의 보조 전원 전극(APE)까지 형성될 수 있어, 보조 전원 전극(APE)과 직접 접촉되어 전기적으로 연결될 수 있다. 이에 따라, 본 명세서의 일 실시예에 따른 발광 표시 장치(100)는 발광층(EL)이 언더컷 영역(UC)과 중첩되는 보조 전원 전극(APE)을 덮지 못하지만, 공통 전극(COM)이 발광층(EL)에 의해 덮이지 않고 노출된 보조 전원 전극(APE)과 직접 접촉되어 전기적으로 연결됨으로써, 표시 패널 전체에서 공통 전극(COM)의 저항 편차에 따른 전압 강하 불균일을 저감시킬 수 있다.
공통 전극(COM) 상에는 발광 소자(ED)를 보호하는 봉지층(EPAS)이 배치될 수 있다. 봉지층(EPAS)은 공통 전극(COM)을 완전히 커버하여, 외부의 수분이나 산소가 발광 소자(ED)로 유입되는 것을 차단할 수 있다. 한편, 언더컷 구조물(OC_P, PAS_P, CP)의 상에 위치한 공통 전극 패턴(COM_P) 상에는 봉지층 패턴(EPAS_P)이 배치될 수 있다. 봉지층 패턴(EPAS_P)은 봉지층(EPAS)과 동일 공정에서 동일한 물질로 이루어질 수 있다. 봉지층 패턴(EPAS_P)은 언더컷 구조물(OC_P, PAS_P, CP)에 의한 언더컷 영역(UC)에서 봉지층(EPAS)과 단절되게 형성될 수 있다. 다만, 이에 한정되는 것은 아니고, 봉지층 패턴(EPAS_P)과 봉지층(EPAS)은 서로 연결되어 형성될 수도 있다.
봉지층(EPAS) 상에는 상술한 바와 같이 충진제(FILL)와 제2 기판(SUB2)이 배치될 수 있다.
한편, 본 명세서의 일 실시예에 따른 발광 표시 장치(100)는 오버코트층(OC)이 컨택부(CA) 주변의 패시베이션층(PAS)의 일부가 노출되게 패터닝되어 형성될 수 있다. 또한, 뱅크층(BA)도 컨택부(CA) 주변의 오버코트층(OC)의 일부가 노출되게 패터닝되어 형성될 수 있다. 이와 같이, 컨택부(CA) 주변의 패시베이션층(PAS), 오버코트층(OC), 및 뱅크층(BA)에 완만한 단차가 형성됨으로써, 공통 전극(COM)이 보조 전원 전극(APE)에 안정적으로 접촉될 수 있다.
도 5a 내지 5e는 본 명세서의 일 실시예에 따른 언더컷 구조물의 제조 방법을 나타낸 단면도이다.
먼저, 도 5a를 참조하면, 제1 기판(SUB1) 상에 버퍼층(BUF), 층간 절연막(ILD), 및 보조 전원 전극(APE)을 순차적으로 형성한다. 그 후 보조 전원 전극(APE)이 형성된 층간 절연막(ILD) 상에 패시베이션 물질층(PAS)을 형성한다. 그 후 패시베이션 물질층(PAS) 상에 오버코트층(OC)과 제1 패턴(OC_P)을 형성한다. 그 후 패시베이션 물질층(PAS), 오버코트층(OC) 및 제1 패턴(OC_P) 상에 커버 금속 물질층(CP)을 형성한다. 그 후 제1 패턴(OC_P)보다 폭이 큰 포토레지스트 패턴(PR)을 형성한다. 포토레지스트 패턴(PR)은 제1 패턴(OC_P)을 완전히 커버하되, 오버코트층(OC)과는 중첩되지 않는다.
다음으로, 도 5b를 참조하면, 커버 금속 물질층(CP)을 패터닝한다. 구체적으로, 포토레지스트 패턴(PR)을 마스크로 커버 금속 물질층(CP)을 에칭하여 커버 금속 중간 패턴(CP'')을 형성한다. 이때 커버 금속 물질층(CP)을 오버 에칭하여 커버 금속 중간 패턴(CP'')의 폭이 포토레지스트 패턴(PR)의 폭보다 작게 될 수 있다.
다음으로, 도 5c를 참조하면, 애싱(Ashing) 공정을 진행하여 커버 금속 패턴(CP)를 형성한다. 애싱 공정을 진행하면 포토레지스트 패턴(PR)의 폭이 줄어들어 포토레지스트 애싱 패턴(PR)이 형성되고, 이에 대응되게 커버 금속 중간 패턴(CP'')의 폭도 줄어들어 커버 금속 패턴(CP)이 형성되게 된다. 이 경우, 제1 패턴(OC_P), 커버 금속 패턴(CP) 및 포토레지스트 애싱 패턴(PR)의 폭은 모두 실질적으로 동일할 수 있다.
다음으로, 도 5d를 참조하면, 포토레지스트 애싱 패턴(PR)을 스트립(Strip)하여 제거한다.
다음으로, 도 5e를 참조하면, 뱅크층(BA) 형성 후 커버 금속 패턴(CP) 하부의 패시베이션 물질층(PAS)을 제거하여 패시베이션층(PAS)과 제2 패턴(PAS_P)을 형성할 수 있다. 이에 따라, 제1 패턴(OC_P), 제2 패턴(PAS_P) 및 커버 금속 패턴(CP)을 포함하는 언더컷 구조물(OC_P, PAS_P, CP)이 형성될 수 있다. 그 후, 도 4b와 같이, 발광층(EL) 및 발광층 패턴(EL_P)이 동일 공정에서 동시에 형성될 수 있다. 그 후 공통 전극(COM) 및 공통 전극 패턴(COM_P)이 동일 공정에서 동시에 형성될 수 있다. 그 후 봉지층(EPAS) 및 봉지층 패턴(EPAS_P)이 동일 공정에서 동시에 형성될 수 있다.
도 6은 본 명세서의 비교 실시예에 따른 언더컷 구조물의 단면도이다. 도 6과 도 5e를 참조하여 본 명세서의 일 실시예의 효과에 대하여 설명한다.
먼저, 도 6을 참조하면, 커버 금속 패턴으로 덮여있지 않은 제1 비교 패턴(OC_P)은 가장자리 부분이 들떠 있다. 여기에서, 제1 비교 패턴(OC_P)은 제1 패턴과 형성 공정 및 물질은 동일하되, 커버 금속 패턴으로 덮여있지 않은 패턴이다. 제1 비교 패턴(OC_P)의 가장자리 부분이 들뜨는 이유는 제1 비교 패턴(OC_P)을 이루는 유기물질의 열적 안정성이 낮아 수축이 발생하기 때문이다. 구체적으로, 제1 비교 패턴(OC_P)의 가장자리 아래 부분을 강하게 잡고 있던 패시베이션층 물질층(PAS)이 제거됨에 따라, 제1 비교 패턴(OC_P)의 가장자리 부분은 유동에 취약한 상태가 된다. 그 후 큐어(Cure) 공정이 진행되면 제1 비교 패턴(OC_P)이 수축되면서 들뜸 현상이 발생되게 된다. 이렇게 되면 언더컷 영역의 폭인 제1 비교 패턴(OC_P)의 측단부와 제2 패턴(PAS_P)의 하단부 사이의 거리(d)은 도 5e의 언더컷 영역의 폭인 제1 패턴(OC_P)의 측단부와 제2 패턴(PAS_P)의 하단부 사이의 거리(d)보다 작게 된다. 즉, 커버 금속 패턴이 없으면 언더컷 영역이 상대적으로 축소되기에, 원하는 언더컷 영역을 형성하기 위하여 패터닝 시간이 길어지고 에칭 면적이 커지는 문제가 발생하게 된다.
이에 반하여, 도 5e를 참조하면, 커버 금속 패턴(CP)이 제1 패턴(OC_P)의 가장자리 부분까지 덮여있기에, 가장자리 부분의 유동성이 제거될 수 있다. 즉, 제1 패턴(OC_P)의 가장자리 아래 부분을 강하게 잡고 있던 패시베이션층 물질층(PAS)이 제거되어도, 커버 금속 패턴(CP)이 제1 패턴(OC_P)의 가장자리 위 부분을 강하게 지지하고 있어 제1 패턴(OC_P)의 들뜸 현상이 발생되지 않는다. 이에 따라, 언더컷 영역을 형성하기 위한 패터닝 시간 및 에칭 면적이 감소시킬 수 있다.
또한, 제1 패턴(OC_P)의 폭과 커버 금속 패턴(CP)의 폭이 실질적으로 동일하기에, 언더컷 구조물(OC_P, PAS_P, CP)의 사이즈를 줄일 수 있어, 표시 패널(110)의 발광 개구율을 높일 수 있다.
다시 도 4b를 참조하여 본 명세서의 일 실시예의 다른 효과에 대하여 설명한다.
외부의 수분 또는 산소로부터 발광 소자를 보호하기 위한 충진제(FILL)에 포함된 유기물질에서는 가스가 방출될 수 있다. 이러한 가스가 발광 소자(ED)에 침투되면 발광 소자(ED)의 효율이 감소하거나 발광 소자(ED)가 암점화되는 등의 문제가 발생될 수 있다. 이에, 언더컷 구조물(OC_P, PAS_P, CP)을 아일랜드 패턴으로 형성하여 가스가 언더컷 구조물(OC_P, PAS_P, CP)로부터 발광 소자(ED)로 침투되는 경로를 원천적으로 차단할 수 있다.
또한, 언더컷 구조물(OC_P, PAS_P, CP)에 가스를 포집하여 전체적인 표시 패널(110)의 신뢰성을 높일 수 있다. 구체적으로, 충진제(FILL)에서 방출된 가스는 실선 화살표 경로(P1)를 따라 언더컷 구조물(OC_P, PAS_P, CP) 내로 유입될 수 있다. 여기에서, 제1 패턴(OC_P)의 가장자리 하면은 충진제(FILL)와 직접적으로 접촉할 수 있고, 이에 따라 가스가 유입되기 쉬운 구조일 수 있다. 이때, 커버 금속 패턴(CP)이 없다면, 언더컷 구조물로 유입된 가스는 다시 충진제(FILL)로 유입되고, 이러한 가스는 추후 발광 소자(ED)에 침투되어 발광 소자(ED)에 손상을 줄 수 있다. 그러나, 커버 금속 패턴(CP)이 있기에, 언더컷 구조물(OC_P, PAS_P, CP)로 유입된 가스는 점선 화살표 경로(P2)와 같이 진행하며 제1 패턴(OC_P) 내에 포집될 수 있다. 이에 따라, 발광 소자(ED)가 가스로부터 손상되는 현상이 발생되는 것을 줄일 수 있다.
이하, 본 발명의 다른 실시예를 설명한다. 이때 상술한 구성요소와 실질적으로 동일한 구성요소는 동일한 도면 부호를 부여하고 이에 대한 설명은 생략하기로 한다. 도 7a는 본 명세서의 다른 실시예에 따른 도 3의 A 부분에 도시된 컨택 영역을 나타낸 평면도이다. 도 7b는 도 7a의 선 Ⅲ-Ⅲ'의 단면도이다.
도 7a와 7b를 참조하면, 본 발명의 다른 실시예에서는 본 발명의 일 실시예에서의 커버 금속 패턴(CP) 대신 확장 커버 금속 패턴(ECP)를 포함할 수 있다. 즉, 언더컷 구조물(OC_P, PAS_P, ECP)이 확장 커버 금속 패턴(ECP)을 포함할 수 있다. 확장 커버 금속 패턴(ECP)은 제1 패턴(OC_P) 상에 위치한 바디부(BP) 및 바디부(BP)의 측단부로부터 기판과 평행한 방향으로 돌출된 확장부(EP)를 포함할 수 있다. 여기에서, 바디부(BP) 및 확장부(EP)의 두께는 각각 일정할 수 있다. 또한, 바디부(BP) 및 확장부(EP)의 두께는 실질적으로 동일할 수 있다.
이와 같이, 언더컷 구조물(OC_P, PAS_P, ECP)이 확장 커버 금속 패턴(ECP)을 포함함으로써, 언더컷 영역을 증가시키면서 애싱 공정을 생략할 수 있다. 이에 따라, 비용이 절감되면서 캐소드 컨택을 더욱 안정적으로 할 수 있다.
도 8a 내지 8d는 본 명세서의 다른 실시예에 따른 언더컷 구조물의 제조 방법을 나타낸 단면도이다.
먼저, 도 8a를 참조하면, 제1 기판(SUB1) 상에 버퍼층(BUF), 층간 절연막(ILD), 및 보조 전원 전극(APE)을 순차적으로 형성한다. 그 후 보조 전원 전극(APE)이 형성된 층간 절연막(ILD) 상에 패시베이션 물질층(PAS)을 형성한다. 그 후 패시베이션 물질층(PAS) 상에 오버코트층(OC)과 제1 패턴(OC_P)을 형성한다. 그 후 패시베이션 물질층(PAS), 오버코트층(OC) 및 제1 패턴(OC_P) 상에 확장 커버 금속 물질층(ECP)을 형성한다. 그 후 제1 패턴(OC_P)보다 폭이 큰 포토레지스트 패턴(PR)을 형성한다. 포토레지스트 패턴(PR)은 제1 패턴(OC_P)을 완전히 커버하되, 오버코트층(OC)과는 중첩되지 않는다.
다음으로, 도 8b를 참조하면, 확장 커버 금속 물질층(ECP)을 패터닝한다. 구체적으로, 포토레지스트 패턴(PR)을 마스크로 확장 커버 금속 물질층(ECP)을 에칭하여 확장 커버 금속 패턴(ECP)을 형성한다. 이때 확장 커버 금속 물질층(ECP)을 오버 에칭하여 확장 커버 금속 패턴(ECP)의 폭이 포토레지스트 패턴(PR)의 폭보다 작게 될 수 있다.
다음으로, 도 8c를 참조하면, 포토레지스트 패턴(PR)을 스트립(Strip)하여 제거한다.
다음으로, 도 8d를 참조하면, 뱅크층(BA) 형성 후 확장 커버 금속 패턴(ECP) 하부의 패시베이션 물질층(PAS)을 제거하여 패시베이션층(PAS)과 제2 패턴(PAS_P)을 형성할 수 있다. 이에 따라, 제1 패턴(OC_P), 제2 패턴(PAS_P) 및 확장 커버 금속 패턴(ECP)을 포함하는 언더컷 구조물(OC_P, PAS_P, ECP)이 형성될 수 있다. 그 후, 도 7b와 같이, 발광층(EL) 및 발광층 패턴(EL_P)이 동일 공정에서 동시에 형성될 수 있다. 그 후 공통 전극(COM) 및 공통 전극 패턴(COM_P)이 동일 공정에서 동시에 형성될 수 있다. 그 후 봉지층(EPAS) 및 봉지층 패턴(EPAS_P)이 동일 공정에서 동시에 형성될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치는 아래와 같이 설명될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치는, 기판, 상기 기판 상에 위치하는 보조 전원 전극, 상기 보조 전원 전극 상에 위치하는 제1 보호층, 상기 제1 보호층과 상기 보조 전원 전극 사이에 위치하는 제2 보호층, 상기 제1 보호층과 상기 제2 보호층을 관통하여 상기 보조 전원 전극의 일부를 노출시키는 컨택부, 상기 컨택부에 위치한 처마 구조부, 및 상기 처마 구조부 상에 위치하는 커버 금속 패턴을 포함할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 상기 처마 구조부는 상기 제1 보호층과 동일한 물질로 이루어질 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 상기 처마 구조부는 상기 보조 전원 전극의 상면과 상기 처마 구조부의 하면 사이에 배치된 기둥 구조부에 의해 지지되고, 상기 기둥 구조부는 상기 제2 보호층과 동일한 물질로 이루어질 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 상기 기판은 서브 픽셀들이 위치하는 표시 영역 및 상기 표시 영역과 인접한 비표시 영역을 포함하고, 상기 비표시 영역에는 상기 서브 픽셀들에 데이터 신호를 공급하는 데이터 구동부와 전기적으로 연결되는 패드 전극이 위치하며, 상기 커버 금속 패턴은 상기 패드 전극과 동일한 물질로 이루어질 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 상기 컨택부는 상기 표시 영역에 위치하고 상기 서브 픽셀들로 둘러싸일 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 상기 커버 금속 패턴은 몰리브덴 티타늄 합금 또는 인듐-틴-옥사이드로 이루어질 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 상기 커버 금속 패턴은 상기 처마 구조부에 완전히 중첩될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 상기 커버 금속 패턴은 상기 처마 구조부의 측단부로부터 상기 기판과 평행한 방향으로 돌출된 확장부를 포함할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 상기 기판 상에 위치하는 박막 트랜지스터, 및 상기 박막 트랜지스터와 연결된 연결 전극을 더 포함하고, 상기 커버 금속 패턴은 상기 연결 전극과 동일한 물질로 이루어질 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 상기 제1 보호층 상에 위치하는 픽셀 전극, 상기 제1 보호층 위에 위치하고 상기 픽셀 전극 상의 개구부를 정의하는 뱅크층, 상기 픽셀 전극 및 상기 뱅크층 위에 배치된 발광층, 및 상기 발광층 위에 위치하고 상기 컨택부에서 상기 보조 전원 전극과 접촉된 공통 전극을 더 포함하며, 상기 커버 금속 패턴 상에는 상기 발광층과 동일한 물질로 이루어진 발광층 패턴과 상기 공통 전극과 동일한 물질로 이루어진 공통 전극 패턴이 순차적으로 적층될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 상기 공통 전극 상에 위치하는 봉지층을 더 포함하고, 상기 공통 전극 패턴 상에는 상기 봉지층과 동일한 물질로 이루어진 봉지층 패턴이 위치할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치는, 서브 픽셀들이 위치하는 표시 영역 및 상기 표시 영역과 인접한 비표시 영역을 포함하는 기판, 상기 서브 픽셀들 사이에 위치한 보조 전원 전극, 및 상기 보조 전원 전극 상에 위치하는 언더컷 구조물을 포함하고, 상기 언더컷 구조물은, 상기 보조 전원 전극 상에 위치한 제1 패턴, 상기 제1 패턴을 지지하는 제2 패턴, 및 상기 제1 패턴의 전면을 덮는 커버 금속 패턴을 포함할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 상기 언더컷 구조물은 언더컷 영역을 가지고, 상기 언더컷 영역은 상기 제1 패턴 및 상기 커버 금속 패턴의 아래와 상기 제2 패턴의 측면 상의 영역으로 정의될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 상기 보조 전원 전극 상에 위치하는 제1 보호층, 및 상기 제1 보호층과 상기 보조 전원 전극 사이에 위치하는 제2 보호층을 더 포함하고, 상기 제1 및 제2 보호층은 상기 언더컷 구조물과 이격되어 위치하고, 상기 제1 및 제2 패턴은 각각 상기 제1 및 제2 보호층과 동일한 물질로 이루어질 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 상기 비표시 영역에 위치하는 패드 전극을 더 포함하고, 상기 패드 전극은 상기 커버 금속 패턴과 동일한 물질로 이루어질 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 상기 커버 금속 패턴은 상기 제1 패턴의 측단부로부터 상기 기판과 평행한 방향으로 돌출된 확장부를 포함할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치의 제조 방법에 따르면, 기판 상에 보조 전원 전극을 형성하는 단계, 상기 보조 전원 전극 상에 패시베이션 물질층을 형성하는 단계, 상기 패시베이션 물질층 상에 제1 패턴 및 오버코트층을 형성하는 단계, 상기 제1 패턴 및 오버코트층 상에 커버 금속 물질층을 형성하는 단계, 상기 커버 금속 물질층을 패터닝하는 단계, 및 상기 패터닝된 커버 금속 물질층 하부의 상기 패시베이션 물질층을 제거하여 언더컷 영역을 형성하는 단계를 포함할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치의 제조 방법에 따르면, 상기 커버 금속 물질층을 패터닝하는 단계는, 상기 제1 패턴과 중첩하는 커버 금속 물질층 상에 포토레지스트 패턴을 형성하는 단계, 및 상기 포토레지스트 패턴과 중첩하지 않는 상기 커버 금속 물질층을 제거하는 단계를 포함할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치의 제조 방법에 따르면, 상기 커버 금속 물질층을 제거하는 단계 및 상기 언더컷 영역을 형성하는 단계 사이에, 애싱 공정을 수행하여 상기 제1 패턴과 동일한 폭의 커버 금속 패턴을 형성하는 단계를 더 포함할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치의 제조 방법에 따르면, 상기 언더컷 영역을 형성하는 단계 후, 상기 오버코트층 상의 발광층 및 상기 패터닝된 커버 금속 물질층 상의 발광층 패턴을 형성하는 단계, 상기 발광층 상의 공통 전극 및 상기 발광층 패턴 상의 공통 전극 패턴을 형성하는 단계, 및 상기 공통 전극 상의 봉지층 및 상기 공통 전극 패턴 상의 봉지층 패턴을 형성하는 단계를 더 포함할 수 있다.
이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.
100: 발광 표시 장치 110: 표시 패널
CA: 컨택부 OC: 오버코트층
OC_P: 제1 패턴 PAS: 패시베이션층
PAS_P: 제2 패턴 CP: 커버 금속 패턴

Claims (20)

  1. 기판;
    상기 기판 상에 위치하는 보조 전원 전극;
    상기 보조 전원 전극 상에 위치하는 제1 보호층;
    상기 제1 보호층과 상기 보조 전원 전극 사이에 위치하는 제2 보호층;
    상기 제1 보호층과 상기 제2 보호층을 관통하여 상기 보조 전원 전극의 일부를 노출시키는 컨택부;
    상기 컨택부에 위치한 처마 구조부; 및
    상기 처마 구조부 상에 위치하는 커버 금속 패턴을 포함하는 발광 표시 장치.
  2. 제1항에 있어서,
    상기 처마 구조부는 상기 제1 보호층과 동일한 물질로 이루어진 발광 표시 장치.
  3. 제2항에 있어서,
    상기 처마 구조부는 상기 보조 전원 전극의 상면과 상기 처마 구조부의 하면 사이에 배치된 기둥 구조부에 의해 지지되고,
    상기 기둥 구조부는 상기 제2 보호층과 동일한 물질로 이루어진 발광 표시 장치.
  4. 제1항에 있어서,
    상기 기판은 서브 픽셀들이 위치하는 표시 영역 및 상기 표시 영역과 인접한 비표시 영역을 포함하고,
    상기 비표시 영역에는 상기 서브 픽셀들에 데이터 신호를 공급하는 데이터 구동부와 전기적으로 연결되는 패드 전극이 위치하며,
    상기 커버 금속 패턴은 상기 패드 전극과 동일한 물질로 이루어진 발광 표시 장치.
  5. 제4항에 있어서,
    상기 컨택부는 상기 표시 영역에 위치하고 상기 서브 픽셀들로 둘러싸인 발광 표시 장치.
  6. 제1항에 있어서,
    상기 커버 금속 패턴은 몰리브덴 티타늄 합금 또는 인듐-틴-옥사이드로 이루어진 발광 표시 장치.
  7. 제1항에 있어서,
    상기 커버 금속 패턴은 상기 처마 구조부에 완전히 중첩되는 발광 표시 장치.
  8. 제1항에 있어서,
    상기 커버 금속 패턴은 상기 처마 구조부의 측단부로부터 상기 기판과 평행한 방향으로 돌출된 확장부를 포함하는 발광 표시 장치.
  9. 제1항에 있어서,
    상기 기판 상에 위치하는 박막 트랜지스터; 및
    상기 박막 트랜지스터와 연결된 연결 전극을 더 포함하고,
    상기 커버 금속 패턴은 상기 연결 전극과 동일한 물질로 이루어진 발광 표시 장치.
  10. 제1항에 있어서,
    상기 제1 보호층 상에 위치하는 픽셀 전극;
    상기 제1 보호층 위에 위치하고 상기 픽셀 전극 상의 개구부를 정의하는 뱅크층;
    상기 픽셀 전극 및 상기 뱅크층 위에 배치된 발광층; 및
    상기 발광층 위에 위치하고 상기 컨택부에서 상기 보조 전원 전극과 접촉된 공통 전극을 더 포함하며,
    상기 커버 금속 패턴 상에는 상기 발광층과 동일한 물질로 이루어진 발광층 패턴과 상기 공통 전극과 동일한 물질로 이루어진 공통 전극 패턴이 순차적으로 적층되는 발광 표시 장치.
  11. 제10항에 있어서,
    상기 공통 전극 상에 위치하는 봉지층을 더 포함하고,
    상기 공통 전극 패턴 상에는 상기 봉지층과 동일한 물질로 이루어진 봉지층 패턴이 위치하는 발광 표시 장치.
  12. 서브 픽셀들이 위치하는 표시 영역 및 상기 표시 영역과 인접한 비표시 영역을 포함하는 기판;
    상기 서브 픽셀들 사이에 위치한 보조 전원 전극; 및
    상기 보조 전원 전극 상에 위치하는 언더컷 구조물을 포함하고,
    상기 언더컷 구조물은,
    상기 보조 전원 전극 상에 위치한 제1 패턴;
    상기 제1 패턴을 지지하는 제2 패턴; 및
    상기 제1 패턴의 전면을 덮는 커버 금속 패턴을 포함하는 발광 표시 장치.
  13. 제12항에 있어서,
    상기 언더컷 구조물은 언더컷 영역을 가지고,
    상기 언더컷 영역은 상기 제1 패턴 및 상기 커버 금속 패턴의 아래와 상기 제2 패턴의 측면 상의 영역으로 정의되는 발광 표시 장치.
  14. 제12항에 있어서,
    상기 보조 전원 전극 상에 위치하는 제1 보호층; 및
    상기 제1 보호층과 상기 보조 전원 전극 사이에 위치하는 제2 보호층을 더 포함하고,
    상기 제1 및 제2 보호층은 상기 언더컷 구조물과 이격되어 위치하고,
    상기 제1 및 제2 패턴은 각각 상기 제1 및 제2 보호층과 동일한 물질로 이루어진 발광 표시 장치.
  15. 제14항에 있어서,
    상기 비표시 영역에 위치하는 패드 전극을 더 포함하고,
    상기 패드 전극은 상기 커버 금속 패턴과 동일한 물질로 이루어진 발광 표시 장치.
  16. 제12항에 있어서,
    상기 커버 금속 패턴은 상기 제1 패턴의 측단부로부터 상기 기판과 평행한 방향으로 돌출된 확장부를 포함하는 발광 표시 장치.
  17. 기판 상에 보조 전원 전극을 형성하는 단계;
    상기 보조 전원 전극 상에 패시베이션 물질층을 형성하는 단계;
    상기 패시베이션 물질층 상에 제1 패턴 및 오버코트층을 형성하는 단계;
    상기 제1 패턴 및 오버코트층 상에 커버 금속 물질층을 형성하는 단계;
    상기 커버 금속 물질층을 패터닝하는 단계; 및
    상기 패터닝된 커버 금속 물질층 하부의 상기 패시베이션 물질층을 제거하여 언더컷 영역을 형성하는 단계를 포함하는 발광 표시 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 커버 금속 물질층을 패터닝하는 단계는,
    상기 제1 패턴과 중첩하는 커버 금속 물질층 상에 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴과 중첩하지 않는 상기 커버 금속 물질층을 제거하는 단계를 포함하는 발광 표시 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 커버 금속 물질층을 제거하는 단계 및 상기 언더컷 영역을 형성하는 단계 사이에,
    애싱 공정을 수행하여 상기 제1 패턴과 동일한 폭의 커버 금속 패턴을 형성하는 단계를 더 포함하는 발광 표시 장치의 제조 방법.
  20. 제17항에 있어서,
    상기 언더컷 영역을 형성하는 단계 후,
    상기 오버코트층 상의 발광층 및 상기 패터닝된 커버 금속 물질층 상의 발광층 패턴을 형성하는 단계;
    상기 발광층 상의 공통 전극 및 상기 발광층 패턴 상의 공통 전극 패턴을 형성하는 단계; 및
    상기 공통 전극 상의 봉지층 및 상기 공통 전극 패턴 상의 봉지층 패턴을 형성하는 단계를 더 포함하는 발광 표시 장치의 제조 방법.
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