KR20220068748A - 발광 표시 장치 - Google Patents
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Abstract
본 명세서의 실시예에 따른 발광 표시 장치는, 기판 상에 배치된 박막 트랜지스터와 보조 전원 전극을 갖는 회로층, 회로층 상에 배치된 절연층, 절연층 상에 배치되고 박막 트랜지스터에 연결된 픽셀 전극, 절연층에 형성되고 보조 전원 전극의 일부를 노출시키는 보조 전원 컨택부, 절연층 상에 배치되고 픽셀 전극 상의 개구부를 정의하면서 보조 전원 컨택부를 정의하는 뱅크층, 뱅크층 상에 배치되고 보조 전원 컨택부를 둘러싸는 격벽, 픽셀 전극과 뱅크층 및 격벽 상에 배치된 발광층, 및 발광층 상에 배치되고 보조 전원 컨택부를 통해 보조 전원 전극의 일부와 전기적으로 연결된 공통 전극을 포함할 수 있다.
Description
본 명세서는 발광 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다.
이들 표시 장치 중에서 발광 표시 장치는 발광층의 재료에 따라 무기 발광 표시 장치와 유기 발광 표시 장치로 대별된다. 예를 들어, 유기 발광 표시 장치는 자체 발광형(self-luminance)으로서, 정공(hole) 주입을 위한 애노드 전극과 전자(electron) 주입을 위한 캐소드 전극으로부터 각각 정공과 전자를 발광층 내부로 주입시켜, 주입된 정공과 전자가 결합한 엑시톤(exiton)이 여기 상태로부터 기저 상태로 떨어질 때 발광하여 영상을 표시할 수 있다.
이러한 발광 표시 장치는 빛이 방출되는 방향에 따라서 상부 발광(top emission) 방식, 하부 발광(bottom emission) 방식, 또는 양면 발광(dual emission) 방식 등으로 나누어질 수 있다.
이 중 상부 발광 방식의 발광 표시 장치의 경우, 서브 픽셀 영역에 배치된 구동 박막 트랜지스터를 포함하는 픽셀 회로, 구동 박막 트랜지스터에 연결된 애노드 전극, 애노드 전극 상에 배치된 발광층, 및 발광층 상에 배치된 캐소드 전극을 포함할 수 있으며, 발광층에서 발광된 광이 캐소드 전극을 통과하여 진행하게 된다. 따라서, 캐소드 전극은 투명한 도전물을 이용하여 형성되며, 이로 인해 캐소드 전극의 저항이 커지는 문제가 발생한다.
최근에는 마스크 수를 저감하고 제조 공정을 단순화하면서 캐소드 전극의 저항을 줄이기 위해서 보조 전극을 처마로 사용하고 보조 전극 하부의 평탄화층을 에칭하여 저전위 전원 배선을 노출시키는 언더컷 구조를 형성하고, 언더컷 구조를 통해 캐소드 전극이 저전위 전원 배선과 직접 컨택할 수 있는 캐소드 컨택 구조가 제안되고 있다.
그런데, 캐소드 컨택 구조의 경우, 발광층과 캐소드 전극의 증착 균일도에 따라 컨택 영역별로 캐소드 컨택 면적의 차이가 발생할 수 있다. 캐소드 컨택 면적의 차이가 발생하게 되면, 다른 컨택 영역보다 캐소드 컨택 면적이 작은 곳에서 컨택 불량이 발생할 수 있으며, 이로 인해 해당 캐소드 컨택 영역에서 터짐이 발생하는 문제가 있다.
이상 설명한 배경기술의 내용은 본 명세서의 발명자가 본 명세서의 도출을 위해 보유하고 있었거나, 본 명세서의 도출 과정에서 습득한 기술 정보로서, 반드시 본 명세서의 명세서 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
본 명세서는 캐소드 컨택 영역에서 터짐이 발생되는 것에 의한 데미지를 감소시킬 수 있는 발광 표시 장치를 제공하는 것을 과제로 한다.
위에서 언급된 본 명세서의 과제 외에도, 본 명세서의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 명세서의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 실시예에 따른 발광 표시 장치는, 기판 상에 배치된 박막 트랜지스터와 보조 전원 전극을 갖는 회로층, 회로층 상에 배치된 절연층, 절연층 상에 배치되고 박막 트랜지스터에 연결된 픽셀 전극, 절연층에 형성되고 보조 전원 전극의 일부를 노출시키는 보조 전원 컨택부, 절연층 상에 배치되고 픽셀 전극 상의 개구부를 정의하면서 보조 전원 컨택부를 정의하는 뱅크층, 뱅크층 상에 배치되고 보조 전원 컨택부를 둘러싸는 격벽, 픽셀 전극과 뱅크층 및 격벽 상에 배치된 발광층, 및 발광층 상에 배치되고 보조 전원 컨택부를 통해 보조 전원 전극의 일부와 전기적으로 연결된 공통 전극을 포함할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치는, 기판 상에 배치된 박막 트랜지스터와 보조 전원 전극을 갖는 회로층, 회로층 상에 배치된 절연층, 절연층 상에 배치되고 박막 트랜지스터에 연결된 픽셀 전극, 절연층에 형성되고 보조 전원 전극의 일부와 중첩된 보조 전극, 보조 전원 전극의 일부와 보조 전극 사이의 절연층에 형성된 언더컷 영역을 갖는 홈부, 절연층 상에 배치되고 픽셀 전극 상의 개구부를 정의하면서 홈부를 정의하는 뱅크층, 뱅크층 상에 배치되고 홈부를 둘러싸는 격벽, 픽셀 전극 상에 배치된 발광층, 발광층과 뱅크층 및 보조 전극 상에 배치되고 언더컷 영역을 통해 보조 전원 전극의 일부와 전기적으로 연결된 공통 전극을 포함할 수 있다.
본 명세서에 따른 발광 표시 장치는 캐소드 전극과 저전위 전원 배선이 컨택되는 언더컷 영역을 둘러싸는 폐루프의 격벽을 형성함으로써, 캐소드 컨택 영역에서 터짐이 발생되는 것에 의한 데미지를 감소시킬 수 있다. 이를 통해 발광 표시 장치의 수율 및 신뢰성이 개선되는 효과가 있다.
위에서 언급된 본 명세서의 효과 외에도, 본 명세서의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 명세서의 실시예에 따른 발광 표시 장치를 개략적으로 나타낸 블록도이다.
도 2는 본 명세서의 실시예에 따른 발광 표시 장치의 단면도이다.
도 3은 본 명세서의 실시예에 따른 발광 표시 장치에서 표시 패널의 일 예를 개략적으로 나타낸 평면도이다.
도 4는 도 3의 Ⅰ-Ⅰ'의 단면도이다.
도 5는 본 명세서의 실시예에 따른 발광 표시 장치에서 표시 패널의 다른 예를 개략적으로 나타낸 평면도이다.
도 6은 도 5의 Ⅱ-Ⅱ'의 단면도이다.
도 7은 비교예에 따른 보조 전원 컨택부에서의 터짐 현상을 설명하기 위한 도면이다.
도 8은 본 명세서의 실시예에 따른 보조 전원 컨택부에서의 터짐 현상을 설명하기 위한 도면이다.
도 2는 본 명세서의 실시예에 따른 발광 표시 장치의 단면도이다.
도 3은 본 명세서의 실시예에 따른 발광 표시 장치에서 표시 패널의 일 예를 개략적으로 나타낸 평면도이다.
도 4는 도 3의 Ⅰ-Ⅰ'의 단면도이다.
도 5는 본 명세서의 실시예에 따른 발광 표시 장치에서 표시 패널의 다른 예를 개략적으로 나타낸 평면도이다.
도 6은 도 5의 Ⅱ-Ⅱ'의 단면도이다.
도 7은 비교예에 따른 보조 전원 컨택부에서의 터짐 현상을 설명하기 위한 도면이다.
도 8은 본 명세서의 실시예에 따른 보조 전원 컨택부에서의 터짐 현상을 설명하기 위한 도면이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 명세서의 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 명세서의 기술적 사상의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서의 예는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서의 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 명세서의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"제1 수평 축 방향", "제2 수평 축 방향" 및 "수직 축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 명세서의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 명세서의 실시예에 따른 발광 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 그리고, 첨부된 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
도 1은 본 명세서의 실시예에 따른 발광 표시 장치를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 본 명세서의 실시예에 따른 발광 표시 장치(100)는 표시 패널(110), 영상 처리부(120), 타이밍 제어부(130), 데이터 구동부(140), 스캔 구동부(150), 및 전원 공급부(160)를 포함할 수 있다.
표시 패널(110)은 데이터 구동부(140)로부터 공급된 데이터신호(DATA)와 스캔 구동부(150)로부터 공급된 스캔 신호 그리고 전원 공급부(160)로부터 공급된 전원에 대응하여 영상을 표시할 수 있다.
표시 패널(110)은 복수의 게이트 라인(GL)과 복수의 데이터 라인(DL)의 교차영역마다 배치된 서브 픽셀(SP)을 포함할 수 있다. 서브 픽셀(SP)의 구조는 표시 장치(100)의 종류에 따라 다양하게 변경될 수 있다.
예를 들면, 서브 픽셀들(SP)은 구조에 따라 상부 발광(top emission) 방식, 하부 발광(bottom emission) 방식, 또는 양면 발광(dual emission) 방식으로 형성될 수 있다. 서브 픽셀들(SP)은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함할 수 있다. 또는, 서브 픽셀(SP)은 적색 서브 픽셀, 청색 서브 픽셀, 백색 서브 픽셀 및 녹색 서브 픽셀을 포함할 수 있다. 서브 픽셀들(SP)은 발광 특성에 따라 하나 이상의 다른 발광 면적을 가질 수 있다.
하나 이상의 서브 픽셀들(SP)은 하나의 단위 픽셀(pixel)을 이룰 수 있다. 예들 들면, 하나의 단위 픽셀은 적색, 녹색, 청색 및 백색 서브 픽셀들을 포함할 수 있다. 그리고, 적색, 녹색, 청색 및 백색 서브 픽셀들이 반복 배치될 수 있다. 또는, 적색, 녹색, 청색 및 백색 서브 픽셀들이 쿼드(quad) 타입으로 배치될 수 있다. 예를 들어, 쿼드 타입의 배치로 첫 번째 스캔 라인에는 청색 및 적색 서브 픽셀이 각각 배치되고, 두 번째 스캔 라인에는 녹색 및 백색 서브 픽셀이 각각 배치될 수 있다. 하지만, 본 명세서에 따른 실시예에서 서브 픽셀들의 컬러 타입, 배치 타입, 및 배치 순서 등은 발광 특성, 소자의 수명, 및 장치의 스펙(spec) 등에 따라 다양한 형태로 구성될 수 있다.
표시 패널(110)은 서브 픽셀(SP)들이 배치되어 영상을 표시하는 표시 영역(AA)과 표시 영역(AA) 주변의 비표시 영역(NA)으로 구분할 수 있다. 스캔 구동부(150)는 표시 패널(110)의 비표시 영역(NA)에 실장될 수 있다. 또한, 비표시 영역(NA)에는 패드 영역을 포함할 수 있다.
영상 처리부(120)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력할 수 있다. 영상 처리부(120)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.
타이밍 제어부(130)는 영상 처리부(120)로부터 구동신호와 더불어 데이터신호(DATA)를 공급받을 수 있다. 구동 신호는 데이터 인에이블 신호(DE)를 포함할 수 있다. 또는, 구동 신호는 수직 동기신호, 수평 동기신호 및 클럭신호를 포함할 수 있다. 타이밍 제어부(130)는 구동신호에 기초하여 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)와 스캔 구동부(150)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)를 출력할 수 있다.
데이터 구동부(140)는 타이밍 제어부(130)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(130)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력할 수 있다.
데이터 구동부(140)는 데이터 라인들(DL1~DLn)을 통해 데이터신호(DATA)를 출력할 수 있다. 데이터 구동부(140)는 IC(Integrated Circuit) 형태로 구현될 수 있다. 예를 들어, 데이터 구동부(140)는 표시 패널(110)의 비표시 영역(NA)에 배치된 패드 영역과 연성 회로 필름을 통해 전기적으로 연결될 수 있다.
스캔 구동부(150)는 타이밍 제어부(130)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔 신호를 출력할 수 있다. 스캔 구동부(150)는 게이트 라인들(GL1~GLm)을 통해 스캔 신호를 출력할 수 있다. 스캔 구동부(150)는 IC(Integrated Circuit) 형태로 구현되거나 표시 패널(110)에 게이트 인 패널(Gate In Panel; GIP) 방식으로 구현될 수 있다.
전원 공급부(160)는 표시 패널(110)을 구동하기 위한 고전위전압 및 저전위전압 등을 출력할 수 있다. 전원 공급부(160)는 고전위전압을 제1 전원 라인(EVDD)(또는 구동 전원 라인)을 통해 표시 패널(110)에 공급할 수 있고, 저전위전압을 제2 전원 라인(EVSS)(또는 보조 전원 라인)을 통해 표시 패널(110)에 공급할 수 있다.
도 2는 본 명세서의 실시예에 따른 발광 표시 장치의 단면도이다.
도 2를 참조하면, 본 명세서의 실시예에 따른 발광 표시 장치는 기판(SUB), 차광층(LS), 보조 전원 라인(EVSS), 버퍼층(BUF), 패드 전극(PE), 박막 트랜지스터(Tr), 게이트 절연막(GI), 층간 절연막(ILD), 보조 전원 전극(220), 패시베이션층(PAS), 오버코트층(OC), 보조 전극(210), 발광 소자(E), 뱅크(BA), 보조 전원 컨택부(CA)(또는 홈부), 및 격벽(310) 등을 포함할 수 있다.
기판(SUB)은 베이스 기판으로서, 유리(glass) 또는 플라스틱(plastic) 재질로 이루어질 수 있다. 예를 들어, 기판(SUB)은 PI(Polyimide), PET(polyethylene terephthalate), PEN(polyethylene naphthalate), PC(polycarbonate) 등의 플라스틱 재질로 형성되어, 유연한(flexible) 특성을 가질 수 있다. 기판(SUB) 상에는 표시 영역(AA) 및 패드 영역(PA)을 포함하여 이루어질 수 있다.
기판(SUB) 상의 패드 영역(PA)에는 버퍼층(BUF)과 층간 절연막(ILD)이 배치될 수 있다. 그리고, 버퍼층(BUF) 및 층간 절연막(ILD) 상에 패드 전극(PE)이 배치될 수 있다. 패드 전극(PE) 상에는 패시베이션층(PAS)이 형성될 수 있다.
기판(SUB) 상의 표시 영역(AA)에는 차광층(LS)과 보조 전원 라인(EVSS)이 배치될 수 있다. 차광층(LS)은 박막 트랜지스터(Tr)와 중첩되도록 배치될 수 있다. 예를 들어, 차광층(LS)은 박막 트랜지스터(Tr)의 액티브층(ACT) 특히, 채널(channel)과 평면상에서 중첩되도록 배치되어, 액티브층(ACT)으로 외부광이 진입하는 것을 차단하는 역할을 할 수 있다. 또한, 보조 전원 라인(EVSS)(예: 저전위 전원 라인 또는 제2 전원 라인)은 공통 전극(COM)(예: 캐소드 전극 또는 제2 전극)에 저전압을 인가하는 역할을 할 수 있다. 또한, 보조 전원 라인(EVSS)은 보조 전원 전극(220)과 함께 공통 전극(COM)의 저항을 낮추는 역할을 할 수 있다.
차광층(LS)과 보조 전원 라인(EVSS)은 동일한 층에서 서로 동일한 물질로 이루어질 수 있으며, 이 경우 차광층(LS)과 보조 전원 라인(EVSS)을 동일한 공정을 통해 동시에 형성할 수 있다.
기판(SUB) 상에는 차광층(LS) 및 보조 전원 라인(EVSS)을 덮도록 버퍼층(BUF)이 배치될 수 있다. 버퍼층(BUF)은 단일층 또는 복수의 무기막이 적층되어 형성될 수 있다. 예를 들어, 버퍼층(BUF)은 실리콘 산화막(SiOx), 실리콘 질화막(SiN), 및 실리콘 산질화막(SiON)으로 이루어진 단일층으로 형성될 수 있다. 또는, 버퍼층(BUF)은 실리콘 산화막(SiOx), 실리콘 질화막(SiN), 및 실리콘 산질화막(SiON) 중에서 적어도 두개의 막이 적층된 다중막으로 이루어질 수 있다. 이러한 버퍼층(BUF)은 기판(SUB)을 통해 발광 소자(E)에 침투하는 수분을 차단하기 위하여, 기판(SUB)의 상면 전체에 형성될 수 있다.
버퍼층(BUF) 상에는 박막 트랜지스터(Tr) 및 보조 전원 전극(220)이 배치될 수 있다. 박막 트랜지스터(Tr)는 버퍼층(BUF) 상의 복수의 서브 픽셀 각각에 배치될 수 있다. 예를 들어, 박막 트랜지스터(Tr)는 액티브층(ACT), 게이트 절연막(GI)을 사이에 두고서 액티브층(ACT)과 중첩하는 게이트 전극(GA), 제1 소스/드레인 전극(SD1), 및 제2 소스/드레인 전극(SD2)을 포함할 수 있다.
액티브층(ACT)은 실리콘계 또는 산화물계 반도체 물질로 이루어질 수 있고, 버퍼층(BUF) 상에 형성될 수 있다. 액티브층(ACT)은 게이트 전극(GA)과 중첩하는 채널 영역(ACT_CH), 제1 소스/드레인 전극(SD1)과 연결된 제1 소스/드레인 영역(ACT_SD1), 및 제2 소스/드레인 전극(SD2)과 연결된 제2 소스/드레인 영역(ACT_SD2)을 포함할 수 있다.
액티브층(ACT) 상에는 게이트 절연막(GI)이 형성될 수 있다. 게이트 절연막(GI)은 액티브층(ACT)의 채널 영역(ACT_CH) 상에 배치될 수 있고, 액티브층(ACT)과 게이트 전극(GA)을 절연시키는 기능을 수행할 수 있다. 따라서, 게이트 절연막(GI)은 무기 절연 물질로 이루어질 수 있다. 예를 들어, 게이트 절연막(GI)은 실리콘 산화막(SiOx), 실리콘 질화막(SiN), 실리콘 산질화막(SiON), 또는 이들의 다중막으로 이루어질 수 있다.
게이트 절연막(GI) 상에는 게이트 전극(GA)이 형성될 수 있다. 게이트 전극(GA)은 게이트 절연막(GI)을 사이에 두고, 액티브층(ACT)과 대면하도록 배치될 수 있다. 그리고, 게이트 전극(GA)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 탄탈륨(Ta) 또는 텅스텐(W)으로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금의 단층이나 다층으로 이루어질 수 있다.
버퍼층(BUF) 상에는 게이트 전극(GA)을 덮는 층간 절연막(ILD)이 형성될 수 있다. 층간 절연막(ILD)은 박막 트랜지스터(Tr)를 보호하는 기능을 수행할 수 있다. 층간 절연막(ILD)은 무기 절연 물질로 이루어질 수 있다. 예를 들어, 층간 절연막(ILD)은 실리콘 산화막(SiOx), 실리콘 질화막(SiN), 실리콘 산질화막(SiON), 또는 이들의 다중막으로 이루어질 수 있다.
층간 절연막(ILD) 상에는 제1 및 제2 소스/드레인 전극(SD1, SD2)이 형성될 수 있다. 층간 절연막(ILD)은 액티브층(ACT)과 제1 및 제2 소스/드레인 전극(SD1, SD2)을 접촉시키기 위하여 해당 영역이 제거될 수 있다. 예를 들어, 층간 절연막(ILD)은 제1 소스/드레인 전극(SD1)과 액티브층(ACT)의 제1 소스/드레인 영역(ACT_SD1)이 접촉하기 위한 제1 컨택홀(CH1) 및 제2 소스/드레인 전극(SD2)과 액티브층(ACT)의 제2 소스/드레인 영역(ACT_SD2)이 접촉하기 위한 제2 컨택홀(CH2) 을 포함할 수 있다. 또한, 층간 절연막(ILD) 상에는 보조 전원 전극(220)이 형성될 수 있다. 층간 절연막(ILD)과 그 아래의 버퍼층(BUF)에는 보조 전원 전극(220)과 보조 전원 라인(EVSS)을 전기적으로 연결하기 위한 제3 컨택홀(CH3)이 형성될 수 있다. 또한, 층간 절연막(ILD)과 그 아래의 버퍼층(BUF)에는 제1 소스/드레인 전극(SD1)과 차광층(LS)를 전기적으로 연결하기 위한 제4 컨택홀(CH4)이 형성될 수 있다. 또는 제4 컨택홀(CH4)은 제2 소스/드레인 전극(SD2)과 차광층(LS)을 연결하도록 형성될 수도 있다.
제1 및 제2 소스/드레인 전극(SD1, SD2)과 보조 전원 전극(220)은 동일한 층에서 서로 동일한 물질로 이루어질 수 있다. 제1 및 제2 소스/드레인 전극(SD1, SD2)과 보조 전원 전극(220)을 동일한 공정을 통해 동시에 형성할 수 있다. 제1 및 제2 소스/드레인 전극(SD1, SD2)과 보조 전원 전극(220)은 단일층 또는 다층으로 이루어질 수 있다. 제1 및 제2 소스/드레인 전극(SD1, SD2)과 보조 전원 전극(220)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 또는 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 제1 및 제2 소스/드레인 전극(SD1, SD2)과 보조 전원 전극(220)이 다층일 경우에는 몰리브덴/알루미늄-네오디뮴, 몰리브덴/알루미늄, 티타늄/알루미늄, 또는 구리/몰리티타늄의 2중층일 수 있다. 또는, 제1 및 제2 소스/드레인 전극(SD1, SD2)과 보조 전원 전극(220)은 몰리브덴/알루미늄-네오디뮴/몰리브덴, 몰리브덴/알루미늄/몰리브덴, 티타늄/알루미늄/티타늄, 또는 몰리티타늄/구리/몰리티타늄의 3중층으로 이루어질 수 있다. 그러나, 이에 한정되지는 않으며, 제1 및 제2 소스/드레인 전극(SD1, SD2)과 보조 전원 전극(220)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 또는 구리(Cu)로 이루어진 군에서 선택된 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층으로 형성될 수도 있다.
기판(SUB) 상에 배치된 박막 트랜지스터(Tr) 및 보조 전원 전극(220)은 회로층(또는 박막 트랜지스터 어레이층)을 구성할 수 있다.
박막 트랜지스터(Tr) 및 보조 전원 전극(220) 상에는 패시베이션층(PAS)이 배치될 수 있다. 패시베이션층(PAS)은 박막 트랜지스터(Tr) 및 보조 전원 전극(220)을 덮도록 형성될 수 있다. 패시베이션층(PAS)은 박막 트랜지스터(Tr)를 보호하는 것으로, 무기 절연 물질로 이루어질 수 있다. 예를 들어, 패시베이션층(PAS)은 실리콘 산화막(SiOx), 실리콘 질화막(SiN), 실리콘 산질화막(SiON), 또는 이들의 다중막으로 이루어질 수 있다.
패시베이션층(PAS) 상에는 오버코트층(OC)이 배치될 수 있다. 오버코트층(OC)은 하부의 단차를 평탄화하는 것으로, 유기물로 이루어질 수 있다. 예를 들어, 오버코트층(OC)은 포토아크릴(photo acryl), 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene resin), 및 아크릴레이트계 수지(acrylate) 등의 유기물중 적어도 하나의 물질로 이루어질 수 있다. 필요에 따라서, 패시베이션층(PAS)과 오버코트층(OC) 중 어느 하나는 생략될 수 있다.
오버코트층(OC) 상에는 픽셀 전극(PXL)(예: 애노드 전극 또는 제1 전극)과 보조 전극(210)이 배치될 수 있다. 픽셀 전극(PXL)과 보조 전극(210)은 서로 이격되게 배치되고, 동일한 층에서 서로 동일한 물질로 이루어질 수 있다. 픽셀 전극(PXL)과 보조 전극(210)은 동일한 공정을 통해 동시에 형성될 수 있다.
픽셀 전극(PXL)은 패시베이션층(PAS)과 오버코트층(OC)을 관통하는 컨택홀(CH_P)을 통해 박막 트랜지스터(Tr)의 제1 소스/드레인 전극(SD1)에 연결될 수 있다. 또는, 픽셀 전극(PXL)은 박막 트랜지스터(Tr)의 제2 소스/드레인 전극(SD2)에 연결될 수 있다. 픽셀 전극(PXL) 상에는 발광층(EL)과 공통 전극(COM)이 배치될 수 있다. 따라서, 픽셀 전극(PXL), 발광층(EL) 및 공통 전극(COM)으로 이루어진 발광 소자(E)를 구성할 수 있다.
보조 전극(210)은 오버코트층(OC)과 패시베이션층(PAS)에 걸쳐서 형성될 수 있다. 보조 전극(210)의 일단(또는 끝단)은 패시베이션층(PAS) 상에 형성될 수 있다. 보조 전극(210)의 일단은 패시베이션층(PAS)을 사이에 두고 보조 전원 전극(220)의 일부와 중첩될 수 있다. 패시베이션층(PAS)은 보조 전원 전극(220)의 일부를 노출시키는 오프닝부(OP)를 포함할 수 있다. 패시베이션층(PAS)의 오프닝부(OP)는 보조 전원 전극(220)의 일부와 보조 전극(210) 사이에 형성될 수 있다. 그리고, 패시베이션층(PAS)의 오프닝부는 보조 전원 전극(220)의 일부와 보조 전극(210)의 일단(또는 끝단) 아래를 노출시키는 언더컷 영역(UC)을 포함할 수 있다. 보조 전극(210)의 일단 (또는 끝단)은 처마(eave)로 기능할 수 있다. 보조 전극(210) 일단 (또는 끝단)의 처마 구조에 대응하도록 배치된 오버코트층(OC)과 패시베이션층(PAS)은 단차 구조를 갖도록 형성함으로써, 언더컷 영역(UC)을 갖는 보조 전원 컨택부(CA)(또는 홈부)가 형성될 수 있다. 보조 전극(210)은 오버코트층(OC)의 측면과 일부 상부면을 덮을 수 있다. 그리고, 보조 전극(210)은 오버코트층(OC)과 패시베이션층(PAS)의 단차 구조에 의해 노출된 패시베이션층(PAS)의 상부면을 덮을 수 있다. 또한, 보조 전극(210)은 일단(또는 끝단)은 패시베이션층 (PAS)의 끝단으로부터 돌출된 처마 구조를 가질 수 있다. 이와 같이, 보조 전극(210)은 일단(또는 끝단)에 의한 처마 구조에 의하여, 보조 전극(210)의 일부 하부면이 노출될 수 있다.
보조 전원 컨택부(CA)에서, 패시베이션층(PAS)의 오프닝부(OP)에 의해 노출된 보조 전원 전극(220)은 공통 전극(COM)(예: 캐소드 전극 또는 제2 전극)과 전기적 연결이 될 수 있다.
픽셀 전극(PXL), 보조 전극(210), 및 오버코트층(OC) 상에는 뱅크층(BA)이 배치될 수 있다. 뱅크층(BA)은 오버코트층(OC) 상에 배치될 수 있다. 그리고, 뱅크층(BA)은 픽셀 전극(PXL) 상의 개구부를 정의하면서, 보조 전원 컨택부(CA)(또는 홈부)를 정의할 수 있다. 예를 들어, 뱅크층(BA)은 픽셀 전극(PXL)의 중심부를 노출하되 픽셀 전극(PXL)의 가장자리를 덮도록 배치될 수 있다. 또한, 뱅크층(BA)은 보조 전극(210)의 일단(또는 끝단)을 노출하되 보조 전극(210)의 타단을 덮도록 배치될 수 있다.
뱅크층(BA) 상에는 보조 전원 컨택부(CA)(또는 홈부)를 둘러싸는 격벽(310)이 배치될 수 있다. 격벽(310)은 보조 전원 컨택부(CA) 주변을 둘러싸는 폐루프 형상일 수 있다. 격벽(310)의 윗면의 폭이 아랫면의 폭보다 넓은 역테이퍼 형상일 수 있다. 예를 들어, 격벽(310)은 뱅크층(BA)에 인접한 제1 면과, 공통 전극(COM)에 인접한 제2 면과, 제1 면과 제2 면 사이의 경사면을 포함할 수 있다. 격벽(310)의 제1 면과 경사면 사이의 사잇각은 둔각일 수 있다. 예컨대, 격벽(310)의 제1 면과 경사면 사이의 사잇각은 91 내지 110도를 가질 수 있다.
픽셀 전극(PXL) 및 뱅크층(BA)과 격벽(310) 상에는 발광층(EL)이 배치될 수 있다. 발광층(EL)은 보조 전원 컨택부(CA)의 일측에 위치한 보조 전극(210) 일단 (또는 끝단)에 의한 처마 구조에서 단절되게 형성될 수 있다. 그리고, 발광층(EL)은 보조 전원 컨택부(CA)의 타측에 위치한 오버코트층(OC)과 패시베이션층(PAS)에 의한 단차 구조를 따라 언더컷 영역(UC)을 통해 노출된 보조 전원 전극(220)과 연결될 수 있다.
발광층(EL) 상에는 공통 전극(COM)이 배치될 수 있다. 공통 전극(COM)은 보조 전원 컨택부(CA)의 일측에 위치한 보조 전극(210) 일단 (또는 끝단)에 의한 처마 구조에서 단절되게 형성될 수 있다. 그리고, 공통 전극(COM)은 보조 전원 컨택부(CA)의 타측에 위치한 오버코트층(OC)과 패시베이션층(PAS)에 의한 단차 구조를 따라 언더컷 영역(UC)을 통해 노출된 보조 전원 전극(220)과 전기적으로 연결될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치는 보조 전극 컨택부(CA)(또는 홈부)를 정의하는 뱅크층(BA) 상에 보조 전극 컨택부(CA) 주변을 둘러싸는 폐루프 형상으로 격벽(310)이 배치될 수 있다. 보조 전극 컨택부(CA)에서 처마(eave)의 형태로 노출된 보조 전극(210) 상에 증착되는 발광층(EL)과 공통 전극(COM)의 컨택하는 면적이 컨택 면적으로 정의될 수 있다. 발광층(EL)과 공통 전극(COM)의 컨택하는 컨택 면적은 각각의 픽셀에 위치하는 보조 전극 컨택부(CA)에서 차이가 발생할 수 있다. 이와 같이, 보조 전극 컨택부(CA)에서 발광층(EL)과 공통 전극(COM)의 컨택하는 컨택 면적과의 차이가 발생될 때, 상대적으로 작은 컨택 면적을 갖는 보조 전극 컨택부(CA)에서 터짐이 발생할 수 있다. 하지만, 본 명세서의 실시예에 따른 표시 장치는 상대적으로 작은 컨택 면적을 갖는 보조 전극 컨택부(CA)에서 터짐이 발생되더라도 보조 전극 컨택부(CA) 주변을 폐루프 형상으로 둘러싸는 격벽(310)이 터짐에 의한 발광층(EL)과 공통 전극(COM)의 박리 현상의 확산을 방지할 수 있다.
도 3은 본 명세서의 실시예에 따른 발광 표시 장치에서 표시 패널의 일 예를 개략적으로 나타낸 평면도이다. 도 4는 도 3의 Ⅰ-Ⅰ'의 단면도이다.
도 3 및 도 4를 참조하면, 본 명세서의 일 예에 따른 발광 표시 장치에서 표시 패널(110)은 표시 영역(AA)과 패드 영역(PA)이 마련되어 있고, 패드 영역(PA)에서 표시 영역(AA)으로 복수의 보조 전원 라인(EVSS)이 연장될 수 있다.
보조 전극 컨택부(CA)(또는 홈부)에는 보조 전원 라인(EVSS)과 중첩되게 배치된 보조 전원 전극(220), 보조 전원 전극(220) 상의 패시베이션층(PAS), 패시베이션층(PAS) 상에 배치된 보조 전극(210), 및 보조 전원 컨택부(CA)를 정의하는 뱅크층(BA)을 포함할 수 있다. 패시베이션층(PAS)에는 보조 전원 전극(220)의 일부를 노출시키는 오프닝부(OP)가 형성될 수 있다. 패시베이션층(PAS)의 오프닝부(OP)는 보조 전원 전극(220)의 일부와 보조 전극(210) 사이에 형성될 수 있다. 그리고, 패시베이션층(PAS)의 오프닝부(OP)는 보조 전원 전극(220)의 일부와 보조 전극(210)의 일단(또는 끝단) 아래를 노출시키는 언더컷 영역(UC)을 포함할 수 있다. 보조 전극(210)의 일단(또는 끝단)은 처마(eave)로 기능하고, 보조 전극(210)의 일단(또는 끝단)에 의한 처마 구조에 대응하도록 배치된 패시베이션층(PAS)과 뱅크층(BA)은 단차 구조를 갖도록 형성될 수 있다.
도 3에 도시된 바와 같이, 보조 전원 컨택부(CA)를 정의하는 뱅크층(BA) 상에는 보조 전원 컨택부(CA)(또는 홈부)를 둘러싸는 격벽(310)이 배치될 수 있다. 격벽(310)은 보조 전원 컨택부(CA) 주변을 둘러싸는 폐루프 형상일 수 있다.
도 4에 도시된 바와 같이, 격벽(310)은 격벽(310)의 윗면의 폭이 아랫면의 폭보다 넓은 역테이퍼 형상일 수 있다. 예를 들어, 격벽(310)은 뱅크층(BA)에 인접한 제1 면과, 공통 전극(COM)에 인접한 제2 면과, 제1 면과 제2 면 사이의 경사면을 포함할 수 있다. 격벽(310)의 제1 면과 경사면 사이의 사잇각(a)은 둔각일 수 있다. 예컨대, 격벽(310)의 제1 면과 경사면 사이의 사잇각(a)은 91 내지 110도를 가질 수 있다.
도 5는 본 명세서의 실시예에 따른 발광 표시 장치에서 표시 패널의 다른 예를 개략적으로 나타낸 평면도이다. 도 6은 도 5의 Ⅱ-Ⅱ'의 단면도이다. 도 5 및 도 6은 도 3 및 도 4에서 설명된 격벽(310)의 구조를 변형한 것이다. 이에 따라, 이하의 설명에서는 도 3 및 도 4에서 변형된 구성에 대해서만 설명하기로 하고, 나머지 동일한 구성에 대한 중복 설명은 생략하거나, 간략하게 설명하기로 한다.
도 5 및 도 6을 참조하면, 본 명세서의 다른 예에 따른 발광 표시 장치에서 표시 패널(110)은 표시 영역(AA)과 패드 영역(PA)이 마련될 수 있다. 그리고, 패드 영역(PA)에서 표시 영역(AA)으로 복수의 보조 전원 라인(EVSS)이 연장될 수 있다.
보조 전극 컨택부(CA)(또는 홈부)에는 보조 전원 라인(EVSS)과 중첩되게 배치된 보조 전원 전극(220), 보조 전원 전극(220) 상의 패시베이션층(PAS), 패시베이션층(PAS) 상에 배치된 보조 전극(210), 및 보조 전원 컨택부(CA)를 정의하는 뱅크층(BA)이 배치될 수 있다.
도 5 및 도 6에 도시된 바와 같이, 보조 전원 컨택부(CA)를 정의하는 뱅크층(BA) 상에는 보조 전원 컨택부(CA)(또는 홈부)를 둘러싸는 격벽(310')이 배치될 수 있다. 격벽(310')은 보조 전원 컨택부(CA) 주변을 둘러싸는 폐루프 형상일 수 있다. 격벽(310')의 폐루프의 일부는 보조 전극(210) 상에 형성될 수 있다. 예를 들어, 격벽(310')은 보조 전원 컨택부(CA)를 기준으로 좌측의 제1 측벽과, 우측의 제2 측벽과, 상측의 제3 측벽과, 하측의 제4 측벽을 포함할 수 있다. 격벽(310')의 제2 측벽, 제3 측벽, 및 제4 측벽은 뱅크층(BA) 상에 배치될 수 있다. 그리고, 격벽(310')의 제1 측벽은 뱅크층(BA)과 보조 전극(210) 상에 배치될 수 있다. 격벽(310')의 제1 측벽의 중심부는 보조 전극(210) 상에 접촉되어 배치되고, 격벽(310')의 제1 측벽에서 제3 및 제4 측벽과 만나는 양단부는 뱅크층(BA) 상에 배치될 수 있다. 격벽(310')의 폐루프의 일부가 보조 전극(210) 상에 배치됨에 따라, 터짐에 의한 발광층(EL)과 공통 전극(COM)의 박리의 확산 영역을 축소시킬 수 있다.
도 7은 비교예에 따른 보조 전원 컨택부에서의 터짐 현상을 설명하기 위한 도면이다. 도 8은 본 명세서의 실시예에 따른 보조 전원 컨택부에서의 터짐 현상을 설명하기 위한 도면이다. 도 7에는 통상의 발광 표시 장치로서, 뱅크층(BA) 상에 격벽이 배치되지 않는 비교예를 나타낸 것이고, 도 8에는 본 명세서의 실시예에 따라 보조 전원 컨택부(CA) 주변의 뱅크층(BA) 상에 폐루프 형상으로 격벽(310)이 배치된 것을 나타낸 것이다.
도 7의 좌측에 도시된 바와 같이, 보조 전극(210) 및 뱅크층(BA) 상에는 발광층(EL)이 배치될 수 있고, 발광층(EL) 상에 공통 전극(COM)이 배치될 수 있다. 이때, 처마의 형태로 노출된 보조 전극(210) 상에 증착된 발광층(EL)과 공통 전극(COM)이 다른 위치의 보조 전극 컨택부(CA)의 컨택 면적보다 상대적으로 작은 컨택 면적을 가질 경우, 도 7의 우측에 도시된 바와 같이, 보조 전극(210) 상의 발광층(EL)과 공통 전극(COM)에서 터짐이 발생될 수 있고, 터짐에 의한 발광층(EL)과 공통 전극(COM)의 박리가 확산되어 발광 소자의 픽셀 전극(PXL)까지 영향을 미칠 수 있다.
도 8의 좌측에 도시된 바와 같이, 보조 전극(210) 및 뱅크층(BA)과 격벽(310) 상에는 발광층(EL)이 배치될 수 있고, 발광층(EL) 상에 공통 전극(COM)이 배치될 수 있다. 이때, 처마의 형태로 노출된 보조 전극(210) 상에 증착된 발광층(EL)과 공통 전극(COM)이 다른 위치의 보조 전극 컨택부(CA)의 컨택 면적보다 상대적으로 작은 컨택 면적을 가질 경우, 도 8의 우측에 도시된 바와 같이, 보조 전극(210) 상의 발광층(EL)과 공통 전극(COM)에서 터짐이 발생되더라도 폐루프 형상으로 배치된 격벽(310)이 터짐에 의한 발광층(EL)과 공통 전극(COM)의 박리 현상의 확산을 방지할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치는 아래와 같이 설명될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치는, 기판 상에 배치된 박막 트랜지스터와 보조 전원 전극을 갖는 회로층, 회로층 상에 배치된 절연층, 절연층 상에 배치되고 박막 트랜지스터에 연결된 픽셀 전극, 절연층에 형성되고 보조 전원 전극의 일부를 노출시키는 보조 전원 컨택부, 절연층 상에 배치되고 픽셀 전극 상의 개구부를 정의하면서 보조 전원 컨택부를 정의하는 뱅크층, 뱅크층 상에 배치되고 보조 전원 컨택부를 둘러싸는 격벽, 픽셀 전극과 뱅크층 및 격벽 상에 배치된 발광층, 및 발광층 상에 배치되고 보조 전원 컨택부를 통해 보조 전원 전극의 일부와 전기적으로 연결된 공통 전극을 포함할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 격벽은 보조 전원 컨택부 주변을 둘러싸는 폐루프 형상일 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 격벽은 윗면의 폭이 아랫면의 폭보다 넓은 역테이퍼 형상일 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 격벽은, 뱅크층에 인접한 제1 크기의 제1 면, 공통 전극에 인접한 제1 크기보다 큰 제2 크기의 제2 면, 및 제1 면과 제2 면 사이의 경사면을 포함할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 제1 면과 경사면 사이의 사잇각은 둔각일 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 제1 면과 경사면 사이의 사잇각은 91 내지 110도를 갖을 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치는, 기판 상에 배치된 박막 트랜지스터와 보조 전원 전극을 갖는 회로층, 회로층 상에 배치된 절연층, 절연층 상에 배치되고 박막 트랜지스터에 연결된 픽셀 전극, 절연층에 형성되고 보조 전원 전극의 일부와 중첩된 보조 전극, 보조 전원 전극의 일부와 보조 전극 사이의 절연층에 형성된 언더컷 영역을 갖는 홈부, 절연층 상에 배치되고 픽셀 전극 상의 개구부를 정의하면서 홈부를 정의하는 뱅크층, 뱅크층 상에 배치되고 홈부를 둘러싸는 격벽, 픽셀 전극 상에 배치된 발광층, 발광층과 뱅크층 및 보조 전극 상에 배치되고 언더컷 영역을 통해 보조 전원 전극의 일부와 전기적으로 연결된 공통 전극을 포함할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 픽셀 전극과 보조 전극은 동일한 물질로 이루어질 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 언더컷 영역은 보조 전극 끝단에 의한 처마 구조 아래에 배치될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 격벽은 홈부 주변을 둘러싸는 폐루프 형상일 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 격벽의 폐루프의 일부는 보조 전극 상에 형성될 수 있다.
이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.
100: 발광 표시 장치
110: 표시 패널
AA: 표시 영역 PA: 패드 영역
210: 보조 전극 220: 보조 전원 전극
BA: 뱅크 310: 격벽
AA: 표시 영역 PA: 패드 영역
210: 보조 전극 220: 보조 전원 전극
BA: 뱅크 310: 격벽
Claims (11)
- 기판 상에 배치된 박막 트랜지스터와 보조 전원 전극을 갖는 회로층;
상기 회로층 상에 배치된 절연층;
상기 절연층 상에 배치되고 상기 박막 트랜지스터에 연결된 픽셀 전극;
상기 절연층에 형성되고 상기 보조 전원 전극의 일부를 노출시키는 보조 전원 컨택부;
상기 절연층 상에 배치되고 상기 픽셀 전극 상의 개구부를 정의하면서 상기 보조 전원 컨택부를 정의하는 뱅크층;
상기 뱅크층 상에 배치되고 상기 보조 전원 컨택부를 둘러싸는 격벽;
상기 픽셀 전극과 상기 뱅크층 및 상기 격벽 상에 배치된 발광층; 및
상기 발광층 상에 배치되고 상기 보조 전원 컨택부를 통해 상기 보조 전원 전극의 일부와 전기적으로 연결된 공통 전극을 포함하는, 발광 표시 장치. - 제2항에 있어서,
상기 격벽은 상기 보조 전원 컨택부 주변을 둘러싸는 폐루프 형상인, 발광 표시 장치. - 제2항에 있어서,
상기 격벽은 윗면의 폭이 아랫면의 폭보다 넓은 역테이퍼 형상인, 발광 표시 장치. - 제3항에 있어서,
상기 격벽은,
상기 뱅크층에 인접한 제1 크기의 제1 면;
상기 공통 전극에 인접한 제1 크기보다 큰 제2 크기의 제2 면; 및
상기 제1 면과 상기 제2 면 사이의 경사면을 포함하는, 발광 표시 장치. - 제4항에 있어서,
상기 제1 면과 상기 경사면 사이의 사잇각은 둔각인, 발광 표시 장치. - 제5항에 있어서,
상기 제1 면과 상기 경사면 사이의 사잇각은 91 내지 110도를 갖는, 발광 표시 장치. - 기판 상에 배치된 박막 트랜지스터와 보조 전원 전극을 갖는 회로층;
상기 회로층 상에 배치된 절연층;
상기 절연층 상에 배치되고 상기 박막 트랜지스터에 연결된 픽셀 전극;
상기 절연층에 형성되고 상기 보조 전원 전극의 일부와 중첩된 보조 전극;
상기 보조 전원 전극의 일부와 상기 보조 전극 사이의 절연층에 형성된 언더컷 영역을 갖는 홈부;
상기 절연층 상에 배치되고 상기 픽셀 전극 상의 개구부를 정의하면서 상기 홈부를 정의하는 뱅크층;
상기 뱅크층 상에 배치되고 상기 홈부를 둘러싸는 격벽;
상기 픽셀 전극 상에 배치된 발광층;
상기 발광층과 상기 뱅크층 및 상기 보조 전극 상에 배치되고 상기 언더컷 영역을 통해 상기 보조 전원 전극의 일부와 전기적으로 연결된 공통 전극을 포함하는, 발광 표시 장치. - 제7항에 있어서,
상기 픽셀 전극과 상기 보조 전극은 동일한 물질로 이루어진, 발광 표시 장치. - 제8항에 있어서,
상기 언더컷 영역은 상기 보조 전극 끝단에 의한 처마 구조 아래에 배치된, 발광 표시 장치. - 제9항에 있어서,
상기 격벽은 상기 홈부 주변을 둘러싸는 폐루프 형상인, 발광 표시 장치. - 제10항에 있어서,
상기 격벽의 폐루프의 일부는 상기 보조 전극 상에 형성된, 발광 표시 장치.
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