KR20240069848A

KR20240069848A - 화소 및 이를 구비한 표시 장치

Info

Publication number: KR20240069848A
Application number: KR1020220148923A
Authority: KR
Inventors: 김태호; 강혜지; 권오정; 김수정; 이미화; 이홍연; 장성규; 정승연
Original assignee: 삼성디스플레이 주식회사
Priority date: 2022-11-09
Filing date: 2022-11-09
Publication date: 2024-05-21
Also published as: CN118019389A; EP4369896A2; US20240155910A1; EP4369896A3

Abstract

화소는 발광 영역 및 비발광 영역을 각각 포함하는 제1, 제2, 및 제3 서브 화소들을 포함할 수 있다. 상기 제1, 제2, 및 제3 서브 화소들 각각은, 기판 상에 배치된 화소 회로층; 상기 화소 회로층 상에 배치된 제1 전극; 상기 비발광 영역에 위치하며, 상기 제1 전극 상에 배치되어 상기 발광 영역에 대응하는 상기 제1 전극의 일 영역을 노출하는 개구를 포함하는 화소 정의막; 상기 화소 정의막 상에 배치된 발광층; 상기 발광층 상에 배치된 제2 전극; 상기 제2 전극 상에 배치된 박막 봉지층; 상기 박막 봉지층 상에 배치된 컬러 필터; 및 상기 컬러 필터 상에 배치된 오버 코트층을 포함할 수 있다. 상기 오버 코트층의 굴절률은 상기 컬러 필터의 굴절률보다 클 수 있다. 상기 비발광 영역에서 상기 제2 서브 화소의 컬러 필터는 상기 제1 및 제3 서브 화소들 각각의 컬러 필터와 중첩할 수 있다.

Description

화소 및 이를 구비한 표시 장치{PIXEL AND DISPLAY DEVICE COMPRISING THE SAME}

본 발명은 화소 및 이를 구비한 표시 장치에 관한 것이다.

최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.

본 발명은, 출광 효율이 및 제조 효율이 향상된 화소를 제공할 수 있다.

또한, 본 발명은 상술한 화소를 포함한 표시 장치를 제공할 수 있다.

실시예에 따른 화소는, 발광 영역과 비발광 영역을 각각 포함하는 제1, 제2, 및 제3 서브 화소들을 포함할 수 있다. 상기 제1, 제2, 및 제3 서브 화소들 각각은, 기판 상에 배치된 화소 회로층; 상기 화소 회로층 상에 배치된 제1 전극; 상기 비발광 영역에 위치하며, 상기 제1 전극 상에 배치되어 상기 발광 영역에 대응하는 상기 제1 전극의 일 영역을 노출하는 개구를 포함하는 화소 정의막; 상기 화소 정의막 상에 배치된 발광층; 상기 발광층 상에 배치된 제2 전극; 상기 제2 전극 상에 배치된 박막 봉지층; 상기 박막 봉지층 상에 배치된 컬러 필터; 및 상기 컬러 필터 상에 배치된 오버 코트층을 포함할 수 있다. 상기 오버 코트층의 굴절률은 상기 컬러 필터의 굴절률보다 클 수 있다. 상기 비발광 영역에서 상기 제2 서브 화소의 컬러 필터는 상기 제1 및 제3 서브 화소들 각각의 컬러 필터와 중첩할 수 있다.

실시예에 있어서, 상기 컬러 필터는 불소를 함유한 모노머 및 실리카를 포함할 수 있다.

실시예에 있어서, 상기 컬러 필터는 1.4 내지 1.55의 굴절률을 갖고, 상기 오버 코트층은 1.55 내지 1.7의 굴절률을 가질 수 있다.

실시예에 있어서, 상기 제2 서브 화소의 컬러 필터는 상기 비발광 영역에서 상기 제1 서브 화소의 컬러 필터 상에 배치된 제1 단부 및 상기 제1 단부와 마주보며 상기 제3 서브 화소의 컬러 필터 상에 배치된 제2 단부를 포함할 수 있다. 상기 제1 단부와 상기 제1 서브 화소의 컬러 필터의 중첩 영역 및 상기 제2 단부와 상기 제3 서브 화소의 컬러 필터의 중첩 영역 각각의 폭은 상기 화소 정의막의 폭에 0.6㎛를 뺀 값 이상 내지 상기 화소 정의막의 폭에 0.2㎛를 더한 값 이하일 수 있다.

실시예에 있어서, 상기 중첩 영역들 각각에서, 상기 제2 서브 화소의 컬러 필터의 상기 제1 및 제2 단부들 각각의 높이는 1㎛ 이상일 수 있다.

실시예에 있어서, 상기 제1 및 제2 단부들 각각의 측면 경사각은 65° 내지 90°일 수 있다.

실시예에 있어서, 상기 기판은 실리콘 웨이퍼 기판을 포함할 수 있다.

실시예에 있어서, 상기 화소 회로층은, 게이트 절연층; 상기 게이트 절연층 상에 배치된 게이트 전극; 및 상기 게이트 전극의 양 측에서 상기 기판 내에 배치되는 소스 및 드레인 영역을 포함할 수 있다.

실시예에 있어서, 상기 제1, 제2, 및 제3 서브 화소들 각각은, 상기 화소 회로층 상에 배치된 도전 패턴; 상기 도전 패턴과 상기 제1 전극 사이에 배치된 비아층; 및 상기 비아층을 관통하여 상기 도전 패턴과 접촉하는 비아 플러그를 더 포함할 수 있다. 상기 비아 플러그는 상기 제1 전극과 전기적으로 연결될 수 있다.

실시예에 있어서, 상기 제1 서브 화소의 컬러 필터는 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터 중 하나의 컬러 필터를 포함할 수 있다. 상기 제2 서브 화소의 컬러 필터는 상기 적색 컬러 필터, 상기 녹색 컬러 필터, 및 상기 청색 컬러 필터 중 다른 하나의 컬러 필터를 포함할 수 있다. 상기 제3 서브 화소의 컬러 필터는 상기 적색 컬러 필터, 상기 녹색 컬러 필터, 및 상기 청색 컬러 필터 중 나머지 컬러 필터를 포함할 수 있다.

실시예에 있어서, 상기 기판은 투명 절연성 물질을 포함할 수 있다.

실시예에 있어서, 상기 제1 서브 화소의 발광층은 제1 색의 광을 방출하고, 상기 제2 서브 화소의 발광층은 상기 제1 색의 광과 상이한 제2 색의 광을 방출하며, 상기 제3 서브 화소의 발광층은 상기 제2 색의 광과 상이한 제3 색의 광을 방출할 수 있다. 상기 제1 서브 화소의 발광층, 상기 제2 서브 화소의 발광층, 및 상기 제3 서브 화소의 발광층은 서로 이격될 수 있다.

실시예에 있어서, 상기 제1, 제2, 및 제3 서브 화소들 각각은, 상기 비발광 영역에서 상기 박막 봉지층 상에 배치되는 뱅크; 및 상기 발광 영역에서 상기 박막 봉지층 상에 배치되며 상기 뱅크에 의해 둘러싸인 색 변환 패턴을 더 포함할 수 있다.

실시예에 따른 표시 장치는 발광 영역 및 비발광 영역을 포함한 기판; 상기 기판 상에 배치된 화소 회로층; 상기 화소 회로층 상에 위치하며, 서로 이격되게 배치된 제1-1 전극, 제1-2 전극, 및 제1-3 전극; 상기 제1-1 전극, 상기 제1-2 전극, 및 상기 제1-3 전극 상에 위치하고, 상기 발광 영역에서 상기 제1-1 전극, 상기 제1-2 전극, 및 상기 제1-3 전극 각각의 일 영역을 노출하는 개구를 포함한 화소 정의막; 상기 개구에 의해 노출된 상기 제1-1, 제1-2, 및 제1-3 전극들과 상기 화소 정의막의 측면, 및 상기 화소 정의막의 상면 상에 배치된 발광층; 상기 발광층 상에 배치된 제2 전극; 상기 제2 전극 상에 배치된 박막 봉지층; 상기 박막 봉지층 상에 배치되며, 상기 제1-1 전극과 대응되게 위치한 제1 컬러 필터, 상기 제1-2 전극과 대응되게 위치한 제2 컬러 필터, 및 상기 제1-3 전극과 대응되게 위치한 제3 컬러 필터를 포함한 컬러 필터층; 및 상기 컬러 필터층 상에 배치된 오버 코트층을 포함할 수 있다. 상기 오버 코트층은 상기 제1, 제2, 및 제3 컬러 필터들 각각의 굴절률보다 큰 굴절률을 가질 수 있다. 상기 비발광 영역에서 인접하게 배치된 두 개의 컬러 필터들이 서로 중첩할 수 있다.

실시예에 있어서, 상기 제1, 제2, 및 제3 컬러 필터들은 불소를 함유한 모노머 및 실리카를 포함할 수 있다.

실시예에 있어서, 상기 제1, 제2, 및 제3 컬러 필터들은 1.4 내지 1.55의 굴절률을 갖고, 상기 오버 코트층은 1.55 내지 1.7의 굴절률을 가질 수 있다.

실시예에 있어서, 상기 제2 컬러 필터는 상기 비발광 영역에서 상기 제1 컬러 필터 상에 배치된 제1 단부 및 상기 제1 단부와 마주보며 상기 제3 컬러 필터 상에 배치된 제2 단부를 포함할 수 있다. 상기 제1 단부와 상기 제1 컬러 필터의 중첩 영역 및 상기 제2 단부와 상기 제3 컬러 필터의 중첩 영역 각각의 폭은 상기 화소 정의막의 폭에 0.6㎛를 뺀 값 이상 내지 상기 화소 정의막의 폭에 0.2㎛를 더한 값 이하일 수 있다.

실시예에 있어서, 상기 중첩 영역들 각각에서, 상기 제2 컬러 필터의 상기 제1 및 제2 단부들 각각의 높이는 1㎛ 이상일 수 있다.

실시예에 따르면, 비발광 영역에서 각 서브 화소의 컬러 필터를 인접한 서브 화소의 컬러 필터와 중첩시키고, 그 상부에 상기 컬러 필터들보다 굴절률이 큰 오버 코트층을 배치하여 중첩된 컬러 필터들과 오버 코트층 사이의 계면에서 굴절률 차이로 발생하는 전반사를 이용하여 각 화소의 측면에서 출사되는 광을 정면으로 유도하여 화소의 정면 출광 휘도를 증가시킬 수 있다.

실시예에 따르면, 비발광 영역에서 중첩된 컬러 필터들을 저굴절 패턴으로 활용함으로써 별도의 저굴절 패턴을 생략하여 화소 및 이를 구비한 표시 장치의 제조 효율이 향상될 수 있다.

실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 2는 실시예에 따른 표시 장치에서 화소들 및 구동부의 실시예를 도시한 개략적인 블록도이다.
도 3은 실시예에 따른 표시 패널을 도시한 개략적인 단면도이다.
도 4는 실시예에 따른 표시 패널을 도시한 개략적인 분해 사시도이다.
도 5는 실시예에 따른 화소를 도시한 개략적인 평면도이다.
도 6 및 도 7은 도 5의 Ⅰ ~ Ⅰ'선에 따른 개략적인 단면도들이다.
도 8은 도 6의 EA 부분을 도시한 개략적인 확대도이다.
도 9는 도 5의 Ⅱ ~ Ⅱ'선에 따른 개략적인 단면도이다.
도 10은 실시예에 따른 화소를 도시한 것으로, 도 5의 Ⅰ ~ Ⅰ'선에 대응되는 개략적인 단면도이다.
도 11은 실시예에 따른 화소를 도시한 것으로, 도 5의 Ⅰ ~ Ⅰ'선에 대응되는 개략적인 단면도이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.

도 1은 실시예에 따른 표시 장치(DD)를 개략적으로 도시한 평면도이다.

도 1에 있어서, 편의를 위하여 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치(DD), 특히 상기 표시 장치(DD)에 구비되는 표시 패널(DP)의 구조를 간략하게 도시하였다.

도 1을 참조하면, 실시예에 따른 표시 장치(DD)는 기판(SUB), 기판(SUB)에 제공된 화소들(PXL), 기판(SUB)에 제공되며 화소들(PXL)을 구동하는 구동부, 및 화소들(PXL)과 구동부를 연결하는 배선부를 포함할 수 있다.

기판(SUB)은 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판일 수 있다. 기판(SUB)은 반도체 물질, 일 예로, Ⅳ족 반도체, Ⅲ-Ⅴ화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 기판(SUB)은 광을 투과시킬 수 있는 투명 절연성 물질을 포함할 수 있다. 일 예로, 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.

기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 상기 기판(SUB) 상의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들을 포함한 표시 영역(DA)과, 표시 영역(DA)의 적어도 일측에 배치되는(또는 표시 영역(DA)에 인접한) 비표시 영역(NDA)을 포함할 수 있다.

표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함한 반원, 반 타원 등 다양한 형상으로 제공될 수 있다.

비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 일 예로, 비표시 영역(NDA)은 표시 영역(DA)의 둘레를 둘러쌀 수 있다.

화소들(PXL)은 기판(SUB)의 표시 영역(DA) 내에 제공되며 배선들에 전기적으로 연결될 수 있다.

화소들(PXL)은 백색 광 및/또는 컬러 광을 출사하는 발광 소자 및 발광 소자를 구동하기 위한 화소 회로를 포함할 수 있다. 화소 회로는 발광 소자에 전기적으로 연결되는 적어도 하나의 트랜지스터를 포함할 수 있다. 각각의 화소(PXL)는 적색, 녹색, 및 청색 중 하나의 색의 광을 출사할 수 있으나, 이에 한정되는 것은 아니다. 각각의 화소(PXL)는 시안, 마젠타, 옐로우, 및 백색 중 하나의 색의 광을 출사할 수도 있다.

화소들(PXL)은 복수 개로 제공되어 제1 방향(DR1)으로 연장된 행과 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된 열을 따라 매트릭스 형태로 배열될 수 있다. 화소들(PXL)의 배열 형태는 특별히 한정되는 것은 아니며, 화소들(PXL)은 다양한 형태로 배열될 수 있다.

구동부는 배선부를 통해 각각의 화소(PXL)에 신호를 제공하며, 이에 따라 각각의 화소(PXL)의 구동을 제어할 수 있다. 구동부는 표시 영역(DA)의 화소들(PXL)을 순차적으로 스캔하면서 화소들(PXL)로 영상 데이터 신호에 대응하는 데이터 신호를 공급할 수 있다. 이러한 경우, 표시 장치(DD)는 영상 데이터에 대응하는 영상을 표시할 수 있다.

도 2는 실시예에 따른 표시 장치(DD)에서 화소들(PXL) 및 구동부의 실시예를 도시한 개략적인 블록도이다.

도 1 및 도 2를 참조하면, 실시예에 따른 표시 장치(DD)는 표시 패널(DP), 구동부, 및 배선부를 포함할 수 있다.

표시 패널(DP)은 데이터 구동부(DDV) 및 주사 구동부(SDV)로부터 공급된 데이터 신호(DATA) 및 스캔 신호에 대응하여 영상을 표시할 수 있다. 표시 패널(DP)은 영상을 표시하는 복수 개의 화소들(PXL)을 포함할 수 있다.

구동부는 영상 처리부(IPP), 타이밍 제어부(TC), 데이터 구동부(DDV), 및 주사 구동부(SDV)를 포함할 수 있다.

영상 처리부(IPP)는 외부로부터 공급된 데이터 신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력할 수 있다. 영상 처리부(IPP)는 데이터 인에이블 신호(DE) 외에도 수직 동기 신호, 수평 동기 신호, 및 클럭 신호 중 하나 이상을 출력할 수 있다.

타이밍 제어부(TC)는 영상 처리부(IPP)로부터 데이터 인에이블 신호(DE) 또는 수직 동기 신호, 수평 동기 신호, 및 클럭 신호 등을 포함한 구동 신호와 데이터 신호(DATA)를 공급받을 수 있다. 타이밍 제어부(TC)는 구동 신호에 기초하여 주사 구동부(SDV)의 동작 타이밍을 제어하기 위한 게이트 제어 신호(GCS) 및 데이터 구동부(DDV)의 동작 타이밍을 제어하기 위한 데이터 제어 신호(DCS)를 출력할 수 있다.

데이터 구동부(DDV)는 타이밍 제어부(TC)로부터 공급된 데이터 제어 신호(DCS)에 응답하여 타이밍 제어부(TC)로부터 공급되는 데이터 신호(DATA)를 대응하는 데이터 전압으로 변환하여 출력한다. 데이터 구동부(DDV)는 데이터 전압을 데이터 라인들(DL1 ~ DLm)로 공급할 수 있다. 데이터 라인들(DL1 ~ DLm)로 공급된 데이터 전압은 스캔 신호에 의하여 선택된 화소들(PXL)로 공급될 수 있다.

주사 구동부(SDV)는 타이밍 제어부(TC)로부터 공급된 게이트 제어 신호(GCS)에 응답하여 스캔 라인들(S1 ~ Sn)로 스캔 신호를 인가할 수 있다. 예를 들어, 주사 구동부(SDV)는 스캔 라인들(S1 ~ Sn)로 스캔 신호가 순차적으로 공급되면, 화소들(PXL)이 수평 라인 단위로 순차적으로 선택될 수 있다.

도 3은 실시예에 따른 표시 패널(DP)을 도시한 개략적인 단면도이며, 도 4는 실시예에 따른 표시 패널(DP)을 도시한 개략적인 분해 사시도이다.

도 3 및 도 4의 실시예들과 관련하여 중복되는 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.

도 1 내지 도 4를 참조하면, 표시 패널(DP)은 기판(SUB), 화소들(PXL), 및 오버 코트층(OC)을 포함할 수 있다.

화소들(PXL) 각각은 복수 개의 서브 화소들(SPX1, SPX2, SPX3)을 포함할 수 있다. 일 예로, 각 화소(PXL)는 인접하게 배열된 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)를 포함할 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 각 화소(PXL)는 4개의 서브 화소들을 포함하거나, 2개의 서브 화소들을 포함할 수도 있다.

화소들(PXL) 각각은 기판(SUB) 상에 순차적으로 위치한 화소 회로층(PCL), 비아층(VIA), 표시 소자층(DPL), 박막 봉지층(TFE), 및 컬러 필터층(CFL)을 포함할 수 있다.

화소 회로층(PCL)은 기판(SUB) 상에 배치되며, 회로 소자들 및 회로 소자들 사이에 위치한 적어도 하나 이상의 절연층을 포함할 수 있다. 회로 소자들은 복수의 트랜지스터 및 상기 트랜지스터에 접속된 신호 라인들을 포함할 수 있다. 일 예로, 트랜지스터는 MOSFET일 수 있으나, 이에 한정되는 것은 아니다. 회로 소자는 일 예로 게이트 전극, 소스/드레인 영역들, 채널 영역을 포함할 수 있다.

화소 회로층(PCL) 상에는 선택적으로 비아층(VIA)이 배치될 수 있다. 비아층(VIA)은 화소 회로층(PCL) 상에 배치되어 상기 화소 회로층(PCL)을 커버할 수 있다. 비아층(VIA)은 기판(SUB)의 재료에 따라서 선택적으로 구비될 수 있다. 일 예로, 기판(SUB)이 실리콘 웨이퍼 기판인 경우, 비아층(VIA)은 표시 소자층(DPL)에서 방출되는 광의 추출 효율을 향상시키기 위하여 공진 구조를 가질 수 있다. 이 경우, 비아층(VIA)은 비아홀을 포함하도록 부분적으로 개구될 수 있으며, 비아홀 내부에 배치된 비아 플러그를 통하여 화소 회로층(PCL)의 회로 소자와 표시 소자층(DPL)의 제1 전극(EL1)이 전기적으로 연결될 수 있다. 실시예에 따라, 기판(SUB)이 유리, 플라스틱 등과 같은 투명 절연 물질을 포함할 경우 비아층(VIA)은 화소 회로층(PCL)에 포함된 절연층들 중 하나의 형태로 제공되거나 또는 생략될 수 있다.

비아층(VIA) 상에 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은 발광 소자(LD) 및 화소 정의막(PDL)을 포함할 수 있다. 발광 소자(LD)는 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각에 위치할 수 있다. 발광 소자(LD)는 제1 전극(EL1), 발광층(EML), 및 제2 전극(EL2)을 포함할 수 있다. 제1 전극(EL1)은 발광 소자(LD)의 애노드이고, 제2 전극(EL2)은 발광 소자(LD)의 캐소드일 수 있다.

제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각에서 제1 전극(EL1)에서 주입되는 정공과 제2 전극(EL2)에서 주입되는 전자가 발광층(EML) 내로 수송되어 엑시톤(exiton)을 이루고, 엑시톤이 여기상태에서 기저상태로 천이될 때 빛이 발생되어 가시광선의 형태로 방출될 수 있다.

제1 전극(EL1)은 비아층(VIA) 상에 배치될 수 있다. 제1 전극(EL1)은 광을 투과시킬 수 있는 투명 도전성 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 전극(EL1)은 광을 반사시킬 수 있는 반사율을 갖는 불투명 도전성 물질을 포함할 수도 있다.

제1 전극(EL1) 상에 화소 정의막(PDL)이 위치할 수 있다. 화소 정의막(PDL)은 제1 전극(EL1)의 일 영역을 노출하는 개구(OP)를 포함할 수 있다.

발광층(EML)은 화소 정의막(PDL)의 개구(OP)에 의해 노출된 제1 전극(EL1) 상에 위치할 수 있다. 또한, 발광층(EML)은 화소 정의막(PDL)의 측면 및 상면 상에 위치할 수 있다. 발광층(EML)은 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3)에 공통으로 제공되는 공통층일 수 있으나, 이에 한정되는 것은 아니다. 발광층(EML)은 광을 출사하는 광 생성층, 전자 수송층, 및 정공 수송층 등을 포함할 수 있다.

제2 전극(EL2)은 발광층(EML) 상에 위치하여 상기 발광층(EML)을 커버할 수 있다. 제2 전극(EL2)은 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3)에 공통으로 제공되는 공통층일 수 있다.

제2 전극(EL2) 상에는 박막 봉지층(TFE)이 위치할 수 있다. 박막 봉지층(TFE)은 제2 전극(EL2)을 커버하여 발광 소자(LD)로 산소 및/또는 수분이 침투되는 것을 방지할 수 있다.

박막 봉지층(TFE) 상에는 컬러 필터층(CFL)이 위치할 수 있다. 컬러 필터층(CFL)은 발광 소자(LD)에서 방출된 광을 표시 장치(DD)의 화상 표시 방향(또는 정면 방향)으로 선택적으로 투과할 수 있다.

상술한 구성을 갖는 화소들(PXL) 상에는 오버 코트층(OC)이 배치될 수 있다. 오버 코트층(OC)은 컬러 필터층(CFL)을 비롯한 하부 부재를 커버할 수 있다. 오버 코트층(OC)은 먼지와 같은 이물질로부터 상술한 하부 부재를 보호할 수 있다. 상술한 실시예에서는, 편의를 위하여 오버 코트층(OC)이 각 화소(PXL)에 포함되지 않고 별개의 구성으로 설명하였으나, 이에 한정되는 것은 아니다. 오버 코트층(OC)은 각 화소(PXL)에 포함된 일부 구성일 수도 있다.

도 5는 실시예에 따른 화소(PXL)를 도시한 개략적인 평면도이다.

도 5에서는, 화소(PXL)에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는(또는 위치하는) 영역까지 포괄하여 화소(PXL)로 지칭할 수 있다.

도 1 내지 도 5를 참조하면, 화소(PXL)는 표시 영역(DA)에 마련된 화소 영역(PXA)에 위치할 수 있다. 화소 영역(PXA)은 발광 영역(EMA) 및 비발광 영역(NEA)을 포함할 수 있다.

화소(PXL)는 제1 서브 화소(SPX1)(또는 제1 화소), 제2 서브 화소(SPX2)(또는 제2 화소), 및 제3 서브 화소(SPX3)(또는 제3 화소)를 포함할 수 있다.

제1 서브 화소(SPX1)는 제1 발광 영역(EMA1) 및 상기 제1 발광 영역(EMA1)에 인접한(또는 상기 제1 발광 영역(EMA1)의 적어도 일측을 둘러싼) 비발광 영역(NEA)을 포함할 수 있다. 제2 서브 화소(SPX2)는 제2 발광 영역(EMA2) 및 상기 제2 발광 영역(EMA2)에 인접한(또는 상기 제2 발광 영역(EMA2)의 적어도 일측을 둘러싼) 비발광 영역(NEA)을 포함할 수 있다. 제3 서브 화소(SPX3)는 제3 발광 영역(EMA3) 및 상기 제3 발광 영역(EMA3)에 인접한(또는 상기 제3 발광 영역(EMA3)의 적어도 일측을 둘러싼) 비발광 영역(NEA)을 포함할 수 있다. 상기 제1 발광 영역(EMA1), 상기 제2 발광 영역(EMA2), 및 상기 제3 발광 영역(EMA3)은 화소(PXL)의 발광 영역(EMA)을 구성할 수 있다.

제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각은 광을 방출하는 발광 소자(도 4의 "LD" 참고) 및 상기 발광 소자(LD)를 구동하기 위한 회로 소자들을 포함할 수 있다. 제1 발광 영역(EMA1)은 제1 서브 화소(SPX1)의 회로 소자들에 의해 구동되는 발광 소자(LD)에서 광이 방출되는 영역(또는 제1 컬러 필터(CF1)를 통과한 광이 방출되는 영역)일 수 있다. 제2 발광 영역(EMA2)은 제2 서브 화소(SPX2)의 회로 소자들에 의해 구동되는 발광 소자(LD)에서 광이 방출되는 영역(또는 제2 컬러 필터(CF2)를 통과한 광이 방출되는 영역)일 수 있다. 제3 발광 영역(EMA3)은 제3 서브 화소(SPX3)의 회로 소자들에 의해 구동되는 발광 소자(LD)에서 광이 방출되는 영역(또는 제3 컬러 필터(CF3)를 통과한 광이 방출되는 영역)일 수 있다.

제1 서브 화소(SPX1)에 위치한 발광 소자(LD)는 제1-1 전극(EL1_1), 상기 제1-1 전극(EL1_1) 상에 위치한 발광층(도 6의 " EML" 참고), 상기 발광층(EML) 상에 위치한 제2 전극(도 6의 "EL2" 참고)을 포함할 수 있다. 제2 서브 화소(SPX2)에 위치한 발광 소자(LD)는 제1-2 전극(EL1_2), 상기 제1-2 전극(EL1_2) 상에 위치한 발광층(EML), 및 상기 발광층(EML) 상에 위치한 제2 전극(EL2)을 포함할 수 있다. 제3 서브 화소(SPX3)에 위치한 발광 소자(LD)는 제1-3 전극(EL1_3), 상기 제1-3 전극(EL1_3) 상에 위치한 발광층(EML), 및 상기 발광층(EML) 상에 위치한 제2 전극(EL2)을 포함할 수 있다. 제1-1 전극(EL1_1), 제1-2 전극(EL1_2), 및 제1-3 전극(EL1_3)은 화소(PXL)의 제1 전극(EL1)을 구성할 수 있다.

제1 서브 화소(SPX1)에서 제1-1 전극(EL1_1) 상부에 제1 컬러 필터(CF1)가 배치될 수 있다. 제2 서브 화소(SPX2)에서 제1-2 전극(EL1_2) 상부에 제2 컬러 필터(CF2)가 배치될 수 있다. 제3 서브 화소(SPX3)에서 제1-3 전극(EL1_3) 상부에 제3 컬러 필터(CF3)가 배치될 수 있다. 일 예로, 제1 서브 화소(SPX1)가 적색 광을 방출하는 적색 서브 화소인 경우, 제1 컬러 필터(CF1)는 적색 컬러 필터를 포함할 수 있다. 제2 서브 화소(SPX2)가 녹색 광을 방출하는 녹색 서브 화소인 경우, 제2 컬러 필터(CF2)는 녹색 컬러 필터를 포함할 수 있다. 제3 서브 화소(SPX3)가 청색 광을 방출하는 청색 서브 화소인 경우, 제3 컬러 필터(CF3)는 청색 컬러 필터를 포함할 수 있다.

제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 중 인접한 서브 화소들에 공통으로 제공되는 비발광 영역(NEA)에는 컬러 필터들(CF)이 서로 중첩하는 중첩 영역(OVA)이 위치할 수 있다. 일 예로, 제1 서브 화소(SPX1)와 제2 서브 화소(SPX2) 사이에 공통으로 제공되는 비발광 영역(NEA)에는 제1 컬러 필터(CF1)와 제2 컬러 필터(CF2)가 서로 중첩하는 제1 중첩 영역(OVA1)이 위치할 수 있다. 제2 서브 화소(SPX2)와 제3 서브 화소(SPX3) 사이에 공통으로 제공되는 비발광 영역(NEA)에는 제2 컬러 필터(CF2)와 제3 컬러 필터(CF3)가 서로 중첩하는 제2 중첩 영역(OVA2)이 위치할 수 있다.

제1 및 제2 중첩 영역들(OVA1, OVA2) 각각에 위치한 컬러 필터들(CF)은 서로 중첩하도록 배치되어, 인접한 서브 화소들 사이의 광 간섭을 차단하는 차광 부재로 활용될 수 있다. 또한, 상기 컬러 필터들(CF)은 제1, 제2, 및 제3 발광 영역들(EMA1, EMA2, EMA3) 각각을 최종적으로 정의하는 구조물일 수 있다.

실시예에 있어서, 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3) 각각은 비발광 영역(NEA)에 위치한 제1 및 제2 단부들을 포함할 수 있다. 일 예로, 제1 컬러 필터(CF1)는 제1 방향(DR1)으로 서로 마주보는 제1 단부(EP1)와 제2 단부(EP2)를 포함하고, 제2 컬러 필터(CF2)는 상기 제1 방향(DR1)으로 서로 마주보는 제1 단부(EP3)와 제2 단부(EP4)를 포함하며, 제3 컬러 필터(CF3)는 상기 제1 방향(DR1)으로 서로 마주보는 제1 단부(EP5)와 제2 단부(EP6)를 포함할 수 있다. 제1 서브 화소(SPX1)와 제2 서브 화소(SPX2)에 공통으로 제공된 비발광 영역(NEA)(또는 제1 중첩 영역(OVA1))에서 제1 컬러 필터(CF1)의 제2 단부(EP2)와 제2 컬러 필터(CF2)의 제1 단부(EP3)가 서로 중첩하도록 배치되어 상기 제1 및 제2 서브 화소들(SPX1, SPX2) 사이의 광 간섭을 차단하는 차광 부재로 활용될 수 있다. 제2 서브 화소(SPX2)와 제3 서브 화소(SPX3)에 공통으로 제공된 비발광 영역(NEA)(또는 제2 중첩 영역(OVA2))에서 제2 컬러 필터(CF2)의 제2 단부(EP4)와 제3 컬러 필터(CF3)의 제1 단부(EP5)가 서로 중첩하도록 배치되어 상기 제2 및 제3 서브 화소들(SPX2, SPX3) 사이의 광 간섭을 차단하는 차광 부재로 활용될 수 있다.

이하에서는, 도 6 내지 도 9를 참조하여 상술한 실시예에 따른 화소(PXL)의 적층 구조(또는 단면 구조)를 중심으로 설명한다.

도 6 및 도 7은 도 5의 Ⅰ ~ Ⅰ'선에 따른 개략적인 단면도들이고, 도 8은 도 6의 EA 부분을 도시한 개략적인 확대도이며, 도 9는 도 5의 Ⅱ ~ Ⅱ'선에 따른 개략적인 단면도이다.

도 7의 실시예는, 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3)의 형성 순서 등과 관련하여 도 6의 실시예의 변형예를 나타낸다.

도 6 내지 도 9의 실시예에서는 각각의 전극을 단일막의 전극으로, 각각의 절연층을 단일막의 절연층으로만 도시하는 등 화소(PXL)의 적층 구조(또는 단면 구조)를 단순화하여 도시하였으나, 이에 한정되는 것은 아니다.

도 6 내지 도 9의 실시예들과 관련하여 중복되는 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.

도 1 내지 도 9를 참조하면, 실시예에 따른 화소(PXL)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)를 포함할 수 있다.

제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각은 기판(SUB), 화소 회로층(PCL), 비아층(VIA), 표시 소자층(DPL), 박막 봉지층(TFE), 컬러 필터층(CFL), 및 오버 코트층(OC)을 포함할 수 있다.

기판(SUB)은 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판을 포함할 수 있다. 기판(SUB)은 반도체 물질, 일예로, Ⅳ족 반도체, Ⅲ-Ⅴ화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(SUB)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.

기판(SUB) 상에 화소 회로층(PCL)이 배치될 수 있다. 화소 회로층(PCL)은 회로 소자(CIE), 회로 절연층(PC_INS), 컨택 플러그(CTP), 및 회로 배선(SL)을 포함할 수 있다.

회로 소자(CIE)는 트랜지스터(일 예로, 구동 트랜지스터)를 포함할 수 있다. 회로 소자(CIE)는 게이트 절연층(GI), 게이트 전극(GE), 및 게이트 스페이서(GS)를 포함할 수 있다. 게이트 전극(GE)의 양 측에서 기판(SUB) 내에는 제1 및 제2 영역들(FA, SA)이 배치될 수 있다. 제1 및 제2 영역들(FA, SA) 중 하나는 소스 영역이고, 나머지는 드레인 영역일 수 있다.

게이트 절연층(GI)은 기판(SUB) 상에 배치될 수 있다. 게이트 절연층(GI)은 산화물, 질화물, 또는 고유전율(high-k) 물질을 포함할 수 있다. 고유전 물질은, 실리콘 산화물(SiO_x)보다 높은 유전 상수(dielectric constant)를 갖는 유전 물질을 의미할 수 있다. 예를 들어, 고유전율 물질은 알루미늄 산화물(Al₂O₃), 탄탈륨 산화물(Ta₂O₃), 타이타늄 산화물(TiO₂), 이트륨 산화물(Y₂O₃), 지르코늄 산화물(ZrO₂), 지르코늄 실리콘 산화물(ZrSi_xO_y), 하프늄 산화물(HfO₂), 하프늄 실리콘 산화물(HfSi_xO_y), 란탄 산화물(La₂O₃), 란탄 알루미늄 산화물(LaAl_xO_y), 란탄 하프늄 산화물(LaHf_xO_y), 하프늄 알루미늄 산화물(HfAl_xO_y), 및 프라세오디뮴 산화물(Pr₂O₃) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.

게이트 전극(GE)은 게이트 절연층(GI) 상에 배치될 수 있다. 게이트 전극(GE)은 도전성 물질을 포함할 수 있다. 도전성 물질은, 예를 들어, 타이타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 구리(Cu), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 게이트 전극(GE)은 단일층으로 구성되거나 이중층 이상의 다중층으로 구성될 수도 있다.

게이트 스페이서(GS)은 게이트 전극(GE)의 양 측면에 배치될 수 있으며, 제1 및 제2 영역들(FA, SA)과 게이트 전극(GE)을 절연시킬 수 있다. 게이트 스페이서(GS)는 실시예에 따라 다중층 구조로 이루어질 수도 있다. 게이트 스페이서(GS)는 산화물, 질화물, 및 산질화물로 이루어질 수 있으며, 일 예로 저유전율막으로 이루어질 수 있다.

제1 및 제2 영역들(FA, SA)은 게이트 전극(GE)의 양 측에서 기판(SUB) 내에 배치될 수 있다. 제1 및 제2 영역들(FA, SA)은 실리콘(Si)을 포함하는 반도체층일 수 있으며, 서로 다른 종류 및/또는 농도의 불순물들을 포함할 수 있다.

게이트 전극(GE)의 하부에서 기판(SUB) 내에 채널 영역(CHA)이 배치될 수 있다. 채널 영역(CHA)은 제1 및 제2 영역들(FA, SA)과 연결될 수 있다. 채널 영역(CHA)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다.

컨택 플러그들(CTP)은 제1 및 제2 영역들(FA, SA)을 리세스하여 접촉할 수 있으며, 제1 및 제2 영역들(FA, SA)의 상면을 따라 접촉하도록 배치될 수 있으나, 이에 한정되는 것은 아니다. 컨택 플러그들(CTP)은 예를 들어, 타이타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 구리(Cu), 또는 몰리브덴(Mo) 등의 금속 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.

회로 절연층(PC_INS)은 기판(SUB) 상에서 회로 소자들(CIE) 상에 배치될 수 있다. 컨택 플러그(CTP)는 회로 절연층(PC_INS)을 관통하여 제1 및 제2 영역들(FA, SA)과 전기적으로 연결될 수 있다. 도면에 직접적으로 도시하지 않았으나, 게이트 전극(GE)과 컨택 플러그(CTP)는 전기적으로 연결될 수 있다. 회로 배선들(SL)은 컨택 플러그(CTP)와 전기적으로 연결될 수 있으며, 복수의 층으로 배치될 수 있다.

화소 회로층(PCL)은 스캔 라인들 및 스캔 라인들과 교차하도록 배치된 데이터 라인들을 더 포함할 수 있다. 상기 스캔 라인들은 주사 구동부(도 2의 "SDV" 참고)를 통해 스캔 신호를 공급받을 수 있고, 상기 데이터 라인들은 데이터 구동부(도 2의 "DDV" 참고)를 통해 데이터 전압들을 공급받을 수 있다.

회로 소자들(CIE)이 구성하는 트랜지스터는 대응하는 서브 화소의 제1 전극과 전기적으로 연결될 수 있다. 일 예로, 제1 서브 화소(SPX1)에서 회로 소자들(CIE)이 구성하는 트랜지스터는 제1-1 전극(EL1_1)과 전기적으로 연결되고, 제2 서브 화소(SPX2)에서 회로 소자들(CIE)이 구성하는 트랜지스터는 제1-2 전극(EL1_2)과 전기적으로 연결되며, 제3 서브 화소(SPX3)에서 회로 소자들(CIE)이 구성하는 트랜지스터는 제1-3 전극(EL1_3)과 전기적으로 연결될 수 있다.

화소 회로층(PCL) 상에는 제1, 제2, 및 제3 도전 패턴들(CP1, CP2, CP3)이 서로 이격되게 배치될 수 있다. 제1, 제2, 및 제3 도전 패턴들(CP1, CP2, CP3)은 서로 동일 평면 상에 배치될 수 있으며, 제3 방향(DR3)으로 동일한 두께를 가질 수 있다. 제1, 제2, 및 제3 도전 패턴들(CP1, CP2, CP3)은 동일 공정에서 동시에 형성될 수 있다.

제1 도전 패턴(CP1)은 제1 서브 화소(SPX1)에서 회로 절연층(PC_INS) 상에 배치되고, 트랜지스터와 전기적으로 연결될 수 있다. 예를 들어, 상기 제1 도전 패턴(CP1)은 대응하는 회로 배선(SL)을 통하여 트랜지스터를 구성하는 회로 소자(CIE)와 전기적으로 연결될 수 있다.

제2 도전 패턴(CP2)은 제2 서브 화소(SPX2)에서 회로 절연층(PC_INS) 상에 배치되며, 트랜지스터와 전기적으로 연결될 수 있다. 예를 들어, 상기 제2 도전 패턴(CP2)은 대응하는 회로 배선(SL)을 통하여 트랜지스터를 구성하는 회로 소자(CIE)와 전기적으로 연결될 수 있다.

제3 도전 패턴(CP3)은 제3 서브 화소(SPX3)에서 회로 절연층(PC_INS) 상에 배치되며, 트랜지스터와 전기적으로 연결될 수 있다. 예를 들어, 상기 제3 도전 패턴(CP3)은 대응하는 회로 배선(SL)을 통하여 트랜지스터를 구성하는 회로 소자(CIE)와 전기적으로 연결될 수 있다.

제1, 제2, 및 제3 도전 패턴들(CP1, CP2, CP3)은 발광층(EML)에서 방출되어 화소 회로층(PCL)으로 진행하는 광을 상부 방향(일예로, 제3 방향(DR3))으로 반사시키는 반사 부재로 활용될 수 있다. 제1, 제2, 및 제3 도전 패턴들(CP1, CP2, CP3)은 반사율이 높은 금속 물질을 포함할 수 있다. 예를 들어, 제1, 제2, 및 제3 도전 패턴들(CP1, CP2, CP3)은 알루미늄(Al), 은(Ag)과 같은 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.

실시예에 따라, 제1, 제2, 및 제3 도전 패턴들(CP1, CP2, CP3) 상에 각각 버퍼 금속층이 배치될 수 있다. 버퍼 금속층은 제1, 제2, 및 제3 도전 패턴들(CP1, CP2, CP3) 각각을 보호하고, 금속간 접착력을 증가시키고, 금속간 접촉 저항을 감소시킬 수 있다.

제1, 제2, 및 제3 도전 패턴(CP1, CP2, CP3) 상에 비아층(VIA)이 배치될 수 있다. 비아층(VIA)은 제1, 제2, 및 제3 도전 패턴들(CP1, CP2, CP3)을 덮을 수 있고, 인접한 도전 패턴들 사이의 회로 절연층(PC_INS)을 덮을 수 있다. 실시예에 따라, 비아층(VIA)은 그 하부에 배치된 구성들에 의한 단차를 완화하는 평탄화층으로 활용될 수 있으나, 이에 한정되는 것은 아니다.

실시예에 따라, 비아층(VIA)은 발광층(EML)에서 방출된 광이 상하로 이격되어 배치된 금속 패턴들 사이에서 반사 및 재반사가 일어나는 마이크로 캐비티 구조를 가질 수 있다. 비아층(VIA)은 높은 투과율을 갖는 물질을 포함할 수 있다. 일 예로, 비아층(VIA)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiO_x), 실리콘 질화물(SiN_x), 실리콘 산질화물(SiO_xN_y), 알루미늄 산화물(AlO_x) 중 적어도 하나를 포함할 수 있다. 비아층(VIA)은 제1, 제2, 및 제3 도전 패턴들(CP1, CP2, CP3) 각각의 일 영역을 노출하도록 부분적으로 개구될 수 있다. 일 예로, 비아층(VIA)은 제1, 제2, 및 제3 도전 패턴들(CP1, CP2, CP3) 각각의 일 영역을 노출하는 비아홀(VIH)을 포함하도록 부분적으로 개구될 수 있다.

비아홀(VIH)에는 비아 플러그(VP)가 배치될 수 있다. 비아 플러그(VP)는 제1, 제2 및 제3 비아 플러그들(VP1, VP2, VP3)을 포함할 수 있다. 제1, 제2, 및 제3 비아 플러그들(VP1, VP2, VP3) 각각은 반도체 공정에서 이용되는 텅스텐 또는 구리와 같은 도전성 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.

제1 비아 플러그(VP1)는 제1 서브 화소(SPX1)에서 비아층(VIA)을 관통하여 제1 도전 패턴(CP1)과 전기적으로 연결될 수 있다. 상기 제1 비아 플러그(VP1)는 상기 제1 도전 패턴(CP1)과 접촉하는 회로 배선(SL)을 통하여 회로 소자(CIE)와 전기적으로 연결될 수 있다. 또한, 제1 비아 플러그(VP1)는 표시 소자층(DPL)의 제1-1 전극(EL1_1)과 전기적으로 연결될 수 있다.

제2 비아 플러그(VP2)는 제2 서브 화소(SPX2)에서 비아층(VIA)을 관통하여 제2 도전 패턴(CP2)과 전기적으로 연결될 수 있다. 상기 제2 비아 플러그(VP2)는 상기 제2 도전 패턴(CP2)과 접촉하는 회로 배선(SL)을 통하여 회로 소자(CIE)와 전기적으로 연결될 수 있다. 또한, 제2 비아 플러그(VP2)는 표시 소자층(DPL)의 제1-2 전극(EL1_2)과 전기적으로 연결될 수 있다.

제3 비아 플러그(VP3)는 제3 서브 화소(SPX3)에서 비아층(VIA)을 관통하여 제3 도전 패턴(CP3)과 전기적으로 연결될 수 있다. 상기 제3 비아 플러그(VP3)는 상기 제3 도전 패턴(CP3)과 접촉하는 회로 배선(SL)을 통하여 회로 소자(CIE)와 전기적으로 연결될 수 있다. 또한, 제3 비아 플러그(VP3)는 표시 소자층(DPL)의 제1-3 전극(EL1_3)과 전기적으로 연결될 수 있다.

실시예에 따라, 비아층(VIA)은 생략될 수도 있다. 이 경우, 화소 회로층(PCL) 상에 표시 소자층(DPL)이 직접 배치될 수 있다. 이때, 제1-1, 제1-2, 및 제1-3 전극들(EL1_1, EL1_2, EL1_3) 각각은 회로 절연층(PC_INS)을 관통하여 대응하는 회로 배선(SL)과 직접적으로 연결되어 상기 회로 배선(SL)을 통해 대응하는 회로 소자(CIE)와 전기적으로 연결될 수 있다.

비아층(VIA) 상에 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은 발광 소자(LD) 및 화소 정의막(PDL)을 포함할 수 있다. 발광 소자(LD)는 제1 서브 화소(SPX1)에 위치한 제1 발광 소자(LD1), 제2 서브 화소(SPX2)에 위치한 제2 발광 소자(LD2), 및 제3 서브 화소(SPX3)에 위치한 제3 발광 소자(LD3)를 포함할 수 있다.

제1 발광 소자(LD1)는 제1-1 전극(EL1_1), 발광층(EML), 및 제2 전극(EL2)을 포함할 수 있다. 제2 발광 소자(LD2)는 제1-2 전극(EL1_2), 발광층(EML), 및 제2 전극(EL2)을 포함할 수 있다. 제3 발광 소자(LD3)는 제1-3 전극(EL1_3), 발광층(EML), 및 제2 전극(EL2)을 포함할 수 있다.

제1-1 전극(EL1_1), 제1-2 전극(EL1_2), 및 제1-3 전극(EL1_3) 각각은 해당 서브 화소의 비아층(VIA) 상에 제공 및/또는 형성될 수 있다. 제1-1 전극(EL1_1), 제1-2 전극(EL1_2), 및 제1-3 전극(EL1_3)은 비아층(VIA) 상에서 서로 이격되게 배치될 수 있다. 상기 제1-1 전극(EL1_1)은 제1 발광 소자(LD1)의 애노드이고, 상기 제1-2 전극(EL1_2)은 제2 발광 소자(LD2)의 애노드이며, 상기 제1-3 전극(EL1_3)은 제3 발광 소자(LD3)의 애노드일 수 있다.

제1-1, 제1-2, 및 제1-3 전극들(EL1_1, EL1_2, EL1_3)은 광을 투과시킬 수 있는 투명 도전성 물질을 포함할 수 있다. 예를 들어, 투명 도전성 물질은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnOx), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1-1, 제1-2, 및 제1-3 전극들(EL1_1, EL1_2, EL1_3)은 광을 상부 방향으로 반사시킬 수 있는 불투명 도전성 물질을 포함할 수도 있다.

제1-1 전극(EL1_1), 제1-2 전극(EL1_2), 제1-3 전극(EL1_3), 및 비아층(VIA) 상에 화소 정의막(PDL)이 배치될 수 있다.

화소 정의막(PDL)은 비발광 영역(NEA)에 위치하며 적어도 제1 발광 영역(EMA1)에서 제1-1 전극(EL1_1)의 일 영역을 노출하는 개구(OP), 적어도 제2 발광 영역(EMA2)에서 제1-2 전극(EL1_2)의 일 영역을 노출하는 다른 개구(OP), 및 적어도 제3 발광 영역(EMA3)에서 제1-3 전극(EL1_3)의 일 영역을 노출하는 또 다른 개구(OP)를 포함하도록 부분적으로 개구될 수 있다.

화소 정의막(PDL)은 유기 재료를 포함한 유기 절연막으로 구성될 수 있다. 유기 재료로는, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등이 포함될 수 있다. 실시예에 따라, 화소 정의막(PDL)은 광 흡수 물질을 포함하거나, 광 흡수제가 도포되어 외부로부터 유입된 광을 흡수하는 역할을 할 수 있다. 예를 들어, 화소 정의막(PDL)은 카본 계열의 블랙 안료를 포함할 수 있다. 다만, 이에 한정되는 것은 아니다.

화소 정의막(PDL)은 비아층(VIA)의 표면(또는 상면)으로부터 제3 방향(DR3)으로 돌출될 수 있다.

화소 정의막(PDL)의 개구(OP)에 의해 노출된 제1-1 전극(EL1_1), 화소 정의막(PDL)의 다른 개구(OP)에 의해 노출된 제1-2 전극(EL1_2), 및 화소 정의막(PDL)의 또 다른 개구(OP)에 의해 노출된 제1-3 전극(EL1_3) 상에 발광층(EML)이 배치될 수 있다.

발광층(EML)은 화소 정의막(PDL)의 개구(OP)에 의해 노출된 제1-1, 제1-2, 및 제1-3 전극들(EL1_1, EL1_2, EL1_3) 상에 배치될 수 있다. 또한, 발광층(EML)은 화소 정의막(PDL)의 측면 및 상면 상에 배치될 수 있다. 발광층(EML)은 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3)에 공통으로 제공되는 공통층일 수 있다.

발광층(EML)은 광을 생성하는 광 생성층(light generation layer)을 포함하는 다층 박막 구조를 가질 수 있다. 예를 들면, 발광층(EML)은 정공을 주입하는 정공 주입층(hole injection layer), 정공의 수송성이 우수하고 상기 광 생성층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer), 주입된 전자와 정공의 재결합에 의하여 광을 방출하는 상기 광 생성층, 상기 광 생성층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer), 전자를 상기 광 생성층으로 원활히 수송하기 위한 전자 수송층(electron transport layer), 및 전자를 주입하는 전자 주입층(electron injection layer) 등을 구비할 수 있으나, 이에 한정되는 것은 아니다.

실시예에 있어서, 발광층(EML)은 백색의 광을 방출할 수 있다.

발광층(EML) 상에는 제2 전극(EL2)이 배치될 수 있다. 제2 전극(EL2)은 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3)에 공통으로 제공되는 공통층일 수 있다. 제2 전극(EL2)은 표시 영역(DA)의 전 영역에 걸쳐 판(plate) 형태로 제공될 수 있다.

제2 전극(EL2)은 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 발광층(EML)에서 방출된 광을 투과시킬 수 있을 정도의 두께를 갖는 박형 금속층일 수 있다. 제2 전극(EL2)은 비교적 얇은 두께를 가지도록 금속 물질로 형성되거나 투명 도전 물질로 형성될 수 있다. 일 예로, 제2 전극(EL2)은 다양한 투명 도전 물질로 형성될 수 있다. 제2 전극(EL2)은 인듐 주석 산화물, 인듐 아연 산화물, 인듐 주석 아연 산화물, 알루미늄 아연 산화물, 갈륨 아연 산화물, 아연 주석 산화물, 또는 갈륨 주석 산화물을 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 제2 전극(EL2) 하부에 위치한 발광층(EML)에서 방출된 광이 제2 전극(EL2)을 통과하여 박막 봉지층(TFE)의 상부 방향으로 방출될 수 있다.

제2 전극(EL2) 상에는 박막 봉지층(TFE)이 전면적으로 제공 및/또는 형성될 수 있다.

박막 봉지층(TFE)은 제2 전극(EL2) 상에 순차적으로 위치한 제1, 제2, 및 제3 인캡층들(ENC1, ENC2, ENC3)을 포함할 수 있다. 제1 인캡층(ENC1)은 표시 소자층(DPL)(또는 제2 전극(EL2)) 상에 위치하여 표시 영역(DA)과 비표시 영역(NDA)의 적어도 일부에 걸쳐 위치할 수 있다. 제2 인캡층(ENC2)은 제1 인캡층(ENC1) 상에 위치하며 표시 영역(DA)과 비표시 영역(NDA)의 적어도 일부에 걸쳐 위치할 수 있다. 제3 인캡층(ENC3)은 제2 인캡층(ENC2) 상에 위치하며 표시 영역(DA)과 비표시 영역(NDA)의 적어도 일부에 걸쳐 위치할 수 있다. 실시예에 따라, 제3 인캡층(ENC3)은 표시 영역(DA)과 비표시 영역(NDA)의 전체에 걸쳐 위치할 수도 있다.

제1 및 제3 인캡층들(ENC1, ENC3)은 각각 무기 재료를 포함한 무기막으로 이루어질 수 있고, 제2 인캡층(ENC2)은 유기 재료를 포함한 유기막으로 이루어질 수 있다. 무기막은, 일 예로, 실리콘 질화물(SiN_x), 실리콘 산화물(SiO_x), 또는 실리콘 산질화물(SiO_xN_y) 등을 포함할 수 있다. 유기막은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.

박막 봉지층(TFE) 상에 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 컬러 필터들(CF)을 포함할 수 있다. 일 예로, 컬러 필터층(CFL)은 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3)을 포함할 수 있다.

제1 컬러 필터(CF1)는 제1 서브 화소(SPX1)에 배치될 수 있고, 제2 컬러 필터(CF2)는 제2 서브 화소(SPX2)에 배치될 수 있으며, 제3 컬러 필터(CF3)는 제3 서브 화소(SPX3)에 배치될 수 있다. 제1 컬러 필터(CF1)는 적어도 제1 발광 영역(EMA1)에서 제1-1 전극(EL1_1)과 대응하도록 박막 봉지층(TFE) 상에 배치될 수 있다. 제2 컬러 필터(CF2)는 적어도 제2 발광 영역(EMA2)에서 제1-2 전극(EL1_2)과 대응하도록 박막 봉지층(TFE) 상에 배치될 수 있다. 제3 컬러 필터(CF3)는 적어도 제3 발광 영역(EMA3)에서 제1-3 전극(EL1_3)과 대응하도록 박막 봉지층(TFE) 상에 배치될 수 있다.

제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3) 중 인접한 컬러 필터들(CF)은 비발광 영역(NEA)에서 서로 중첩하도록 배치되어, 인접한 서브 화소들 사이의 광 간섭을 차단하는 차광 부재로 활용될 수 있다. 일 예로, 제1 컬러 필터(CF1)와 제2 컬러 필터(CF2)는 제1 서브 화소(SPX1)와 제2 서브 화소(SPX2)에 공통으로 제공되는 비발광 영역(NEA)에서 서로 중첩하도록 배치될 수 있다. 상기 제2 컬러 필터(CF2)와 제3 컬러 필터(CF3)는 상기 제2 서브 화소(SPX2)와 제3 서브 화소(SPX3)에 공통으로 제공되는 비발광 영역(NEA)에서 서로 중첩하도록 배치될 수 있다.

제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3) 각각은 해당하는 색 파장 이외의 파장을 흡수하는 염료나 안료 같은 색료(colorant)를 포함할 수 있다. 일 예로, 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3) 중 하나는 적색 광을 투과하고 상기 적색 광 이외의 파장대의 광을 흡수하는 적색 컬러 필터일 수 있고, 상기 제1, 제2, 및 제3 컬러 필터들 중(CF1, CF2, CF3) 중 다른 하나는 녹색 광을 투과하고 상기 녹색 광 이외의 파장대의 광을 흡수하는 녹색 컬러 필터일 수 있으며, 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3) 중 나머지는 청색 광을 투과하고 상기 청색 광 이외의 파장대의 광을 흡수하는 청색 컬러 필터일 수 있다. 일 예로, 제1 컬러 필터(CF1)가 적색 컬러 필터이고, 제2 컬러 필터(CF2)가 녹색 컬러 필터이며, 제3 컬러 필터(CF3)가 청색 컬러 필터일 수 있으나, 이에 한정되는 것은 아니다.

실시예에 있어서, 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3) 중 적어도 하나 이상은 불소 함유 모노머를 포함하여 그 상부에 위치한 오버 코트층(OC)의 굴절률보다 작은 굴절률을 가질 수 있다. 일 예로, 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3) 각각이 불소 함유 모노머를 포함하여 오버 코트층(OC)의 굴절률보다 작은 굴절률을 가질 수 있다. 상기 모노머는, 일 예로, 에폭시계 모노머, (메타)아크릴계 모노머를 포함할 수 있다.

실시예에 따라, 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3) 각각은 레진 및 레진 내부에 분산된 중공 입자들을 포함하여 그 상부에 위치한 오버 코트층(OC)의 굴절률보다 작은 굴절률을 가질 수 있다. 상기 중공 입자들은 중공 실리카 입자들일 수 있다. 중공 실리카 입자들은 규소 화합물 또는 유기 규소 화합물로부터 도출되는 실리카 입자로서, 실리카 입자의 표면 및/또는 내부에 빈 공간이 존재하는 형태의 입자를 의미할 수 있다.

상술한 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3) 각각은 1.40 내지 1.55의 굴절률을 가질 수 있으나, 이에 한정되는 것은 아니다.

상술한 컬러 필터층(CFL) 상에 오버 코트층(OC)이 배치될 수 있다.

오버 코트층(OC)은 컬러 필터층(CFL) 상에 배치되어 상기 컬러 필터층(CFL)을 비롯한 하부 부재를 커버할 수 있다. 오버 코트층(OC)은 컬러 필터층(CFL)에 수분 또는 산소가 유입되는 것을 방지할 수 있다. 오버 코트층(OC)은 유기 재료를 포함한 유기 절연막으로 구성될 수 있다. 일 예로, 오버 코트층(OC)은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.

실시예에 있어서, 오버 코트층(OC)은 컬러 필터층(CFL)의 굴절률보다 큰 굴절률을 가질 수 있다. 일 예로, 오버 코트층(OC)은 1.55 내지 1.7의 굴절률을 가질 수 있으나, 이에 한정되는 것은 아니다.

한편, 제1 서브 화소(SPX1)와 제2 서브 화소(SPX2) 사이에 위치하며, 상기 제1 및 제2 서브 화소들(SPX1, SPX2)에 공통으로 제공되는 비발광 영역(NEA)에서 제1 컬러 필터(CF1)와 제2 컬러 필터(CF2)가 서로 중첩할 수 있다. 상기 비발광 영역(NEA)은 상기 제1 컬러 필터(CF1)와 상기 제2 컬러 필터(CF2)가 서로 중첩하는 제1 중첩 영역(OVA1)을 포함할 수 있다. 상기 제1 중첩 영역(OVA1)에서 상기 제1 컬러 필터(CF1)의 제2 단부(EP2)와 상기 제2 컬러 필터(CF2)의 제1 단부(EP3)가 서로 중첩할 수 있다.

제2 서브 화소(SPX2)와 제3 서브 화소(SPX3) 사이에 위치하며, 상기 제2 및 제3 서브 화소들(SPX2, SPX3)에 공통으로 제공되는 비발광 영역(NEA)에서 제2 컬러 필터(CF2)와 제3 컬러 필터(CF3)가 서로 중첩할 수 있다. 상기 비발광 영역(NEA)은 상기 제2 컬러 필터(CF2)와 상기 제3 컬러 필터(CF3)가 서로 중첩하는 제2 중첩 영역(OVA2)을 포함할 수 있다. 상기 제2 중첩 영역(OVA2)에서 상기 제2 컬러 필터(CF2)의 제2 단부(EP4)와 상기 제3 컬러 필터(CF3)의 제1 단부(EP5)가 서로 중첩할 수 있다.

제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3)은 서로 상이한 공정으로 형성될 수 있다. 일 예로, 제1 및 제3 컬러 필터들(CF1, CF3) 각각이 형성된 이후에 제2 컬러 필터(CF2)가 형성될 수 있다. 이 경우, 비발광 영역(NEA)의 제1 중첩 영역(OVA1)에서 제2 컬러 필터(CF2)의 제1 단부(EP3)는 제1 컬러 필터(CF1)의 제2 단부(EP2) 상에 위치하고, 비발광 영역(NEA)의 제2 중첩 영역(OVA2)에서 상기 제2 컬러 필터(CF2)의 제2 단부(EP4)는 제3 컬러 필터(CF3)의 제1 단부(EP5) 상에 위치할 수 있다. 다만, 이에 한정되는 것은 아니다. 실시예에 따라, 도 7에 도시된 바와 같이, 제2 컬러 필터(CF2)가 먼저 형성된 후 제1 및 제3 컬러 필터들(CF1, CF3) 각각이 형성될 수도 있다. 이 경우, 비발광 영역(NEA)의 제1 중첩 영역(OVA1)에서 제2 컬러 필터(CF2)의 제1 단부(EP3) 상에 제1 컬러 필터(CF1)의 제2 단부(EP2)가 위치할 수 있고, 비발광 영역(NEA)의 제2 중첩 영역(OVA2)에서 제2 컬러 필터(CF2)의 제2 단부(EP4) 상에 제3 컬러 필터(CF3)의 제1 단부(EP5)가 위치할 수 있다.

상기 제1 및 제2 중첩 영역들(OVA1, OVA2) 각각의 폭(W1)은 화소 정의막(PDL)의 폭(W2)을 기준으로 설정될 수 있다. 실시예에 있어서, 상기 제1 및 제2 중첩 영역들(OVA1, OVA2) 각각의 폭(W1)은 화소 정의막(PDL)의 폭(W2)에 0.6㎛를 뺀 값 이상 내지 상기 화소 정의막(PLD)의 폭에 0.2㎛를 더한 값 이하일 수 있다. 이때, 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3) 각각의 폭은 1㎛ 이상일 수 있다.

또한, 상기 제1 및 제2 중첩 영역들(OVA1, OVA2) 각각에서 상측에 위치한(또는 오버 코트층(OC)에 인접하게 위치한) 컬러 필터(CF)의 높이(H)는 그 하부에 위치한 컬러 필터(CF)의 표면(또는 상면)으로부터 제3 방향(DR3)을 따라 가장 높은 지점으로 측정될 수 있다. 일 예로, 상기 제1 중첩 영역(OVA1)에서 제2 컬러 필터(CF2)의 제1 단부(EP3)의 높이(H)는 제1 컬러 필터(CF1)의 제2 단부(EP2)의 표면(또는 상면)으로부터 제3 방향(DR3)으로 따라 가장 높은 지점으로 측정될 수 있고, 상기 제2 중첩 영역(OVA2)에서 상기 제2 컬러 필터(CF2)의 제2 단부(EP4)의 높이(H)는 제3 컬러 필터(CF3)의 제1 단부(EP5)의 표면(또는 상면)으로부터 제3 방향(DR3)을 따라 가장 높은 지점으로 측정될 수 있다. 상기 제2 컬러 필터(CF2)의 제1 및 제2 단부들(EP3, EP4) 각각의 높이(H)는 1㎛ 이상일 수 있다. 다만, 이에 한정되는 것은 아니며, 실시예에 따라, 해당 중첩 영역(OVA)에서 상측에 위치한 컬러 필터(CF)의 높이(H)는 1㎛ 내지 2㎛ 일 수도 있다.

추가적으로, 상기 제1 및 제2 중첩 영역들(OVA1, OVA2) 각각에서 상측에 위치한 컬러 필터(CF)의 제1 및 제2 단부들 각각은 그 하부에 위치한 컬러 필터(CF)의 표면에 경사진 측면을 가질 수 있다. 상기 측면의 경사각(θ)(또는 테이퍼각)은 65° 내지 90°로 설정될 수 있다. 일 예로, 상기 제1 중첩 영역(OVA1)에서 제2 컬러 필터(CF2)의 제1 단부(EP3)는 제1 컬러 필터(CF1)의 제2 단부(EP2)의 표면(또는 상면)에 경사진 일 측면을 갖고, 상기 제2 중첩 영역(OVA2)에서 상기 제2 컬러 필터(CF2)의 제2 단부(EP4)는 제3 컬러 필터(CF3)의 제1 단부(EP5)의 표면(또는 상면)에 경사진 타 측면을 가질 수 있다. 상기 일 측면 및 상기 타 측면 각각의 경사각(θ)(또는 테이퍼각)은 65° 내지 90°일 수 있다.

제1 및 제2 중첩 영역들(OVA1, OVA2) 각각의 폭(W1), 해당 중첩 영역(OVA)에서의 상측에 위치한 컬러 필터(CF)의 높이(H), 및 상기 컬러 필터(CF)의 측면들 각각의 경사각(θ)이 상술한 바와 같이 설정되고, 상기 컬러 필터(CF)의 굴절률이 그 상부에 위치한 오버 코트층(OC)의 굴절률보다 작은 경우, 상기 컬러 필터(CF)와 상기 오버 코트층(OC) 사이의 계면에서 굴절률 차이로 인한 발생하는 전반사의 효율이 더욱 개선될 수 있다.

제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3) 각각을 통과한 광은 해당 서브 화소의 정면으로 대부분 방출될 수 있다. 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3) 각각을 통과한 광의 일부는 해당 서브 화소의 비발광 영역(NEA)(또는 중첩 영역(OVA))으로 입사할 수도 있다. 이때, 상기 비발광 영역(NEA)으로 입사된 광이 제1 및 제2 중첩 영역들(OVA1, OVA2) 각각에 위치한 상측 컬러 필터(CF)와 오버 코트층(OC) 사이의 계면에서 전반사되어 해당 서브 화소의 정면 방향으로 광이 집광되어 상기 서브 화소의 정면 출광 효율이 향상될 수 있다.

또한, 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3) 각각이 불소 함유 모노머를 포함하거나 레진 내에 분산된 중공 입자들을 포함하여 그 상측에 바로 배치된 오버 코트층(OC)보다 작은 굴절률을 가짐에 따라 전반사 효과를 통해 각 서브 화소의 측면광을 정면으로 추출하기 위하여 구비되는 별도의 저굴절 패턴을 생략할 수 있다. 이에 따라, 별도의 저굴절 패턴을 형성하기 위한 공정이 생략되어 화소(PXL)(또는 표시 장치(DD))의 제조 효율이 향상될 수 있다.

도 10은 실시예에 따른 화소(PXL)를 도시한 것으로, 도 5의 Ⅰ ~ Ⅰ'선에 대응되는 개략적인 단면도이다.

도 10의 실시예에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.

도 10의 실시예와 관련하여, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.

도 1, 도 5, 및 도 10을 참조하면, 실시예에 따른 화소(PXL)는 인접하게 배열된 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3)을 포함할 수 있다. 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각은 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 박막 봉지층(TFE), 컬러 필터층(CFL), 및 오버 코트층(OC)을 포함할 수 있다.

기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성 기판 또는 가요성 기판일 수 있다.

경성 기판은, 예를 들어, 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.

가요성 기판은, 고분자 유기물을 포함한 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.

화소 회로층(PCL)의 각 화소 영역(PXA)에는 회로 소자들(일 예로, 트랜지스터(T)) 및 상기 회로 소자들에 전기적으로 연결된 소정의 신호 라인들이 배치될 수 있다. 또한, 표시 소자층(DPL)의 각 화소 영역(PXA)에는 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 회로 소자들에 전기적으로 연결된 발광 소자(LD)가 배치될 수 있다.

화소 회로층(PCL)은 회로 소자들 및 신호 라인들 외에도 적어도 하나 이상의 절연층을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 제3 방향(DR3)을 따라 기판(SUB) 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 및 비아층(VIA)을 포함할 수 있다.

버퍼층(BFL)은 기판(SUB) 상에 전면적으로 배치될 수 있다. 버퍼층(BFL)은 회로 소자들에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiN_x), 실리콘 산화물(SiO_x), 실리콘 산질화물(SiO_xN_y) 중 적어도 하나를 포함하거나, 알루미늄 산화물(AlO_x)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 버퍼층(BFL)이 다중막으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.

게이트 절연층(GI)은 버퍼층(BFL) 상에 전면적으로 배치될 수 있다. 게이트 절연층(GI)은 상술한 버퍼층(BFL)과 동일한 물질을 포함하거나 버퍼층(BFL)의 구성 물질로 예시된 물질들에서 적합한(또는 선택된) 물질을 포함할 수 있다. 일 예로, 게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다.

층간 절연층(ILD)은 게이트 절연층(GI) 상에 전면적으로 제공 및/또는 형성될 수 있다. 층간 절연층(ILD)은 버퍼층(BFL)과 동일한 물질을 포함하거나 버퍼층(BFL)의 구성 물질로 예시된 물질들에서 적합한(또는 선택된) 하나 이상의 물질을 포함할 수 있다.

비아층(VIA)은 층간 절연층(ILD) 상에 전면적으로 제공 및/또는 형성될 수 있다. 비아층(VIA)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiO_x), 실리콘 질화물(SiN_x), 실리콘 산질화물(SiO_xN_y), 알루미늄 산화물(AlO_x) 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다. 실시예에 있어서, 비아층(VIA)은 유기 재료를 포함한 유기 절연막일 수 있다.

비아층(VIA)은 비아홀(VIH)을 포함하도록 부분적으로 개구될 수 있다. 비아홀(VIH)은 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 트랜지스터(T)와 발광 소자(LD)를 전기적으로 연결하기 위한 연결지점일 수 있다.

화소 회로층(PCL)에 배치된 회로 소자들은 적어도 하나 이상의 트랜지스터(T)를 포함할 수 있다. 상기 트랜지스터(T)는 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 발광 소자(LD)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.

트랜지스터(T)는 반도체 패턴(SCP), 게이트 전극(GE), 제1 단자(TE1), 및 제2 단자(TE2)를 포함할 수 있다.

게이트 전극(GE)은 게이트 절연층(GI) 상에 배치되어 층간 절연층(ILD)에 의해 커버될 수 있다. 일 예로, 게이트 전극(GE)은 게이트 절연층(GI)과 층간 절연층(ILD) 사이에 위치하는 게이트 도전층일 수 있다. 게이트 전극(GE)은 반도체 패턴(SCP)의 일부와 중첩할 수 있다. 일 예로, 게이트 전극(GE)은 반도체 패턴(SCP)의 액티브 패턴과 중첩할 수 있다.

반도체 패턴(SCP)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다. 일 예로, 반도체 패턴(SCP)은 버퍼층(BFL)과 게이트 절연층(GI) 사이에 위치할 수 있다. 반도체 패턴(SCP)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체층일 수 있다. 반도체 패턴(SCP)은 액티브 패턴, 제1 접촉 영역, 및 제2 접촉 영역을 포함할 수 있다. 상기 액티브 패턴, 상기 제1 접촉 영역, 및 상기 제2 접촉 영역은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 이루어질 수 있다. 일 예로, 제1 접촉 영역 및 제2 접촉 영역은 불순물이 도핑된 반도체층으로 이루어지며, 액티브 패턴은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.

반도체 패턴(SCP)의 액티브 패턴은 트랜지스터(T)의 게이트 전극(GE)과 중첩되는 영역으로, 채널 영역일 수 있다. 반도체 패턴(SCP)의 제1 접촉 영역은 상기 액티브 패턴의 일 단에 접촉될 수 있다. 또한, 상기 제1 접촉 영역은 제1 단자(TE1)와 전기적으로 연결될 수 있다. 반도체 패턴(SCP)의 제2 접촉 영역은 상기 액티브 패턴의 타 단에 접촉될 수 있다. 또한, 상기 제2 접촉 영역은 제2 단자(TE2)와 전기적으로 연결될 수 있다.

제1 단자(TE1)는 층간 절연층(ILD) 상에 제공 및/또는 형성될 수 있다. 일 예로, 제1 단자(TE1)는 층간 절연층(ILD)과 비아층(VIA) 사이에 형성된 소스-드레인 도전층으로 구성될 수 있다. 제1 단자(TE1)는 게이트 절연층(GI)과 층간 절연층(ILD)을 관통하는 컨택홀을 통하여 반도체 패턴(SCP)의 제1 접촉 영역과 접촉할 수 있다.

제2 단자(TE2)는 층간 절연층(ILD) 상에 제공 및/또는 형성되며 제1 단자(TE1)와 이격되게 배치될 수 있다. 제2 단자(TE2)는 층간 절연층(ILD)과 비아층(VIA) 사이에 형성된 소스-드레인 도전층으로 구성될 수 있다. 제2 단자(TE2)는 게이트 절연층(GI)과 층간 절연층(ILD)을 관통하는 다른 컨택홀을 통하여 반도체 패턴(SCP)의 제2 접촉 영역과 접촉할 수 있다.

상술한 트랜지스터(T)의 하부에는 하부 금속 패턴(BML)이 배치될 수 있다.

하부 금속 패턴(BML)은 기판(SUB)과 버퍼층(BFL) 사이에 위치하는 첫 번째 도전층일 수 있다. 하부 금속 패턴(BML)은 트랜지스터(T)와 전기적으로 연결되어 트랜지스터(T)의 게이트 전극(GE)으로 공급되는 소정의 전압의 구동 범위를 넓힐 수 있다. 도면에 직접적으로 도시하지 않았으나, 하부 금속 패턴(BML)은 트랜지스터(T)와 전기적으로 연결되어 트랜지스터(T)의 채널 영역을 안정화시킬 수 있다. 또한, 하부 금속 패턴(BML)이 트랜지스터(T)에 전기적으로 연결됨에 따라 하부 금속 패턴(BML)의 플로팅(floating)을 방지할 수 있다.

트랜지스터(T) 상에 비아층(VIA)이 배치될 수 있다. 비아층(VIA)은 비아홀(VIH)을 통해 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 트랜지스터(T)의 일 영역(일 예로, 제2 단자(TE2))을 노출할 수 있다. 제1 서브 화소(SPX1)에서, 비아층(VIA)의 비아홀(VIH)을 통해 노출된 트랜지스터(T)는 제1-1 전극(EL1_1)과 전기적으로 연결될 수 있다. 제2 서브 화소(SPX2)에서, 비아층(VIA)의 비아홀을 통해 노출된 트랜지스터(T)는 제1-2 전극(EL1_2)과 전기적으로 연결될 수 있다. 제3 서브 화소(SPX3)에서, 비아층(VIA)의 비아홀을 통해 노출된 트랜지스터(T)는 제1-3 전극(EL1_3)과 전기적으로 연결될 수 있다.

비아층(VIA) 상에는 표시 소자층(DPL)이 위치할 수 있다.

표시 소자층(DPL)은 제1, 제2, 및 제3 발광 소자들(LD1, LD2, LD3)과 화소 정의막(PDL')을 포함할 수 있다.

제1 발광 소자(LD1)는 제1-1 전극(EL1_1), 제1 발광층(EML1), 및 제2 전극(EL2)을 포함할 수 있다. 제2 발광 소자(LD2)는 제1-2 전극(EL1_2), 제2 발광층(EML2), 및 제2 전극(EL2)을 포함할 수 있다. 제3 발광 소자(LD3)는 제1-3 전극(EL1_3), 제3 발광층(EML3), 및 제2 전극(EL2)을 포함할 수 있다. 제1, 제2, 및 제3 발광 소자들(LD1, LD2, LD3) 각각은 해당 서브 화소의 트랜지스터(T)와 전기적으로 연결될 수 있다.

제1-1 전극(EL1_1), 제1-2 전극(EL1_2), 및 제1-3 전극(EL1_3)은 해당 서브 화소의 비아층(VIA) 상에 제공 및/또는 형성될 수 있다. 제1-1 전극(EL1_1), 제1-2 전극(EL1_2), 및 제1-3 전극(EL1_3)은 비아층(VIA) 상에서 서로 이격되게 배치될 수 있다. 상기 제1-1 전극(EL1_1)은 제1 발광 소자(LD1)의 애노드이고, 상기 제1-2 전극(EL1_2)은 제2 발광 소자(LD2)의 애노드이며, 상기 제1-3 전극(EL1_3)은 제3 발광 소자(LD3)의 애노드일 수 있다.

제1-1 전극(EL1_1), 제1-2 전극(EL1_2), 제1-3 전극(EL1_3), 및 비아층(VIA) 상에 화소 정의막(PDL')이 배치될 수 있다.

화소 정의막(PDL')은 비발광 영역(NEA)에 위치하며 제1 서브 화소(SPX1)의 제1 발광 영역(EMA1), 제2 서브 화소(SPX2)의 제2 발광 영역(EMA2), 및 제3 서브 화소(SPX3)의 제3 발광 영역(EMA3)을 정의할 수 있다. 화소 정의막(PDL')은 제1-1 전극(EL1_1)의 일 영역, 제1-2 전극(EL1_2)의 일 영역, 및 제1-3 전극(EL1_3)의 일 영역을 각각 노출하는 개구(OP)를 포함할 수 있다. 상기 화소 정의막(PDL')의 개구(OP)는 제1, 제2, 및 제3 발광 영역들(EMA1, EMA2, EMA3) 각각에 대응할 수 있다.

화소 정의막(PDL')은 유기 재료를 포함한 유기 절연막으로 구성될 수 있다. 유기 재료로는, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등이 포함될 수 있다.

화소 정의막(PDL')은 제1, 제2, 및 제3 발광 영역들(EMA1, EMA2, EMA3) 각각의 둘레를 따라 비아층(VIA)으로부터 제3 방향(DR3)으로 돌출될 수 있다.

화소 정의막(PDL')의 개구(OP)에 의해 노출된 제1-1 전극(EL1_1) 상에는 제1 발광층(EML1)이 배치되고, 화소 정의막(PDL')의 다른 개구(OP)에 의해 노출된 제1-2 전극(EL1_2) 상에는 제2 발광층(EML2)이 배치되며, 화소 정의막(PDL')의 또 다른 개구(OP)에 의해 노출된 제1-3 전극(EL1_3) 상에는 제3 발광층(EML3)이 배치될 수 있다.

제1 발광층(EML1)은 화소 정의막(PDL')의 개구(OP) 내에서 제1-1 전극(EL1_1) 상에만 위치하고, 제2 발광층(EML2)은 화소 정의막(PDL')의 다른 개구(OP) 내에서 제1-2 전극(EL1_2) 상에만 위치하며, 제3 발광층(EML3)은 화소 정의막(PDL')의 또 다른 개구(OP) 내에서 제1-3 전극(EL1_3) 상에만 위치할 수 있다. 제1 발광층(EML1), 제2 발광층(EML2), 및 제3 발광층(EML3) 각각은 잉크젯 프린팅 방법 등으로 해당 서브 화소(SPX)의 목적하는 영역(일 예로, 화소 정의막(PDL')의 개구(OP)에 의해 노출된 제1 전극(EL1)의 일 영역 상부)에 공급될 수 있으나, 이에 한정되는 것은 아니다.

제1, 제2, 및 제3 발광층들(EML1, EML2, EML3) 각각은 광을 생성하는 광 생성층(light generation layer)을 포함하는 다층 박막 구조를 가질 수 있다. 실시예에 있어서, 제1 발광층(EML1)은 적색의 광을 생성하여 방출하고, 제2 발광층(EML2)은 녹색의 광을 생성하여 방출하며, 제3 발광층(EML3)은 청색의 광을 생성하여 방출할 수 있으나, 이에 한정되는 것은 아니다.

제1 발광층(EML1), 제2 발광층(EML2), 제3 발광층(EML3), 및 화소 정의막(PDL) 상에는 제2 전극(EL2)이 배치될 수 있다.

제2 전극(EL2)은 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3)에 공통으로 제공되는 공통층일 수 있다. 제2 전극(EL2)은 표시 영역(DA)의 전 영역에 걸쳐 판(plate) 형태로 제공될 수도 있다.

박막 봉지층(TFE) 상에 컬러 필터층(CFL)이 제공 및/또는 형성될 수 있다.

컬러 필터층(CFL)은 제1 발광층(EML1)에 대응되는 제1 컬러 필터(CF1), 제2 발광층(EML2)에 대응되는 제2 컬러 필터(CF2), 및 제3 발광층(EML3)에 대응되는 제3 컬러 필터(CF3)를 포함할 수 있다. 제1 컬러 필터(CF1)는 제1 서브 화소(SPX1)에 배치될 수 있고, 제2 컬러 필터(CF2)는 제2 서브 화소(SPX2)에 배치될 수 있으며, 제3 컬러 필터(CF3)는 제3 서브 화소(SPX3)에 배치될 수 있다. 일 예로, 제1 컬러 필터(CF1)는 적색 컬러 필터일 수 있고, 제2 컬러 필터(CF2)는 녹색 컬러 필터일 수 있으며, 제3 컬러 필터(CF3)는 청색 컬러 필터일 수 있으나, 이에 한정되는 것은 아니다.

실시예에 있어서, 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3) 중 적어도 하나 이상은 불소 함유 모노머를 포함하여 그 상부에 위치한 오버 코트층(OC)의 굴절률보다 작은 굴절률을 가질 수 있다. 일 예로, 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3) 각각이 불소 함유 모노머를 포함하여 오버 코트층(OC)의 굴절률보다 작은 굴절률을 가질 수 있다.

실시예에 따라, 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3) 각각은 레진 및 레진 내부에 분산된 중공 입자들을 포함하여 그 상부에 위치한 오버 코트층(OC)의 굴절률보다 작은 굴절률을 가질 수 있다. 상기 중공 입자들은 중공 실리카 입자들일 수 있다.

제1 서브 화소(SPX1)와 제2 서브 화소(SPX2) 사이에 위치하며, 상기 제1 및 제2 서브 화소들(SPX1, SPX2)에 공통으로 제공되는 비발광 영역(NEA)에서 제1 컬러 필터(CF1)와 제2 컬러 필터(CF2)가 서로 중첩할 수 있다. 상기 비발광 영역(NEA)은 상기 제1 컬러 필터(CF1)와 상기 제2 컬러 필터(CF2)가 서로 중첩하는 제1 중첩 영역(OVA1)을 포함할 수 있다. 상기 제1 중첩 영역(OVA1)에서 상기 제1 컬러 필터(CF1)의 제2 단부(EP2)와 상기 제2 컬러 필터(CF2)의 제1 단부(EP3)가 서로 중첩할 수 있다. 일 예로, 제1 중첩 영역(OVA1)에서 제2 컬러 필터(CF2)의 제1 단부(EP3)가 제1 컬러 필터(CF1)의 제2 단부(EP2) 상에 위치할 수 있다.

제2 서브 화소(SPX2)와 제3 서브 화소(SPX3) 사이에 위치하며, 상기 제2 및 제3 서브 화소들(SPX2, SPX3)에 공통으로 제공되는 비발광 영역(NEA)에서 제2 컬러 필터(CF2)와 제3 컬러 필터(CF3)가 서로 중첩할 수 있다. 상기 비발광 영역(NEA)은 상기 제2 컬러 필터(CF2)와 상기 제3 컬러 필터(CF3)가 서로 중첩하는 제2 중첩 영역(OVA2)을 포함할 수 있다. 상기 제2 중첩 영역(OVA2)에서 상기 제2 컬러 필터(CF2)의 제2 단부(EP4)와 상기 제3 컬러 필터(CF3)의 제1 단부(EP5)가 서로 중첩할 수 있다. 일 예로, 제2 중첩 영역(OVA2)에서 제2 컬러 필터(CF2)의 제2 단부(EP4)가 제3 컬러 필터(CF3)의 제1 단부(EP5) 상에 위치할 수 있다.

오버 코트층(OC)은 컬러 필터층(CFL) 상에 배치되어 상기 컬러 필터층(CFL)을 비롯한 하부 부재를 커버할 수 있다. 오버 코트층(OC)은 컬러 필터층(CFL)에 수분 또는 산소가 유입되는 것을 방지할 수 있다. 오버 코트층(OC)은 유기 재료를 포함한 유기 절연막으로 구성될 수 있다.

실시예에 있어서, 오버 코트층(OC)은 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3)의 굴절률보다 큰 굴절률을 가질 수 있다.

제1 및 제2 중첩 영역들(OVA1, OVA2) 각각에서, 오버 코트층(OC)의 굴절률보다 작은 굴절률을 가지며 서로 중첩되어 배치된 인접한 컬러 필터들(CF)과 상기 오버 코트층(OC) 사이의 계면에서 굴절률 차이로 인한 전반사가 발생할 수 있다. 이로 인하여, 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각에서 비발광 영역(NEA)(또는 중첩 영역(OVA))으로 진행하는 광의 일부가 해당 서브 화소의 정면 방향으로 집중되면서 상기 서브 화소의 정면 출광 효율이 향상될 수 있다.

도 11은 실시예에 따른 화소(PXL)를 도시한 것으로, 도 5의 Ⅰ ~ Ⅰ'선에 대응되는 개략적인 단면도이다.

도 11의 실시예와 관련하여, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.

도 11의 실시예에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.

도 1, 도 5, 및 도 11을 참조하면, 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각은 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 박막 봉지층(TFE), 색 변환층(CCL), 컬러 필터층(CFL), 및 오버 코트층(OC)을 포함할 수 있다.

화소 회로층(PCL)은 기판(SUB) 상에 제공 및/또는 형성될 수 있다. 화소 회로층(PCL)은 회로 소자들(일 예로, 트랜지스터(T)) 및 신호 라인들을 포함할 수 있다. 또한, 화소 회로층(PCL)은 적어도 하나 이상의 절연층들, 일 예로, 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 및 비아층(VIA)을 포함할 수 있다.

화소 회로층(PCL) 상에 표시 소자층(DPL)이 제공 및/또는 형성될 수 있다. 표시 소자층(DPL)은 제1, 제2, 및 제3 발광 소자들(LD1, LD2, LD3)과 화소 정의막(PDL)을 포함할 수 있다.

제1-1 전극(EL1_1), 제1-2 전극(EL1_2), 제1-3 전극(EL1_3), 및 비아층(VIA) 상에 화소 정의막(PDL)이 배치될 수있다.

화소 정의막(PDL)은 비발광 영역(NEA)에 위치하며 적어도 제1 발광 영역(EMA1)에서 제1-1 전극(EL1_1)의 일 영역을 노출하고, 적어도 제2 발광 영역(EMA2)에서 제1-2 전극(EL1_2)의 일 영역을 노출하며, 적어도 제3 발광 영역(EMA3)에서 제1-3 전극(EL1_3)의 일 영역을 노출할 수 있다.

제1-1 전극(EL1_1), 제1-2 전극(EL1_2), 및 제1-3 전극(EL1_3) 상에 발광층(EML)이 제공 및/또는 형성될 수 있다. 발광층(EML)은 화소 정의막(PDL)의 측면 및 상면 상에도 제공 및/또는 형성될 수 있다. 발광층(EML)은 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3)에 공통으로 제공되는 공통층일 수 있다.

발광층(EML)은 광을 생성하는 광 생성층(light generation layer)을 포함하는 다층 박막 구조를 가질 수 있다. 실시예에 있어서, 발광층(EML)은 청색 계열의 광을 방출할 수 있다.

발광층(EML) 상에는 제2 전극(EL2)이 제공 및/또는 형성될 수 있다.

박막 봉지층(TFE) 상에 색 변환층(CCL)이 제공 및/또는 형성될 수 있다.

색 변환층(CCL)은 제1 색 변환 패턴(CCP1), 제2 색 변환 패턴(CCP2), 광 산란 패턴(LSP), 및 뱅크(BNK)를 포함할 수 있다.

제1 색 변환 패턴(CCP1)은 제1 서브 화소(SPX1)에서 발광층(EML)에 대응하도록 박막 봉지층(TFE)의 일면 상에 위치하며, 상기 발광층(EML)에서 방출된 광, 일 예로, 청색 계열의 광을 적색 계열의 광(또는 특정 색의 광)으로 변환하는 제1 색 변환 입자들(QD1)을 포함할 수 있다.

제2 색 변환 패턴(CCP2)은 제2 서브 화소(SPX2)에서 발광층(EML)에 대응하도록 박막 봉지층(TFE)의 일면 상에 위치하며, 상기 발광층(EML)에서 방출된 광, 일 예로, 청색 계열의 광을 녹색 계열의 광(또는 특정 색의 광)으로 변환하는 제2 색 변환 입자들(QD2)을 포함할 수 있다.

광 산란 패턴(LSP)은 제3 서브 화소(SPX3)에서 발광층(EML)에 대응하도록 박막 봉지층(TFE)의 일면 상에 위치하며, 상기 발광층(EML)에서 방출된 광, 일 예로, 청색 계열의 광을 그대로 투과시키는 투명층(또는 투명창)일 수 있다. 광 산란 패턴(LSP)은 상기 발광층(EML)에서 방출된 청색 계열의 광을 다양한 방향으로 산란하기 위한 산란 입자들(SCT)을 포함할 수 있다.

뱅크(BNK)는 화소 정의막(PDL)과 대응하도록 박막 봉지층(TFE)의 일면 상에 배치될 수 있다. 뱅크(BNK)는 제1 색 변환 패턴(CCP1)의 형성 위치, 제2 색 변환 패턴(CCP2)의 형성 위치, 및 광 산란 패턴(LSP)의 형성 위치를 정의하는 구조물일 수 있다.

뱅크(BNK)는 적어도 하나의 차광 물질 및/또는 반사 물질(또는 산란 물질)을 포함할 수 있다. 실시예에 따라, 뱅크(BNK)는 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 다른 실시예에 따라, 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각에서 방출되는 광의 효율을 더욱 향상시키기 위해 뱅크(BNK) 상에는 반사 물질층이 별도로 제공 및/또는 형성될 수도 있다.

색 변환층(CCL) 상에 캡핑층(CPL)이 제공 및/또는 형성될 수 있다. 캡핑층(CPL)은 색 변환층(CCL)을 커버하여 상기 색 변환층(CCL)을 보호하는 보호층으로 활용될 수 있으나, 이에 한정되는 것은 아니다. 캡핑층(CPL)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다.

캡핑층(CPL) 상에 컬러 필터층(CFL)이 제공 및/또는 형성될 수 있다.

컬러 필터층(CFL)은 제1 색 변환 패턴(CCP1)에 대응되는 제1 컬러 필터(CF1), 제2 색 변환 패턴(CCP2)에 대응되는 제2 컬러 필터(CF2), 및 광 산란 패턴(LSP)에 대응되는 제3 컬러 필터(CF3)를 포함할 수 있다. 일 예로, 제1 컬러 필터(CF1)는 적색 컬러 필터일 수 있고, 제2 컬러 필터(CF2)는 녹색 컬러 필터일 수 있으며, 제3 컬러 필터(CF3)는 청색 컬러 필터일 수 있으나, 이에 한정되는 것은 아니다.

비발광 영역(NEA)은 제1 컬러 필터(CF1)와 제2 컬러 필터(CF2)가 서로 중첩하는 제1 중첩 영역(OVA1)을 포함할 수 있다. 상기 제1 중첩 영역(OVA1)에서 상기 제1 컬러 필터(CF1)의 제2 단부(EP2)와 상기 제2 컬러 필터(CF2)의 제1 단부(EP3)가 서로 중첩할 수 있다. 일 예로, 제1 중첩 영역(OVA1)에서 제2 컬러 필터(CF2)의 제1 단부(EP3)가 제1 컬러 필터(CF1)의 제2 단부(EP2) 상에 위치할 수 있다.

또한, 비발광 영역(NEA)은 상기 제2 컬러 필터(CF2)와 상기 제3 컬러 필터(CF3)가 서로 중첩하는 제2 중첩 영역(OVA2)을 포함할 수 있다. 상기 제2 중첩 영역(OVA2)에서 상기 제2 컬러 필터(CF2)의 제2 단부(EP4)와 상기 제3 컬러 필터(CF3)의 제1 단부(EP5)가 서로 중첩할 수 있다. 일 예로, 제2 중첩 영역(OVA2)에서 제2 컬러 필터(CF2)의 제2 단부(EP4)가 제3 컬러 필터(CF3)의 제1 단부(EP5) 상에 위치할 수 있다.

오버 코트층(OC)은 컬러 필터층(CFL) 상에 배치되어 상기 컬러 필터층(CFL)을 비롯한 하부 부재를 커버할 수 있다. 실시예에 있어서, 오버 코트층(OC)은 컬러 필터층(CFL)의 굴절률보다 큰 굴절률을 가질 수 있다.

또한, 박막 봉지층(TFE) 상부에 색 변환층(CCL) 및 컬러 필터층(CFL)이 배치됨에 따라, 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 발광층(EML)에서 방출된 광을 우수한 색 재현성을 갖는 광으로 변환하여 출사함으로써 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 출광 효율이 더욱 향상될 수 있다.

이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.

SUB: 기판
PXL: 화소
LD: 발광 소자
PCL: 화소 회로층
DPL: 표시 소자층
TFE: 박막 봉지층
SPX1, SPX2, SPX3: 제1, 제2, 및 제3 서브 화소
CFL: 컬러 필터층
OC: 오버 코트층
CF1, CF2, CF3: 제1, 제2, 및 제3 컬러 필터
OVA1, OVA2: 제1, 및 제2 중첩 영역
EP1, EP3, EP5: 제1 단부
EP2, EP4, EP6: 제2 단부
PDL: 화소 정의막
EML: 발광층
CCL: 색 변환층

Claims

발광 영역과 비발광 영역을 각각 포함하는 제1, 제2, 및 제3 서브 화소들을 포함하고,
상기 제1, 제2, 및 제3 서브 화소들 각각은,
기판 상에 배치된 화소 회로층;
상기 화소 회로층 상에 배치된 제1 전극;
상기 비발광 영역에 위치하며, 상기 제1 전극 상에 배치되어 상기 발광 영역에 대응하는 상기 제1 전극의 일 영역을 노출하는 개구를 포함하는 화소 정의막;
상기 화소 정의막 상에 배치된 발광층;
상기 발광층 상에 배치된 제2 전극;
상기 제2 전극 상에 배치된 박막 봉지층;
상기 박막 봉지층 상에 배치된 컬러 필터; 및
상기 컬러 필터 상에 배치된 오버 코트층을 포함하고,
상기 오버 코트층의 굴절률은 상기 컬러 필터의 굴절률보다 크고,
상기 비발광 영역에서 상기 제2 서브 화소의 컬러 필터는 상기 제1 및 제3 서브 화소들 각각의 컬러 필터와 중첩하는, 화소.
제1 항에 있어서,
상기 컬러 필터는 불소를 함유한 모노머 및 실리카를 포함하는, 화소.
제2 항에 있어서,
상기 컬러 필터는 1.4 내지 1.55의 굴절률을 갖고, 상기 오버 코트층은 1.55 내지 1.7의 굴절률을 갖는, 화소.
제1 항에 있어서,
상기 제2 서브 화소의 컬러 필터는 상기 비발광 영역에서 상기 제1 서브 화소의 컬러 필터 상에 배치된 제1 단부 및 상기 제1 단부와 마주보며 상기 제3 서브 화소의 컬러 필터 상에 배치된 제2 단부를 포함하고,
상기 제1 단부와 상기 제1 서브 화소의 컬러 필터의 중첩 영역 및 상기 제2 단부와 상기 제3 서브 화소의 컬러 필터의 중첩 영역 각각의 폭은 상기 화소 정의막의 폭에 0.6㎛를 뺀 값 이상 내지 상기 화소 정의막의 폭에 0.2㎛를 더한 값 이하인, 화소.
제4 항에 있어서,
상기 중첩 영역들 각각에서, 상기 제2 서브 화소의 컬러 필터의 상기 제1 및 제2 단부들 각각의 높이는 1㎛ 이상인, 화소.
제5 항에 있어서,
상기 제1 및 제2 단부들 각각의 측면 경사각은 65° 내지 90°인, 화소.
제1 항에 있어서,
상기 기판은 실리콘 웨이퍼 기판을 포함하는, 화소.
제7 항에 있어서,
상기 화소 회로층은,
게이트 절연층;
상기 게이트 절연층 상에 배치된 게이트 전극; 및
상기 게이트 전극의 양 측에서 상기 기판 내에 배치되는 소스 및 드레인 영역을 포함하는, 화소.
제8 항에 있어서,
상기 제1, 제2, 및 제3 서브 화소들 각각은,
상기 화소 회로층 상에 배치된 도전 패턴;
상기 도전 패턴과 상기 제1 전극 사이에 배치된 비아층; 및
상기 비아층을 관통하여 상기 도전 패턴과 접촉하는 비아 플러그를 더 포함하고,
상기 비아 플러그는 상기 제1 전극과 전기적으로 연결되는, 화소.
제1 항에 있어서,
상기 제1 서브 화소의 컬러 필터는 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터 중 하나의 컬러 필터를 포함하고,
상기 제2 서브 화소의 컬러 필터는 상기 적색 컬러 필터, 상기 녹색 컬러 필터, 및 상기 청색 컬러 필터 중 다른 하나의 컬러 필터를 포함하며,
상기 제3 서브 화소의 컬러 필터는 상기 적색 컬러 필터, 상기 녹색 컬러 필터, 및 상기 청색 컬러 필터 중 나머지 컬러 필터를 포함하는, 화소.
제10 항에 있어서,
상기 기판은 투명 절연성 물질을 포함하는, 화소.
제11 항에 있어서,
상기 제1 서브 화소의 발광층은 제1 색의 광을 방출하고,
상기 제2 서브 화소의 발광층은 상기 제1 색의 광과 상이한 제2 색의 광을 방출하고,
상기 제3 서브 화소의 발광층은 상기 제2 색의 광과 상이한 제3 색의 광을 방출하며,
상기 제1 서브 화소의 발광층, 상기 제2 서브 화소의 발광층, 및 상기 제3 서브 화소의 발광층은 서로 이격되는, 화소.
제11 항에 있어서,
상기 제1, 제2, 및 제3 서브 화소들 각각은,
상기 비발광 영역에서 상기 박막 봉지층 상에 배치되는 뱅크; 및
상기 발광 영역에서 상기 박막 봉지층 상에 배치되며 상기 뱅크에 의해 둘러싸인 색 변환 패턴을 더 포함하는, 화소.
발광 영역 및 비발광 영역을 포함한 기판;
상기 기판 상에 배치된 화소 회로층;
상기 화소 회로층 상에 위치하며, 서로 이격되게 배치된 제1-1 전극, 제1-2 전극, 및 제1-3 전극;
상기 제1-1 전극, 상기 제1-2 전극, 및 상기 제1-3 전극 상에 위치하고, 상기 발광 영역에서 상기 제1-1 전극, 상기 제1-2 전극, 및 상기 제1-3 전극 각각의 일 영역을 노출하는 개구를 포함한 화소 정의막;
상기 개구에 의해 노출된 상기 제1-1, 제1-2, 및 제1-3 전극들과 상기 화소 정의막의 측면, 및 상기 화소 정의막의 상면 상에 배치된 발광층;
상기 발광층 상에 배치된 제2 전극;
상기 제2 전극 상에 배치된 박막 봉지층;
상기 박막 봉지층 상에 배치되며, 상기 제1-1 전극과 대응되게 위치한 제1 컬러 필터, 상기 제1-2 전극과 대응되게 위치한 제2 컬러 필터, 및 상기 제1-3 전극과 대응되게 위치한 제3 컬러 필터를 포함한 컬러 필터층; 및
상기 컬러 필터층 상에 배치된 오버 코트층을 포함하고,
상기 오버 코트층은 상기 제1, 제2, 및 제3 컬러 필터들 각각의 굴절률보다 큰 굴절률을 갖고,
상기 비발광 영역에서 인접하게 배치된 두 개의 컬러 필터들이 서로 중첩하는, 표시 장치.
제14 항에 있어서,
상기 제1, 제2, 및 제3 컬러 필터들은 불소를 함유한 모노머 및 실리카를 포함하는, 표시 장치.
제15 항에 있어서,
상기 제1, 제2, 및 제3 컬러 필터들은 1.4 내지 1.55의 굴절률을 갖고, 상기 오버 코트층은 1.55 내지 1.7의 굴절률을 갖는, 표시 장치.
제14 항에 있어서,
상기 제2 컬러 필터는 상기 비발광 영역에서 상기 제1 컬러 필터 상에 배치된 제1 단부 및 상기 제1 단부와 마주보며 상기 제3 컬러 필터 상에 배치된 제2 단부를 포함하고,
상기 제1 단부와 상기 제1 컬러 필터의 중첩 영역 및 상기 제2 단부와 상기 제3 컬러 필터의 중첩 영역 각각의 폭은 상기 화소 정의막의 폭에 0.6㎛를 뺀 값 이상 내지 상기 화소 정의막의 폭에 0.2㎛를 더한 값 이하인, 표시 장치.
제17 항에 있어서,
상기 중첩 영역들 각각에서, 상기 제2 컬러 필터의 상기 제1 및 제2 단부들 각각의 높이는 1㎛ 이상인, 표시 장치.
제18 항에 있어서,
상기 제1 및 제2 단부들 각각의 측면 경사각은 65° 내지 90°인, 표시 장치.
제14 항에 있어서,
상기 기판은 실리콘 웨이퍼 기판을 포함하는, 표시 장치.