KR20240060850A - 아날로그 신호 입력 장치 - Google Patents
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Abstract
아날로그 신호 입력 장치(1)는, 외부로부터 입력된 아날로그 신호(W1)를 절연하는 제 1 펄스 트랜스(3)와, 제 1 펄스 트랜스(3)의 1차 측에 접속되는 제 1 스위치 소자(5)와, 제 1 펄스 트랜스(3)의 2차 측에 있어서 당해 제 1 펄스 트랜스(3)와 병렬로 접속되고, 서로 직렬로 접속된 저항 소자(61) 및 제 2 스위치 소자(62)를 갖는 리셋 회로(6)와, 제 1 스위치 소자(5)에 대하여, 당해 제 1 스위치 소자(5)를 ON/OFF 제어하기 위한 드라이브 신호(W2)를 출력하고, 제 2 스위치 소자(62)에 대하여, 당해 제 2 스위치 소자(62)를 ON/OFF 제어하기 위한 리셋 신호(W4)를 출력하는 제어 회로(11)를 구비하고, 제어 회로(11)는, 제 1 스위치 소자(5)를 OFF로 할 때에, 제 2 스위치 소자(62)를 ON으로 한다
Description
본 개시는, 아날로그 신호 입력 장치에 관한 것이다.
아날로그 신호 입력 장치는, 산업 용도의 제어 감시 기기 등에서 사용되는 일이 많다. 이 아날로그 신호 입력 장치는, 예컨대, 온도 센서 등의 기기로부터 출력된 아날로그 신호를, 높은 정밀도로 AD 변환기에 입력한다. 이때, 아날로그 신호를 AD 변환하기 위해서는, 절연이 필요하게 된다. 아날로그 신호 입력 장치에 있어서는, 일반적으로 엄격한 설치 환경에서 사용되는 것을 상정하여, 대지(어스) 등을 통한 그라운드 루프에 기인하는 장애를 피하기 위해, 입력부와 내부 회로의 사이에, 절연의 조치가 이루어지고 있다.
그래서, 아날로그 신호를 수신할 때, 트랜스 소자를 절연 수단으로서 이용한 절연 방식을, 아날로그 신호 입력 장치에 채용하는 것이 제안되어 있다. 특허문헌 1에는, 절연 방식을 채용한 아날로그 신호 입력 장치가 개시되어 있다.
특허문헌 1에 개시된 아날로그 신호 입력 장치는, 펄스 트랜스의 2차 측에, 파형 정형 회로를 구비하고 있다. 이 파형 정형 회로는, 펄스 트랜스의 자성 코어를 소자(消磁)시키는 것이다. 그렇지만, 그 파형 정형 회로는, 아날로그 신호를 AD 변환기에 출력할 때에, 항상 전기적으로 접속된 상태로 되어 있기 때문에, 그 파형 정형 회로로부터 출력된 아날로그 신호의 파형에는, 왜곡이 발생하기 쉽다. 이와 같이, 아날로그 신호의 파형에 왜곡이 발생하면, AD 변환기에 의한 아날로그 신호의 센싱 정밀도가 저하할 우려가 있다.
본 개시는, 상기와 같은 과제를 해결하기 위해 이루어진 것이고, 아날로그 신호의 왜곡을 억제할 수 있는 아날로그 신호 입력 장치를 제공하는 것을 목적으로 하고 있다.
본 개시에 따른 아날로그 신호 입력 장치는, 외부로부터 입력된 아날로그 신호를 절연하는 펄스 트랜스와, 펄스 트랜스의 1차 측에 접속되는 제 1 스위치 소자와, 펄스 트랜스의 2차 측에 있어서 당해 펄스 트랜스와 병렬로 접속되고, 서로 직렬로 접속된 저항 소자 및 제 2 스위치 소자를 갖는 리셋 회로와, 제 1 스위치 소자에 대하여, 당해 제 1 스위치 소자를 ON/OFF 제어하기 위한 드라이브 신호를 출력하고, 제 2 스위치 소자에 대하여, 당해 제 2 스위치 소자를 ON/OFF 제어하기 위한 리셋 신호를 출력하는 제어 회로를 구비하고, 제어 회로는, 제 1 스위치 소자를 OFF로 할 때에, 제 2 스위치 소자를 ON으로 하는 것이다.
본 개시에 따르면, 아날로그 신호의 왜곡을 억제할 수 있다. 이 결과, 본 개시에 따른 아날로그 신호 입력 장치는, 아날로그 신호를 높은 정밀도로 센싱할 수 있다.
도 1은 실시의 형태 1에 따른 아날로그 신호 입력 장치의 구성을 나타내는 회로 구성도이다.
도 2는 실시의 형태 1에 따른 아날로그 신호 입력 장치에 있어서의 각 부의 동작 파형을 나타내는 타이밍 차트이다.
도 3(a)는 제 1 펄스 트랜스의 구동 상태를 나타내는 회로 구성도이다. 도 3(b)는 제 1 펄스 트랜스의 구동 상태에 있어서의 각 부의 동작 파형을 나타내는 타이밍 차트이다.
도 4(a)는 제 1 펄스 트랜스의 리셋 상태를 나타내는 회로 구성도이다. 도 4(b)는 제 1 펄스 트랜스의 리셋 상태에 있어서의 각 부의 동작 파형을 나타내는 타이밍 차트이다.
도 5는 실시의 형태 2에 따른 아날로그 신호 입력 장치의 구성을 나타내는 회로 구성도이다.
도 6은 종래의 아날로그 신호 입력 장치를 나타내는 회로 구성도이다.
도 7은 종래의 리셋 회로를 나타내는 회로 구성도이다.
도 2는 실시의 형태 1에 따른 아날로그 신호 입력 장치에 있어서의 각 부의 동작 파형을 나타내는 타이밍 차트이다.
도 3(a)는 제 1 펄스 트랜스의 구동 상태를 나타내는 회로 구성도이다. 도 3(b)는 제 1 펄스 트랜스의 구동 상태에 있어서의 각 부의 동작 파형을 나타내는 타이밍 차트이다.
도 4(a)는 제 1 펄스 트랜스의 리셋 상태를 나타내는 회로 구성도이다. 도 4(b)는 제 1 펄스 트랜스의 리셋 상태에 있어서의 각 부의 동작 파형을 나타내는 타이밍 차트이다.
도 5는 실시의 형태 2에 따른 아날로그 신호 입력 장치의 구성을 나타내는 회로 구성도이다.
도 6은 종래의 아날로그 신호 입력 장치를 나타내는 회로 구성도이다.
도 7은 종래의 리셋 회로를 나타내는 회로 구성도이다.
이하, 본 개시를 보다 상세하게 설명하기 위해, 본 개시를 실시하기 위한 형태에 대하여, 첨부된 도면에 따라서 설명한다.
실시의 형태 1.
실시의 형태 1에 따른 아날로그 신호 입력 장치(1)에 대하여, 도 1 내지 도 4, 도 6, 도 7을 이용하여 설명한다.
우선 먼저, 트랜스 절연 방식을 이용한 아날로그 신호 입력 장치의 동작 개요에 대하여, 특허문헌 1에 개시된 기술을 예로 들어 설명한다.
센서 소자로부터 출력된 아날로그 신호는, 스위치 소자 및 펄스 트랜스를 거쳐서, 최종적으로 AD 변환기에 전달된다. 센서 소자는, 예컨대, 온도 센서를 상정하고 있다. 이때, 센서 소자로부터 출력되는 아날로그 신호가 매우 저주파수 신호(실질적으로 직류 신호)인 경우, 당해 아날로그 신호가 저주파수 신호인 채라면, 트랜스를 통한 절연 전송을 할 수 없거나, 또는, 펄스 트랜스를 극단적으로 크게 할 필요가 있다. 그래서, 특허문헌 1에 개시된 기술에 있어서는, 아날로그 신호를 과도 펄스 파형의 형상으로 하는(변조하는) 것에 의해, 소형의 펄스 트랜스를 이용하여, 아날로그 신호의 절연 전송을 행하고 있다.
도 1은 실시의 형태 1에 따른 아날로그 신호 입력 장치(1)의 구성을 나타내는 회로 구성도이다. 이 아날로그 신호 입력 장치(1)는, 입력 단자(1a, 1b)를 갖고 있다. 이 입력 단자(1a, 1b)에는, 1개 이상의 센서 소자(2)가 케이블 등을 통해서 접속되어 있다.
아날로그 신호 입력 장치(1)는, 제 1 펄스 트랜스(3), 제 2 펄스 트랜스(4), 제 1 스위치 소자(5), 리셋 회로(6), 앰프 소자(7), 멀티플렉서(8), 버퍼 소자(9a, 9b), AD 변환기(10), 및, 제어 회로(11)를 구비하고 있다. 이 아날로그 신호 입력 장치(1)는, 트랜스 절연 방식을 채용한 것이다.
이와 같은, 아날로그 신호 입력 장치(1)는, 센서 소자(2)로부터 출력된 아날로그 신호(센서 소자 신호) W1을, 절연을 통해서, AD 변환기(10)에 정밀하게 입력하는 장치이다. 또한, 아날로그 신호 입력 장치(1)는, 입력 채널의 수(아날로그 채널의 수)에 따른 수의 회로를 갖고 있다. 도 1은 입력 채널의 수가 8개인(Ch1~Ch8) 예를 나타내고 있다.
제 1 펄스 트랜스(3)는, 센서 소자(2)로부터 입력된 아날로그 신호 W1을 절연하는 것이다. 또, 제 1 펄스 트랜스(3)는, 펄스 트랜스를 구성하는 것이다.
제 2 펄스 트랜스(4)는, 후술하는 제 1 스위치 소자(5)를 제어하는 것이다.
제 1 스위치 소자(5)는, 제 1 펄스 트랜스(3)의 1차 측(절연 측)에 접속되어 있다. 이 제 1 스위치 소자(5)는, 아날로그 신호 W1을 제 1 펄스 트랜스(3)에 인가하는 것이다. 또한, 제 1 스위치 소자(5)에는, 제 2 펄스 트랜스(4)로부터 드라이브 신호 W2가 입력될 수 있게 되어 있다. 드라이브 신호 W2는, 제 1 스위치 소자(5)를 ON/OFF(개폐) 제어하기 위한 신호이다.
리셋 회로(6)는, 제 1 펄스 트랜스(3)의 2차 측(내부 회로 측)에 있어서, 당해 제 1 펄스 트랜스(3)와 병렬로 접속되어 있다. 이 리셋 회로(6)는, 제 1 펄스 트랜스(3)를 구성하는 자성 코어를 소자하는 것이다. 다시 말해서, 리셋 회로(6)는, 제 1 펄스 트랜스(3)에 흐르는 여자 전류 W6(도 3 참조)을 리셋하는 것이다.
또한, 리셋 회로(6)는, 서로 직렬로 접속된 저항 소자(61) 및 제 2 스위치 소자(62)를 갖고 있다. 구체적으로는, 저항 소자(61)와 제 2 스위치 소자(62)는, 제 1 펄스 트랜스(3)로부터의 신호 라인에 대하여, 직렬로 접속되어 있다. 그리고, 제 2 스위치 소자(62)에는, 리셋 신호 W4가 입력될 수 있게 되어 있다. 리셋 신호 W4는, 제 2 스위치 소자(62)를 ON/OFF(개폐) 제어하기 위한 신호이다.
앰프 소자(7)는, 리셋 회로(6)의 후단에 접속되어 있다. 이 앰프 소자(7)는, 제 1 펄스 트랜스(3)로부터 출력된 아날로그 신호 W1을 증폭시키는 것이다.
멀티플렉서(8)는, 복수의 입력 채널 중, 어느 1개의 채널을 선택하는 것이다. 이 멀티플렉서(8)는, 후술하는 제어 회로(11)에 의해 제어된다.
AD 변환기(10)는, 멀티플렉서(8)의 후단에 접속되어 있다. 이 AD 변환기(10)는, 멀티플렉서(8)로부터 출력된 아날로그 신호 W1을, 디지털 신호로 변환한다. 또한, AD 변환기(10)는, 변환한 디지털 신호를 제어 회로(11)에 출력한다. 또, 도 1에 있어서는, 멀티플렉서(8)로부터 출력되는 아날로그 신호 W1을, AD 변환 입력 신호 W3으로 나타내고 있다.
제어 회로(11)는, 처리부(111), 타이밍 제어부(112), 및, Ch 선택부(113)를 갖고 있다.
처리부(111)는, AD 변환기(10)로부터 출력된 디지털 신호를 처리하는 것이다. 또한, 처리부(111)는, 처리 결과를 타이밍 제어부(112) 및 Ch 선택부(113)에 출력한다.
타이밍 제어부(112)는, 처리부(111)에 의해 처리된 디지털 신호에 기초하여, 샘플 신호 W8, 드라이브 신호 W2, 및, 리셋 신호 W4를 출력하는 것이다.
샘플 신호 W8은, AD 변환기(10)가 AD 변환 입력 신호 W3을 샘플링하기 위한 신호이다. 이 샘플 신호 W8은, 타이밍 제어부(112)에 의해, AD 변환기(10)에 출력된다. 드라이브 신호 W2는, 타이밍 제어부(112)에 의해, 버퍼 소자(9a), 멀티플렉서(8), 및, 제 2 펄스 트랜스(4)를 거쳐서, 제 1 펄스 트랜스(3)에 출력된다. 리셋 신호 W4는, 타이밍 제어부(112)에 의해, 버퍼 소자(9b) 및 멀티플렉서(8)를 거쳐서, 리셋 회로(6)에 출력된다.
여기서, 제어 회로(11)가, 제 1 스위치 소자(5)를 ON/OFF 제어하기 위해서는, 드라이브 신호 W2를 절연할 필요가 있다. 이 때문에, 아날로그 신호 입력 장치(1)는, 제 2 펄스 트랜스(4)를 구비하고 있다. 도 1에 나타내는 바와 같이, 아날로그 신호 입력 장치(1)에 있어서의 제 1 펄스 트랜스(3) 및 제 2 펄스 트랜스(4)의 1차 측은, 트랜지스터를 이용한 제 1 스위치 소자(5)만으로 구성되어 있다.
이것에 비하여, 도 6은 종래의 아날로그 신호 입력 장치(1B)를 나타내는 회로 구성도이다. 이 도 6에 나타내는 종래의 아날로그 신호 입력 장치(1B)는, 포토커플러 절연 방식을 채용하는 것이다. 종래의 아날로그 신호 입력 장치(1B)는, 앰프 소자(7), 멀티플렉서(8), 버퍼 소자(9a, 9b), AD 변환기(10), 제어 회로(11), 포토커플러(12), 및, 절연 전원 회로(13)를 구비하고 있다. 아날로그 신호 입력 장치(1B)에 있어서의 1차 측에는, AD 변환기(10) 및 절연 전원 회로(13)가 배치되어 있다.
따라서, 도 1 및 도 6에 나타내는 바와 같이, 트랜스 절연 방식의 아날로그 신호 입력 장치(1)의 회로 구성과, 포토커플러 절연 방식의 아날로그 신호 입력 장치(1B)의 회로 구성을 대비하면, 아날로그 신호 입력 장치(1)는, 아날로그 신호 입력 장치(1B)에 비하여, 부품의 수 및 제조 비용의 면에서 유리하다.
또한, 제어 회로(11)는, 제 1 펄스 트랜스(3)를 구동시킨 직후에, 당해 제 1 펄스 트랜스(3)의 자성 코어의 소자가 필요하게 되는 타이밍에만, 리셋 회로(6)가 기능하도록, 제 2 스위치 소자(62)를 제어한다.
다음으로, 아날로그 신호 입력 장치(1)의 동작에 대하여, 도 2를 이용하여 설명한다.
도 2는 실시의 형태 1에 따른 아날로그 신호 입력 장치(1)의 각 부에 있어서의 동작 파형을 나타내는 타이밍 차트이다. 도 2의 세로축은, 입력 단자(1a, 1b)에 입력된 아날로그 신호 W1, 타이밍 제어부(112)로부터 출력된 드라이브 신호 W2, AD 변환기(10)에 입력되는 AD 변환 입력 신호 W3, 및, 타이밍 제어부(112)로부터 출력된 리셋 신호 W4를 나타내고 있다. 또한, 도 2의 가로축은, 시간 경과를 나타내고 있다.
아날로그 신호 W1은, 센서 소자(2)로부터의 출력 신호이고, 시간의 경과와 함께, 완만하게 변화하고 있다.
드라이브 신호 W2는, 버퍼 소자(9a), 멀티플렉서(8), 및, 제 2 펄스 트랜스(4)를 거쳐서, 제 1 스위치 소자(5)를 ON 또는 OFF로 한다. 즉, 드라이브 신호 W2가 고전위가 되는 기간은, 제 1 펄스 트랜스(3)가 구동하는 기간이 된다. 그 기간에 있어서는, 아날로그 신호 W1의 진폭에 대응한 전압이, 제 1 펄스 트랜스(3)의 2차 측으로 전달된다. 또한, 드라이브 신호 W2가 저전위가 되는 기간은, 제 1 펄스 트랜스(3)가 리셋되는 기간이 된다.
AD 변환 입력 신호 W3의 파형은, 제 1 펄스 트랜스(3)의 2차 측에서 관측된다. AD 변환 입력 신호 W3은, 드라이브 신호 W2가 고전위가 되는 기간에 있어서, 아날로그 신호 W1의 진폭에 대응한 값이 된다. 이때, AD 변환 입력 신호 W3의 진폭은, AD 변환기(10)에 의해 샘플링된다. 또한, AD 변환 입력 신호 W3에는, 리셋 신호 W4가 고전위가 되는 시각에 있어서, 백스윙이 발생한다. 이 백스윙은, 제 1 펄스 트랜스(3)의 여자 전류 W6(도 3 참조)의 잔류로서 발생하는 리셋 전류 W7(도 4 참조)에 기인하는 것이다. 리셋 회로(6)는, 그 백스윙의 과대 진폭 및 장기 진동을 억제하기 위해 마련되어 있다.
리셋 신호 W4는, 버퍼 소자(9b) 및 멀티플렉서(8)를 거쳐서, 리셋 회로(6)의 제 2 스위치 소자(62)를 ON 또는 OFF로 한다. 즉, 리셋 신호 W4가 고전위가 되는 기간은, 제 1 펄스 트랜스(3)의 자성 코어가 소자(리셋)되는 기간이 된다. 백스윙은, 그 제 1 펄스 트랜스(3)의 자성 코어가 소자되는 기간에 있어서, 리셋 회로(6)의 저항 소자(61)에 의한 전력 소비에 의해, 빠르게 감쇠 수축한다.
다음으로, 제 1 펄스 트랜스(3)의 동작에 대하여, 도 3 및 도 4를 이용하여 상세하게 설명한다.
도 3(a)는 제 1 펄스 트랜스(3)의 구동 상태를 나타내는 회로 구성도이다. 도 3(b)는 제 1 펄스 트랜스(3)의 구동 상태(구동 기간)에 있어서의 각 부의 동작 파형을 나타내는 타이밍 차트이다. 도 3(b)의 세로축은, 아날로그 신호 W1, 드라이브 신호 W2, AD 변환 입력 신호 W3, 및, 샘플 신호 W8, 및, 여자 전류 W6을 나타내고 있다. 도 3(b)의 가로축은, 시간의 경과를 나타내고 있다.
도 3에 나타내는 바와 같이, 제 1 펄스 트랜스(3)에는, 아날로그 신호 W1이 일정한 값으로 입력되고 있다. 또한, 제 1 펄스 트랜스(3)의 구동 기간에 있어서는, 제 1 스위치 소자(5)는, 드라이브 신호 W2를 도통시키는 ON 상태로 되어 있다. 한편, 제 2 스위치 소자(62)는, 리셋 신호 W4를 차단하는 OFF 상태로 되어 있다.
제 1 스위치 소자(5)에 대하여 드라이브 신호 W2가 도통하면, 제 1 펄스 트랜스(3)의 1차 측에는, 여자 전류 W6이 흐른다. 제 1 펄스 트랜스(3)의 구동 기간(제 1 스위치 소자(5)의 도통 기간)에 있어서는, 여자 전류 W6은, 패러데이(전자 유도)의 법칙에 따라서 선형적으로 증가하고, 당해 여자 전류 W6의 총합은, Idr이 된다.
또한, 제 1 펄스 트랜스(3)의 구동 기간에 있어서는, 당해 제 1 펄스 트랜스(3)의 2차 측에는, 아날로그 신호 W1에 대응한 AD 변환 입력 신호 W3이 발생한다. 이 AD 변환 입력 신호 W3의 전위는, Vin에서 일정하게 된다. 또한, 샘플 신호 W8에 의한 샘플 기간은, AD 변환 입력 신호 W3의 도통 기간 이내로 되어 있다.
도 4(a)는 제 1 펄스 트랜스(3)의 리셋 상태를 나타내는 회로 구성도이다. 도 4(b)는 제 1 펄스 트랜스(3)의 리셋 상태(리셋 기간)에 있어서의 각 부의 동작 파형을 나타내는 타이밍 차트이다. 도 4(b)의 세로축은, 아날로그 신호 W1, 리셋 신호 W4, AD 변환 입력 신호 W3, 및, 리셋 전류 W7을 나타내고 있다. 도 4(b)의 가로축은, 시간의 경과를 나타내고 있다.
제 1 펄스 트랜스(3)를 구성하는 자성 코어의 포화 또는 편자(偏磁)를 방지하기 위해서는, 리셋 신호 W4에 의한 리셋 기간에 있어서, 자성 코어를 소자시킬 필요가 있다.
도 4에 나타내는 바와 같이, 제 1 펄스 트랜스(3)에는, 아날로그 신호 W1이 일정한 값으로 입력되고 있다. 또한, 제 1 펄스 트랜스(3)의 리셋 기간에 있어서는, 제 1 스위치 소자(5)는, 드라이브 신호 W2를 차단하는 OFF 상태로 되어 있다. 한편, 제 2 스위치 소자(62)는, 리셋 신호 W4를 도통시키는 ON 상태로 되어 있다.
제 2 스위치 소자(62)에 대하여 리셋 신호 W4가 도통하면, 제 1 펄스 트랜스(3)의 2차 측에는, 리셋 전류 W7이 흐른다. 제 1 펄스 트랜스(3)의 리셋 기간에 있어서의 제 2 스위치 소자(62)의 도통 기간에 있어서는, 리셋 전류 W7의 총합은, Irst가 된다. 이때, 리셋 전류 W7이 리셋 회로(6)의 저항 소자(61)에 흐르는 것에 의해, 당해 리셋 전류 W7에는, 전력 소비가 발생한다. 이 때문에, AD 변환 입력 신호 W3의 백스윙은, 빠르게 수렴된다.
즉, 리셋 회로(6)는, 저항 소자(61) 및 제 2 스위치 소자(62)를 갖고 있고, 리셋 기간에서만, 저항 소자(61)에 리셋 전류 W7이 흐른다. 이 때문에, 제 1 펄스 트랜스(3)는, 당해 제 1 펄스 트랜스(3)의 구동 기간에 있어서, 저항 소자(61)에 의한 전력 소비의 영향을 받는 일이 없다. 이 결과, AD 변환기(10)가 AD 변환 입력 신호 W3에 대하여 샘플링하는 경우, 당해 AD 변환기(10)는, AD 변환 입력 신호 W3의 파형에 대하여, 왜곡을 억제할 수 있고, AD 변환 입력 신호 W3을 높은 정밀도로 센싱할 수 있다.
또, 아날로그 신호 입력 장치(1)에 있어서는, 제 1 펄스 트랜스(3)의 2차 측에, 리셋 회로(6)를 배치시키고 있기 때문에, 제 2 스위치 소자(62)를 제어하는 리셋 회로(6)에 대하여, 절연 소자를 마련할 필요는 없다.
여기서, 도 7은 종래의 리셋 회로(6B)를 나타내는 회로 구성도이다. 이 종래의 리셋 회로(6B)는, 제 1 스위치 소자(5)로부터의 신호 라인에 대하여, 저항 소자(61), 및, 다이오드 등의 정류 소자(64)를 직렬로 접속하는 것이다. 이것에 비하여, 리셋 회로(6)는, 종래의 리셋 회로(6B)가 구비하는, 정류 소자(64)를 갖고 있지 않기 때문에, 만일, 아날로그 신호 W1이 다이오드의 순방향 강하 전압보다 미소 진폭이었다고 하더라도, 상기 리셋 기능을 발휘할 수 있다.
이상, 실시의 형태 1에 따른 아날로그 신호 입력 장치(1)는, 외부로부터 입력된 아날로그 신호 W1을 절연하는 제 1 펄스 트랜스(3)와, 제 1 펄스 트랜스(3)의 1차 측에 접속되는 제 1 스위치 소자(5)와, 제 1 펄스 트랜스(3)의 2차 측에 있어서 당해 제 1 펄스 트랜스(3)와 병렬로 접속되고, 서로 직렬로 접속된 저항 소자(61) 및 제 2 스위치 소자(62)를 갖는 리셋 회로(6)와, 제 1 스위치 소자(5)에 대하여, 당해 제 1 스위치 소자(5)를 ON/OFF 제어하기 위한 드라이브 신호 W2를 출력하고, 제 2 스위치 소자(62)에 대하여, 당해 제 2 스위치 소자(62)를 ON/OFF 제어하기 위한 리셋 신호 W4를 출력하는 제어 회로(11)를 구비하고, 제어 회로(11)는, 제 1 스위치 소자(5)를 OFF로 할 때에, 제 2 스위치 소자(62)를 ON으로 한다. 이 때문에, 아날로그 신호 입력 장치(1)는, 아날로그 신호 W1(AD 변환 입력 신호 W3)의 왜곡을 억제할 수 있다. 이 결과, 아날로그 신호 입력 장치(1)는, 아날로그 신호 W1을 높은 정밀도로 센싱할 수 있다.
실시의 형태 2.
실시의 형태 2에 따른 아날로그 신호 입력 장치(1B)에 대하여, 도 5를 이용하여 설명한다. 도 5는 실시의 형태 2에 따른 아날로그 신호 입력 장치(1B)의 구성을 나타내는 회로 구성도이다. 또, 상술한 실시의 형태에서 설명한 구성과 동일한 기능을 갖는 구성에 대해서는, 동일한 부호를 부여하고, 그 설명을 생략한다.
실시의 형태 2에 따른 아날로그 신호 입력 장치(1A)는, 실시의 형태 1에 따른 아날로그 신호 입력 장치(1)의 리셋 회로(6) 대신에, 리셋 회로(6A)를 구비하고 있다.
리셋 회로(6A)는, 제 1 펄스 트랜스(3)의 2차 측에 배치되어 있다. 이 리셋 회로(6A)는, 제 1 펄스 트랜스(3)를 구성하는 자성 코어를 소자하는 것이다. 또한, 리셋 회로(6)는, 저항 소자(61), 제 2 스위치 소자(62), 및, 반전 버퍼 소자(63)를 갖고 있다. 저항 소자(61), 제 2 스위치 소자(62), 및, 반전 버퍼 소자(63)는, 제 1 펄스 트랜스(3)로부터의 신호 라인에 대하여, 직렬로 접속되어 있다.
제어 회로(11)의 타이밍 제어부(112)로부터 출력된 드라이브 신호 W2는, 버퍼 소자(9a), 멀티플렉서(8), 및, 제 2 펄스 트랜스(4)를 거쳐서, 제 1 스위치 소자(5)에 입력된다. 또한, 그 드라이브 신호 W2는, 버퍼 소자(9a), 멀티플렉서(8), 및, 반전 버퍼 소자(63)를 거쳐서, 제 2 스위치 소자(62)에 입력된다.
즉, 제 2 스위치 소자(62)를 ON/OFF 제어하는 리셋 신호 W4는, 반전 버퍼 소자(63)를 이용하여, 드라이브 신호 W2의 극성을 반전시키는 것에 의해 생성된다. 이 때문에, 타이밍 제어부(112)는, 리셋 신호 W4를 생성하기 위한 회로, 및, 그 리셋 신호 W4의 출력 타이밍을 조정하기 위한 회로를, 구비할 필요가 없다. 이 결과, 아날로그 신호 입력 장치(1A)는, 제어 회로(11)의 회로 구성을 간소하게 할 수 있다.
이상, 실시의 형태 2에 따른 아날로그 신호 입력 장치(1A)에 있어서는, 리셋 회로(6A)는, 드라이브 신호 W2의 극성을 반전시킴으로써, 리셋 신호 W4를 생성하는 반전 버퍼 소자(63)를 갖는다. 이 때문에, 아날로그 신호 입력 장치(1A)는, 제어 회로(11)의 회로 구성을 간소하게 할 수 있다.
또, 본 개시는 그 개시의 범위 내에 있어서, 각 실시의 형태의 자유로운 조합, 혹은 각 실시의 형태의 임의의 구성 요소의 변형, 또는 각 실시의 형태에 있어서 임의의 구성 요소의 생략이 가능하다.
(산업상 이용가능성)
본 개시에 따른 아날로그 신호 입력 장치는, 드라이브 신호가 입력되는 제 1 스위치 소자를 OFF로 할 때에, 리셋 신호가 입력되는 제 2 스위치 소자를 ON으로 하는 것에 의해, 아날로그 신호의 왜곡을 억제할 수 있고, 아날로그 신호 입력 장치 등에 이용하기에 적합하다.
1, 1A, 1B: 아날로그 신호 입력 장치, 1a, 1b: 입력 단자, 2: 센서 소자, 3: 제 1 펄스 트랜스, 4: 제 2 펄스 트랜스, 5: 제 1 스위치 소자, 6, 6A, 6B: 리셋 회로, 61: 저항 소자, 62: 제 2 스위치 소자, 63: 반전 버퍼 소자, 64: 정류 소자, 7: 앰프 소자, 8: 멀티플렉서, 9a, 9b: 버퍼 소자, 10: AD 변환기, 11: 제어 회로, 111: 처리부, 112: 타이밍 제어부, 113: Ch 선택부, 12: 포토커플러, 13: 절연 전원 회로, W1: 아날로그 신호, W2: 드라이브 신호, W3: AD 변환 입력 신호, W4: 리셋 신호, W6: 여자 전류, W7: 리셋 전류, W8: 샘플 신호
Claims (2)
- 외부로부터 입력된 아날로그 신호를 절연하는 펄스 트랜스와,
상기 펄스 트랜스의 1차 측에 접속되는 제 1 스위치 소자와,
상기 펄스 트랜스의 2차 측에 있어서 당해 펄스 트랜스와 병렬로 접속되고, 서로 직렬로 접속된 저항 소자 및 제 2 스위치 소자를 갖는 리셋 회로와,
상기 제 1 스위치 소자에 대하여, 당해 제 1 스위치 소자를 ON/OFF 제어하기 위한 드라이브 신호를 출력하고, 상기 제 2 스위치 소자에 대하여, 당해 제 2 스위치 소자를 ON/OFF 제어하기 위한 리셋 신호를 출력하는 제어 회로
를 구비하고,
상기 제어 회로는, 상기 제 1 스위치 소자를 OFF로 할 때에, 상기 제 2 스위치 소자를 ON으로 하는
것을 특징으로 하는 아날로그 신호 입력 장치. - 제 1 항에 있어서,
상기 리셋 회로는, 상기 드라이브 신호의 극성을 반전시킴으로써, 상기 리셋 신호를 생성하는 반전 버퍼 소자를 갖는 것을 특징으로 하는 아날로그 신호 입력 장치.
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