KR20240059824A - 표시장치 및 이를 포함하는 전자장치 - Google Patents

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KR20240059824A
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Abstract

본 발명의 일 실시예에 따른 표시장치는 제1 화소영역, 및 상기 제1 화소영역에 인접한 제2 화소영역을 포함하는 복수의 화소영역, 및 이를 둘러싸는 비화소영역이 정의된 베이스층, 상기 베이스층 상에 배치되고, 복수의 절연층 및 복수의 도전패턴들을 포함하는 회로층, 상기 회로층 상에 배치되는 발광소자층, 및 상기 발광소자층 상에 배치되고, 상기 비화소영역에 중첩하는 감지패턴을 포함하는 입력감지유닛을 포함한다. 상기 발광소자층은 상기 비화소영역에 중첩하고, 상기 복수의 화소영역 각각에 대응하는 복수의 화소 개구부가 정의된 화소정의구조물, 및 적어도 일부가 상기 복수의 화소 개구부 내에 배치되는 복수의 발광소자를 포함한다. 상기 화소정의구조물은 상기 비화소영역에 중첩하고, 상기 복수의 화소영역 각각의 일부를 둘러싸는 단차패턴을 포함한다. 상기 복수의 도전패턴들은 상기 복수의 절연층 중 어느 하나의 층 상에 배치되고, 평면상에서 상기 단차패턴에 중첩하고, 적어도 일부에 전압이 인가되는 차폐패턴을 포함한다.

Description

표시장치 및 이를 포함하는 전자장치{DISPLAY DEVICE AND ELECTRONIC DEVICE INCLUDING THE SAME}
본 발명은 표시장치 및 이를 포함하는 전자장치에 관한 것으로, 보다 상세하게는 신뢰성이 개선된 표시장치 및 이를 포함하는 전자장치에 관한 것이다.
사용자에게 영상을 제공하는 스마트 폰, 태블릿, 디지털 카메라, 노트북 컴퓨터, 내비게이션, 및 텔레비전 등의 전자기기는 영상을 표시하기 위한 표시 장치를 포함한다.
표시 장치는 컬러 표시를 위해, 화소를 적색, 녹색 및 청색 화소들로 나누어 형성하고, 각 화소에 나누어 각 해당 화소의 색상의 발광층을 형성할 수 있다. 일반적으로 발광층은 새도우 마스크(shadow mask)를 이용한 증착 방법이 이용되었으나, 마스크 쳐짐 등의 불량이 발생할 수 있어, 발광층 및 이외의 유기층에 대하여 오픈 마스크를 통해 각 화소 전체에 공통으로 형성하는 공정이 개발되었다.
다만, 유기층을 공통으로 형성할 경우, 인접한 화소들 간에 공통으로 제공되는 유기층에 의하여 측부 누설 전류(Lateral leakage current)가 발생할 수 있고, 이로 인해 인접한 화소들 사이에서 혼색 및 휘도 불량이 발생할 수 있다.
본 발명은 인접 화소간 혼색이 방지되고 휘도 저하가 방지되면서도, 입력감지유닛의 감지 감도가 저하되는 것이 방지될 수 있는 표시장치 및 이를 포함하는 전자장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시장치는 제1 화소영역, 및 상기 제1 화소영역에 인접한 제2 화소영역을 포함하는 복수의 화소영역, 및 이를 둘러싸는 비화소영역이 정의된 베이스층, 상기 베이스층 상에 배치되고, 복수의 절연층 및 복수의 도전패턴들을 포함하는 회로층, 상기 회로층 상에 배치되는 발광소자층, 및 상기 발광소자층 상에 배치되고, 상기 비화소영역에 중첩하는 감지패턴을 포함하는 입력감지유닛을 포함한다. 상기 발광소자층은 상기 비화소영역에 중첩하고, 상기 복수의 화소영역 각각에 대응하는 복수의 화소 개구부가 정의된 화소정의구조물, 및 적어도 일부가 상기 복수의 화소 개구부 내에 배치되는 복수의 발광소자를 포함한다. 상기 화소정의구조물은 상기 비화소영역에 중첩하고, 상기 복수의 화소영역 각각의 일부를 둘러싸는 단차패턴을 포함한다. 상기 복수의 도전패턴들은 상기 복수의 절연층 중 어느 하나의 층 상에 배치되고, 평면상에서 상기 단차패턴에 중첩하고, 적어도 일부에 전압이 인가되는 차폐패턴을 포함한다.
상기 발광소자는 상기 회로층 상에 배치되는 제1 전극, 상기 제1 전극 및 상기 화소정의구조물 상에 배치되고, 발광층을 포함하는 유기층, 및 상기 유기층 상에 배치되는 제2 전극을 포함하고, 상기 유기층 및 상기 제2 전극의 일부는 상기 단차패턴 상에 배치될 수 있다.
상기 화소정의구조물은 상기 비화소영역에 중첩하는 화소정의막을 더 포함하고, 상기 단차패턴은 상기 화소정의막의 상면으로부터 상기 화소정의막의 두께 방향을 따라 함몰된 형상을 가지고, 상기 단차패턴은 상기 화소정의막의 상기 상면과 나란한 하면, 및 상기 하면과 상기 화소정의막의 상기 상면을 연결하는 내측면을 포함할 수 있다.
상기 유기층은 상기 화소정의막의 상기 상면 상에 배치되는 제1 부분, 및 상기 단차패턴의 상기 내측면에 배치되는 제2 부분을 포함하고, 상기 제2 부분의 두께는 상기 제1 부분의 두께에 비해 얇을 수 있다.
상기 제2 전극은 상기 화소정의막의 상기 상면 상에 배치되는 제1 전극 부분, 및 상기 단차패턴의 상기 내측면에 배치되는 제2 전극 부분을 포함하고, 상기 제2 전극 부분의 두께는 상기 제1 전극 부분의 두께에 비해 얇을 수 있다.
상기 화소정의구조물은 상기 화소정의막 상에 배치되고, 일부가 평면상에서 상기 단차패턴에 중첩하는 더미부를 더 포함하고, 상기 유기층은 상기 더미부 상에 배치되는 제3 부분, 및 상기 단차패턴의 상기 하면 상에 배치되는 제4 부분을 포함하고, 상기 제3 부분 및 상기 제4 부분은 연결되지 않을 수 있다.
상기 화소정의구조물은 상기 비화소영역에 중첩하는 화소정의막을 더 포함하고, 상기 단차패턴은 상기 화소정의막 상에 배치되고, 상기 화소정의막의 상면으로부터 역 테이퍼(Taper) 형상을 가지는 측면을 포함할 수 있다.
상기 유기층은 상기 화소정의막 상에 배치되는 제5 부분, 및 상기 단차패턴 상에 배치되는 제6 부분을 포함하고, 상기 제5 부분 및 상기 제6 부분은 연결되지 않을 수 있다.
상기 제1 전극은 제1 전원 전압을 인가받고, 상기 차폐패턴은 상기 제1 전원 전압과 상이한 제2 전원 전압을 인가받을 수 있다.
상기 유기층은 상기 제1 전극 및 상기 화소 정의막 상에 배치되고, 제1 발광층을 포함하는 제1 발광스택, 상기 제1 발광스택 상에 배치되는 제1 전하 생성층, 및 상기 제1 전하 생성층 및 상기 제2 전극 사이에 배치되고, 제2 발광층을 포함하는 제2 발광스택을 포함할 수 있다.
상기 단차패턴은 상기 제1 화소영역의 일부를 둘러싸는 제1 단차패턴, 및 상기 제2 화소영역의 일부를 둘러싸는 제2 단차패턴을 포함하고, 상기 제1 단차패턴이 상기 제1 화소영역을 둘러싸지 않는 부분을 제1 오픈부로 정의하고, 상기 제2 단차패턴이 상기 제2 화소영역을 둘러싸지 않는 부분을 제2 오픈부로 정의할 때, 상기 제1 오픈부 및 상기 제2 오픈부는 서로 마주하지 않을 수 있다.
상기 차폐패턴은 평면상에서 상기 단차패턴의 상기 제1 오픈부 및 상기 제2 오픈부 각각에 중첩할 수 있다.
상기 차폐패턴은 평면상에서 상기 제1 단차패턴에 중첩하는 제1 차폐패턴, 및 평면상에서 상기 제2 단차패턴에 중첩하는 제2 차폐패턴을 포함하고, 상기 제1 차폐패턴에 상기 제1 오픈부에 대응하는 제1 서브 오픈부가 정의되고, 상기 제2 차폐패턴에 상기 제2 오픈부에 대응하는 제2 서브 오픈부가 정의될 수 있다.
상기 회로층은 상기 차폐패턴과 동일한 층에 배치되고, 상기 차폐패턴과 이격되며, 상기 복수의 화소영역 중 어느 하나를 둘러싸는 더미 차폐패턴을 더 포함할 수 있다.
상기 차폐패턴은 평면상에서 상기 제1 단차패턴에 중첩하고, 상기 제2 단차패턴에 비중첩할 수 있다.
상기 회로층은 상기 발광소자에 전기적으로 연결되는 신호라인을 더 포함하고, 상기 복수의 절연층은 상기 신호라인이 배치된 제1 베이스 절연층, 및 상기 제1 베이스 절연층 상에 배치되고, 상기 차폐패턴이 배치된 제2 베이스 절연층을 포함할 수 있다.
상기 회로층은 상기 발광소자에 전기적으로 연결되는 신호라인을 더 포함하고, 상기 신호라인 및 상기 차폐패턴은 상기 복수의 절연층 중 동일한 층 상에 배치될 수 있다.
상기 복수의 화소영역은 상기 제2 화소영역에 인접한 제3 화소영역을 더 포함하고, 상기 제1 화소영역은 제1 광을 표시하고, 상기 제2 화소영역은 상기 제1 광과 상이한 파장의 제2 광을 표시하고, 상기 제3 화소영역은 상기 제1 광 및 상기 제2 광과 상이한 파장의 제3 광을 표시할 수 있다.
상기 회로층은 상기 복수의 화소영역 중 일부와 평면상에서 중첩하는 액티브 전압라인을 더 포함하고, 상기 차폐패턴은 상기 복수의 절연층 중 적어도 하나에 정의된 차폐 컨택홀을 통해 상기 액티브 전압라인과 전기적으로 연결될 수 있다.
상기 베이스층에 제1 단위면적을 가지는 제1 영역, 및 상기 제1 단위면적과 동일한 제2 단위면적을 가지고, 상기 제1 영역과 이격된 제2 영역이 정의되고, 상기 제1 영역에 정의된 상기 차폐 컨택홀의 개수와 상기 제2 영역에 정의된 상기 차폐 컨택홀의 개수는 서로 상이할 수 있다.
상기 감지패턴은 평면상에서 상기 차폐패턴 중 적어도 일부와 중첩할 수 있다.
본 발명의 일 실시예에 따른 표시장치는 제1 화소영역, 및 상기 제1 화소영역에 인접한 제2 화소영역을 포함하는 복수의 화소영역, 및 이를 둘러싸는 비화소영역이 정의된 베이스층, 상기 베이스층 상에 배치되는 복수의 절연층, 상기 복수의 절연층 상에 배치되고, 적어도 일부에 전압이 인가되며, 상기 비화소영역에 중첩하는 차폐패턴, 상기 비화소영역에 중첩하고, 상기 복수의 화소영역 각각에 대응하는 복수의 화소 개구부가 정의된 화소정의구조물, 및 상기 복수의 절연층 상에 배치되고, 유기층 및 상기 유기층 상에 배치된 상부전극을 포함하는 발광소자를 포함하고, 상기 화소정의구조물은 상기 비화소영역에 중첩하고, 상기 복수의 화소영역 각각의 일부를 둘러싸는 단차패턴을 포함하고, 상기 유기층 및 상기 상부전극 중 일부는 상기 단차패턴 상에 배치되고, 상기 단차패턴은 평면상에서 상기 차폐패턴 중 적어도 일부와 중첩한다.
본 발명의 일 실시예에 따른 전자장치는 제1 화소영역 및 상기 제1 화소영역에 인접하고, 상기 제1 화소영역과 상이한 파장의 광을 표시하는 제2 화소영역을 포함하는 복수의 화소영역, 및 이를 둘러싸는 비화소영역이 정의된 표시모듈, 상기 표시모듈 상에 배치된 윈도우, 및 상기 표시모듈 아래에 배치되는 외부 케이스를 포함한다. 상기 표시모듈은 제1 화소영역, 및 상기 제1 화소영역에 인접한 제2 화소영역을 포함하는 복수의 화소영역, 및 이를 둘러싸는 비화소영역이 정의된 베이스층, 상기 베이스층 상에 배치되고, 복수의 절연층 및 복수의 도전패턴들을 포함하는 회로층, 상기 회로층 상에 배치되는 발광소자층, 및 상기 발광소자층 상에 배치되고, 상기 비화소영역에 중첩하는 감지패턴을 포함하는 입력감지유닛을 포함한다. 상기 발광소자층은 상기 비화소영역에 중첩하고, 상기 복수의 화소영역 각각에 대응하는 복수의 화소 개구부가 정의된 화소정의구조물, 및 적어도 일부가 상기 복수의 화소 개구부 내에 배치되는 복수의 발광소자를 포함한다. 상기 화소정의구조물은 상기 비화소영역에 중첩하고, 상기 복수의 화소영역 각각의 일부를 둘러싸는 단차패턴을 포함한다. 상기 복수의 도전패턴들은 상기 복수의 절연층 중 어느 하나의 층 상에 배치되고, 평면상에서 상기 단차패턴에 중첩하고, 적어도 일부에 전압이 인가되는 차폐패턴을 포함한다.
본 발명의 일 실시예의 표시장치 및 이를 포함하는 전자장치에 따르면, 인접한 화소 사이에 정의된 단차패턴에 의해 측부 누설 전류가 방지되는 한편, 단차패턴에 중첩하고 소정의 전압이 인가되는 차폐패턴이 제공될 수 있다. 이에 따라, 측부 누설 전류를 효과적으로 차단하면서도, 표시패널에서 발생한 구동 신호가 입력감지유닛의 감지패턴에 전달되는 것이 방지될 수 있어, 입력감지유닛의 감지 감도가 저하되는 것이 방지될 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자장치의 결합 사시도이다.
도 2는 본 발명의 일 실시예에 따른 전자장치의 분해 사시도이다.
도 3은 본 발명의 일 실시예에 따른 전자장치의 블럭도이다.
도 4는 본 발명의 일 실시예에 따른 표시모듈의 블럭도이다.
도 5는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 표시모듈에 포함된 표시패널의 일부분의 단면도이다.
도 6b는 본 발명의 다른 실시예에 따른 표시패널의 일부분의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 발광소자의 단면도이다.
도 8a 내지 도 8e 각각은 본 발명의 일 실시예에 따른 표시모듈의 일부분을 확대한 평면도들이다.
도 9a 및 도 9b 각각은 본 발명의 일 실시예에 따른 표시패널의 단면도들이다.
도 10a 내지 도 10c 각각은 본 발명의 일 실시예에 따른 표시패널 중 일부분을 확대한 단면도들이다.
도 11a 내지 도 11d 각각은 본 발명의 일 실시예에 따른 표시모듈의 일부분을 확대한 평면도들이다.
도 12는 본 발명의 일 실시예에 따른 표시모듈의 일부분을 확대한 평면도이다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서, "직접 배치"된다는 것은 층, 막, 영역, 판 등의 부분과 다른 부분 사이에 추가되는 층, 막, 영역, 판 등이 없는 것을 의미하는 것일 수 있다. 예를 들어, "직접 배치"된다는 것은 두 개의 층 또는 두 개의 부재들 사이에 접착 부재 등의 추가 부재를 사용하지 않고 배치하는 것을 의미하는 것일 수 있다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면들을 참조하여 본 발명의 일 실시예에 따른 표시장치에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자장치의 결합 사시도이다. 도 2는 본 발명의 일 실시예에 따른 전자장치의 분해 사시도이다.
도 1을 참조하면, 전자장치(EA)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 전자장치(EA)는 영상(IM)을 표시하고 외부 입력을 감지할 수 있다. 전자장치(EA)는 다양한 실시예들을 포함할 수 있다. 예를 들어, 전자장치(EA)는 태블릿, 노트북, 컴퓨터, 스마트폰, 텔레비전 등을 포함할 수 있다. 본 실시예에서, 전자장치(EA)는 태블릿으로 예시적으로 도시되었다. 다만 이에 제한되지 않고, 일 실시예의 전자장치는 스마트폰일 수 있다. 또는, 일 실시예의 전자장치는 노트북, 모니터, 또는 텔레비전 등의 대형 표시장치일 수도 있다. 한편, 도 1에서는 리지드(rigid)한 전자장치(EA)를 예시적으로 도시하였으나, 이에 한정되지 않고 전자장치(EA)는 적어도 일부의 영역의 형상이 사용 모드에 따라 변화하는 플렉서블(flexible) 전자장치일 수도 있다.
전자장치(EA)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 표시면(DS)에 제3 방향(DR3)을 향해 영상(IM)을 표시할 수 있다. 영상(IM)이 표시되는 표시면(DS)은 전자장치(EA)의 전면(front surface)과 대응될 수 있으며, 윈도우(WM)의 전면(FS)과 대응될 수 있다. 이하, 전자장치(EA)의 표시면, 전면, 및 윈도우(WM)의 전면은 동일한 참조부호를 사용하기로 한다. 영상(IM)은 동적인 영상은 물론 정지 영상을 포함할 수 있다. 도 1에서 영상(IM)의 일 예로 복수의 아이콘들을 도시하였다.
본 실시예에서는 영상(IM)이 표시되는 방향을 기준으로 각 부재들의 전면(또는 전면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향(opposing)되고, 전면과 배면 각각의 법선 방향은 제3 방향(DR3)과 평행할 수 있다. 전면과 배면 사이의 제3 방향(DR3)에서의 이격 거리는 전자장치(EA)의 제3 방향(DR3)에서의 두께와 대응될 수 있다. 한편, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다. 또한, 본 명세서에서 "평면상에서"는 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 평면상에서 보았을 때를 의미할 수 있다.
본 발명의 일 실시예에 따른 전자장치(EA)는 외부에서 인가되는 사용자의 입력을 감지할 수 있다. 사용자의 입력은 사용자 신체의 일부, 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함한다. 사용자의 입력은 다양한 형태로 제공될 수 있고, 전자장치(EA)는 전자장치(EA)의 구조에 따라 전자장치(EA)의 측면이나 배면에 인가되는 사용자의 입력을 감지할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 2에 도시된 것과 같이, 전자장치(EA)는 윈도우(WM), 표시모듈(DM), 및 외부 케이스(EDC)를 포함한다. 본 실시예에서, 윈도우(WM)와 외부 케이스(EDC)는 결합되어 전자장치(EA)의 외관을 구성한다. 본 실시예에서, 외부 케이스(EDC), 표시모듈(DM), 및 윈도우(WM)는 제3 방향(DR3)을 따라 순차적으로 적층될 수 있다.
윈도우(WM)는 광학적으로 투명한 물질을 포함할 수 있다. 윈도우(WM)는 절연 패널을 포함할 수 있다. 예를 들어, 윈도우(WM)는 유리, 플라스틱, 또는 이들의 조합으로 구성될 수 있다.
윈도우(WM)의 전면(FS)은 상술한 바와 같이, 전자장치(EA)의 전면을 정의한다.
윈도우(WM)는 베젤 영역 및 투과 영역을 포함할 수 있다. 투과 영역은 광학적으로 투명한 영역일 수 있다. 예를 들어, 투과 영역은 약 90% 이상의 가시광선 투과율을 가진 영역일 수 있다.
베젤 영역은 투과 영역에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 베젤 영역은 투과 영역의 형상을 정의한다. 베젤 영역은 투과 영역에 인접하며, 투과 영역을 에워쌀 수 있다. 베젤 영역은 소정의 컬러를 가질 수 있다. 베젤 영역은 후술할 표시패널(DP)의 비표시영역(DP-NDA)에 중첩할 수 있다. 베젤 영역은 표시패널(DP)의 비표시영역(DP-NDA)을 커버하여 비표시영역(DP-NDA)이 외부에서 시인되는 것을 차단할 수 있다. 한편, 이는 예시적으로 설명된 것이고, 본 발명의 일 실시예에 따른 윈도우(WM)에 있어서, 베젤 영역은 생략될 수도 있다.
표시모듈(DM)은 적어도 표시패널(DP)을 포함할 수 있다. 도 2에서는 표시모듈(DM)의 적층 구조물 중 표시패널(DP)만을 도시하였으나, 실질적으로 표시모듈(DM)은 표시패널(DP)의 상측과 하측에 배치된 복수 개의 구성들을 더 포함할 수 있다. 표시모듈(DM)의 적층 구조에 대한 상세한 설명은 후술한다.
표시패널(DP)은 전자장치(EA)의 표시영역(DA, 도 1 참조) 및 비표시영역(NDA, 도 1 참조)에 대응하는 표시영역(DP-DA) 및 비표시영역(DP-NDA)을 포함한다. 본 명세서에서 "영역/부분과 영역/부분이 대응한다"는 것은 중첩한다는 것을 의미하며 동일한 면적으로 제한되지 않는다. 표시모듈(DM)은 비표시영역(DP-NDA) 상에 배치된 구동칩(DIC)을 포함할 수 있다. 표시모듈(DM)은 비표시영역(DP-NDA)에 결합된 인쇄회로기판(PCB)을 더 포함할 수 있다. 인쇄회로기판(PCB)은 이방성 도전 접착층을 통해 표시패널(DP)의 비표시영역(DP-NDA)에 배치된 패드들에 전기적으로 연결될 수 있다.
구동칩(DIC)은 표시패널(DP)의 화소를 구동하기 위한 구동 소자들 예를 들어, 데이터 구동회로를 포함할 수 있다. 도 2에서는 구동칩(DIC)이 표시패널(DP) 상에 실장된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동칩(DIC)은 인쇄회로기판(PCB) 상에 실장될 수도 있다.
외부 케이스(EDC)는 표시모듈(DM)을 수용하고, 윈도우(WM)와 결합될 수 있다. 외부 케이스(EDC)는 표시모듈(DM) 등 외부 케이스(EDC) 내에 수용된 구성들을 보호하는 것일 수 있다.
도 3은 본 발명의 일 실시예에 따른 전자장치의 블럭도이다. 도 3에서는 전술한 전자장치(EA)에 포함된 구성들을 블럭도를 통해 간략히 나타내었다.
표시장치(DD)는 이미지를 생성하고 외부입력을 감지할 수 있다. 표시장치(DD)는 윈도우(WM) 및 표시모듈(DM)을 포함할 수 있다.
제어모듈(EM)은 적어도 메인 컨트롤러(10)를 포함한다. 제어모듈(EM)은 메인 컨트롤러(10), 무선통신 모듈(20), 영상입력 모듈(30), 음향입력 모듈(40), 음향출력 모듈(50), 메모리(60), 및 외부 인터페이스 모듈(70) 등을 포함할 수 있다. 상기 모듈들은 상기 회로기판에 실장되거나, 플렉서블 회로기판을 통해 전기적으로 연결될 수 있다. 제어모듈(EM)은 전원모듈(PSM)과 전기적으로 연결될 수 있다.
메인 컨트롤러(10)는 전자장치(EA)의 전반적인 동작을 제어한다. 예를 들어 메인 컨트롤러(10)는 사용자 입력에 부합하게 표시장치(DD)을 활성화 시키거나, 비활성화 시킨다. 메인 컨트롤러(10)는 사용자 입력에 부합하게 영상입력 모듈(30), 음향입력 모듈(40), 음향출력 모듈(50) 등을 제어할 수 있다. 메인 컨트롤러(10)는 적어도 하나의 마이크로 프로세서를 포함할 수 있다.
무선통신 모듈(20)은 블루투스 또는 와이파이 회선을 이용하여 다른 단말기와 무선 신호를 송/수신할 수 있다. 무선통신 모듈(20)은 일반 통신회선을 이용하여 음성신호를 송/수신할 수 있다. 무선통신 모듈(20)은 송신할 신호를 변조하여 송신하는 송신회로(22)와, 수신되는 신호를 복조하는 수신회로(24)를 포함한다.
영상입력 모듈(30)은 영상 신호를 처리하여 표시장치(DD)에 표시 가능한 영상 데이터로 변환한다. 음향입력 모듈(40)은 녹음 모드, 음성인식 모드 등에서 마이크로폰(Microphone)에 의해 외부의 음향 신호를 입력받아 전기적인 음성 데이터로 변환한다. 음향출력 모듈(50)은 무선통신 모듈(20)로부터 수신된 음향 데이터 또는 메모리(60)에 저장된 음향 데이터를 변환하여 외부로 출력한다.
외부 인터페이스 모듈(70)은 외부 충전기, 유/무선 데이터 포트, 카드 소켓(예를 들어, 메모리 카드(Memory card), SIM/UIM card) 등에 연결되는 인터페이스 역할을 한다.
전자모듈(ELM)은 광신호를 출력하거나 수신하는 전자부품일 수 있다. 전자모듈(ELM)은 표시장치(DD)의 하측에 배치될 수 있다. 표시장치(DD)의 표시패널(DP)에는 다른 영역 대비 광 투과율이 높은 신호투과영역이 정의되고, 전자모듈(ELM)은 신호투과영역에 대응하는 전자장치(EA)의 일부영역을 통해 광신호를 송신 또는 수신한다. 본 실시예에서 전자모듈(ELM)은 카메라 모듈(CM)을 포함할 수 있다. 카메라 모듈(CM)은 자연광 신호를 수신하여 외부이미지를 촬영하는 것일 수 있다. 전자모듈(ELM)은 근접센서 또는 자외선 발광센서 등의 센서 모듈(SM)을 포함할 수 도 있다. 센서 모듈(SM)은 사용자의 신체의 일부(예, 지문, 홍채, 또는 얼굴)을 인식하거나, 사물과 핸드폰 사이의 거리를 측정하는 것일 수 있다.
전원모듈(PSM)은 전자장치(EA)의 전반적인 동작에 필요한 전원을 공급한다. 전원모듈(PSM)은 통상의 배터리 장치를 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시모듈의 블럭도이다. 본 발명에 따른 표시모듈(DM)은 적어도 하나의 반도체를 포함하는 장치일 수 있다. 표시모듈은 타이밍 제어부(TC), 주사 구동회로(SCV), 데이터 구동회로(DDV), 발광 제어 구동회로(EDV) 및 표시패널(DP)을 포함할 수 있다. 표시패널(DP)은 전기적 신호에 따라 영상을 표시한다.
본 실시예에서, 표시패널(DP)은 예시적으로 유기발광 표시 패널인 것으로 설명한다. 한편, 이는 예시적으로 기재한 것이고, 본 발명에 따른 표시패널(DP)은 다양한 실시예들을 포함할 수 있다.
타이밍 제어부(TC)는 입력 영상신호들(미 도시)을 수신하고, 주사 구동회로(SCV)와의 인터페이스 사양에 맞도록 입력 영상신호들의 데이터 포맷을 변환하여 영상 데이터들(D-RGB)을 생성한다. 타이밍 제어부(TC)는 영상 데이터들(D-RGB)과 각종 제어 신호들(DCS, SCS, ECS)을 출력한다.
주사 구동회로(SCV)는 타이밍 제어부(TC)로부터 주사 제어 신호(SCS)를 수신한다.　주사 제어 신호(SCS)는 주사 구동회로(SCV)의 동작을 개시하는 수직개시신호, 신호들의 출력 시기를 결정하는 클럭 신호 등을 포함할 수 있다.
주사 구동회로(SCV)는 복수의 주사 신호들을 생성하고, 주사 신호들을 복수의 스캔 라인들(SL1~SLn)에 순차적으로 출력한다.　
발광 제어 구동회로(EDV)는 타이밍 제어부(TC)로부터 발광 제어 신호(ECS)를 수신한다. 발광 제어 구동회로(EDV)는 발광 제어 신호(ECS)에 응답하여 복수의 발광 제어 신호들을 생성하고, 복수의 발광 라인들(EL1~ELn)에 발광 제어 신호들을 출력한다.
본 발명에서는 주사 구동회로(SCV) 및 발광 제어 구동회로(EDV)에서 주사 신호들 및 발광 제어 신호들이 각각 분할하여 출력된 것을 도시하였으나, 이에 제한되지 않고 발광 제어 구동회로(EDV)가 생략되고 주사 구동회로(SCV)에서 주사 신호들과 발광 제어 신호들이 출력될 수도 있다.
데이터 구동회로(DDV)는 타이밍 제어부(TC)로부터 데이터 제어 신호(DCS) 및 영상 데이터들(D-RGB)을 수신한다. 데이터 구동회로(DDV)는 영상 데이터들(D-RGB)을 데이터 신호들로 변환하고, 데이터 신호들을 데이터 라인들(DL1~DLm, DL)에 출력한다. 데이터 신호들은 영상 데이터들(D-RGB)의 계조값들에 대응하는 아날로그 전압들이다.
표시패널(DP)은 스캔 라인들(SL1~SLn), 발광 라인들(EL1~ELn), 데이터 라인들(DL1~DLm), 및 화소들(PX)을 포함한다. 스캔 라인들(SL1~SLn)은 제1 방향(DR1)으로 연장되고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 나열된다.
복수의 발광 라인들(EL1~ELn) 각각은 스캔 라인들(SL1~SLn) 중 대응하는 스캔 라인에 나란하게 배열될 수 있다. 데이터 라인들(DL1~DLm)은 스캔 라인들(SL1~SLn)과 절연되게 교차한다.
복수의 화소들(PX) 각각은 스캔 라인들(SL1~SLn) 중 대응하는 스캔 라인, 발광 라인들(EL1~ELn) 중 대응하는 발광 라인, 및 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 접속된다.
화소들(PX) 각각은 제1 전원 전압(ELVDD) 및 제1 전원 전압(ELVDD)보다 낮은 레벨의 제2 전원 전압(ELVSS)을 수신한다. 화소들(PX) 각각은 제1 전원 전압(ELVDD)이 인가되는 구동 전원 라인(PL)에 접속된다. 화소들(PX) 각각은 초기화 전압(Vint)을 수신하는 초기화 라인(RL)에 접속된다.
화소들(PX) 각각은 3개의 스캔 라인들에 전기적으로 연결될 수 있다. 도 1a에 도시된 것과 같이, 제2 번째 화소행의 화소들은 제1 번째 내지 제3 번째 스캔 라인(SL1 내지 SL3)에 연결될 수 있다.
한편, 표시패널(DP)은 복수의 더미 스캔 라인들을 더 포함할 수도 있다. 표시패널(DP)은 제1 번째 화소행의 화소들(PX)에 연결된 더미 스캔 라인 및 제n 번째 화소행의 화소들(PX)에 연결된 더미 스캔 라인을 더 포함할 수 있다. 또한, 데이터 라인들(DL1~DLm) 중 어느 하나의 데이터 라인에 연결된 화소들(이하, 화소열의 화소들)은 서로 연결될 수 있다. 화소열의 화소들 중 인접하는 2개의 화소들이 전기적으로 연결될 수 있다. 다만, 이는 예시적으로 설명한 것이고, 본 발명의 일 실시예에 따른 화소들(PX)의 연결 관계는 다양하게 설계될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
화소들(PX) 각각은 발광소자(미 도시) 및 발광소자의 발광을 제어하는 화소 구동회로(미 도시)를 포함한다. 화소 구동회로는 박막 트랜지스터 및 커패시터를 포함할 수 있다.
본 실시예에서, 주사 구동회로(SCV), 발광 제어 구동회로(EDV), 및 데이터 구동회로(DDV) 중 적어도 어느 하나는 화소 구동회로와 동일한 공정을 통해 형성된 박막 트랜지스터들을 포함할 수 있다. 예를 들어, 주사 구동회로(SCV), 발광 제어 구동회로(EDV), 및 데이터 구동회로(DDV) 모두 표시패널(DP)에 실장되어 제공될 수 있다. 또는, 주사 구동회로(SCV), 발광 제어 구동회로(EDV), 및 데이터 구동회로(DDV) 중 2개는 표시패널(DP)에 실장되고, 나머지 하나는 인쇄회로기판(PCB, 도 2 참조) 상에 제공되거나, 표시패널(DP)로부터 독립된 별도의 구동칩(DIC, 도 2 참조)으로 제공되어 표시패널(DP)에 접속될 수도 있다.
도 5는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다. 도 6a는 본 발명의 일 실시예에 따른 표시모듈에 포함된 표시패널의 일부분의 단면도이다. 도 6b는 본 발명의 다른 실시예에 따른 표시패널의 일부분의 단면도이다. 도 7은 본 발명의 일 실시예에 따른 발광소자의 단면도이다. 도 6a 및 도 6b 각각에서는 일 실시예의 표시패널에 포함된 일 화소에서, 화소에 포함된 발광소자 및 트랜지스터를 예시적으로 도시하였다.
도 5를 참조하면, 표시모듈(DM)은 표시패널(DP)과 입력감지유닛(ISU)을 포함할 수 있다. 표시패널(DP)은 실질적으로 영상(IM, 도 1 참조)을 생성하는 구성일 수 있다. 표시패널(DP)이 생성하는 영상(IM, 도 1 참조)은 표시영역(DA, 도 1 참조)을 통해 외부에서 사용자에게 시인될 수 있다.
표시패널(DP)은 발광형 표시패널일 수 있고, 특별히 제한되지 않는다. 예컨대, 표시패널(DP)은 유기발광 표시패널 또는 무기발광 표시패널일 수 있다. 유기발광 표시패널은 발광층이 유기발광 물질을 포함하는 표시패널일 수 있다. 무기발광 표시패널은 발광층이 퀀텀닷, 퀀텀로드, 또는 마이크로 LED를 포함하는 표시패널일 수 있다. 이하, 표시패널(DP)은 유기발광 표시패널로 설명된다.
입력감지유닛(ISU)은 표시패널(DP) 상에 배치될 수 있다. 입력감지유닛(ISU)은 외부에서 인가되는 외부 입력을 센싱할 수 있다. 외부 입력은 전자장치(ED, 도 1 참조)의 외부에서 제공되는 다양한 형태의 입력들을 포함할 수 있다. 외부 입력은 외부에서 인가되는 입력은 다양한 형태로 제공될 수 있다. 예를 들어, 외부 입력은 사용자의 손 등 신체의 일부에 의한 접촉은 물론 전자장치(EA)와 근접하거나, 소정의 거리로 인접하여 인가되는 외부 입력(예를 들어, 호버링)을 포함할 수 있다. 또한, 힘, 압력, 광 등 다양한 형태를 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
입력감지유닛(ISU)은 연속된 공정을 통해 표시패널(DP) 상에 형성될 수 있다. 이 경우, 입력감지유닛(ISU)은 표시패널(DP) 상에 직접 배치될 수 있다. 한편, 본 명세서에서 "A 구성 상에 B 구성이 직접 배치된다는 것"은 A 구성과 B 구성 사이에 제3 의 구성요소가 배치되지 않는 것을 의미할 수 있다. 예컨대, 입력감지유닛(ISU)과 표시패널(DP) 사이에 접착층이 배치되지 않을 수 있다.
표시패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로층(DP-CL), 발광소자층(DP-ED), 및 상부 절연층(TFL)을 포함할 수 있다.
베이스층(BL)은 회로층(DP-CL), 발광소자층(DP-ED), 상부 절연층(TFL)이 배치되는 베이스 면을 제공할 수 있다. 베이스층(BL)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 베이스층(BL)은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있다. 하지만, 본 발명의 실시예가 이에 한정되는 것은 아니며, 베이스층(BL)은 무기층, 유기층 또는 복합재료층을 포함할 수 있다.
베이스층(BL)은 다층 구조를 가질 수 있다. 예를 들어, 베이스층(BL)은 제1 합성 수지층, 다층 또는 단층의 무기층, 상기 다층 또는 단층의 무기층 상에 배치된 제2 합성 수지층을 포함할 수 있다. 제1 및 제2 합성 수지층들 각각은 폴리이미드(polyimide)계 수지를 포함할 수 있으며, 특별히 제한되지 않는다.
회로층(DP-CL)은 베이스층(BL) 상에 배치될 수 있다. 회로층(DP-CL)은 복수의 절연층들, 복수의 도전층들 및 반도체층을 포함할 수 있다. 회로층(DP-CL)의 복수의 도전층들은 신호 라인들 또는 화소의 제어 회로를 구성할 수 있다.
발광소자층(DP-ED)은 회로층(DP-CL) 상에 배치될 수 있다. 발광소자층(DP-ED)은 발광 소자들을 포함할 수 있다. 발광소자층(DP-ED)은 예를 들어, 유기발광소자들을 포함할 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 발광소자층(DP-ED)은 무기 발광 소자들, 유기-무기 발광 소자들, 또는 액정층을 포함할 수 있다. 발광소자층(DP-ED)은 화소정의구조물을 더 포함할 수 있다. 화소정의구조물에는 발광소자들 각각이 배치되는 화소 개구부가 정의될 수 있다.
상부 절연층(TFL)은 후술할 캡핑층 및 봉지층을 포함할 수 있다. 봉지층은 유기층 및 상기 유기층을 밀봉하는 복수의 무기층들을 포함할 수 있다.
상부 절연층(TFL)은 발광소자층(DP-ED) 상에 배치되어, 수분, 산소, 및 먼지 입자와 같은 이물질로부터 발광소자층(DP-ED)을 보호할 수 있다. 상부 절연층(TFL)은 발광소자층(DP-ED)을 밀봉하여 발광소자층(DP-ED)으로 유입되는 수분 및 산소를 차단할 수 있다. 상부 절연층(TFL)은 적어도 하나의 무기층을 포함할 수 있다. 상부 절연층(TFL)은 유기층 및 상기 유기층을 밀봉하는 복수의 무기층들을 포함할 수 있다. 상부 절연층(TFL)은 무기층/유기층/무기층 순서의 적층 구조물을 포함할 수 있다.
입력감지유닛(ISU)은 상부 절연층(TFL) 상에 배치된다. 입력감지유닛(ISU)은 연속 공정을 통해 상부 절연층(TFL) 상에 형성될 수 있다. 입력감지유닛(ISU)은 표시패널(DP) 상에 직접 배치될 수 있다. 즉, 입력감지유닛(ISU)과 표시패널(DP) 사이에는 별도의 접착 부재가 배치되지 않을 수 있다. 입력감지유닛(ISU)은 상부 절연층(TFL)의 최상부에 배치된 무기층에 접촉하도록 배치될 수 있다.
별도로 도시하지 않았으나, 본 발명의 일 실시예에 따른 표시 모듈(DM)은 표시패널(DP)의 하면에 배치된 보호 부재, 및 입력감지유닛(ISU)의 상면 상에 배치된 반사 방지 부재를 더 포함할 수 있다. 반사방지부재는 외부광의 반사율을 감소시킬 수 있다. 반사방지부재는 연속된 공정을 통해 입력감지유닛(ISU) 상에 직접 배치될 수 있다.
반사방지부재는 반사방지부재의 하측에 배치된 반사 구조물에 중첩하는 차광패턴을 포함할 수 있다. 반사방지부재는 컬러필터를 더 포함할 수 있다. 컬러필터는 차광패턴 사이에 배치되며, 제1 색 화소, 제2 색 화소, 및 제3 색 화소에 대응하는 제1 색 컬러필터, 제2 색 컬러필터, 및 제3 색 컬러필터를 포함할 수 있다.
도 5에 도시된 바와 같이, 표시패널(DP)은 평면상에서 표시영역(DP-DA) 및 비표시영역(DP-NDA)으로 구분될 수 있다. 표시패널(DP)의 표시영역(DP-DA)은 영상이 표시되는 영역이고, 비표시영역(DP-NDA)은 구동 회로나 구동 배선 등이 배치된 영역일 수 있다. 표시영역(DP-DA)에는 복수의 화소들 각각의 발광 소자들이 배치될 수 있다. 표시영역(DP-DA)은 윈도우(WM, 도 2 참조)의 투과 영역의 적어도 일부와 중첩할 수 있고, 비표시영역(DP-NDA)은 윈도우(WM)의 베젤 영역에 의해 커버될 수 있다. 표시패널(DP)의 표시영역(DP-DA) 및 비표시영역(DP-NDA)은 도 1에 도시된 전자장치(EA)의 표시영역(DA) 및 비표시영역(NDA)에 각각 대응할 수 있다.
도 5 및 도 6a를 참조하면, 일 실시예의 표시패널(DP)에서는 베이스층(BL) 상에 회로층(DP-CL), 발광소자층(DP-ED), 및 상부 절연층(TFL)이 순차적으로 배치될 수 있다. 도 6a를 통해 회로층(DP-CL), 발광소자층(DP-ED), 및 상부 절연층(TFL)에 대한 구성을 자세하게 설명한다.
회로층(DP-CL)은 적어도 하나의 절연층과 회로 소자를 포함한다. 회로 소자는 신호라인, 화소의 구동회로 등을 포함한다. 코팅, 증착 등에 의한 절연층, 반도체층 및 도전층 형성공정과 포토리소그래피 공정에 의한 절연층, 반도체층 및 도전층의 패터닝 공정을 통해 회로층(DP-CL)이 형성될 수 있다.
버퍼층(BFL)은 적층된 적어도 하나의 무기층을 포함할 수 있다. 버퍼층(BFL) 상에 반도체 패턴이 배치된다. 버퍼층(BFL)은 베이스층(BL)과 반도체 패턴 사이의 결합력을 향상시킨다.
반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘 또는 금속 산화물을 포함할 수도 있다. 도 3b에서는 일부의 반도체 패턴을 도시한 것일 뿐이고, 평면 상에서 화소의 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다.
반도체 패턴은 도핑 여부에 따라 전기적 성질이 다르다. 반도체 패턴은 도핑농도 및 전도율이 낮은 제1 영역(A1)과 상대적으로 도핑농도 및 전도율이 높은 제2 영역(S1, D1)을 포함할 수 있다. 하나의 제2 영역(S1)이 제1 영역(A1)의 일측에 배치되고, 다른 하나의 제2 영역(D1)이 제1 영역(A1)의 타측에 배치될 수 있다. 제2 영역(S1, D1)은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함한다. 제1 영역(A1)은 비-도핑영역이거나, 제2 영역(S1, D1) 대비 낮은 농도로 도핑될 수 있다.
제2 영역(S1, D1)은 실질적으로 전극 또는 신호 라인의 역할을 갖는다. 하나의 제2 영역(S1)이 트랜지스터(TR)의 소스에 해당하고 하나의 제2 영역(D1)이 드레인일 수 있다. 도 3b에는 반도체 패턴으로부터 형성된 연결 신호 라인(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 라인(SCL)은 평면상에서 트랜지스터(TR)의 드레인에 연결될 수 있다.
제1 절연층(I10)은 버퍼층(BFL) 상에 배치될 수 있다. 제1 절연층(I10)은 표시영역(DP-DA)에 배치된 복수 개의 화소들에 공통으로 중첩하며, 반도체 패턴을 커버한다. 제1 절연층(I10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(I10)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 제1 절연층(I10)뿐만 아니라 후술하는 회로층(DP-CL)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다.
게이트(G1)는 제1 절연층(I10) 상에 배치된다. 게이트(G1)는 금속 패턴의 일부분일 수 있다. 게이트(G1)는 제1 영역(A1)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(G1)는 마스크로 기능할 수 있다.
제2 절연층(I20)은 제1 절연층(I10) 위에 배치되며, 게이트(G1)를 커버할 수 있다. 제2 절연층(I20)은 화소들에 공통으로 중첩한다. 상부전극(UE)은 제2 절연층(I20) 상에 배치될 수 있다. 상부전극(UE)은 게이트(G1)와 중첩할 수 있다. 상부전극(UE)은 다층의 금속층을 포함할 수 있다. 본 발명의 일 실시예에서 상부전극(UE)은 생략될 수도 있다.
제3 절연층(I30)은 제2 절연층(I20) 위에 배치되며, 상부전극(UE)을 커버할 수 있다. 제1 연결전극(CNE1)은 제3 절연층(I30) 상에 배치될 수 있다. 제1 연결전극(CNE1)은 제1 내지 제3 절연층(10 내지 30)을 관통하는 컨택홀(CNT-1)을 통해 연결 신호 라인(SCL)에 접속될 수 있다.
제4 절연층(I40)은 제3 절연층(I30) 상에 배치되고, 제4 절연층(I40) 상에 제5 절연층(I50)이 배치될 수 있다. 제4 절연층(I40)은 유기층일 수 있다. 제2 연결전극(CNE2)은 제4 절연층(I40) 상에 배치될 수 있다. 제2 연결전극(CNE2)은 제4 절연층(I40)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결전극(CNE1)에 접속될 수 있다.
제5 절연층(I50)은 제4 절연층(I40) 상에 배치되고, 유기층일 수 있다. 제3 연결전극(CNE3)은 제5 절연층(I50) 상에 배치될 수 있다. 제3 연결전극(CNE3)은 제5 절연층(I50)을 관통하는 컨택홀(CNT-3)을 통해 제2 연결전극(CNE2)에 접속될 수 있다.
제6 절연층(I60)은 제5 절연층(I50) 상에 배치되며, 제3 연결전극(CNE3)을 커버할 수 있다. 제6 절연층(I60)은 유기층일 수 있다.
발광소자(ED)는 제6 절연층(I60) 상에 배치될 수 있다. 발광소자(ED)는 순차적으로 적층된 제1 전극(AE), 정공 수송 영역(HTR), 발광층(EML), 전자 수송 영역(ETR), 및 제2 전극(CE)을 포함할 수 있다.
발광소자(ED)의 제1 전극(AE)은 제6 절연층(I60) 상에 배치될 수 있다. 제1 전극(AE)은 제6 절연층(I60)을 관통하는 컨택홀(CNT-4)을 통해 제3 연결전극(CNE3)에 연결된다. 화소 정의막(PDL)에는 화소 개구부(OP)가 정의되어, 화소 정의막(PDL)은 제1 전극(AE)의 적어도 일부분을 노출시킨다. 화소 정의막(PDL)은 유기층일 수 있다.
도 6b에 도시된 것과 같이, 표시 영역(DP-DA)은 화소영역(PXA)과 화소영역(PXA)에 인접한 비화소영역(NPXA)을 포함할 수 있다. 비화소영역(NPXA)은 화소영역(PXA)을 에워쌀 수 있다. 본 실시예에서 화소영역(PXA)은 화소 개구부(OP)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의되었다.
정공 수송 영역(HTR)은 화소영역(PXA)과 비화소영역(NPXA)에 공통으로 배치될 수 있다. 정공 수송 영역(HTR)은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 정공 수송 영역(HTR) 상에 발광층(EML)이 배치된다.
발광층(EML) 상에 전자 수송 영역(ETR)이 배치될 수 있다. 전자 수송 영역(ETR)은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 수송 영역(HTR), 발광층(EML), 및 전자 수송 영역(ETR)은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다. 다만 이에 제한되지 않고, 정공 수송 영역(HTR), 발광층(EML), 및 전자 수송 영역(ETR) 중 적어도 하나는 마스크를 통해 패터닝되어 형성될 수 있다. 예를 들어, 발광층(EML)은 화소 개구부(OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EML)은 화소들 각각에 분리되어 형성될 수 있다.
제2 전극(CE)은 전자 수송 영역(ETR) 상에 배치될 수 있다. 제2 전극(CE)은 일체의 형상을 갖고, 복수 개의 화소들에 공통적으로 배치될 수 있다.
상부 절연층(TFL)은 발광소자층(DP-ED) 상에 배치되며, 복수 개의 박막들을 포함할 수 있다. 일 실시예에 따르면, 상부 절연층(TFL)은 캡핑층(CPL)과 캡핑층(CPL) 상에 배치된 봉지층(TFE)을 포함할 수 있다. 캡핑층(CPL)은 제2 전극(CE) 상에 배치되고 제2 전극(CE)에 접촉한다. 캡핑층(CPL)은 유기물질을 포함할 수 있다. 캡핑층(CPL)은 550nm 이상 660nm 이하의 파장범위에서 1.6 이상의 굴절률을 가질 수 있다.
봉지층(TFE)은 제1 무기봉지층(TIOL1), 제1 무기봉지층(TIOL1) 상에 배치된 유기봉지층(TOL), 및 유기봉지층(TOL) 상에 배치된 제2 무기봉지층(TIOL2)을 포함할 수 있다. 제1 무기봉지층(TIOL1) 및 제2 무기봉지층(TIOL2)은 수분/산소로부터 발광소자층(DP-ED)을 보호하고, 유기봉지층(TOL)은 먼지 입자와 같은 이물질로부터 발광소자층(DP-ED)을 보호한다.
도 6b에서는 도 6a에 도시된 실시예와 상이한 발광소자(ED-1)를 포함하는 표시패널의 일부분이 도시되었다. 도 7에서는 도 6b에 포함된 발광소자(ED-1)의 적층 구조를 간략히 도시하였다. 이하, 도 6b를 통해 다른 실시예의 표시패널을 설명함에 있어, 도 6a에서 미리 설명한 구성에 대해서는 동일한 참조부호를 부여하고 자세한 설명은 생략한다.
도 6b 및 도 7을 참조하면, 일 실시예의 표시패널에 포함된 발광소자(ED-1)는 복수의 발광스택(ST1, ST2, ST3), 및 복수의 발광스택(ST1, ST2, ST3) 사이에 배치된 전하생성층(CGL1, CGL2)을 포함할 수 있다. 일 실시예의 발광소자(ED-1)는 순차적으로 적층된 제1 전극(AE), 제1 발광스택(ST1), 제1 전하생성층(CGL1), 제2 발광스택(ST2), 제2 전하생성층(CGL2), 제3 발광스택(ST3), 및 제2 전극(CE)을 포함할 수 있다. 한편, 도 6c에서는 발광소자(ED-1)가 3개의 발광스택(ST1, ST2, ST3) 및 이들 사이에 배치된 2개의 전하생성층(CGL1, CGL2)을 포함하는 것을 예시적으로 도시하였으나, 이에 제한되지 않고 발광소자(ED-1)는 2개의 발광스택을 포함하거나, 또는 4개 이상의 발광스택을 포함할 수도 있다.
복수의 발광스택(ST1, ST2, ST3) 각각은 발광층(EML, 도 6b), 발광층(EML, 도 6b 참조)을 사이에 두고 배치된 정공 제어층(HCL, 도 6b 참조) 및 전자 제어층(ECL, 도 6b 참조)을 포함할 수 있다. 일 실시예에서, 제1 발광스택(ST1)은 제1 발광층을 포함하고, 제2 발광스택(ST2)은 제2 발광층을 포함하고, 제3 발광스택(ST3)은 제3 발광층을 포함할 수 있다. 즉, 발광소자(ED-1)는 발광층들을 포함하는 복수의 발광스택을 포함하는 탠덤(Tandem) 구조의 발광 소자일 수 있다.
도 6b에 도시된 일 실시예에서 복수의 발광스택(ST1, ST2, ST3) 각각에서 방출되는 광은 모두 동일 파장의 광일 수 있다. 예를 들어, 복수의 발광스택(ST1, ST2, ST3) 각각에서 방출되는 광은 청색 광일 수 있다. 다만, 실시예가 이에 한정되는 것은 아니며 복수의 발광스택(ST1, ST2, ST3) 각각에서 방출되는 광의 파장 영역은 서로 상이할 수 있다. 예를 들어, 복수의 발광스택(ST1, ST2, ST3) 중 적어도 하나는 청색 광을 방출하고, 나머지 스택은 녹색 광을 방출할 수 있다. 서로 다른 파장 영역의 광을 방출하는 복수의 발광스택(ST1, ST2, ST3)을 포함하는 발광소자(ED-1)는 백색광을 방출할 수 있다.
이웃하는 발광스택들(ST1, ST2, ST3) 사이에는 전하생성층(CGL1, CGL2)이 배치될 수 있다.
도 7을 참조하면, 일 실시예에서, 발광 소자(ED)는 제1 전극(EL1)에서 제2 전극(EL2) 방향으로 광을 출사할 수 있다. 일 실시예의 발광 소자(ED)는 광을 출사하는 방향을 기준으로, 정공 수송 영역(HTR) 및 중간 정공 수송 영역(MHTR1, MHTR2)이 각 스택의 발광층들(EML1, EML2, EML3)의 하부에 배치되고, 전자 수송 영역(ETR) 및 중간 전자 수송 영역(METR1, METR2)이 각 스택의 발광층들(EML1, EML2, EML3)의 상부에 배치되는 구조를 예시적으로 도시하였다. 다만, 이에 제한되지 않고 광을 출사하는 방향을 기준으로, 전자 수송 영역(ETR)이 각 스택의 발광층들(EML1, EML2, EML3)의 하부에 배치되고 정공 수송 영역(HTR)이 각 스택의 발광층들(EML1, EML2, EML3)의 상부에 배치되는 인버티드(Inverted) 소자 구조를 가질 수도 있다.
일 실시예에 따른 발광 소자(ED)는 복수의 스택(ST1, ST2, ST3)들 사이에 배치되는 전하 생성층(CGL1, CGL2, CGL3)을 포함할 수 있다. 일 실시예에 따른 발광 소자(ED)는 제1 발광스택(ST1) 및 제2 발광스택(ST2) 사이에 배치된 제1 전하 생성층(CGL1), 및 제2 발광스택(ST2) 및 제3 발광스택(ST3) 사이에 배치된 제2 전하 생성층(CGL2)을 포함할 수 있다.
전하 생성층(CGL1, CGL2)은 전압이 인가되면, 산화-환원 반응을 통하여 착제를 형성함으로써 전하들(전자들 및 정공들)을 생성할 수 있다. 그리고, 전하 생성층(CGL1, CGL2, CGL3)은, 생성된 전하들을 인접한 스택(ST1, ST2, ST3, ST4)들 각각으로 제공할 수 있다. 전하 생성층(CGL1, CGL2, CGL3)은 인접한 각각의 스택(ST1, ST2, ST3, ST4)들에서 발생하는 전류의 효율을 배로 증가시킬 수 있으며, 인접한 스택(ST1, ST2, ST3, ST4)들 사이에서 전하들의 균형을 조절하는 역할을 할 수 있다.
전하 생성층(CGL1, CGL2, CGL3) 각각은 n형 전하 생성층(n-CGL1, n-CGL2)과 p형 전하 생성층(p-CGL1, p-CGL2)이 서로 접합된 층구조를 가질 수 있다. 제1 전하 생성층(CGL1)은 제1 n형 전하 생성층(n-CGL1)과 제1 p형 전하 생성층(p-CGL1)이 서로 접합된 층구조를 가질 수 있다. 제2 전하 생성층(CGL2)은 제2 n형 전하 생성층(n-CGL2)과 제2 p형 전하 생성층(p-CGL2)이 서로 접합된 층구조를 가질 수 있다. 제3 전하 생성층(CGL3)은 제3 n형 전하 생성층(n-CGL3)과 제3 p형 전하 생성층(p-CGL3)이 서로 접합된 층구조를 가질 수 있다.
n형 전하 생성층(n-CGL1, n-CGL2)은 인접한 스택들로 전자들을 제공하는 전하 생성층일 수 있다. n형 전하 생성층(n-CGL1, n-CGL2)은 베이스 물질에 n-도펀트가 도핑된 층일 수 있다. p형 전하 생성층(p-CGL1, p-CGL2)은 인접한 스택들로 정공들을 제공하는 전하 생성층일 수 있다. 도시되지는 않았으나, n형 전하 생성층(n-CGL1, n-CGL2) 및 p형 전하 생성층(p-CGL1, p-CGL2) 사이에는 버퍼층이 더 배치될 수 있다.
전하 생성층(CGL1, CGL2, CGL3) 각각은 n형 아릴 아민계 물질을 포함하거나, p형 금속 산화물을 포함할 수 있다. 예를 들어, 전하 생성층(CGL1, CGL2, CGL3) 각각은 아릴 아민계의 유기 화합물, 금속, 금속의 산화물, 탄화물, 불화물, 또는 이들의 혼합물로 이루어진 전하발생 화합물을 포함할 수 있다.
예를 들어, 아릴 아민계의 유기 화합물은 α-NPD, 2-TNATA, TDATA, MTDATA, sprio-TAD, 또는 sprio-NPB일 수 있다. 예를 들어, 금속은 세슘(Cs), 몰리브덴(Mo), 바나듐(V), 티타늄(Ti), 텅스텐(W), 바륨(Ba), 또는 리튬(Li)일 수 있다. 또한, 예를 들어, 금속의 산화물, 탄화물, 및 불화물은 Re2O7, MoO3, V2O5, WO3, TiO2, Cs2CO3, BaF, LiF, 또는 CsF일 수 있다.
일 실시예에 따른 발광 소자(ED)에서, 제1 발광스택(ST1), 제2 발광스택(ST2), 및 제3 발광스택(ST3) 각각에는 특정 파장의 광을 방출하는 발광층(EML1, EML2, EML3)이 포함된다. 예를 들어, 발광층(EML1, EML2, EML3)은 제1 파장의 광을 방출하고, 제1 파장의 광은 청색 파장 영역의 광일 수 있다. 일 실시예에서, 제1 파장의 광은 발광 파장이 410 nm 이상 480 nm 이하인 파장 영역의 광일 수 있다. 발광층(EML1, EML2, EML3) 각각은 호스트 물질과, 청색 발광 도펀트를 포함할 수 있다. 발광층(EML1, EML2, EML3) 각각이 포함하는 도펀트는 청색 형광 도펀트일 수 있다. 발광층(EML1, EML2, EML3) 각각은 서로 동일한 호스트 물질과 도펀트 물질을 포함할 수 있다. 한편, 발광층(EML1, EML2, EML3) 중 적어도 일부는 제1 파장의 광 외에, 제2 파장의 광 또는 제3 파장의 광을 방출할 수도 있다. 제2 파장의 광은 녹색 파장 영역의 광일 수 있다. 일 실시예에서, 제2 파장의 광은 500 nm 이상 600 nm 이하인 파장 영역의 광일 수 있다. 일 수 있다. 제3 파장은 적색 파장 영역의 광일 수 있다. 일 실시예에서, 제3 파장의 광은 620 nm 이상 700 nm 이하인 파장 영역의 광일 수 있다.
제1 발광스택(ST1)은 제1 전극(EL1)으로부터 제공된 정공들을 제1 발광층(EML1)으로 수송하는 정공 수송 영역(HTR), 및 제1 전하 생성층(CGL1)으로부터 생성된 전자들을 제1 발광층(EML1)으로 수송하는 제1 중간 전자 수송 영역(METR1)을 더 포함할 수 있다.
정공 수송 영역(HTR)은 제1 전극(EL1) 상에 배치된 정공 주입층(HIL) 및 정공 주입층(HIL) 상에 배치된 정공 수송층(HTL)을 포함할 수 있다. 정공 수송층(HTL)은 제1 발광층(EML1)의 하면에 접촉할 수 있다. 다만 이에 한정되지 않고, 정공 수송 영역(HTR)은 정공 수송층(HTL) 상에 배치된 정공 측 추가층을 더 포함할 수 있다. 정공 측 추가층은 정공 버퍼층, 발광 보조층, 및 전자 저지층 중 적어도 하나를 포함할 수 있다. 정공 버퍼층은 발광층에서 방출되는 광의 파장에 따른 공진 거리를 보상하여 광 방출 효율을 증가시키는 층일 수 있다. 전자 저지층은 전자 수송 영역으로부터 정공 수송 영역으로의 전자 주입을 방지하는 역할을 하는 층일 수 있다.
제1 중간 전자 수송 영역(METR1)은 제1 발광층(EML1) 상에 배치된 제1 중간 전자 수송층(METL1)을 포함할 수 있다. 제1 중간 전자 수송층(METL1)은 제1 발광층(EML1) 및 제1 전하 생성층(CGL1) 사이에 배치되고, 제1 발광층(EML1)에 접촉할 수 있다. 제1 중간 전자 수송 영역(METR1)은 제1 중간 전자 수송층(METL1) 및 제1 전하 생성층(CGL1) 사이에 배치되는 제1 중간 전자 주입층(MEIL1)을 더 포함할 수 있다. 제1 중간 전자 수송 영역은 제1 중간 전자 수송층(METL1)과 제1 발광층(EML1) 사이에 배치되는 제1 중간 전자 측 추가층을 더 포함할 수 있다. 제1 중간 전자 측 추가층은 전자 버퍼층, 및 정공 저지층 중 적어도 하나를 포함할 수 있다.
제2 발광스택(ST2)은 제1 전하 생성층(CGL1)으로부터 생성된 정공들을 제2 발광층(EML2)으로 수송하는 제1 중간 정공 수송 영역(MHTR1), 및 제2 전하 생성층(CGL2)으로부터 제공된 전자들을 제2 발광층(EML2)으로 수송하는 제2 중간 전자 수송 영역(METR2)을 더 포함할 수 있다.
제1 중간 정공 수송 영역(MHTR1)은 제1 전하 생성층(CGL1) 상에 배치된 제1 중간 정공 주입층(MHIL1) 및 제1 중간 정공 주입층(MHIL1) 상에 배치된 제1 중간 정공 수송층(MHTL1)을 포함할 수 있다. 제1 중간 정공 수송층(MHTL1)은 제2 발광층(EML2)의 하면에 접촉할 수 있다. 다만 이에 한정되지 않고, 제1 중간 정공 수송 영역(MHTR1)은 제1 중간 정공 수송층(MHTL1) 상에 배치된 제1 중간 정공 측 추가층을 더 포함할 수 있다. 제1 중간 정공 측 추가층은 정공 버퍼층, 발광 보조층, 및 전자 저지층 중 적어도 하나를 포함할 수 있다.
제2 중간 전자 수송 영역(METR2)은 제2 발광층(EML2) 상에 배치된 제2 중간 전자 수송층(METL2)을 포함할 수 있다. 제2 중간 전자 수송층(METL2)은 제2 발광층(EML2) 및 제2 전하 생성층(CGL2) 사이에 배치되고, 제2 발광층(EML2)에 접촉할 수 있다. 제2 중간 전자 수송 영역(METR2)은 제2 중간 전자 수송층(METL2) 및 제2 전하 생성층(CGL2) 사이에 배치되는 제2 중간 전자 주입층(MEIL2)을 더 포함할 수 있다. 제2 중간 전자 수송 영역(METR2)은 제2 중간 전자 수송층(METL2)과 제2 발광층(EML2) 사이에 배치되는 제2 중간 전자 측 추가층을 더 포함할 수 있다. 제2 중간 전자 측 추가층은 전자 버퍼층, 및 정공 저지층 중 적어도 하나를 포함할 수 있다.
제3 발광스택(ST3)은 제2 전하 생성층(CGL2)으로부터 생성된 정공들을 제3 발광층(EML3)으로 수송하는 제2 중간 정공 수송 영역(MHTR2), 및 제3 전하 생성층(CGL3)으로부터 제공된 전자들을 제3 발광층(EML3)으로 수송하는 전자 수송 영역(ETR)을 더 포함할 수 있다.
제2 중간 정공 수송 영역(MHTR2)은 제2 전하 생성층(CGL2) 상에 배치된 제2 중간 정공 주입층(MHIL2) 및 제2 중간 정공 주입층(MHIL2) 상에 배치된 제2 중간 정공 수송층(MHTL2)을 포함할 수 있다. 제2 중간 정공 수송층(MHTL2)은 제3 발광층(EML3)의 하면에 접촉할 수 있다. 다만 이에 한정되지 않고, 제2 중간 정공 수송 영역(MHTR2)은 제2 중간 정공 수송층(MHTL2) 상에 배치된 제2 중간 정공 측 추가층을 더 포함할 수 있다. 제2 중간 정공 측 추가층은 정공 버퍼층, 발광 보조층, 및 전자 저지층 중 적어도 하나를 포함할 수 있다.
전자 수송 영역(ETR)은 제3 발광층(EML3) 상에 배치된 전자 수송층(ETL), 및 전자 수송층(ETL) 상에 배치된 전자 주입층(EIL)을 포함할 수 있다. 전자 수송층(ETL)은 제3 발광층(EML3)과 접촉할 수 있다. 다만 이에 한정되지 않고, 전자 수송 영역(ETR)은 전자 수송층(ETL)과 제2 발광층(GEML) 사이에 배치된 전자 측 추가층을 더 포함할 수 있다. 전자 측 추가층은 전자 버퍼층, 및 정공 저지층 중 적어도 하나를 포함할 수 있다.
도 8a 내지 도 8e 각각은 본 발명의 일 실시예에 따른 표시모듈의 일부분을 확대한 평면도들이다. 도 8a 내지 도 8e 각각에서는 도 2에 도시된 AA' 영역에서, 복수의 화소영역들의 배열과 이에 인접하여 정의되는 단차패턴, 차단패턴, 신호라인, 및 감지전극 등의 구성을 확대하여 도시하였다. 한편, 도 8b에서는 도 8a에 도시된 구성 중 복수의 화소영역들(PXA)의 배열과, 복수의 화소영역들(PXA) 각각에 인접하여 배치되는 단차패턴들(SP)의 형상을 도시하였다. 도 8c에서는 도 8a에 도시된 구성 중 복수의 화소영역들(PXA)의 배열과, 복수의 화소영역들(PXA) 중 적어도 일부에 중첩하여 배치되는 신호라인들(SGL)의 형상을 도시하였다. 도 8d에서는 도 8a에 도시된 구성 중 복수의 화소영역들(PXA)의 배열과, 복수의 화소영역들(PXA) 각각에 인접하여 배치되는 차폐패턴(SHP)의 형상을 도시하였다. 도 8e에서는 도 8a에 도시된 구성 중 복수의 화소영역들(PXA)의 배열과, 복수의 화소영역들(PXA) 각각에 인접하여 배치되는 감지패턴(TCL)의 형상을 도시하였다.
도 2, 및 도 8a 내지 도 8e를 참조하면, 일 실시예의 표시패널(DP)에서 표시영역(DP-DA)은 복수의 화소영역(PXA) 및 복수의 화소영역(PXA)을 둘러싸는 비화소영역(NPXA)을 포함할 수 있다. 복수의 화소영역(PXA)은 제1 화소영역(PXA-B), 제2 화소영역(PXA-R), 및 제3 화소영역(PXA-G)을 포함할 수 있다. 제1 화소영역(PXA-B), 제2 화소영역(PXA-R), 및 제3 화소영역(PXA-G) 각각은 서로 다른 파장의 광을 표시할 수 있다. 제1 화소영역(PXA-B)은 청색 파장의 광인 제1 광을 표시하고, 제2 화소영역(PXA-R)은 적색 파장의 광인 제2 광을 표시하고, 제3 화소영역(PXA-G)은 녹색 파장의 광인 제3 광을 표시할 수 있다.
한편, 복수의 화소영역(PXA) 각각은 전술한 화소정의막(PDL, 도 6b 참조)으로 구분되는 영역일 수 있다. 비화소영역(NPXA)은 이웃하는 화소영역들(PXA) 사이의 영역들로, 화소정의막(PDL, 도 6b 참조)과 대응하는 영역일 수 있다. 한편, 본 명세서에서 복수의 화소영역(PXA) 각각은 "화소"에 대응하는 것일 수 있다. 복수의 화소영역(PXA)은 화소 정의막(PDL, 도 6b 참조)에 정의되는 화소 개구부(OP, 도 6b 참조)에 대응하도록 구분될 수 있다.
도 8a에 도시된 바와 같이, 제1 화소영역(PXA-B)은 제2 방향(DR2)을 따라 배열되는 제1 화소 그룹을 구성할 수 있으며, 제2 화소영역(PXA-R) 및 제3 화소영역(PXA-G)은 제2 방향(DR2)을 따라 번갈아 배열되는 제2 화소 그룹을 구성할 수 있다. 제1 화소영역(PXA-B)으로 구성된 제1 화소 그룹과, 제2 화소영역(PXA-R) 및 제3 화소영역(PXA-G)으로 구성된 제2 화소 그룹 각각은 제1 방향(DR1)을 따라 이격될 수 있다. 제1 화소 그룹 및 제2 화소 그룹 각각은 제1 방향(DR1)을 따라 서로 번갈아 배열될 수 있다.
복수의 화소영역(PXA-B, PXA-R, PXA-G)은 방출하는 광의 파장에 따라 다른 면적을 가질 수 있다. 예를 들어, 도 8a에 도시된 바와 같이, 제1 광을 방출하는 제1 화소영역(PXA-B)이 가장 큰 면적을 갖고, 제2 광을 생성하는 제2 화소영역(PXA-R)이 가장 작은 면적을 가질 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 화소영역들(PXA-B, PXA-R, PXA-G)은 동일한 면적을 가지거나, 또는 도 8a에서 도시된 것과 다른 면적 비율로 화소영역들(PXA-B, PXA-R, PXA-G)이 정의될 수 있다. 복수의 화소영역(PXA-B, PXA-R, PXA-G)은 전술한 청색 파장의 광, 적색 파장의 광, 및 녹색 파장의 광 외에 다른 색의 광을 발광하는 것일 수도 있다.
복수의 화소영역(PXA-B, PXA-R, PXA-G) 각각은 평면상에서 모서리가 라운드된 직사각형 형상을 가질 수 있다. 일 실시예에서, 제1 화소영역(PXA-B) 및 제3 화소영역(PXA-G) 각각은 제2 방향(DR2)으로 연장된 장변과, 제1 방향(DR1)으로 연장된 단변을 가지는 모서리가 라운드된 직사각형 형상을 가질 수 있다. 일 실시예에서, 제2 화소영역(PXA-R)은 제1 방향(DR1)으로 연장된 장변과, 제2 방향(DR2)으로 연장된 단변을 가지는 모서리가 라운드된 직사각형 형상을 가질 수 있다.
도 8a 및 도 8b를 함께 참조하면, 일 실시예의 표시패널(DP)은 복수의 화소영역(PXA-B, PXA-R, PXA-G) 각각에 인접하고, 비화소영역(NPXA)에 중첩하고, 복수의 화소영역(PXA-B, PXA-R, PXA-G) 각각의 일부를 둘러싸는 단차패턴(SP)을 포함한다. 단차패턴(SP) 각각은 복수의 화소영역(PXA-B, PXA-R, PXA-G) 각각의 일부를 둘러싸며, 나머지 일부를 둘러싸지 않는다. 본 명세서에서, 단차패턴(SP) 중 복수의 화소영역(PXA-B, PXA-R, PXA-G)을 둘러싸지 않는 부분을 "오픈부(OPP)" 로 정의하여 설명한다. 한편, 단차패턴(SP) 각각에서 오픈부(OPP)가 차지하는 비율은 약 10% 이상 약 50% 이하일 수 있다. 단차패턴(SP) 각각에서 오픈부(OPP)의 비율이 10% 미만일 경우, 구동전압이 과도하게 상승하여 표시장치의 효율이 떨어질 수 있다. 단차패턴(SP) 각각에서 오픈부(OPP)의 비율이 50% 초과일 경우, 측부 누설 전류가 과도하게 발생하여 인접 화소간 혼색 등이 발생하고, 이에 따라 표시장치의 광특성이 저하될 수 있다. 한편, 단차패턴(SP) 각각에서의 오픈부(OPP)가 차지하는 비율은 "제2 전극(CE)의 오픈율" 로 지칭될 수 있다.
한편, 단차패턴(SP)은 전술한 화소정의막(PDL, 도 6a 참조) 상에 배치되거나, 화소정의막(PDL, 도 6a 참조)에 정의된다. 단차패턴(SP)은 화소정의막(PDL, 도 6a 참조)의 상면과 제3 방향(DR3)에서 단차(step)를 가지는 면을 가지는 구성일 수 있다. 단차패턴(SP)은 단면상에서, 화소정의막(PDL, 도 6a 참조)의 상면에서 화소정의막(PDL, 도 6a 참조)의 두께 방향을 따라 함몰된 형상을 가지거나, 또는, 화소정의막(PDL, 도 6a 참조) 상에 배치되어 역 테이퍼(Taper) 형상을 가지는 돌출 구조를 포함할 수 있다. 단차패턴(SP)의 단면상 형상에 대한 자세한 설명은 후술한다.
단차패턴(SP)은 제1 화소영역(PXA-B)의 일부를 둘러싸는 제1 단차패턴(SP1), 제2 화소영역(PXA-R)의 일부를 둘러싸는 제2 단차패턴(SP2), 및 제3 화소영역(PXA-G)의 일부를 둘러싸는 제3 단차패턴(SP3)을 포함할 수 있다. 제1 단차패턴(SP1), 제2 단차패턴(SP2), 및 제3 단차패턴(SP3) 각각은 제1 화소영역(PXA-B), 제2 화소영역(PXA-R), 및 제3 화소영역(PXA-G) 각각의 일부를 둘러싸고, 나머지 일부를 둘러싸지 않는 것일 수 있다.
제1 단차패턴(SP1)에는 제1 화소영역(PXA-B) 중 일부를 둘러싸지 않는 제1 오픈부(OPP1)가 정의되고, 제2 단차패턴(SP2)에는 제2 화소영역(PXA-R) 중 일부를 둘러싸지 않는 제2 오픈부(OPP2)가 정의되고, 제3 단차패턴(SP3)에는 제3 화소영역(PXA-G) 중 일부를 둘러싸지 않는 제3 오픈부(OPP3)가 정의된다.
인접하게 배치된 제1 화소영역(PXA-B), 제2 화소영역(PXA-R), 및 제3 화소영역(PXA-G) 각각에 정의된 제1 단차패턴(SP1), 제2 단차패턴(SP2), 및 제3 단차패턴(SP3)에 있어서, 제1 단차패턴(SP1), 제2 단차패턴(SP2), 및 제3 단차패턴(SP3) 각각에 정의된 제1 오픈부(OPP1), 제2 오픈부(OPP2) 및 제3 오픈부(OPP3) 각각은 평면상에서 서로 마주하지 않도록 정의된다. 본 명세서에서 각각의 오픈부가 "평면상에서 서로 마주하지 않도록" 정의된다는 것은, 도 8b 등에 도시된 바와 같이 각각의 화소영역에 정의된 밸리영역의 오픈부가 밸리영역 간 최단거리가 정의되는 부분에서 서로 겹치지 않는다는 것을 의미한다. 예를 들어, 제1 화소영역(PXA-B)의 주변에 정의된 제1 단차패턴(SP1)에는 제1 오픈부(OPP1)가 정의되고, 제1 오픈부(OPP1)가 정의된 부분에서 가장 인접한 제2 단차패턴(SP2)의 일부분 및 제3 단차패턴(SP3)의 일부분 각각에서는 오픈부가 정의되지 않는다. 마찬가지로, 제2 오픈부(OPP2)가 정의된 부분에서 가장 인접한 제1 단차패턴(SP1)의 일부분 및 제3 단차패턴(SP3)의 일부분 각각에서는 오픈부가 정의되지 않으며, 제3 오픈부(OPP3)가 정의된 부분에서 가장 인접한 제1 단차패턴(SP1)의 일부분 및 제2 단차패턴(SP2)의 일부분 각각에서는 오픈부가 정의되지 않는다.
제1 오픈부(OPP1), 제2 오픈부(OPP2) 및 제3 오픈부(OPP3) 각각은 제1 화소영역(PXA-B), 제2 화소영역(PXA-R), 및 제3 화소영역(PXA-G) 각각의 일 측에 정의될 수 있다. 예를 들어, 도 8b에 도시된 바와 같이, 제1 단차패턴(SP1)은 2개의 제1 화소영역(PXA-B)을 둘러싸도록 배치되며, 제1 오픈부(OPP1)는 제1 화소영역(PXA-B)에서 제1 방향(DR1)으로 연장된 단변 및 제2 방향(DR2)으로 연장된 장변에 인접하게 정의될 수 있다. 제2 단차패턴(SP2)은 하나의 제2 화소영역(PXA-R)을 둘러싸도록 배치되며, 제2 오픈부(OPP2)는 제2 화소영역(PXA-R)에서 제1 방향(DR1)으로 연장된 장변에 인접하게 정의되고, 제3 단차패턴(SP3)은 하나의 제3 화소영역(PXA-G)을 둘러싸도록 배치되며, 제3 오픈부(OPP3)는 제3 화소영역(PXA-G)에서 제2 방향(DR2)으로 연장된 장변에 인접하게 정의될 수 있다. 도 8b에 도시된 바와 같이, 제1 오픈부(OPP1)는 제1 화소영역(PXA-B)에서 제1 방향(DR1)에서의 끝단에 해당하는 장변 및 제2 방향(DR2)에서의 끝단에 해당하는 단변 각각에 인접하게 정의되고, 제2 오픈부(OPP2)는 제2 화소영역(PXA-R)에서 제2 방향(DR2)에서의 끝단에 해당하는 장변에 인접하게 정의되고, 제3 오픈부(OPP3)는 제3 화소영역(PXA-G)에서 제1 방향(DR1)에서의 끝단에 해당하는 장변에 인접하게 정의될 수 있다.
일 실시예에서, 제1 화소영역(PXA-B)에서 제2 방향(DR2)으로 연장된 장변을 제1 측변, 제1 방향(DR1)으로 연장된 단변을 제2 측변으로 정의할 때, 제1 오픈부(OPP1)는 제1 측변에 정의될 수 있다. 제2 화소영역(PXA-R)에서 제2 방향(DR2)으로 연장된 단변을 제3 측변, 제1 방향(DR1)으로 연장된 장변을 제4 측변으로 정의할 때, 제2 오픈부(OPP2)는 제4 측변에 정의될 수 있다. 즉, 인접하게 배치된 제1 화소영역(PXA-B) 및 제2 화소영역(PXA-R)에 있어서, 제1 화소영역(PXA-B) 및 제2 화소영역(PXA-R) 각각에 인접하게 배치된 제1 단차패턴(SP1) 및 제2 단차패턴(SP2)에 정의된 제1 오픈부(OPP1) 및 제2 오픈부(OPP2) 각각은 연장방향이 상이하도록 정의될 수 있다.
일 실시예에 따른 표시장치에서는 인접한 화소 사이에서 측부 누설 전류(Lateral leakage current)가 발생하는 것을 방지하고자, 화소영역 각각의 일부를 둘러싸는 단차패턴(SP)이 정의된다. 한편, 본 명세서에서 "측부 누설 전류" 란 발광소자의 적층 방향인 제3 방향(DR3), 즉, 영상이 표시되는 방향으로 흐르는 전류 외에, 제3 방향(DR3)과 교차하는 다른 방향으로 흐르는 전류를 의미한다. 측부 누설 전류는 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 평면에서 평면에 평행한 방향으로 흐르는 전류를 의미할 수 있다. 일 실시예에 따른 표시장치에서는 화소정의막의 두께 방향으로 함몰된 단차패턴(SP)이 정의됨에 따라, 측부 누설 전류가 발생하는 것을 방지하여 인접한 화소영역 사이의 혼색을 방지하고 휘도 저하를 방지할 수 있다.
한편, 일 실시예에 따른 표시장치에서는 구동전압이 과도하게 상승하는 것을 방지하기 위해, 단차패턴(SP) 각각에 오픈부(OPP1, OPP2, OPP3)를 형성한다. 또한, 일 실시예의 표시장치에서는 인접하게 배치된 화소영역 각각에 정의된 단차패턴(SP)에서, 오픈부(OPP1, OPP2, OPP3)는 서로 마주하지 않도록 정의될 수 있다. 오픈부(OPP1, OPP2, OPP3)가 서로 마주하도록 정의될 경우, 마주하는 오픈부(OPP1, OPP2, OPP3)가 정의된 인접한 화소끼리 측부 누설 전류가 발생할 수 있으나, 일 실시예의 표시장치에서는 오픈부(OPP1, OPP2, OPP3)를 서로 마주하지 않도록 정의함으로써, 목적한 방향 외에 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 평면 방향으로 흐르는 전류를 방지할 수 있다. 이에 따라, 표시장치의 구동전압 상승을 방지하면서도, 인접 화소간 혼색이 방지되고 휘도 저하가 방지되어, 표시장치의 표시효율이 개선될 수 있다.
도 8a 및 도 8c를 함께 참조하면, 일 실시예의 표시패널(DP)에서, 복수의 화소영역(PXA-B, PXA-R, PXA-G) 각각에 신호라인(SGL)의 일부가 평면상에서 중첩하도록 배치될 수 있다. 신호라인(SGL)은 전술한 스캔 라인들(SL1~SLn, 도 4 참조), 발광 라인들(EL1~ELn, 도 4 참조), 데이터 라인들(DL1~DLm, 도 4 참조) 중 적어도 어느 하나를 포함하는 것일 수 있다. 예를 들어, 신호라인(SGL)은 복수의 화소영역(PXA-B, PXA-R, PXA-G) 각각에 배치된 화소들에 연결된 데이터 라인들을 포함할 수 있다. 신호라인(SGL)은 전술한 회로층(DP-CL, 도 6a 참조)에 포함되며, 회로층(DP-CL, 도 6a 참조)에 포함된 복수의 절연층 중 어느 하나 상에 배치되는 것일 수 있다.
한편, 본 명세서에서 "평면상에서 중첩" 한다는 것은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 평면상에서 보았을 때 중첩하는 것을 의미할 수 있다. 즉, "평면상에서 중첩" 한다는 것은 두께 방향인 제3 방향(DR3)에서 나란히 배열되어 중첩하는 것을 의미할 수 있다.
신호라인(SGL)은 제1 화소영역(PXA-B)에 중첩하는 제1 신호라인(SGL-B), 제2 화소영역(PXA-R)에 중첩하는 제2 신호라인(SGL-R), 및 제3 화소영역(PXA-G)에 중첩하는 제3 신호라인(SGL-G)을 포함할 수 있다. 제1 신호라인(SGL-B)은 제1 화소영역(PXA-B)에 중첩하며, 제1 화소영역(PXA-B)에 배치된 화소에 연결되어 데이터 신호를 공급할 수 있다. 제2 신호라인(SGL-R)은 제2 화소영역(PXA-R)에 중첩하며, 제2 화소영역(PXA-R)에 배치된 화소에 연결되어 데이터 신호를 공급할 수 있다. 제3 신호라인(SGL-G)은 제3 화소영역(PXA-G)에 중첩하며, 제3 화소영역(PXA-G)에 배치된 화소에 연결되어 데이터 신호를 공급할 수 있다.
신호라인(SGL)은 복수의 화소영역(PXA-B, PXA-R, PXA-G) 중 적어도 하나에 중첩하는 액티브 전압라인(EOA)을 더 포함할 수 있다. 도 8c에 도시된 바와 같이, 액티브 전압라인(EOA)은 제1 화소영역(PXA-B)에 중첩하도록 배치될 수 있다. 액티브 전압라인(EOA)은 후술할 차폐패턴(SHP)에 전기적으로 연결되어, 차폐패턴(SHP)에 소정의 전압을 제공하는 것일 수 있다. 액티브 전압라인(EOA)은 차폐패턴(SHP)에 직류 전압을 제공할 수 있다. 예를 들어, 액티브 전압라인(EOA)은 차폐패턴(SHP)에 제2 전원 전압(ELVSS, 도 4 참조)을 제공하는 것일 수 있다. 또는, 액티브 전압라인(EOA)은 제1 전원 전압(ELVDD, 도 4 참조)을 제공하는 것일 수도 있다.
액티브 전압라인(EOA)은 신호라인(SGL)에 포함된 다른 배선들과 동일한 층에 배치되거나, 상이한 층에 배치될 수 있다. 일 실시예에서, 액티브 전압라인(EOA)과 제1 신호라인 내지 제3 신호라인(SGL-B, SGL-R, SGL-G) 각각은 회로층(DP-CL, 도 6a 참조)에 포함된 복수의 절연층 중 동일한 층 상에 배치될 수 있다. 또는, 액티브 전압라인(EOA)은 제1 신호라인 내지 제3 신호라인(SGL-B, SGL-R, SGL-G)과 상이한 절연층 상에 배치될 수도 있다.
도 8a 및 도 8d를 함께 참조하면, 일 실시예의 표시패널(DP)은 복수의 화소영역(PXA-B, PXA-R, PXA-G) 각각에 인접하고, 비화소영역(NPXA)에 중첩하고, 복수의 화소영역(PXA-B, PXA-R, PXA-G) 각각의 적어도 일부를 둘러싸는 차폐패턴(SHP)을 포함한다. 차폐패턴(SHP) 중 적어도 일부에는 소정의 전압이 인가된다. 차폐패턴(SHP)에는 직류전압이 인가될 수 있다. 예를 들어, 차폐패턴(SHP)에는 제2 전원 전압(ELVSS, 도 4 참조)이 인가될 수 있다.
차폐패턴(SHP) 각각은 복수의 화소영역(PXA-B, PXA-R, PXA-G) 각각의 적어도 일부를 둘러싼다. 도 8d에 도시된 바와 같이, 차폐패턴(SHP)은 평면상에서 복수의 화소영역(PXA-B, PXA-R, PXA-G) 각각을 완전히 둘러싸도록 배치될 수 있다. 차폐패턴(SHP)은 전술한 회로층(DP-CL, 도 6a 참조)에 포함되며, 회로층(DP-CL, 도 6a 참조)에 포함된 복수의 절연층 중 어느 하나 상에 배치되는 것일 수 있다.
도 8a, 도 8b 및 도 8d를 함께 참조하면, 차폐패턴(SHP)은 평면상에서 단차패턴(SP)에 중첩하도록 배치된다. 차폐패턴(SHP)은 평면상에서 단차패턴(SP)에 대응되는 형상을 가질 수 있다. 한편, 전술한 단차패턴(SP)은 차폐패턴(SHP)에 전면적으로 중첩하는 것일 수 있다. 본 명세서에서 "전면적으로 중첩" 한다는 것은 일 구성의 전체가 다른 구성의 적어도 부분에 중첩하는 것을 의미할 수 있다. 즉, "A가 B에 평면상에서 전면적으로 중첩" 한다는 것은 제3 방향(DR3)에서 A의 전체가 B의 적어도 일부분에 나란히 배열되어 중첩하는 것을 의미할 수 있다. 단차패턴(SP)이 배치된 부분 전체는 평면상에서 차폐패턴(SHP)이 배치된 부분과 중첩하는 것일 수 있다.
차폐패턴(SHP)은 평면상에서 단차패턴(SP)에 정의된 오픈부(OPP)에도 중첩하는 형상을 가질 수 있다. 전술한 단차패턴(SP)에는 오픈부(OPP)가 정의되어 복수의 화소영역(PXA-B, PXA-R, PXA-G) 중 일부를 둘러싸지 않은 형상을 가지나, 차폐패턴(SHP)은 복수의 화소영역(PXA-B, PXA-R, PXA-G) 각각을 완전히 둘러싸도록 배치되며, 단차패턴(SP)에서 오픈부(OPP)가 정의된 부분에도 평면상에서 중첩하도록 배치될 수 있다.
차폐패턴(SHP)은 제1 화소영역(PXA-B)을 둘러싸는 제1 차폐패턴(SHP1), 제2 화소영역(PXA-R)을 둘러싸는 제2 차폐패턴(SHP2), 및 제3 화소영역(PXA-G)을 둘러싸는 제3 차폐패턴(SHP3)을 포함할 수 있다.
차폐패턴(SHP)은 제1 차폐패턴(SHP1), 제2 차폐패턴(SHP2), 및 제3 차폐패턴(SHP3) 각각을 연결하는 연결 차폐패턴(SHP-C)을 더 포함할 수 있다. 복수의 화소영역(PXA-B, PXA-R, PXA-G) 각각을 둘러싸는 제1 차폐패턴(SHP1), 제2 차폐패턴(SHP2), 및 제3 차폐패턴(SHP3)은 연결 차폐패턴(SHP-C)에 의해 연결되어, 동일한 전압을 제공받을 수 있다.
도 8a 내지 도 8d를 함께 참조하면, 차폐패턴(SHP)은 복수의 절연층 중 차폐패턴(SHP)이 배치된 절연층에 형성된 차폐 컨택홀(SHP-CT)에 의해 전압을 공급받을 수 있다. 차폐 컨택홀(SHP-CT)은 신호 라인들(SGL) 중 적어도 어느 하나에 중첩하도록 형성되며, 차폐패턴(SHP)은 차폐 컨택홀(SHP-CT)에 의해 신호 라인들(SGL) 중 적어도 어느 하나에 전기적으로 연결되어 전압을 공급받는 것일 수 있다. 차폐 컨택홀(SHP-CT)은 액티브 전압라인(EOA)에 중첩하도록 형성되어, 차폐 컨택홀(SHP-CT)에 의해 제2 전원 전압(ELVSS, 도 4 참조)이 차폐패턴(SHP)에 인가되는 것일 수 있다.
도 8a 및 도 8e를 함께 참조하면, 입력감지유닛(ISU, 도 5 참조)은 감지패턴(TCP)을 포함하며, 감지패턴(TCP)은 비화소영역(NPXA)에 중첩하도록 배치될 수 있다. 감지패턴(TCP)은 비화소영역(NPXA)에 중첩하며, 복수의 화소영역들(PXA)에는 중첩하지 않을 수 있다.
감지패턴(TCP)은 평면상에서 단차패턴(SP) 및 차폐패턴(SHP) 각각에 인접하도록 배치될 수 있다. 도 8a에 도시된 바와 같이 평면상에서 보았을 때 감지패턴(TCP)이 배치된 부분과 단차패턴(SP) 및 차폐패턴(SHP)이 배치된 부분은 인접하며, 사이에 다른 구성이 배치되지 않을 수 있다. 도 8a 내지 도 8e에서는 감지패턴(TCP)이 단차패턴(SP) 및 차폐패턴(SHP) 각각에 평면상에서 중첩하지 않는 것을 예시적으로 도시하였으나, 이에 한정되지 않고 감지패턴(TCP)의 일부는 단차패턴(SP) 및 차폐패턴(SHP) 각각에 중첩하도록 배치될 수도 있다.
일 실시예에 따른 표시장치에서는 인접한 화소 사이에서 측부 누설 전류(Lateral leakage current)가 발생하는 것을 방지하고자, 화소영역 각각의 일부를 둘러싸는 단차패턴이 정의되나, 단차패턴에 의해 발광소자의 제2 전극의 단락이 형성될 경우, 제2 전극의 전체 저항이 증가하고, 표시패널에서 발생하는 구동 신호 등이 표시패널의 상부에 배치된 입력감지유닛으로 전달되어, 입력감지유닛의 감지 감도가 저하될 수 있다. 특히, 입력감지유닛에 포함된 감지패턴은 단차패턴에 중첩하거나, 적어도 인접하게 배치되므로, 제2 전극의 단락에 의해 감지패턴의 감지 감도가 저하될 수 있다.
일 실시예에 따른 표시장치에서는 평면상에서 단차패턴에 중첩하는 차폐패턴을 포함하는 한편, 차폐패턴에 제2 전원 전압 등의 소정의 전압이 제공되어, 차폐패턴이 표시패널에서 발생한 구동 신호 등을 차단하는 기능을 수행할 수 있다. 이에 따라, 단차패턴이 배치되어 제2 전극의 단락이 형성되더라도 표시패널에서 발생한 구동 신호가 입력감지유닛의 감지패턴에 전달되는 것이 방지될 수 있어, 입력감지유닛의 감지 감도가 저하되는 것이 방지될 수 있다. 이에 따라, 입력감지유닛을 포함하는 표시장치 및 전자장치의 신뢰성이 개선될 수 있다.
도 9a 및 도 9b 각각은 본 발명의 일 실시예에 따른 표시패널의 단면도들이다. 도 9a 및 도 9b 각각은 도 8a에 도시된 I-I' 절단선을 따라 절단된 단면을 도시하였다.
도 8a, 도 9a 및 도 9b를 함께 참조하면, 일 실시에의 표시모듈(DM)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로층(DP-CL), 회로층(DP-CL) 상에 배치된 발광소자층(DP-ED), 발광소자층(DP-ED) 상에 배치된 상부 절연층(TFL), 및 상부 절연층(TFL) 상에 배치된 입력감지유닛(ISU)을 포함한다.
회로층(DP-CL)은 복수의 절연층(I10, I20, I30, I40, I50, I60) 및 복수의 도전패턴들을 포함한다. 회로층(DP-CL)에 포함된 복수의 도전패턴들은 복수의 절연층(I10, I20, I30, I40, I50, I60)에 배치되며, 전술한 신호라인들(SGL)을 포함할 수 있다. 회로층(DP-CL)에 포함된 복수의 도전패턴들은 제1 신호라인(SGL-B), 제2 신호라인(SGL-R), 제3 신호라인(SGL-G), 및 액티브 전압라인(EOA)을 포함할 수 있다. 한편, 도시하지는 않았으나, 회로층(DP-CL)에는 전술한 트랜지스터(TR) 및 커패시터 등이 더 포함될 수 있다.
신호라인들(SGL)은 복수의 절연층(I10, I20, I30, I40, I50, I60) 중 적어도 어느 하나의 층 상에 배치된다. 예를 들어, 신호라인들(SGL)은 도 9a에 도시된 바와 같이, 제3 절연층(I30) 상에 배치될 수 있다. 또는, 신호라인들(SGL)은 도 9b에 도시된 바와 같이, 제4 절연층(I40) 상에 배치될 수 있다. 한편, 본 명세서에서 신호라인들(SGL)이 배치된 층은 "제1 베이스 절연층" 으로 지칭될 수 있다.
도시된 바와 달리, 신호라인들(SGL)은 복수의 절연층(I10, I20, I30, I40, I50, I60) 중 복수의 절연층 상에 배치된 구조를 가질 수 있다. 예를 들어, 신호라인들(SGL) 중 적어도 일부는 복수의 절연층(I10, I20, I30, I40, I50, I60) 중 2개의 층에 배치된 이중층 배선 구조를 가질 수 있다. 예를 들어, 제1 신호라인(SGL-B), 제2 신호라인(SGL-R), 제3 신호라인(SGL-G), 및 액티브 전압라인(EOA) 중 적어도 일부는 제3 절연층(I30) 및 제4 절연층(I40) 각각에 배치된 이중층 배선 구조를 가질 수 있다.
도 9a 및 도 9b에서는 제1 신호라인(SGL-B), 제2 신호라인(SGL-R), 제3 신호라인(SGL-G), 및 액티브 전압라인(EOA) 각각이 모두 동일한 층에 배치된 것을 예시적으로 도시하였으나, 이에 제한되지 않고 신호라인들(SGL) 중 일부는 나머지와 다른 층 상에 배치될 수도 있다. 예를 들어, 액티브 전압라인(EOA)은 제1 신호라인(SGL-B), 제2 신호라인(SGL-R), 및 제3 신호라인(SGL-G)과 다른 절연층 상에 배치될 수 있다.
회로층(DP-CL)에 포함된 복수의 도전패턴들은 차폐패턴(SHP)을 포함한다. 차폐패턴(SHP)은 복수의 절연층(I10, I20, I30, I40, I50, I60) 중 어느 하나의 층 상에 배치된다. 예를 들어, 차폐패턴(SHP)은 도 9a에 도시된 바와 같이, 제5 절연층(I50) 상에 배치될 수 있다. 또는, 차폐패턴(SHP)은 도 9b에 도시된 바와 같이, 제4 절연층(I40) 상에 배치될 수 있다. 한편, 본 명세서에서 차폐패턴(SHP)이 배치된 층은 "제2 베이스 절연층" 으로 지칭될 수 있다.
신호라인들(SGL)이 배치되는 제1 베이스 절연층과 차폐패턴(SHP)이 배치된 제2 베이스 절연층은 서로 다른 층일 수 있다. 일 실시예에서, 제2 베이스 절연층은 제1 베이스 절연층 상에 배치되는 층일 수 있다. 예를 들어, 도 9a에 도시된 바와 같이, 신호라인들(SGL)은 제3 절연층(I30) 상에 배치되고, 차폐패턴(SHP)은 제5 절연층(I50) 상에 배치될 수 있다. 차폐패턴(SHP)이 배치된 제2 베이스 절연층은 신호라인들(SGL) 중 적어도 하나가 배치되는 제1 베이스 절연층보다 상부에 배치되는 층일 수 있다. 액티브 전압라인(EOA)은 제3 절연층(I30) 상에 배치되고, 차폐패턴(SHP)은 제5 절연층(I50) 상에 배치될 수 있다.
복수의 절연층(I10, I20, I30, I40, I50, I60) 중 일부에는 차폐 컨택홀(SHP-CT)이 정의되어, 차폐패턴(SHP)이 신호라인들(SGL) 중 일부와 전기적으로 연결될 수 있다. 차폐 컨택홀(SHP-CT)은 적어도 차폐패턴(SHP)이 배치된 제2 베이스 절연층에 정의될 수 있다. 도 9a에 도시된 바와 같이, 차폐패턴(SHP)이 배치된 제2 베이스 절연층인 제5 절연층(I50)에는 차폐 컨택홀(SHP-CT)이 정의되며, 차폐 컨택홀(SHP-CT)은 제5 절연층(I50)과 그 아래에 배치된 제4 절연층(I40)을 관통하여, 차폐패턴(SHP)이 제3 절연층(I30) 상에 배치된 액티브 전압라인(EOA)에 전기적으로 연결될 수 있다. 차폐패턴(SHP)은 액티브 전압라인(EOA)과 전기적으로 연결되어, 제2 전원 전압(ELVSS, 도 4 참조)을 제공받을 수 있다.
신호라인들(SGL)이 배치되는 제1 베이스 절연층과 차폐패턴(SHP)이 배치된 제2 베이스 절연층은 서로 동일한 층일 수도 있다. 예를 들어, 도 9b에 도시된 바와 같이, 신호라인들(SGL)은 제4 절연층(I40) 상에 배치되고, 차폐패턴(SHP) 또한 제4 절연층(I40) 상에 배치될 수 있다. 차폐패턴(SHP)이 배치된 제2 베이스 절연층은 신호라인들(SGL) 중 적어도 하나가 배치되는 제1 베이스 절연층과 동일한 층일 수 있다. 액티브 전압라인(EOA)은 제4 절연층(I40) 상에 배치되고, 차폐패턴(SHP) 또한 제4 절연층(I40) 상에 배치될 수 있다.
복수의 절연층(I10, I20, I30, I40, I50, I60) 중 일부에는 차폐 컨택홀(SHP-CT)이 정의되며, 차폐패턴(SHP)이 신호라인들(SGL) 중 일부와 전기적으로 연결될 수 있다. 차폐 컨택홀(SHP-CT)은 적어도 차폐패턴(SHP)이 배치된 제2 베이스 절연층에 정의될 수 있다. 도 9b에 도시된 바와 같이, 차폐패턴(SHP)이 배치된 제2 베이스 절연층인 제4 절연층(I40)에는 차폐 컨택홀(SHP-CT)이 정의되며, 차폐 컨택홀(SHP-CT)은 제4 절연층(I40)을 관통하여, 차폐패턴(SHP)이 추가 연결전극(CNE-S)에 전기적으로 연결될 수 있다. 추가 연결전극(CNE-S)은 제3 절연층(I30) 상에 배치되며, 액티브 전압라인(EOA)에 전기적으로 연결될 수 있다. 차폐패턴(SHP)은 추가 연결전극(CNE-S)을 통해 액티브 전압라인(EOA)과 전기적으로 연결되어, 제2 전원 전압(ELVSS, 도 4 참조)을 제공받을 수 있다. 도 9b에 도시된 바와 달리, 차폐패턴(SHP)은 사이에 추가 연결전극(CNE-S)을 개재하지 않고 액티브 전압라인(EOA)에 직접 연결될 수도 있다.
회로층(DP-CL) 상에 배치된 발광소자(ED)는 순차적으로 적층된 제1 전극(AE), 유기층(OL) 및 제2 전극(CE)을 포함할 수 있다. 유기층(OL)은 적어도 발광층(EML, 도 6a 참조)을 포함할 수 있다. 유기층(OL)은 예를 들어, 도 6a에서 전술한 바와 같이 순차적으로 적층된 정공 수송 영역(HTR), 발광층(EML) 및 전자 수송 영역(ETR)을 포함할 수 있다. 또는, 유기층(OL)은 도 6b에서 전술한 바와 같이 순차적으로 적층된 복수의 발광스택(ST1, ST2, ST3) 및 복수의 발광스택(ST1, ST2, ST3) 사이에 배치된 전하 생성층(CGL1, CGL2)을 포함할 수 있다.
한편, 발광소자(ED)의 제1 전극(AE)에는 구동 트랜지스터를 통해 제1 전원 전압(ELVDD, 도 4 참조)이 인가될 수 있다. 차폐패턴(SHP)에는 제1 전극(AE)에 인가되는 제1 전원 전압(ELVDD, 도 4 참조)과 상이한 제2 전원 전압(ELVSS, 도 4 참조)이 인가될 수 있다. 다만 이에 한정되지 않고, 차폐패턴(SHP)에는 제1 전극(AE)에 인가되는 제1 전원 전압(ELVDD, 도 4 참조)과 동일한 전압이 제공될 수도 있다.
발광소자(ED)의 제2 전극(CE)에는 제2 전원 전압(ELVSS, 도 4 참조)이 인가될 수 있다. 도시하지는 않았으나, 제2 전극(CE) 중 일부는 차폐패턴(SHP)과 접촉할 수도 있다. 예를 들어, 차폐패턴(SHP)의 상부에 배치된 제6 절연층(I60), 화소정의막(PDL), 및 유기층(OL) 중 일부에 레이저 드릴링(laser drilling) 공정을 통해 개구부가 형성되어, 제2 전극(CE)의 일부가 차폐패턴(SHP)에 접촉하는 것일 수 있다.
회로층(DP-CL) 상에 배치된 화소정의구조물(PDS)은 전술한 화소정의막(PDL)과, 화소정의막(PDL) 상에 배치된 단차패턴(SP)을 포함한다. 도 9a 및 도 9b에 도시된 바와 같이, 단차패턴(SP)은 제1 단차패턴(SP1), 제2 단차패턴(SP2), 및 제3 단차패턴(SP3)을 포함할 수 있으며, 화소정의막(PDL)의 상면으로부터 두께 방향인 제3 방향(DR3)을 따라 함몰된 형상을 가지는 "밸리 패턴" 일 수 있다. 단차패턴(SP)은 차폐패턴(SHP)과 평면상에서 중첩하도록 배치될 수 있다.
상부 절연층(TFL)은 발광소자층(DP-ED) 상에 배치되어, 수분, 산소, 및 먼지 입자와 같은 이물질로부터 발광소자층(DP-ED)을 보호할 수 있다. 상부 절연층(TFL)은 전술한 캡핑층 및 봉지층을 포함할 수 있다.
입력감지유닛(ISU)은 상부 절연층(TFL) 상에 직접 배치되며, 연속 공정을 통해 상부 절연층(TFL) 상에 형성될 수 있다. 입력감지유닛(ISU)은 복수의 감지절연층(TIL0, TIL1, TIL2, TIL3) 및 복수의 감지도전층(TCL1, TCL2)을 포함할 수 있다.
감지 베이스층(TIL0)은 상부 절연층(TFL) 상에 직접 배치될 수 있다. 감지 베이스층(TIL0)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 또는 감지 베이스층(TIL0)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 감지 베이스층(TIL0)은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다. 한편, 감지 베이스층(TIL0)은 생략될 수도 있다.
제1 감지절연층(TIL1) 및 제2 감지절연층(TIL2)은 감지 베이스층(TIL0) 상에 배치되며, 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 제1 감지절연층(TIL1) 및 제2 감지절연층(TIL2) 각각은 제1 감지도전층(TCL1) 및 제2 감지도전층(TCL2) 각각이 배치되는 베이스면을 제공하는 구성일 수 있다.
제1 감지도전층(TCL1) 및 제2 감지도전층(TCL2) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다. 제1 감지도전층(TCL1) 및 제2 감지도전층(TCL2)은 메쉬 형상의 감지전극을 정의하는 도전라인들을 포함할 수 있다. 도전라인들은 화소 정의막(PDL)에 중첩할 수 있다. 한편, 제1 감지도전층(TCL1) 및 제2 감지도전층(TCL2)은 전술한 감지패턴(TCP)에 포함되는 것일 수 있다. 도시되지는 않았으나, 감지패턴(TCP) 중 일부는 차폐패턴(SHP)과 평면상에서 중첩할 수도 있다. 제1 감지도전층(TCL1) 및 제2 감지도전층(TCL2) 중 일부는 감지 컨택홀(T-C)을 통해 전기적으로 연결될 수도 있다.
단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(indium tin oxide, ITO), 인듐아연산화물(indium zinc oxide, IZO), 산화아연(zinc oxide, ZnO), 또는 인듐아연주석산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성 산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 순차적으로 적층된 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
제3 감지절연층(TIL3)은 제1 감지도전층(TCL1) 및 제2 감지도전층(TCL2) 상에 배치될 수 있다. 제3 감지절연층(TIL3)은 무기막을 포함할 수 있다. 무기막은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
또는 제3 감지절연층(TIL3)은 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
도 10a 내지 도 10c 각각은 본 발명의 일 실시예에 따른 표시패널 중 일부분을 확대한 단면도들이다. 도 10a 내지 도 10c 각각에서는 도 9a 및 도 9b에 도시된 화소정의구조물(PDS)의 실시예들을 확대하여 도시하였다.
도 9a 및 도 10a를 참조하면, 회로층(DP-CL) 상에 배치된 화소정의구조물(PDS)은 전술한 화소정의막(PDL)과, 화소정의막(PDL) 상에 배치된 단차패턴(SP)을 포함한다. 단차패턴(SP)은 제1 단차패턴(SP1), 제2 단차패턴(SP2), 및 제3 단차패턴(SP3)을 포함할 수 있으며, 화소정의막(PDL)의 상면으로부터 두께 방향인 제3 방향(DR3)을 따라 함몰된 형상을 가지는 "밸리 패턴" 일 수 있다.
화소정의막(PDL)의 상면(US)으로부터 단차패턴(SP)이 함몰된 함몰깊이는 약 100nm 이상 약 500nm 이하일 수 있다. 함몰깊이가 100nm 미만일 경우, 화소정의막(PDL) 상에 배치된 유기층(OL) 및 제2 전극(CE)의 두께가 얇아지는 정도가 작아, 측부 누설 전류 방지 효과가 감소할 수 있다. 함몰깊이가 500nm 초과일 경우, 화소정의막(PDL) 상에 배치된 유기층(OL) 및 제2 전극(CE)의 손상이 발생할 수 있다.
함몰된 형상을 가지는 단차패턴(SP)은 하면(VP-L) 및 내측면(IS)을 포함하며, 내측면(IS)은 하면(VP-L)을 기준으로 소정의 각도만큼 기울어진 형상을 가질 수 있다. 일 실시예에서, 내측면(IS)이 하면(VP-L)으로부터 기울어진 테이퍼 각도는 약 70도 이상 약 90도 이하일 수 있다. 테이퍼 각도가 70도 미만일 경우, 화소정의막(PDL) 상에 배치된 유기층(OL) 및 제2 전극(CE)의 두께가 얇아지는 정도가 작아, 측부 누설 전류 방지 효과가 감소할 수 있다. 테이퍼 각도가 90도 초과일 경우, 단차패턴(SP2)의 측면이 역상 테이퍼 구조를 가지게 되어, 상부에 배치되는 상부 절연층(TFL) 등에 크랙(Crack) 등 손상이 발생할 수 있다. 유기층(OL) 및 제2 전극(CE) 중 일부는 단차패턴(SP) 내부에 배치될 수 있다.
일 실시예에서, 유기층(OL)은 화소정의막(PDL)의 상면(US)에 배치되는 제1 부분(OL-1)과, 단차패턴(SP)의 내측면(IS) 상에 배치되는 제2 부분(OL-2)을 포함할 수 있다. 제2 전극(CE)은 제1 부분(OL-1) 상에 배치된 제1 전극 부분(CE-1)과, 제2 부분(OL-2) 상에 배치된 제2 전극 부분(CE-2)을 포함할 수 있다. 제1 전극 부분(CE-1)은 화소정의막(PDL)의 상면(US)에 배치되고, 제2 전극 부분(CE-2)은 단차패턴(SP)의 내측면(IS) 상에 배치될 수 있다.
일 실시예에서, 제2 부분(OL-2)의 두께(d2)는 제1 부분(OL-1)의 두께(d1)에 비해 얇을 수 있다. 제2 부분(OL-2)의 중 내측면(IS) 상에 배치된 부분의 두께(d2)는 제1 부분(OL-1)의 두께(d1)의 약 10% 이상 약 20% 이하일 수 있다. 일 실시예에서, 제1 부분(OL-1)의 두께(d1)는 약 200nm 이상 약 300nm 이하이고, 제2 부분(OL-2)의 두께(d2)는 약 30nm 이상 약 55nm 이하일 수 있다.
일 실시예에서, 제2 전극 부분(CE-2)의 두께(d2-c)는 제1 전극 부분(CE-1)의 두께(d1-c)에 비해 얇을 수 있다. 제2 전극 부분(CE-2)의 두께(d2-c)는 제1 전극 부분(CE-1)의 두께(d1-c)의 약 10% 이상 약 20% 이하일 수 있다. 일 실시예에서, 제1 전극 부분(CE-1)의 두께(d1-c)는 약 90Å 이상 약 120Å 이하이고, 제2 전극 부분(CE-2)의 두께(d2-c)는 약 10Å 이상 약 35Å 이하일 수 있다.
일 실시예에 따른 표시장치에서는 화소정의막(PDL)의 두께 방향으로 함몰된 형상의 단차패턴(SP)을 형성함에 따라, 단차패턴(SP)의 내측면(IS)에 배치되는 유기층(OL)의 제2 부분(OL-2) 및 제2 전극(CE)의 제2 전극 부분(CE-2)의 두께를 얇게 형성할 수 있다. 제2 부분(OL-2) 및 제2 전극 부분(CE-2) 각각의 두께가 얇아짐에 따라, 제2 부분(OL-2) 및 제2 전극 부분(CE-2)은 저항이 증가하게 되고, 이에 따라 저항이 증가된 단차패턴(SP)이 형성된 부분으로 전류가 누설되는 것이 방지될 수 있다. 즉,
도 9a 및 도 10b를 참조하면, 일 실시예의 표시패널에서는 화소정의막(PDL) 상에 배치되고, 일부가 단차패턴(SP)과 중첩하는 더미부(DMP)를 더 포함할 수 있다. 더미부(DMP)는 화소정의막(PDL)의 상면(US)에 배치되며, 더미부(DMP) 상에는 유기층(OL) 및 제2 전극(CE) 중 일부가 배치될 수 있다.
일 실시예에서, 더미부(DMP)는 단차패턴(SP)의 형성 공정에 사용되는 마스크의 일부분이 잔존한 것일 수 있다. 일 실시예의 표시패널에서는 단차패턴(SP)을 형성하기 위해 무기산화막을 패터닝하여 마스크로 사용하는 것일 수 있고, 더미부(DMP)는 단차패턴(SP)을 형성하기 위한 무기산화막 마스크의 일부가 식각되지 않고 남아있는 부분일 수 있다. 일 실시예에서, 더미부(DMP)는 인듐-갈륨-아연 산화물(IGZO, Indium Gallium Zinc Oxide)을 포함할 수 있다.
더미부(DMP)는 단차패턴(SP)의 측면으로부터 소정의 길이만큼 돌출된 부분을 포함할 수 있다. 더미부(DMP)가 단차패턴(SP)의 측면으로부터 돌출된 돌출길이는 예를 들어, 0.05 마이크로미터 이상 0.1 마이크로미터 이하일 수 있다.
일 실시예에서, 유기층(OL) 중 더미부(DMP) 상에 배치된 부분을 제3 부분(OL-3), 유기층(OL) 중 단차패턴(SP)의 내부에 배치된 부분을 제4 부분(OL-4)으로 지칭할 때, 제3 부분(OL-3) 및 제4 부분(OL-4)은 서로 연결되지 않고 끊어진 형상을 가질 수 있다. 또한, 제2 전극(CE) 중 제3 부분(OL-3) 상에 배치된 부분을 제3 전극 부분(CE-3), 제4 부분(OL-4) 상에 배치된 부분을 제4 전극 부분(CE-4)으로 지칭할 때, 제3 전극 부분(CE-3) 및 제4 전극 부분(CE-4)은 서로 연결되지 않고 끊어진 형상을 가질 수 있다. 한편, 제3 부분(OL-3)의 두께 및 제4 부분(OL-4)의 두께는 실질적으로 동일할 수 있다. 제3 전극 부분(CE-3)의 두께 및 제4 전극 부분(CE-4)의 두께는 실질적으로 동일할 수 있다.
일 실시예의 표시패널에서는 단차패턴(SP)의 측면으로부터 소정의 길이만큼 돌출된 더미부(DMP)를 포함함에 따라, 표시패널에 포함된 유기층(OL) 및 제2 전극(CE)이 단차패턴(SP)에 의해 끊어지는 형상을 가질 수 있다. 이에 따라, 인접한 화소 사이에서 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 평면 방향으로 흐르는 전류를 효과적으로 방지할 수 있다.
도 9a 및 도 10c를 참조하면, 일 실시예의 표시패널에서 단차패턴(SP-PP)은 화소정의막(PDL)의 상면(US)에 배치되며, 화소정의막(PDL)의 상면(US)으로부터 역 테이퍼(Taper) 형상을 가지는 돌출구조를 가질 수 있다. 단차패턴(SP-PP)은 화소정의막(PDL)의 상면(US)에 배치되며, 화소정의막(PDL)의 상면(US)으로부터 90도 이상의 테이퍼 각도(θ1)를 가지는 측면을 가질 수 있다. 단차패턴(SP-PP) 상에는 유기층(OL) 및 제2 전극(CE) 중 일부가 배치될 수 있다.
일 실시예에서, 유기층(OL) 중 화소정의막(PDL)의 상면(US)에 배치된 부분을 제5 부분(OL-5), 유기층(OL) 중 단차패턴(SP-PP) 상에 배치된 부분을 제6 부분(OL-6)으로 지칭할 때, 제5 부분(OL-5) 및 제6 부분(OL-6)은 서로 연결되지 않고 끊어진 형상을 가질 수 있다. 또한, 제2 전극(CE) 중 제5 부분(OL-5) 상에 배치된 부분을 제5 전극 부분(CE-5), 제6 부분(OL-6) 상에 배치된 부분을 제6 전극 부분(CE-6)으로 지칭할 때, 제5 전극 부분(CE-5) 및 제6 전극 부분(CE-6)은 서로 연결되지 않고 끊어진 형상을 가질 수 있다. 한편, 제5 부분(OL-5) 중 적어도 일부의 두께 및 제6 부분(OL-6)의 두께는 실질적으로 동일할 수 있다. 제5 전극 부분(CE-5) 중 적어도 일부의 두께 및 제6 전극 부분(CE-6)의 두께는 실질적으로 동일할 수 있다.
일 실시예의 표시패널에서는 화소정의막(PDL)으로부터 역테이퍼 형상을 가지도록 돌출된 단차패턴(SP-PP)을 포함함에 따라, 표시패널에 포함된 유기층(OL) 및 제2 전극(CE)이 단차패턴(SP-PP)에 의해 끊어지는 형상을 가질 수 있다. 이에 따라, 인접한 화소 사이에서 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 평면 방향으로 흐르는 전류를 효과적으로 방지할 수 있다.
도 11a 내지 도 11d 각각은 본 발명의 일 실시예에 따른 표시모듈의 일부분을 확대한 평면도들이다. 도 11a 내지 도 11d에서는 도 8d에서와 같이 복수의 화소영역들(PXA)의 배열과, 복수의 화소영역들(PXA) 각각에 인접하여 배치되는 차폐패턴(SHP)의 형상을 도시하였고, 도 8d에 도시된 실시예와 다른 실시예의 평면상 형상을 도시하였다.
도 8a, 도 8d 및 도 11a를 함께 참조하면, 차폐패턴(SHP)은 제1 화소영역(PXA-B)을 둘러싸는 제1 차폐패턴(SHP1), 제2 화소영역(PXA-R)을 둘러싸는 제2 차폐패턴(SHP2), 및 제3 화소영역(PXA-G)을 둘러싸는 제3 차폐패턴(SHP3)을 포함할 수 있고, 제1 차폐패턴(SHP1), 제2 차폐패턴(SHP2), 및 제3 차폐패턴(SHP3) 각각을 연결하는 연결 차폐패턴(SHP-C)을 포함할 수 있다. 복수의 화소영역(PXA-B, PXA-R, PXA-G) 각각을 둘러싸는 제1 차폐패턴(SHP1), 제2 차폐패턴(SHP2), 및 제3 차폐패턴(SHP3)은 연결 차폐패턴(SHP-C)에 의해 연결되어, 동일한 전압을 제공받을 수 있다. 차폐패턴(SHP)은 복수의 절연층 중 차폐패턴(SHP)이 배치된 절연층에 형성된 차폐 컨택홀(SHP-CT)에 의해 전압을 공급받을 수 있다.
차폐패턴(SHP)에는 단차패턴(SP)에 정의된 오픈부(OPP)와 평면상에서 중첩하는 서브 오픈부(OPS)가 정의될 수 있다. 제1 단차패턴(SP1)에는 제1 화소영역(PXA-B) 중 일부를 둘러싸지 않는 제1 오픈부(OPP1)가 정의되며, 제1 차폐패턴(SHP1)에는 제1 오픈부(OPP1)에 대응하는 제1 서브 오픈부(OPS1)가 정의될 수 있다. 제2 단차패턴(SP2)에는 제2 화소영역(PXA-R) 중 일부를 둘러싸지 않는 제2 오픈부(OPP2)가 정의되며, 제2 차폐패턴(SHP2)에는 제2 오픈부(OPP2)에 대응하는 제2 서브 오픈부(OPS2)가 정의될 수 있다. 제3 단차패턴(SP3)에는 제3 화소영역(PXA-G) 중 일부를 둘러싸지 않는 제3 오픈부(OPP3)가 정의되며, 제3 차폐패턴(SHP3)에는 제3 오픈부(OPP3)에 대응하는 제3 서브 오픈부(OPS3)가 정의될 수 있다. 차폐패턴(SHP)에는 단차패턴(SP)에 정의된 오픈부(OPP)와 평면상에서 중첩하는 서브 오픈부(OPS)가 정의되어, 차폐패턴(SHP) 중 연결 차폐패턴(SHP-C)을 제외한 부분은 단차패턴(SP)과 평면상에서 실질적으로 동일한 형상을 가질 수 있다. 다만 이에 제한되지 않고, 차폐패턴(SHP)에 정의된 서브 오픈부(OPS) 중 일부는 생략될 수 있다.
도 8d 및 도 11b를 함께 참조하면, 일 실시예의 표시패널은 더미 차폐패턴(SHP-DM)을 더 포함할 수 있다. 더미 차폐패턴(SHP-DM)은 차폐패턴(SHP)과 연결 차폐패턴(SHP-C)을 통해 연결되지 않아 플로팅(floating) 된 상태의 도전 패턴일 수 있다. 더미 차폐패턴(SHP-DM)은 복수의 화소영역(PXA-B, PXA-R, PXA-G) 중 일부를 둘러싸는 것일 수 있다. 예를 들어, 도 11b에 도시된 바와 같이, 더미 차폐패턴(SHP-DM)은 제2 화소영역(PXA-R) 중 일부를 둘러싸도록 배치될 수 있다.
더미 차폐패턴(SHP-DM)은 차폐패턴(SHP)과 동일한 층 상에 배치될 수 있다. 더미 차폐패턴(SHP-DM)은 차폐패턴(SHP)과 동일한 물질을 포함하며, 동일한 공정으로 형성될 수 있다. 예를 들어, 도 9a에 도시된 바와 같이, 차폐패턴(SHP)은 제5 절연층(I50) 상에 배치되며, 더미 차폐패턴(SHP-DM) 또한 제5 절연층(I50) 상에 배치되는 것일 수 있다.
도 8a, 도 8b, 도 8d 및 도 11c를 함께 참조하면, 차폐패턴(SHP-1)은 제1 화소영역(PXA-B)을 둘러싸는 제1 차폐패턴(SHP1) 및 제3 화소영역(PXA-G)을 둘러싸는 제3 차폐패턴(SHP3)을 포함할 수 있고, 제1 차폐패턴(SHP1) 및 제3 차폐패턴(SHP3) 각각을 연결하는 연결 차폐패턴(SHP-C)을 포함할 수 있다. 제1 화소영역(PXA-B) 및 제3 화소영역(PXA-G) 각각을 둘러싸는 제1 차폐패턴(SHP1) 및 제3 차폐패턴(SHP3)은 연결 차폐패턴(SHP-C)에 의해 연결되어, 동일한 전압을 제공받을 수 있다. 차폐패턴(SHP-1)은 복수의 절연층 중 차폐패턴(SHP-1)이 배치된 절연층에 형성된 차폐 컨택홀(SHP-CT)에 의해 전압을 공급받을 수 있다.
도 8d에 도시된 차폐패턴(SHP)과 달리, 일 실시예의 차폐패턴(SHP-1)은 제2 화소영역(PXA-R)을 둘러싸지 않을 수 있다. 즉, 일 실시예의 차폐패턴(SHP-1)은 제2 화소영역(PXA-R)을 둘러싸는 제2 차폐패턴(SHP2)은 포함하지 않는 것일 수 있다. 일 실시예의 차폐패턴(SHP-1)이 제2 차폐패턴(SHP2)을 포함하지 않음에 따라, 제2 화소영역(PXA-R)의 주변에 배치되는 제2 단차패턴(SP2)은 차폐패턴(SHP-1)에 의해 커버되지 않는 것일 수 있다. 제2 단차패턴(SP2)은 차폐패턴(SHP-1)과 중첩하지 않을 수 있다.
도 8a, 도 8b, 도 8d 및 도 11d를 함께 참조하면, 차폐패턴(SHP-2)은 제1 화소영역(PXA-B)을 둘러싸는 제1 차폐패턴(SHP1)을 포함할 수 있고, 복수로 제공되는 제1 차폐패턴(SHP1) 각각을 연결하는 연결 차폐패턴(SHP-C)을 포함할 수 있다. 제1 화소영역(PXA-B)을 둘러싸는 제1 차폐패턴(SHP1)들은 연결 차폐패턴(SHP-C)에 의해 연결되어, 동일한 전압을 제공받을 수 있다. 차폐패턴(SHP-1)은 복수의 절연층 중 차폐패턴(SHP-1)이 배치된 절연층에 형성된 차폐 컨택홀(SHP-CT)에 의해 전압을 공급받을 수 있다.
도 8d에 도시된 차폐패턴(SHP)과 달리, 일 실시예의 차폐패턴(SHP-2)은 제2 화소영역(PXA-R) 및 제3 화소영역(PXA-G) 각각을 둘러싸지 않을 수 있다. 즉, 일 실시예의 차폐패턴(SHP-2)은 제2 화소영역(PXA-R)을 둘러싸는 제2 차폐패턴(SHP2) 및 제3 화소영역(PXA-G)을 둘러싸는 제3 차폐패턴(SHP3)은 포함하지 않는 것일 수 있다. 일 실시예의 차폐패턴(SHP-2)이 제2 차폐패턴(SHP2) 및 제3 차폐패턴(SHP3)을 포함하지 않음에 따라, 제2 화소영역(PXA-R)의 주변에 배치되는 제2 단차패턴(SP2) 및 제3 화소영역(PXA-G)의 주변에 배치되는 제3 단차패턴(SP3) 각각은 차폐패턴(SHP-2)에 의해 커버되지 않는 것일 수 있다. 제2 단차패턴(SP2) 및 제3 단차패턴(SP3) 각각은 차폐패턴(SHP-2)과 중첩하지 않을 수 있다.
도 11c 및 도 11d에 도시된 바와 같이, 일 실시예의 차폐패턴(SHP-1, SHP-2)은 복수의 화소영역(PXA-B, PXA-R, PXA-G) 중 일부 영역은 둘러싸지 않도록 배치되는 것일 수 있다. 일 실시예의 차폐패턴(SHP-1, SHP-2)은 복수의 화소영역(PXA-B, PXA-R, PXA-G) 각각에 배치된 화소들 중 구동전압이 높은 특정 화소가 배치된 영역만을 둘러싸도록 배치될 수 있다. 예를 들어, 도 11d에 도시된 바와 같이, 차폐패턴(SHP-2)은 제1 광을 방출하며 구동전압이 가장 높은 청색 화소가 배치되는 제1 화소영역(PXA-B)을 둘러싸도록 제1 차폐패턴(SHP1)만을 포함할 수 있다. 또는, 도 11c에 도시된 바와 같이, 차폐패턴(SHP-1)은 제1 광을 방출하며 구동전압이 가장 높은 청색 화소가 배치되는 제1 화소영역(PXA-B)과, 제3 광을 방출하며 구동전압이 두번 째로 높은 녹색 화소가 배치되는 제3 화소영역(PXA-G)을 둘러싸도록 제1 차폐패턴(SHP1) 및 제3 차폐패턴(SHP3)을 포함할 수도 있다.
도 12는 본 발명의 일 실시예에 따른 표시모듈의 일부분을 확대한 평면도이다. 도 12에서는 도 2에 도시된 BB' 영역에서, 복수의 화소영역들(PXA)의 배열과, 복수의 화소영역들(PXA) 각각에 인접하여 배치되는 차폐패턴(SHP)의 형상을 도시하였다.
도 8d 및 도 12 각각에 도시된 AA' 영역과 BB' 영역은 실질적으로 동일한 면적을 가지는 영역일 수 있다. AA' 영역은 제1 단위면적을 가지고, BB' 영역은 제2 단위면적을 가지며, 제1 단위면적과 제2 단위면적은 실질적으로 동일한 것일 수 있다. AA' 영역에 포함된 복수의 화소영역(PXA-B, PXA-R, PXA-G)들의 개수와 BB' 영역에 포함된 복수의 화소영역(PXA-B, PXA-R, PXA-G)들의 개수는 동일한 것일 수 있다. AA' 영역에 포함된 복수의 화소영역(PXA-B, PXA-R, PXA-G)들의 배열과 BB' 영역에 포함된 복수의 화소영역(PXA-B, PXA-R, PXA-G)들의 배열은 동일한 것일 수 있다. 한편, AA' 영역은 "제1 영역"으로 지칭되고, BB' 영역은 "제2 영역"으로 지칭될 수 있다.
도 8d 및 도 12를 비교하여 살펴보면, 동일한 단위면적을 가지는 AA' 영역과 BB' 영역에 대하여, AA' 영역과 BB' 영역 각각에 정의된 차폐 컨택홀(SHP-CT, SHP-CT1, SHP-CT2)의 개수는 서로 상이할 수 있다. 도 8d 및 도 12에 도시된 바와 같이, AA' 영역에는 1개의 차폐 컨택홀(SHP-CT)이 정의되나, BB' 영역에는 2개의 차폐 컨택홀(SHP-CT1, SHP-CT2)이 정의될 수 있다. 즉, 본 발명의 일 실시예에 따른 표시모듈에서는 동일한 면적을 가지는 2개의 영역에서, 서로 다른 개수의 차폐 컨택홀(SHP-CT, SHP-CT1, SHP-CT2)을 가지는 것일 수 있다. 일 실시예에 따른 표시모듈에서는 영역별로 차폐 컨택홀(SHP-CT, SHP-CT1, SHP-CT2)의 밀도가 상이하게 제공되는 것일 수 있다. 본 발명의 일 실시예에 따른 표시모듈에서는 영역별로 차폐 컨택홀의 밀도 및 개수 등이 상이하게 조절됨에 따라, 각 영역의 조건에 부합하도록 차폐패턴(SHP)에 전압이 제공되는 것일 수 있다.
한편, 도 12에 도시된 바와 달리, BB' 영역에서도 도 8d에 도시된 AA' 영역과 같이 1개의 차폐 컨택홀만이 제공될 수도 있다. 일 실시예에 따른 표시모듈에서는 영역별로 차폐 컨택홀의 밀도가 균일하게 제공될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 청구범위에 의해 정하여져야만 할 것이다.
ED: 전자장치 DD: 표시장치
DP: 표시패널 PDS: 화소정의구조물
ISU: 입력감지유닛 SP: 단차패턴
SHP: 차폐패턴

Claims (23)

  1. 제1 화소영역, 및 상기 제1 화소영역에 인접한 제2 화소영역을 포함하는 복수의 화소영역, 및 이를 둘러싸는 비화소영역이 정의된 베이스층;
    상기 베이스층 상에 배치되고, 복수의 절연층 및 복수의 도전패턴들을 포함하는 회로층;
    상기 회로층 상에 배치되는 발광소자층; 및
    상기 발광소자층 상에 배치되고, 상기 비화소영역에 중첩하는 감지패턴을 포함하는 입력감지유닛을 포함하고,
    상기 발광소자층은
    상기 비화소영역에 중첩하고, 상기 복수의 화소영역 각각에 대응하는 복수의 화소 개구부가 정의된 화소정의구조물; 및
    적어도 일부가 상기 복수의 화소 개구부 내에 배치되는 복수의 발광소자를 포함하고,
    상기 화소정의구조물은 상기 비화소영역에 중첩하고, 상기 복수의 화소영역 각각의 일부를 둘러싸는 단차패턴을 포함하고,
    상기 복수의 도전패턴들은
    상기 복수의 절연층 중 어느 하나의 층 상에 배치되고, 평면상에서 상기 단차패턴에 중 적어도 일부에 중첩하고, 적어도 일부에 전압이 인가되는 차폐패턴을 포함하는 표시장치.
  2. 제1항에 있어서,
    상기 발광소자는
    상기 회로층 상에 배치되는 제1 전극;
    상기 제1 전극 및 상기 화소정의구조물 상에 배치되고, 발광층을 포함하는 유기층; 및
    상기 유기층 상에 배치되는 제2 전극을 포함하고,
    상기 유기층 및 상기 제2 전극의 일부는 상기 단차패턴 상에 배치되는 표시장치.
  3. 제2항에 있어서,
    상기 화소정의구조물은 상기 비화소영역에 중첩하는 화소정의막을 더 포함하고,
    상기 단차패턴은 상기 화소정의막의 상면으로부터 상기 화소정의막의 두께 방향을 따라 함몰된 형상을 가지고,
    상기 단차패턴은
    상기 화소정의막의 상기 상면과 나란한 하면; 및
    상기 하면과 상기 화소정의막의 상기 상면을 연결하는 내측면을 포함하는 표시장치.
  4. 제3항에 있어서,
    상기 유기층은
    상기 화소정의막의 상기 상면 상에 배치되는 제1 부분; 및
    상기 단차패턴의 상기 내측면에 배치되는 제2 부분을 포함하고,
    상기 제2 부분의 두께는 상기 제1 부분의 두께에 비해 얇은 표시장치.
  5. 제3항에 있어서,
    상기 제2 전극은
    상기 화소정의막의 상기 상면 상에 배치되는 제1 전극 부분; 및
    상기 단차패턴의 상기 내측면에 배치되는 제2 전극 부분을 포함하고,
    상기 제2 전극 부분의 두께는 상기 제1 전극 부분의 두께에 비해 얇은 표시장치.
  6. 제3항에 있어서,
    상기 화소정의구조물은
    상기 화소정의막 상에 배치되고, 일부가 평면상에서 상기 단차패턴에 중첩하는 더미부를 더 포함하고,
    상기 유기층은 상기 더미부 상에 배치되는 제3 부분; 및
    상기 단차패턴의 상기 하면 상에 배치되는 제4 부분을 포함하고,
    상기 제3 부분 및 상기 제4 부분은 연결되지 않은 표시장치.
  7. 제2항에 있어서,
    상기 화소정의구조물은 상기 비화소영역에 중첩하는 화소정의막을 더 포함하고,
    상기 단차패턴은 상기 화소정의막 상에 배치되고, 상기 화소정의막의 상면으로부터 역 테이퍼(Taper) 형상을 가지는 측면을 포함하는 표시장치.
  8. 제7항에 있어서,
    상기 유기층은 상기 화소정의막 상에 배치되는 제5 부분; 및
    상기 단차패턴 상에 배치되는 제6 부분을 포함하고,
    상기 제5 부분 및 상기 제6 부분은 연결되지 않은 표시장치.
  9. 제2항에 있어서,
    상기 제1 전극은 제1 전원 전압을 인가받고,
    상기 차폐패턴은 상기 제1 전원 전압과 상이한 제2 전원 전압을 인가받는 표시장치.
  10. 제2항에 있어서,
    상기 유기층은
    상기 제1 전극 및 상기 화소 정의막 상에 배치되고, 제1 발광층을 포함하는 제1 발광스택;
    상기 제1 발광스택 상에 배치되는 제1 전하 생성층; 및
    상기 제1 전하 생성층 및 상기 제2 전극 사이에 배치되고, 제2 발광층을 포함하는 제2 발광스택을 포함하는 표시장치.
  11. 제1항에 있어서,
    상기 단차패턴은
    상기 제1 화소영역의 일부를 둘러싸는 제1 단차패턴; 및
    상기 제2 화소영역의 일부를 둘러싸는 제2 단차패턴을 포함하고,
    상기 제1 단차패턴이 상기 제1 화소영역을 둘러싸지 않는 부분을 제1 오픈부로 정의하고, 상기 제2 단차패턴이 상기 제2 화소영역을 둘러싸지 않는 부분을 제2 오픈부로 정의할 때,
    상기 제1 오픈부 및 상기 제2 오픈부는 서로 마주하지 않는 표시장치.
  12. 제11항에 있어서,
    상기 차폐패턴은 평면상에서 상기 단차패턴의 상기 제1 오픈부 및 상기 제2 오픈부 각각에 중첩하는 표시장치.
  13. 제11항에 있어서,
    상기 차폐패턴은
    평면상에서 상기 제1 단차패턴에 중첩하는 제1 차폐패턴; 및
    평면상에서 상기 제2 단차패턴에 중첩하는 제2 차폐패턴을 포함하고,
    상기 제1 차폐패턴에 상기 제1 오픈부에 대응하는 제1 서브 오픈부가 정의되고, 상기 제2 차폐패턴에 상기 제2 오픈부에 대응하는 제2 서브 오픈부가 정의되는 표시장치.
  14. 제11항에 있어서,
    상기 회로층은
    상기 차폐패턴과 동일한 층에 배치되고, 상기 차폐패턴과 이격되며, 상기 복수의 화소영역 중 어느 하나를 둘러싸는 더미 차폐패턴을 더 포함하는 표시장치.
  15. 제11항에 있어서,
    상기 차폐패턴은 평면상에서 상기 제1 단차패턴에 중첩하고, 상기 제2 단차패턴에 비중첩하는 표시장치.
  16. 제1항에 있어서,
    상기 회로층은 상기 발광소자에 전기적으로 연결되는 신호라인을 더 포함하고,
    상기 복수의 절연층은
    상기 신호라인이 배치된 제1 베이스 절연층; 및
    상기 제1 베이스 절연층 상에 배치되고, 상기 차폐패턴이 배치된 제2 베이스 절연층을 포함하는 표시장치.
  17. 제1항에 있어서,
    상기 회로층은 상기 발광소자에 전기적으로 연결되는 신호라인을 더 포함하고,
    상기 신호라인 및 상기 차폐패턴은 상기 복수의 절연층 중 동일한 층 상에 배치되는 표시장치.
  18. 제1항에 있어서,
    상기 복수의 화소영역은 상기 제2 화소영역에 인접한 제3 화소영역을 더 포함하고,
    상기 제1 화소영역은 제1 광을 표시하고,
    상기 제2 화소영역은 상기 제1 광과 상이한 파장의 제2 광을 표시하고,
    상기 제3 화소영역은 상기 제1 광 및 상기 제2 광과 상이한 파장의 제3 광을 표시하는 표시장치.
  19. 제1항에 있어서,
    상기 회로층은 상기 복수의 화소영역 중 일부와 평면상에서 중첩하는 액티브 전압라인을 더 포함하고,
    상기 차폐패턴은 상기 복수의 절연층 중 적어도 하나에 정의된 차폐 컨택홀을 통해 상기 액티브 전압라인과 전기적으로 연결되는 표시장치.
  20. 제19항에 있어서,
    상기 베이스층에 제1 단위면적을 가지는 제1 영역, 및 상기 제1 단위면적과 동일한 제2 단위면적을 가지고, 상기 제1 영역과 이격된 제2 영역이 정의되고,
    상기 제1 영역에 정의된 상기 차폐 컨택홀의 개수와 상기 제2 영역에 정의된 상기 차폐 컨택홀의 개수는 서로 상이한 표시장치.
  21. 제1항에 있어서,
    상기 감지패턴은 평면상에서 상기 차폐패턴 중 적어도 일부와 중첩하는 표시장치.
  22. 제1 화소영역, 및 상기 제1 화소영역에 인접한 제2 화소영역을 포함하는 복수의 화소영역, 및 이를 둘러싸는 비화소영역이 정의된 베이스층;
    상기 베이스층 상에 배치되는 복수의 절연층;
    상기 복수의 절연층 상에 배치되고, 적어도 일부에 전압이 인가되며, 상기 비화소영역에 중첩하는 차폐패턴;
    상기 비화소영역에 중첩하고, 상기 복수의 화소영역 각각에 대응하는 복수의 화소 개구부가 정의된 화소정의구조물; 및
    상기 복수의 절연층 상에 배치되고, 유기층 및 상기 유기층 상에 배치된 상부전극을 포함하는 발광소자를 포함하고,
    상기 화소정의구조물은
    상기 비화소영역에 중첩하고, 상기 복수의 화소영역 각각의 일부를 둘러싸는 단차패턴을 포함하고,
    상기 유기층 및 상기 상부전극 중 일부는 상기 단차패턴 상에 배치되고,
    상기 단차패턴은 평면상에서 상기 차폐패턴 중 적어도 일부와 중첩하는 표시장치.
  23. 제1 화소영역 및 상기 제1 화소영역에 인접하고, 상기 제1 화소영역과 상이한 파장의 광을 표시하는 제2 화소영역을 포함하는 복수의 화소영역, 및 이를 둘러싸는 비화소영역이 정의된 표시모듈;
    상기 표시모듈 상에 배치된 윈도우; 및
    상기 표시모듈 아래에 배치되는 외부 케이스를 포함하고,
    상기 표시모듈은
    제1 화소영역, 및 상기 제1 화소영역에 인접한 제2 화소영역을 포함하는 복수의 화소영역, 및 이를 둘러싸는 비화소영역이 정의된 베이스층;
    상기 베이스층 상에 배치되고, 복수의 절연층 및 복수의 도전패턴들을 포함하는 회로층;
    상기 회로층 상에 배치되는 발광소자층; 및
    상기 발광소자층 상에 배치되고, 상기 비화소영역에 중첩하는 감지패턴을 포함하는 입력감지유닛을 포함하고,
    상기 발광소자층은
    상기 비화소영역에 중첩하고, 상기 복수의 화소영역 각각에 대응하는 화소 개구부가 정의된 화소정의 구조물; 및
    적어도 일부가 상기 화소 개구부 내에 배치되는 발광소자를 포함하고,
    상기 화소정의 구조물은 상기 비화소영역에 중첩하고, 상기 복수의 화소영역 각각의 일부를 둘러싸는 단차패턴을 포함하고,
    상기 복수의 도전패턴들은
    평면상에서 상기 단차패턴에 중첩하고, 적어도 일부에 전압이 인가되는 차폐패턴을 포함하는 전자장치.
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