KR20240020333A - 전자 장치 검사 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 전자 장치 검사 방법은 공통 전극을 포함하는 표시층 및 상기 표시층 위에 배치되고 복수의 제1 전극들 및 상기 복수의 제1 전극들과 각각 절연 교차하는 복수의 제2 전극들을 포함하는 센서층을 포함하는 전자 장치를 제공하는 단계, 상기 복수의 제1 전극들 각각 및 상기 복수의 제2 전극들 각각이 서로 형성하는 복수의 채널들의 복수의 지터(jitter)값들을　측정하는 단계, 상기 복수의 지터값들 전체의 평균인 제1 값을 산출하는 단계, 상기 복수의 채널들 중 상기 복수의 제2 전극들 중 하나가 형성하는 채널들의 지터값들을 합하여 제2 값을 산출하는 단계, 및 상기 제2 값을 상기 제1 값으로 나눈 제3 값을 근거로 상기 공통 전극을 검사하는 단계를 포함할 수 있다.

Description

전자 장치 검사 방법{ELECTRONIC DEVICE TESTING METHOD}
본 발명은 신뢰성이 향상된 전자 장치 검사 방법에 관한 것이다.
스마트폰, 텔레비전, 모니터 등에 사용되는 전자 장치는 공통 전극을 포함하는 표시층 및 센서층과 같은 다양한 소자들을 포함하고 있다. 상기 소자들의 신뢰성 확보를 위해 개발 및 제조 과정에서 상기 소자들의 동작 특성 및 상기 소자들 사이의 전기적 연결 관계를 검증하는 절차가 요구된다.
본 발명은 신뢰성이 향상된 전자 장치 검사 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 전자 장치 검사 방법은 공통 전극을 포함하는 표시층 및 상기 표시층 위에 배치되고 복수의 제1 전극들 및 상기 복수의 제1 전극들과 각각 절연 교차하는 복수의 제2 전극들을 포함하는 센서층을 포함하는 전자 장치를 제공하는 단계, 상기 복수의 제1 전극들 각각 및 상기 복수의 제2 전극들 각각이 서로 형성하는 복수의 채널들의 복수의 지터(jitter)값들을　측정하는 단계, 상기 복수의 지터값들 전체의 평균인 제1 값을 산출하는 단계, 상기 복수의 채널들 중 상기 복수의 제2 전극들 중 하나가 형성하는 채널들의 지터값들을 합하여 제2 값을 산출하는 단계, 및 상기 제2 값을 상기 제1 값으로 나눈 제3 값을 근거로 상기 공통 전극을 검사하는 단계를 포함할 수 있다.
상기 공통 전극을 검사하는 단계는 상기 제3 값이 소정의 값보다 크면 상기 공통 전극을 불량으로 판단하는 단계를 포함할 수 있다.
상기 공통 전극을 검사하는 단계는 상기 제3 값이 상기 소정의 값보다 작으면 상기 공통 전극을 양품으로 판단하는 단계를 더 포함할 수 있다.
상기 소정의 값은 50일 수 있다.
상기 복수의 지터값들 각각은 1 내지 25의 값을 가질 수 있다.
상기 공통 전극을 검사하는 단계는 상기 공통 전극의 미 성막 여부를 판단하는 단계를 포함할 수 있다.
상기 표시층은 복수의 데이터 라인들을 더 포함할 수 있다.
상기 복수의 데이터 라인들에 백색 신호(white signal)를 제공하는 단계를 더 포함할 수 있다.
상기 백색 신호를 제공하는 단계는 상기 전자 장치를 제공하는 단계 및 상기 복수의 지터값들을 측정하는 단계 사이에 제공될 수 있다.
상기 복수의 제1 전극들은 제1 방향으로 배열된 복수의 감지 패턴들 및 상기 복수의 감지 패턴들 중 서로 인접한 두 개의 감지 패턴들을 연결하는 적어도 하나의 연결 패턴을 포함하고, 상기 복수의 제2 전극들은 상기 제1 방향과 교차하는 제2 방향으로 배열된 복수의 제1 부분들 및 상기 제1 감지 부분들 중 서로 인접한 두 개의 제1 부분들을 연결하는 제2 부분을 포함할 수 있다.
상기 연결 패턴 및 상기 제2 부분은 서로 상이한 층에 배치될 수 있다.
상기 복수의 지터값들을 측정하는 단계는 상기 복수의 제1 전극들에 검사 신호를 제공하는 단계, 상기 복수의 제2 전극들로부터 상호 정전 용량을 감지하는 단계, 및 상기 상호 정전 용량을 근거로 상기 복수의 지터값들을 감지하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 전자 장치 검사 방법은 공통 전극 및 복수의 데이터 라인들을 포함하는 표시층 및 상기 표시층 위에 배치되고 복수의 제1 전극들 및 상기 복수의 제1 전극과 각각 절연 교차하는 복수의 제2 전극들을 포함하는 센서층을 포함하는 전자 장치를 제공하는 단계, 상기 복수의 제1 전극들 및 상기 복수의 제2 전극들이 각각 형성하는 복수의 채널들의 복수의 지터(jitter)값들을　측정하는 단계, 상기 복수의 지터값들을 근거로 제1 값을 산출하는 단계, 상기 복수의 채널들 중 상기 복수의 제2 전극들 중 하나가 형성하는 채널들의 지터값들을 합하여 제2 값을 산출하는 단계, 및 상기 제1 값 및 상기 제2 값을 근거로 상기 공통 전극의 미성막 여부를 판단하는 단계를 포함할 수 있다.
상기 복수의 지터값들을 근거로 제1 값을 산출하는 단계는 상기 복수의 지터값들 전체의 평균을 제1 값으로 산출하는 단계를 포함할 수 있다.
상기 공통 전극의 미 성막 여부를 판단하는 단계는 상기 제2 값을 상기 제1 값으로 나눈 제3 값을 산출하는 단계를 포함할 수 있다.
상기 공통 전극의 미 성막 여부를 판단하는 단계는 상기 제3 값이 소정의 값보다 크면 상기 공통 전극이 미 성막되었다고 판단하는 단계를 더 포함할 수 있다.
상기 공통 전극의 미 성막 여부를 판단하는 단계는 상기 제3 값이 소정의 값보다 작으면 상기 공통 전극이 정상이라고 판단하는 단계를 더 포함할 수 있다.
상기 소정의 값은 50일 수 있다.
상기 복수의 데이터 라인들에 백색 신호(white signal)를 제공하는 단계를 더 포함할 수 있다.
상기 백색 신호를 제공하는 단계는 상기 전자 장치를 제공하는 단계 및 상기 복수의 지터값들을 측정하는 단계 사이에 제공될 수 있다.
상술된 바에 따르면, 공통 전극에 미성막 불량이 발생하는 경우, 복수의 제2 전극들 중 특정 제2 전극이 복수의 제1 전극들과 형성하는 채널들에서 측정되는 지터값들이 인접한 채널들에서 측정된 지터값들보다 상승될 수 있다. 이를 근거로 공통 전극의 미성막 여부가 용이하게 판단될 수 있다. 따라서, 신뢰성이 향상된 전자 장치 검사 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시층 및 구동부들의 블록도이다.
도 5는 본 발명의 일 실시예에 따른 센서층의 평면도이다.
도 6은 본 발명의 일 실시예에 따른 도 5의 I-I'를 따라 절단한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 도 5의 II-II'를 따라 절단한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 전자 장치 검사 방법의 흐름도이다.
도 9는 본 발명의 일 실시예에 따른 센서층 및 전자 장치 검사 장치를 도시한 개념도이다.
도 10은 공통 전극이 정상인 경우의 복수의 채널 별 지터값, 제2 값, 및 제3 값을 도시한 표이다.
도 11은 공통 전극이 미성막된 경우의 복수의 채널 별 지터값, 제2 값, 및 제3 값을 도시한 표이다.
도 12는 도 10 및 도 11에서 산출된 제3 값을 근거로 제3 값 계산부가 출력한 그래프를 도시한 것이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 1을 참조하면, 전자 장치(1000)는 텔리비전, 모니터, 또는 외부 광고판과 같은 대형 전자 장치들을 포함할 수 있다. 또한, 전자 장치(1000)는 퍼스널 컴퓨터, 노트북 컴퓨터, 개인 디지털 단말기, 자동차 내비게이션, 게임기, 스마트폰, 태블릿, 또는 카메라와 같은 중소형 전자 장치들을 포함할 수도 있다. 다만, 이는 예시적인 실시예로 본 발명의 개념에서 벗어나지 않은 이상 다른 전자 장치들을 포함할 수도 있다. 도 1에서는 전자 장치(1000)가 휴대폰인 것을 예시적으로 도시하였다.
전자 장치(1000)는 액티브 영역(1000A)을 통해 영상을 표시할 수 있다. 액티브 영역(1000A)에는 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)에 의해 정의된 면과 평행한 제1 표시면(1000A1) 및 제1 표시면(1000A1)으로부터 연장된 제2 표시면(1000A2)이 정의될 수 있다.
제2 표시면(1000A2)은 제1 표시면(1000A1)의 일 측으로부터 벤딩되어 제공될 수 있다. 또한 제2 표시면(1000A2)은 복수로 제공될 수 있다. 이 경우, 제2 표시면들(1000A2)은 제1 표시면(1000A1)의 적어도 2 개의 측으로부터 벤딩되어 제공될 수 있다. 액티브 영역(1000A)에는 하나의 제1 표시면(1000A1) 및 한 개 이상 네 개 이하의 제2 표시면들(1000A2)이 정의될 수 있다. 다만, 액티브 영역(1000A)의 형상이 이에 제한되는 것은 아니며, 액티브 영역(1000A)에는 제1 표시면(1000A1)만이 정의될 수도 있다.
전자 장치(1000)의 두께 방향은 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 제3 방향(DR3)과 나란할 수 있다. 따라서, 전자 장치(1000)를 구성하는 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)을 기준으로 정의될 수 있다.
도 2는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 2를 참조하면, 전자 장치(1000)는 표시층(100) 및 센서층(200)을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시층(100)은 발광형 표시층일 수 있고, 특별히 제한되지 않는다. 예를 들어, 표시층(100)은 유기 발광 표시층, 퀀텀닷 표시층, 마이크로 엘이디 표시층, 또는 나노 엘이디 표시층일 수 있다. 표시층(100)은 베이스층(110), 회로층(120), 발광 소자층(130), 및 봉지층(140)을 포함할 수 있다.
베이스층(110)은 회로층(120)이 배치되는 베이스 면을 제공하는 부재일 수 있다. 베이스층(110)은 유리 기판, 금속 기판, 또는 고분자 기판일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 베이스층(110)은 무기층, 유기층, 또는 복합 재료층일 수 있다.
베이스층(110)은 다층 구조를 가질 수 있다. 예를 들어, 베이스층(110)은 제1 합성 수지층, 상기 제1 합성 수지층 위에 배치된 실리콘 옥사이드(SiOx)층, 상기 실리콘 옥사이드층 위에 배치된 아몰퍼스 실리콘(a-Si)층, 및 상기 아몰퍼스 실리콘층 위에 배치된 제2 합성 수지층을 포함할 수 있다. 상기 실리콘 옥사이드층 및 상기 아몰퍼스 실리콘층은 베이스 배리어층이라 지칭될 수 있다.
상기 제1 및 제2 합성 수지층들 각각은 폴리이미드(polyimide)계 수지를 포함하는 것일 수 있다. 또한, 상기 제1 및 제2 합성 수지층들 각각은 아크릴(acrylate)계 수지, 메타크릴(methacrylate)계 수지, 폴리아이소프렌(polyisoprene)계 수지, 비닐(vinyl)계 수지, 에폭시(epoxy)계 수지, 우레탄(urethane)계 수지, 셀룰로오스(cellulose)계 수지, 실록산(siloxane)계 수지, 폴리아미드(polyamide)계 수지 및 페릴렌(perylene)계 수지 중 적어도 하나를 포함하는 것일 수 있다. 한편, 본 명세서에서 "~~" 계 수지는 "~~" 의 작용기를 포함하는 것을 의미한다.
회로층(120)은 베이스층(110) 위에 배치될 수 있다. 회로층(120)은 절연층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 절연층, 반도체층, 및 도전층이 베이스층(110) 위에 형성되고, 이후, 복수 회의 포토리소그래피 공정을 통해 절연층, 반도체층, 및 도전층이 선택적으로 패터닝될 수 있다. 이 후, 회로층(120)에 포함된 반도체 패턴, 도전 패턴, 및 신호 라인이 형성될 수 있다.
발광 소자층(130)은 회로층(120) 위에 배치될 수 있다. 발광 소자층(130)은 발광 소자를 포함할 수 있다. 예를 들어, 발광 소자층(130)은 유기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다.
봉지층(140)은 발광 소자층(130) 위에 배치될 수 있다. 봉지층(140)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 발광 소자층(130)을 보호할 수 있다.
센서층(200)은 연속된 공정을 통해 표시층(100) 위에 형성될 수 있다. 이 경우, 센서층(200)은 표시층(100) 위에 직접 배치된다고 표현될 수 있다. 직접 배치된다는 것은 센서층(200)과 표시층(100) 사이에 제3 의 구성요소가 배치되지 않는 것을 의미할 수 있다. 즉, 센서층(200)과 표시층(100) 사이에는 별도의 접착 부재가 배치되지 않을 수 있다. 또는, 센서층(200)은 표시층(100)과 접착 부재를 통해 서로 결합될 수 있다. 접착 부재는 통상의 접착제 또는 점착제를 포함할 수 있다.
도시되지는 않았으나, 센서층(200) 위에 윈도우 부재가 배치될 수 있다. 상기 윈도우 부재는 외부 충격으로부터 전자 장치(1000)의 내부 구성들을 보호하며, 실질적으로 전자 장치(1000)의 액티브 영역(1000A)을 제공하는 구성일 수 있다. 예를 들어, 상기 윈도우 부재는 유리 기판, 사파이어 기판, 또는 플라스틱 필름을 포함할 수 있다. 상기 윈도우 부재는 다층 또는 단층 구조를 가질 수 있다. 예를 들어, 상기 윈도우 부재는 접착제로 결합된 복수 개의 플라스틱 필름의 적층 구조를 가지거나, 접착제로 결합된 유리 기판 및 플라스틱 필름의 적층 구조를 가질 수도 있다.
도 3은 본 발명의 일 실시예에 따른 전자 장치의 단면도이다. 도 3을 설명함에 있어서, 도 2를 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 3을 참조하면, 베이스층(110)의 상면에 적어도 하나의 무기층이 형성될 수 있다. 무기층은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 배리어층 및/또는 버퍼층을 구성할 수 있다. 본 실시예에서 표시층(100)은 버퍼층(BFL)을 포함하는 것으로 도시되었다.
버퍼층(BFL)은 베이스층(110)과 반도체 패턴 사이의 결합력을 향상시킬 수 있다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있으며, 실리콘옥사이드층과 실리콘나이트라이드층은 교대로 적층될 수 있다.
반도체 패턴은 버퍼층(BFL) 위에 배치될 수 있다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘, 저온다결정실리콘, 또는 산화물 반도체를 포함할 수도 있다.
도 3은 일부의 반도체 패턴을 도시한 것일 뿐이고, 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑 영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑될 수 있다.
제1 영역의 전도성은 제2 영역보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브(또는 채널)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호 라인일 수 있다.
화소들 각각은 7개의 트랜지스터들, 하나의 커패시터, 및 발광 소자를 포함하는 등가회로를 가질 수 있으며, 화소의 등가회로는 다양한 형태로 변형될 수 있다. 상기 화소들에 대해서는 후술된다. 도 3에서는 화소에 포함되는 하나의 트랜지스터(100PC) 및 발광 소자(100PE)를 예시적으로 도시하였다.
트랜지스터(100PC)는 소스(SC1), 액티브(A1), 드레인(D1), 및 게이트(G1)를 포함할 수 있다. 소스(SC1), 액티브(A1), 및 드레인(D1)은 반도체 패턴으로부터 형성될 수 있다. 소스(SC1) 및 드레인(D1)은 단면 상에서 액티브(A1)로부터 서로 반대 방향으로 연장될 수 있다. 도 3에는 반도체 패턴으로부터 형성된 연결 신호 라인(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 라인(SCL)은 평면 상에서 트랜지스터(100PC)의 드레인(D1)에 전기적으로 연결될 수 있다.
제1 절연층(10)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(10)은 복수 개의 화소들에 공통으로 중첩하며, 반도체 패턴을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(120)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트(G1)는 제1 절연층(10) 위에 배치된다. 게이트(G1)는 금속 패턴의 일부분일 수 있다. 게이트(G1)는 액티브(A1)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(G1)는 마스크로 기능할 수 있다.
제2 절연층(20)은 제1 절연층(10) 위에 배치되며, 게이트(G1)를 커버할 수 있다. 제2 절연층(20)은 화소들에 공통으로 중첩할 수 있다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(20)은 실리콘옥사이드, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제2 절연층(20)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제3 절연층(30)은 제2 절연층(20) 위에 배치될 수 있다. 제3 절연층(30)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제3 절연층(30)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제1 연결 전극(CNE1)은 제3 절연층(30) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1, 제2, 및 제3 절연층(10, 20, 30)을 관통하는 컨택홀(CNT-1)을 통해 연결 신호 라인(SCL)에 접속될 수 있다.
제4 절연층(40)은 제3 절연층(30) 위에 배치될 수 있다. 제4 절연층(40)은 단층의 실리콘 옥사이드층일 수 있다. 제5 절연층(50)은 제4 절연층(40) 위에 배치될 수 있다. 제5 절연층(50)은 유기층일 수 있다.
제2 연결 전극(CNE2)은 제5 절연층(50) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 절연층(40) 및 제5 절연층(50)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결 전극(CNE1)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 위에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제6 절연층(60)은 유기층일 수 있다.
발광 소자층(130)은 회로층(120) 위에 배치될 수 있다. 발광 소자층(130)은 발광 소자(100PE)를 포함할 수 있다. 예를 들어, 발광 소자층(130)은 유기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다. 이하에서, 발광 소자(100PE)가 유기 발광 소자인 것을 예로 들어 설명하나, 특별히 이에 제한되는 것은 아니다.
발광 소자(100PE)는 제1 전극(AE), 발광층(EL), 및 제2 전극(CE)을 포함할 수 있다. 제1 전극(AE)은 제6 절연층(60) 위에 배치될 수 있다. 제1 전극(AE)은 제6 절연층(60)을 관통하는 컨택홀(CNT-3)을 통해 제2 연결 전극(CNE2)에 접속될 수 있다.
화소 정의막(70)은 제6 절연층(60) 위에 배치되며, 제1 전극(AE)의 일부분을 커버할 수 있다. 화소 정의막(70)에는 개구부(70-OP)가 정의된다. 화소 정의막(70)의 개구부(70-OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다.
액티브 영역(1000A, 도 1 참조)은 발광 영역(PXA)과 발광 영역(PXA)에 인접한 비발광 영역(NPXA)을 포함할 수 있다. 비발광 영역(NPXA)은 발광 영역(PXA)을 에워쌀 수 있다. 본 실시예에서 발광 영역(PXA)은 개구부(70-OP)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의되었다.
발광층(EL)은 제1 전극(AE) 위에 배치될 수 있다. 발광층(EL)은 개구부(70-OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EL)은 화소들 각각에 분리되어 형성될 수 있다. 발광층(EL)이 화소들 각각에 분리되어 형성된 경우, 발광층들(EL) 각각은 청색, 적색, 및 녹색 중 적어도 하나의 색의 광을 발광할 수 있다. 다만, 이에 제한되는 것은 아니며, 발광층(EL)은 화소들에 연결되어 공통으로 제공될 수도 있다. 이 경우, 발광층(EL)은 청색 광을 제공하거나, 백색 광을 제공할 수도 있다.
제2 전극(CE)은 발광층(EL) 위에 배치될 수 있다. 제2 전극(CE)은 일체의 형상을 갖고, 복수의 화소들에 공통적으로 배치될 수 있다. 제2 전극(CE)은 공통 전극(CE)으로 지칭될 수 있다.
도시되지 않았으나, 제1 전극(AE)과 발광층(EL) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 발광 영역(PXA)과 비발광 영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL)과 제2 전극(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다.
봉지층(140)은 발광 소자층(130) 위에 배치될 수 있다. 봉지층(140)은 순차적으로 적층된 무기층, 유기층, 및 무기층을 포함할 수 있으나, 봉지층(140)을 구성하는 층들이 이에 제한되는 것은 아니다.
무기층들은 수분 및 산소로부터 발광 소자층(130)을 보호하고, 유기층은 먼지 입자와 같은 이물질로부터 발광 소자층(130)을 보호할 수 있다. 무기층들은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
센서층(200)은 연속된 공정을 통해 표시층(100) 위에 형성될 수 있다. 이 경우, 센서층(200)은 표시층(100) 위에 직접 배치된다고 표현될 수 있다. 직접 배치된다는 것은 센서층(200)과 표시층(100) 사이에 제3 의 구성요소가 배치되지 않는 것을 의미할 수 있다. 즉, 센서층(200)과 표시층(100) 사이에는 별도의 접착 부재가 배치되지 않을 수 있다. 또는, 센서층(200)은 접착 부재를 통해 표시층(100)에 결합될 수 있다. 접착 부재는 통상의 접착제 또는 점착제를 포함할 수 있다.
센서층(200)은 베이스 절연층(201), 제1 도전층(202), 감지 절연층(203), 제2 도전층(204), 및 커버 절연층(205)을 포함할 수 있다.
베이스 절연층(201)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 또는 베이스 절연층(201)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 베이스 절연층(201)은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
제1 도전층(202) 및 제2 도전층(204) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(indium tin oxide, ITO), 인듐아연산화물(indium zinc oxide, IZO), 산화아연(zinc oxide, ZnO), 또는 인듐아연주석산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
감지 절연층(203) 및 커버 절연층(205) 중 적어도 어느 하나는 무기막을 포함할 수 있다. 무기막은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
감지 절연층(203) 및 커버 절연층(205) 중 적어도 어느 하나는 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시층 및 구동부들의 블록도이다.
도 4를 참조하면, 표시층(100)은 복수의 스캔 라인들(SL1-SLa), 복수의 데이터 라인들(DL1 내지 DLb), 및 복수의 화소들(PX)을 포함할 수 있다. 복수의 화소들(PX) 각각은 복수의 데이터 라인들(DL1 내지 DLb) 중 대응하는 데이터 라인과 연결되고, 복수의 스캔 라인들(SL1-SLa) 중 대응하는 스캔 라인과 연결될 수 있다. 본 발명의 일 실시예에서 표시층(100)은 발광 제어 라인들을 더 포함하고, 표시 구동부는 발광 제어 라인들에 제어 신호들을 제공하는 발광 구동 회로를 더 포함할 수 있다. 표시층(100)의 구성은 특별히 제한되지 않는다.
전자 장치(1000)는 신호 제어 회로(100C1), 스캔 구동 회로(100C2), 및 데이터 구동 회로(100C3), 전원 공급부(100C4)를 더 포함할 수 있다.
신호 제어 회로(100C1)는 메인 제어부로부터 영상 데이터(RGB) 및 제어 신호(D-CS)를 수신할 수 있다. 제어 신호(D-CS)는 다양한 신호를 포함할 수 있다. 예를 들어, 제어 신호(D-CS)는 입력수직동기신호, 입력수평동기신호, 메인 클럭, 및 데이터 인에이블 신호 등을 포함할 수 있다.
신호 제어 회로(100C1)는 영상 데이터(RGB) 및 제어 신호(D-CS)를 수신할 수 있다. 제어 신호(D-CS)는 다양한 신호를 포함할 수 있다. 예를 들어, 제어 신호(D-CS)는 입력수직동기신호, 입력수평동기신호, 메인 클럭, 및 데이터 인에이블 신호 등을 포함할 수 있다.
신호 제어 회로(100C1)는 제어 신호(D-CS)에 기초하여 제1 제어 신호(CONT1) 및 수직동기신호(Vsync)를 생성하고, 제1 제어 신호(CONT1) 및 수직동기신호(Vsync)를 스캔 구동 회로(100C2)로 출력할 수 있다. 수직동기신호(Vsync)는 제1 제어 신호(CONT1)에 포함될 수 있다.
신호 제어 회로(100C1)는 제어 신호(D-CS)에 기초하여 제2 제어 신호(CONT2) 및 수평동기신호(Hsync)를 생성하고, 제2 제어 신호(CONT2) 및 수평동기신호(Hsync)를 데이터 구동 회로(100C3)로 출력할 수 있다. 수평동기신호(Hsync)는 제2 제어 신호(CONT2)에 포함될 수 있다.
또한, 신호 제어 회로(100C1)는 영상 데이터(RGB)를 표시층(100)의 동작 조건에 맞게 처리한 데이터 신호(DS)를 데이터 구동 회로(100C3)로 출력할 수 있다. 제1 제어 신호(CONT1) 및 제2 제어 신호(CONT2)는 스캔 구동 회로(100C2) 및 데이터 구동 회로(100C3)의 동작에 필요한 신호로써 특별히 제한되지 않는다.
스캔 구동 회로(100C2)는 제1 제어 신호(CONT1) 및 수직동기신호(Vsync)에 응답하여 복수 개의 스캔 라인들(SL1-SLa)을 구동할 수 있다. 본 발명의 일 실시예에서, 스캔 구동 회로(100C2)는 표시층(100) 내의 회로층(120, 도 4 참조)과 동일한 공정으로 형성될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 스캔 구동 회로(100C2)는 직접 회로(Integrated circuit, IC)로 구현되어서 표시층(100)의 소정 영역에 직접 실장되거나 별도의 인쇄 회로 기판에 칩 온 필름(chip on film, COF) 방식으로 실장되어서 표시층(100)과 전기적으로 연결될 수 있다.
데이터 구동 회로(100C3)는 신호 제어 회로(100C1)로부터 제2 제어 신호(CONT2), 수평동기신호(Hsync), 및 데이터 신호(DS)에 응답하여 복수의 데이터 라인들(DL1 내지 DLb)을 구동하기 위한 계조 전압들을 출력할 수 있다. 데이터 구동 회로(100C3)는 직접 회로로 구현되어 표시층(100)의 소정의 영역에 직접 실장되거나 별도의 인쇄 회로 기판에 칩 온 필름 방식으로 실장되어서 표시층(100)과 전기적으로 연결될 수 있으나, 특별히 한정되는 것은 아니다. 예를 들어, 데이터 구동 회로(100C3)는 표시층(100) 내의 회로층(120, 도 4 참조)과 동일한 공정으로 형성될 수 있다.
전원 공급부(100C4)는 표시층(100)에 외부 전압을 공급할 수 있다. 전원 공급부(100C4)는 복수의 화소들(PX)에 제1 전원(ELVDD), 제2 전원(ELVSS), 및 제3 전원(Vint)를 공급할 수 있다. 제1 전원(ELVDD)은 제2 전원(ELVSS)보다 높은 전압 레벨을 가질 수 있다. 제3 전원(Vint)은 제1 트랜지스터의 게이트 전극의 전압을 초기화하는 초기화 전압일 수 있다. 제1 전원(ELVDD)은 3V(Volt) 내지 6V 범위의 전압을 가질 수 있고, 제2 전원(ELVSS)은 -7V 내지 0V 범위의 전압을 가질 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 제1 전원(ELVDD) 및 제2 전원(ELVSS)의 전압 범위는 표시층(100)을 구동할 수 있는 다양한 전압 범위를 가질 수 있다.
도 5는 본 발명의 일 실시예에 따른 센서층의 평면도이다.
도 5를 참조하면, 센서층(200)에는 액티브 영역(200A) 및 액티브 영역(200A)을 에워싸는 주변 영역(200N)이 정의될 수 있다. 액티브 영역(200A)은 전기적 신호에 따라 활성화되는 영역일 수 있다. 예를 들어, 액티브 영역(200A)은 외부의 입력을 감지하는 영역일 수 있다. 평면 상에서 보았을 때, 액티브 영역(200A)은 전자 장치(1000, 도 1 참조)의 액티브 영역(1000A, 도 1 참조)과 중첩할 수 있다.
센서층(200)은 베이스 절연층(201), 복수의 제1 전극들(210), 복수의 제2 전극들(220), 복수의 감지 라인들(TL1, TL2)을 포함할 수 있다. 복수의 제1 전극들(210) 및 복수의 제2 전극들(220)은 액티브 영역(200A)에 배치되고, 복수의 감지 라인들(TL1, TL2)은 주변 영역(200N)에 배치될 수 있다.
복수의 제1 전극들(210) 각각은 제2 방향(DR2)을 따라 연장될 수 있다. 복수의 제1 전극들(210)은 제1 방향(DR1)을 따라 배열될 수 있다. 복수의 제1 전극들(210) 각각은 복수의 감지 패턴들(211) 및 복수의 연결 패턴들(212)을 포함할 수 있다. 복수의 연결 패턴들(212) 각각은 서로 인접한 2 개의 감지 패턴들(211)을 전기적으로 연결할 수 있다. 복수의 감지 패턴들(211)은 메쉬 구조를 가질 수 있다.
복수의 제2 전극들(220) 각각은 제1 방향(DR1)을 따라 연장될 수 있다. 복수의 제2 전극들(220)은 제2 방향(DR2)을 따라 배열될 수 있다. 복수의 제2 전극들(220) 각각은 복수의 제1 부분들(221) 및 복수의 제2 부분들(222)을 포함할 수 있다. 복수의 제2 부분들(222) 각각은 서로 인접한 2 개의 제1 부분들(221)을 전기적으로 연결할 수 있다. 복수의 제1 부분들(221) 및 복수의 제2 부분들(222)은 메쉬 구조를 가질 수 있다.
도 5에서는 예시적으로 하나의 연결 패턴(212)이 서로 인접한 2 개의 감지 패턴들(211)에 연결된 것을 도시하였으나, 본 발명의 일 실시예에 따른 복수의 연결 패턴들(212) 및 복수의 감지 패턴들(211)의 연결 관계는 이에 제한되지 않는다. 예를 들어, 서로 인접한 2 개의 감지 패턴들(211)은 2개의 연결 패턴들(212)에 의해 연결될 수 있다.
복수의 제2 부분들(222)은 복수의 연결 패턴들(212)과 상이한 층에 배치될 수 있다. 복수의 연결 패턴들(212)은 복수의 제2 전극들(220)과 절연 교차될 수 있다. 예를 들어, 복수의 제2 부분들(222)은 복수의 연결 패턴들(212)과 각각 절연 교차될 수 있다.
제1 도전층(202, 도 3 참조)은 복수의 연결 패턴들(212)을 포함할 수 있고, 제2 도전층(204, 도 3 참조)은 복수의 제2 전극들(220) 및 복수의 감지 패턴들(211)을 포함할 수 있다.
복수의 감지 라인들(TL1, TL2)은 복수의 제1 감지 라인들(TL1) 및 복수의 제2 감지 라인들(TL2)을 포함할 수 있다.
복수의 제1 감지 라인들(TL1)은 복수의 제1 전극들(210)에 각각 연결될 수 있다. 복수의 제2 감지 라인들(TL2)은 복수의 제2 전극들(220)에 각각 연결될 수 있다.
도 6은 본 발명의 일 실시예에 따른 도 5의 I-I'를 따라 절단한 단면도이다. 도 6을 설명함에 있어서 도 3을 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 5 및 도 6을 참조하면, 베이스 절연층(201) 위에 복수의 연결 패턴들(212)이 배치될 수 있다. 감지 절연층(203)은 복수의 연결 패턴들(212) 위에 배치될 수 있다. 감지 절연층(203)은 단층 또는 다층 구조를 가질 수 있다. 감지 절연층(203)은 무기물, 유기물, 또는 복합 재료를 포함할 수 있다.
복수의 감지 패턴들(211), 복수의 제1 부분들(221), 및 복수의 제2 부분들(222)은 감지 절연층(203) 위에 배치될 수 있다. 복수의 감지 패턴들(211), 복수의 제1 부분들(221), 및 복수의 제2 부분들(222)은 메쉬 구조를 가질 수 있다.
복수의 컨택홀들(CNT)은 감지 절연층(203)이 제3 방향(DR3)으로 관통되어 형성될 수 있다. 복수의 감지 패턴들(211) 중 인접한 2 개의 감지 패턴들(211)은 복수의 컨택홀들(CNT)을 통해 연결 패턴(212)과 전기적으로 연결될 수 있다.
커버 절연층(205)은 복수의 감지 패턴들(211), 복수의 제1 부분들(221), 및 복수의 제2 부분들(222) 위에 배치될 수 있다. 커버 절연층(205)은 단층 또는 다층 구조를 가질 수 있다. 커버 절연층(205)은 무기물, 유기물, 또는 복합 재료를 포함할 수 있다.
도 6에서는 예시적으로 복수의 연결 패턴들(212)이 복수의 감지 패턴들(211), 복수의 제1 부분들(221), 및 복수의 제2 부분들(222) 아래에 배치되는 바텀 연결 구조를 도시하였으나, 이에 한정되지 않는다. 예를 들어, 센서층(200)은 복수의 연결 패턴들(212)이 복수의 감지 패턴들(211), 복수의 제1 부분들(221), 및 복수의 제2 부분들(222) 위에 배치된 탑 연결 구조를 가질 수도 있다.
도 7은 본 발명의 일 실시예에 따른 도 5의 II-II'를 따라 절단한 단면도이다. 도 7을 설명함에 있어서 도 5 및 도 6을 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 7을 참조하면, 복수의 제1 부분들(221) 및 복수의 제2 부분들(222)은 복수의 연결 패턴들(212) 위에 배치될 수 있다. 복수의 제2 부분들(222) 각각은 인접한 2 개의 제1 부분들(221)을 연결할 수 있다. 복수의 제1 부분들(221) 및 복수의 제2 부분들(222)은 메쉬 구조를 가질 수 있다.
도 8은 본 발명의 일 실시예에 따른 전자 장치 검사 방법의 흐름도이고, 도 9는 본 발명의 일 실시예에 따른 센서층 및 전자 장치 검사 장치를 도시한 개념도이다. 도 9를 설명함에 있어서, 도 5를 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 8 및 도 9를 참조하면, 공통 전극(CE, 도 3 참조)의 검사를 위해 전자 장치(1000, 도 1 참조)가 제공될 수 있다(S100).
센서층(200)은 복수의 제1 전극들(210, 도 5 참조), 복수의 제2 전극들(220, 도 5 참조), 복수의 제1 감지 라인들(TL1_1, TL1_2 내지 TL1_m-1, TL1_m), 및 복수의 제2 감지 라인들(TL2_1, TL2_2 내지 TL2_n-1, TL2_n)을 포함할 수 있다. 이때, 상기 m 및 n은 자연수일 수 있다.
복수의 제1 전극들(210, 도 5 참조)은 제1 제1 전극(Tx0), 제2 제1 전극(Tx1) 내지 제i 제1 전극(Txi-1), 제i+1 제1 전극(Txi)을 포함할 수 있다. 이때, 상기 i는 자연수일 수 있다.
복수의 제2 전극들(220, 도 5 참조)은 제1 제2 전극(Rx0), 제2 제2 전극(Rx1) 내지 제j 제2 전극(Rxj-1), 제j+1 제2 전극(Rxj)을 포함할 수 있다. 이때, 상기 j는 자연수일 수 있다.
센서층(200)에는 복수의 제1 전극들(Tx0, Tx1 내지 Txi-1, Txi) 각각 및 복수의 제2 전극들(Rx0, Rx1 내지 Rxj-1, Rxj) 각각이 서로 형성하는 복수의 채널들이 정의될 수 있다. 예를 들어, 제1 제1 전극(Tx0)은 복수의 제2 전극들(Rx0, Rx1 내지 Rxj-1, Rxj) 각각과 채널들을 형성할 수 있고, 제2 제1 전극(Tx1)도 복수의 제2 전극들(Rx0, Rx1 내지 Rxj-1, Rxj) 각각과 채널들을 형성할 수 있다.
복수의 제1 감지 라인들(TL1_1, TL1_2 내지 TL1_m-1, TL1_m)은 복수의 제1 전극들(Tx0, Tx1 내지 Txi-1, Txi)의 일측에 각각 전기적으로 연결될 수 있다.
복수의 제2 감지 라인들(TL2_1, TL2_2 내지 TL2_n-1, TL2_n)은 복수의 제2 전극들(Rx0, Rx1 내지 Rxj-1, Rxj)의 일측에 각각 전기적으로 연결될 수 있다. 하지만, 본 발명은 이에 제한되지 않는다. 예를 들어, 본 발명의 일 실시예에 따른 센서층(200)은 복수의 제1 전극들(Tx0, Tx1 내지 Txi-1, Txi)의 타측에 각각 전기적으로 연결된 복수의 제3 라인들을 더 포함할 수도 있다.
전자 장치(1000, 도 1 참조)의 센서층(200)은 전자 장치 검사 장치(2000)와 전기적으로 연결될 수 있다. 전자 장치 검사 장치(2000)는 복수의 제1 전극들(Tx0, Tx1 내지 Txi-1, Txi) 및 복수의 제2 전극들(Rx0, Rx1 내지 Rxj-1, Rxj)과 전기적으로 연결될 수 있다. 전자 장치 검사 장치(2000)는 공통 전극(CE, 도 3 참조)의 미성막 불량을 검사할 수 있다.
전자 장치(1000, 도 1 참조)를 검사할 때, 데이터 구동 회로(100C3, 도 4 참조)는 복수의 데이터 라인들(DL1 내지 DLb)에 표시 신호를 제공할 수 있다. 상기 표시 신호는 백색 신호(white signal)를 포함할 수 있다. 전자 장치 검사 장치(2000)는 표시층(100, 도 3 참조)이 동작하는 동안 표시층(100, 도 3 참조) 및 센서층(200)을 검사할 수 있다. 상기 백색 신호는 전자 장치(1000, 도 1 참조)를 제공한 후, 복수의 지터값들(JV)을 측정하기 전에 표시층(100, 도 3 참조)에 제공될 수 있다
전자 장치 검사 장치(2000)는 송신부(2100), 수신부(2200), 제1 값 계산부(2300), 제2 값 계산부(2400), 제3 값 계산부(2500), 및 불량 판단부(2600)를 포함할 수 있다.
송신부(2100)는 외부로부터 검사 신호(TTS)를 수신할 수 있다. 송신부(2100)는 검사 신호(TTS)를 수신하면 제1 전극들(Tx0, Tx1 내지 Txi-1, Txi)에 복수의 검사 신호들(Ts1, TS2 내지 Tsm-1, Tsm)을 각각 송신할 수 있다.
수신부(2200)는 복수의 제1 전극들(Tx0, Tx1 내지 Txi-1, Txi) 각각 및 복수의 제2 전극들(Rx0, Rx1 내지 Rxj-1, Rxj) 각각에 의해 형성되는 상기 복수의 채널들의 복수의 지터(jitter)값들(JV)을　측정할 수 있다(S200).
수신부(2200)는 복수의 제2 전극들(Rx0, Rx1 내지 Rxj-1, Rxj)로부터 복수의 제1 전극들(Tx0, Tx1 내지 Txi-1, Txi) 및 복수의 제2 전극들(Rx0, Rx1 내지 Rxj-1, Rxj) 사이의 상호 정전 용량이 반영된 복수의 감지 신호들(Rs1, RS2 내지 RSn-1, Rsn)을 수신할 수 있다. 수신부(2200)는 상기 상호 정전 용량을 근거로 상기 복수의 채널들 각각의 지터값(JV)을 출력할 수 있다. 지터값(JV)은 상기 상호 정전 용량이 흐트러지는 현상을 측정하여 소정의 숫자로 정의한 것일 수 있다.
제1 값 계산부(2300)는 수신부(2200)로부터 복수의 지터값들(JV)을 수신할 수 있다. 제1 값 계산부(2300)는 복수의 지터값들(JV)을 근거로 제1 값(V1)을 산출할 수 있다(S300). 제1 값(V1)은 복수의 지터값들(JV) 전체의 평균일 수 있다.
제2 값 계산부(2400)는 수신부(2200)로부터 복수의 지터값들(JV)을 수신할 수 있다. 제2 값 계산부(2400)는 복수의 지터값들(JV)을 근거로 제2 값(V2)을 산출할 수 있다(S400). 제2 값(V2)은 상기 복수의 채널들 중 복수의 제2 전극들(Rx0, Rx1 내지 Rxj-1, Rxj) 중 하나가 형성하는 채널들의 지터 값들을 합한 값일 수 있다. 즉, 제2 값(V2)은 복수의 제2 전극들(Rx0, Rx1 내지 Rxj-1, Rxj)의 개수만큼 산출될 수 있다.
제3 값 계산부(2500)는 제1 값 계산부(2300)로부터 제1 값(V1) 및 제2 값 계산부(2400)로부터 제2 값(V2)을 수신할 수 있다. 제3 값 계산부(2500)는 제1 값(V1) 및 제2 값(V2)을 근거로 제3 값(V3, 도 10 참조)을 산출할 수 있다. 제3 값(V3)은 제2 값(V2)을 제1 값(V1)을 나눈 값일 수 있다. 제3 값 계산부(2500)는 제3 값(V3)을 포함하는 그래프(GP)를 출력할 수 있다.
불량 판단부(2600)는 제3 값 계산부(2500)로부터 그래프(GP)를 수신할 수 있다. 불량 판단부(2600)는 그래프(GP)를 근거로 공통 전극(CE, 도 3 참조)을 검사할 수 있다(S500). 불량 판단부(2600)는 그래프(GP)에 포함된 제3 값(V3)이 소정의 값보다 큰 경우 공통 전극(CE, 도 3 참조)을 불량으로 판단할 수 있다. 불량 판단부(2600)는 공통 전극(CE, 도 3 참조)을 불량으로 판단하는 경우, 공통 전극(CE, 도 3 참조)이 미성막되었다고 판단할 수 있다.
도 10은 공통 전극이 정상인 경우의 복수의 채널 별 지터값, 제2 값, 및 제3 값을 도시한 표이다.
도 9 및 도 10을 참조하면, 복수의 제1 전극들(Tx0, Tx1 내지 Txi-1, Txi) 각각 및 제2 전극들(Rx0, Rx1 내지 Rxj-1, Rxj) 각각이 형성하는 복수의 채널들이 도시되었다.
복수의 제1 전극들(Tx0, Tx1 내지 Txi-1, Txi)은 제1 제1 전극(Tx0), 제2 제1 전극(Tx1), 제3 제1 전극(Tx2), 제4 제1 전극(Tx3), 제5 제1 전극(Tx4), 제6 제1 전극(Tx5), 제7 제1 전극(Tx6), 제8 제1 전극(Tx7), 제9 제1 전극(Tx8), 제10 제1 전극(Tx9), 제11 제1 전극(Tx10), 제12 제1 전극(Tx11), 제13 제1 전극(Tx12), 제14 제1 전극(Tx13), 제15 제1 전극(Tx14), 및 제16 제1 전극(Tx15)을 포함할 수 있다. 도 10에서는 예시적으로 16개의 제1 전극들에 대해서 도시하였다.
복수의 제2 전극들(Rx0, Rx1 내지 Rxj-1, Rxj)은 제19 제2 전극(Rx18), 제20 제2 전극(Rx19), 제21 제2 전극(Rx20), 제22 제2 전극(Rx21), 제23 제2 전극(Rx22), 제24 제2 전극(Rx23), 제25 제2 전극(Rx24), 제26 제2 전극(Rx25), 제27 제2 전극(Rx26), 제28 제2 전극(Rx27), 제29 제2 전극(Rx28), 제30 제2 전극(Rx29), 제31 제2 전극(Rx30), 제32 제2 전극(Rx31), 제33 제2 전극(Rx32), 제34 제2 전극(Rx33), 제35 제2 전극(Rx34), 및 제36 제2 전극(Rx35)을 포함할 수 있다. 도 10에서는 예시적으로 18개의 제2 전극들에 대해서 도시하였다.
제1 제1 전극(Tx0), 제2 제1 전극(Tx1), 제3 제1 전극(Tx2), 제4 제1 전극(Tx3), 제5 제1 전극(Tx4), 제6 제1 전극(Tx5), 제7 제1 전극(Tx6), 제8 제1 전극(Tx7), 제9 제1 전극(Tx8), 제10 제1 전극(Tx9), 제11 제1 전극(Tx10), 제12 제1 전극(Tx11), 제13 제1 전극(Tx12), 제14 제1 전극(Tx13), 제15 제1 전극(Tx14), 및 제16 제1 전극(Tx15) 각각 및 제19 제2 전극(Rx18), 제20 제2 전극(Rx19), 제21 제2 전극(Rx20), 제22 제2 전극(Rx21), 제23 제2 전극(Rx22), 제24 제2 전극(Rx23), 제25 제2 전극(Rx24), 제26 제2 전극(Rx25), 제27 제2 전극(Rx26), 제28 제2 전극(Rx27), 제29 제2 전극(Rx28), 제30 제2 전극(Rx29), 제31 제2 전극(Rx30), 제32 제2 전극(Rx31), 제33 제2 전극(Rx32), 제34 제2 전극(Rx33), 제35 제2 전극(Rx34), 및 제36 제2 전극(Rx35) 각각에 의해 복수의 채널들이 형성될 수 있다. 상기 복수의 채널들 각각은 지터값(JV)을 포함할 수 있다. 도 10에서는 예시적으로 288개의 채널에 대한 지터값(JV)들을 도시하였다.
지터값(JV)은 상기 상호 정전 용량이 흐트러지는 현상을 측정하여 소정의 숫자로 정의한 것일 수 있다. 상기 소정의 숫자는 1 내지 25의 수를 가질 수 있고, 복수의 지터값들(JV) 각각은 1 내지 25의 값을 가질 수 있다.
이때, 복수의 지터값들(JV) 각각의 값이 낮을수록 지터값이 발생된 채널에 지터가 덜 발생된다는 것을 의미할 수 있다. 복수의 지터값들(JV) 각각의 값이 높을수록 지터값이 발생된 채널에 지터가 더 발생된다는 것을 의미할 수 있다.
지터값(JV)은 표시층(100, 도 4 참조)에 제공되는 표시 신호에 영향을 받아 복수의 채널들 별로 상이할 수 있다. 예를 들어, 제1 제1 전극(Tx0) 및 제36 제2 전극(Rx35)이 형성하는 채널에서 지터값(JV)은 6일 수 있다. 제2 제1 전극(Tx1) 및 제36 제2 전극(Rx35)이 형성하는 채널에서 지터값(JV)은 9일 수 있다. 제3 제1 전극(Tx2) 및 제36 제2 전극(Rx35)이 형성하는 채널에서 지터값(JV)은 5일 수 있다. 제4 제1 전극(Tx3) 및 제36 제2 전극(Rx35)이 형성하는 채널에서 지터값(JV)은 12일 수 있다. 제5 제1 전극(Tx4) 및 제36 제2 전극(Rx35)이 형성하는 채널에서 지터값(JV)은 15일 수 있다. 제6 제1 전극(Tx5) 및 제36 제2 전극(Rx35)이 형성하는 채널에서 지터값(JV)은 4일 수 있다. 제7 제1 전극(Tx6) 및 제36 제2 전극(Rx35)이 형성하는 채널에서 지터값(JV)은 12일 수 있다. 제8 제1 전극(Tx7) 및 제36 제2 전극(Rx35)이 형성하는 채널에서 지터값(JV)은 19일 수 있다. 제9 제1 전극(Tx8) 및 제36 제2 전극(Rx35)이 형성하는 채널에서 지터값(JV)은 9일 수 있다. 제10 제1 전극(Tx9) 및 제36 제2 전극(Rx35)이 형성하는 채널에서 지터값(JV)은 7일 수 있다. 제11 제1 전극(Tx10) 및 제36 제2 전극(Rx35)이 형성하는 채널에서 지터값(JV)은 7일 수 있다. 제12 제1 전극(Tx11) 및 제36 제2 전극(Rx35)이 형성하는 채널에서 지터값(JV)은 11일 수 있다. 제13 제1 전극(Tx12) 및 제36 제2 전극(Rx35)이 형성하는 채널에서 지터값(JV)은 9일 수 있다. 제14 제1 전극(Tx13) 및 제36 제2 전극(Rx35)이 형성하는 채널에서 지터값(JV)은 12일 수 있다. 제15 제1 전극(Tx14) 및 제36 제2 전극(Rx35)이 형성하는 채널에서 지터값(JV)은 3일 수 있다. 제16 제1 전극(Tx15) 및 제36 제2 전극(Rx35)이 형성하는 채널에서 지터값(JV)은 2일 수 있다.
제2 값 계산부(2400)는 복수의 채널들 중 복수의 제2 전극들(Rx0, Rx1 내지 Rxj-1, Rxj) 중 하나가 형성하는 채널들의 지터 값들을 합하여 제2 값(V2)을 산출할 수 있다. 이 때, 제36 제2 전극(Rx35)을 근거로 산출된 제2 값(V2)은 142일 수 있다.
예를 들어, 제35 제2 전극(Rx34)을 근거로 산출된 제2 값(V2)은 143일 수 있다. 제34 제2 전극(Rx33)을 근거로 산출된 제2 값(V2)은 144일 수 있다. 제33 제2 전극(Rx32)을 근거로 산출된 제2 값(V2)은 87일 수 있다. 제32 제2 전극(Rx31)을 근거로 산출된 제2 값(V2)은 61일 수 있다. 제31 제2 전극(Rx30)을 근거로 산출된 제2 값(V2)은 41일 수 있다. 제30 제2 전극(Rx29)을 근거로 산출된 제2 값(V2)은 46일 수 있다. 제29 제2 전극(Rx28)을 근거로 산출된 제2 값(V2)은 44일 수 있다. 제28 제2 전극(Rx27)을 근거로 산출된 제2 값(V2)은 49일 수 있다. 제27 제2 전극(Rx26)을 근거로 산출된 제2 값(V2)은 59일 수 있다. 제26 제2 전극(Rx25)을 근거로 산출된 제2 값(V2)은 55일 수 있다. 제25 제2 전극(Rx24)을 근거로 산출된 제2 값(V2)은 58일 수 있다. 제24 제2 전극(Rx23)을 근거로 산출된 제2 값(V2)은 54일 수 있다. 제23 제2 전극(Rx22)을 근거로 산출된 제2 값(V2)은 54일 수 있다. 제22 제2 전극(Rx21)을 근거로 산출된 제2 값(V2)은 42일 수 있다. 제21 제2 전극(Rx20)을 근거로 산출된 제2 값(V2)은 40일 수 있다. 제20 제2 전극(Rx19)을 근거로 산출된 제2 값(V2)은 43일 수 있다. 제19 제2 전극(Rx18)을 근거로 산출된 제2 값(V2)은 43일 수 있다.
제3 값 계산부(2500)는 제2 값(V2)을 제1 값(V1)으로 나누어 제3 값(V3)을 산출할 수 있다. 이 때, 제36 제2 전극(Rx35)의 제2 값(V2)을 근거로 산출된 제3 값(V3)은 33.94일 수 있다.
예를 들어, 제35 제2 전극(Rx34)을 근거로 산출된 제3 값(V3)은 36.59일 수 있다. 제34 제2 전극(Rx33)을 근거로 산출된 제3 값(V3)은 40.07일 수 있다. 제33 제2 전극(Rx32)을 근거로 산출된 제3 값(V3)은 26.91일 수 있다. 제32 제2 전극(Rx31)을 근거로 산출된 제3 값(V3)은 19.83일 수 있다. 제31 제2 전극(Rx30)을 근거로 산출된 제3 값(V3)은 13.58일 수 있다. 제30 제2 전극(Rx29)을 근거로 산출된 제3 값(V3)은 15.05일 수 있다. 제29 제2 전극(Rx28)을 근거로 산출된 제3 값(V3)은 14.31일 수 있다. 제28 제2 전극(Rx27)을 근거로 산출된 제3 값(V3)은 15.77일 수 있다. 제27 제2 전극(Rx26)을 근거로 산출된 제3 값(V3)은 18.96일 수 있다. 제26 제2 전극(Rx25)을 근거로 산출된 제3 값(V3)은 18.10일 수 있다. 제25 제2 전극(Rx24)을 근거로 산출된 제3 값(V3)은 19.45일 수 있다. 제24 제2 전극(Rx23)을 근거로 산출된 제3 값(V3)은 18.78일 수 있다. 제23 제2 전극(Rx22)을 근거로 산출된 제3 값(V3)은 19.46일 수 있다. 제22 제2 전극(Rx21)을 근거로 산출된 제3 값(V3)은 16.00일 수 있다. 제21 제2 전극(Rx20)을 근거로 산출된 제3 값(V3)은 15.24일 수 있다. 제20 제2 전극(Rx19)을 근거로 산출된 제3 값(V3)은 16.00일 수 있다. 제19 제2 전극(Rx18)을 근거로 산출된 제3 값(V3)은 16.00일 수 있다.
제3 값 계산부(2500)는 산출된 복수의 제3 값들(V3)을 근거로 그래프(GP)를 출력할 수 있다.
불량 판단부(2600)는 그래프(GP)를 근거로 공통 전극(CE, 도 3 참조)의 불량 여부를 판단할 수 있다.
도 11은 공통 전극이 미성막된 경우, 복수의 채널 별 지터값, 제2 값, 및 제3 값을 도시한 표이다. 도 11을 설명함에 있어서 도 10을 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 9 및 도 11을 참조하면, 복수의 제1 전극들(Tx0, Tx1 내지 Txi-1, Txi) 각각 및 제2 전극들(Rx0, Rx1 내지 Rxj-1, Rxj) 각각이 형성하는 복수의 채널들이 도시되었다.
도 11에서는 예시적으로 도 10과 동일하게 16개의 제1 전극들 및 18개의 제2 전극들을 도시하여 288개의 채널에 대한 지터값(JV)들을 도시하였다.
예를 들어, 제1 제1 전극(Tx0) 및 제35 제2 전극(Rx34)이 형성하는 채널에서 지터값(JV)은 9일 수 있다. 제2 제1 전극(Tx1) 및 제35 제2 전극(Rx34)이 형성하는 지터값(JV)은 17일 수 있다. 제3 제1 전극(Tx2) 및 제35 제2 전극(Rx34)이 형성하는 지터값(JV)은 9일 수 있다. 제4 제1 전극(Tx3) 및 제35 제2 전극(Rx34)이 형성하는 지터값(JV)은 10일 수 있다. 제5 제1 전극(Tx4) 및 제35 제2 전극(Rx34)이 형성하는 지터값(JV)은 15일 수 있다. 제6 제1 전극(Tx5) 및 제35 제2 전극(Rx34)이 형성하는 지터값(JV)은 13일 수 있다. 제7 제1 전극(Tx6) 및 제35 제2 전극(Rx34)이 형성하는 지터값(JV)은 10일 수 있다. 제8 제1 전극(Tx7) 및 제35 제2 전극(Rx34)이 형성하는 지터값(JV)은 11일 수 있다. 제9 제1 전극(Tx8) 및 제35 제2 전극(Rx34)이 형성하는 지터값(JV)은 14일 수 있다. 제10 제1 전극(Tx9) 및 제35 제2 전극(Rx34)이 형성하는 지터값(JV)은 12일 수 있다. 제11 제1 전극(Tx10) 및 제35 제2 전극(Rx34)이 형성하는 지터값(JV)은 17일 수 있다. 제12 제1 전극(Tx11) 및 제35 제2 전극(Rx34)이 형성하는 지터값(JV)은 14일 수 있다. 제13 제1 전극(Rx12) 및 제35 제2 전극(Rx34)이 형성하는 지터값(JV)은 12일 수 있다. 제14 제1 전극(Tx13) 및 제35 제2 전극(Rx34)이 형성하는 지터값(JV)은 12일 수 있다. 제15 제1 전극(Tx14) 및 제35 제2 전극(Rx34)이 형성하는 지터값(JV)은 15일 수 있다. 제16 제1 전극(Tx15) 및 제35 제2 전극(Rx34)이 형성하는 지터값(JV)은 8일 수 있다.
제2 값 계산부(2400)는 복수의 채널들 중 복수의 제2 전극들(Rx0, Rx1 내지 Rxj-1, Rxj) 중 하나가 형성하는 채널들의 지터 값들을 합하여 제2 값(V2)을 산출할 수 있다. 이 때, 제35 제2 전극(Rx34)을 근거로 산출된 제2 값(V2)은 198일 수 있다.
예를 들어, 제36 제2 전극(Rx35)을 근거로 산출된 제2 값(V2)은 38일 수 있다. 제34 제2 전극(Rx33)을 근거로 산출된 제2 값(V2)은 49일 수 있다. 제33 제2 전극(Rx32)을 근거로 산출된 제2 값(V2)은 38일 수 있다. 제32 제2 전극(Rx31)을 근거로 산출된 제2 값(V2)은 32일 수 있다. 제31 제2 전극(Rx30)을 근거로 산출된 제2 값(V2)은 30일 수 있다. 제30 제2 전극(Rx29)을 근거로 산출된 제2 값(V2)은 30일 수 있다. 제29 제2 전극(Rx28)을 근거로 산출된 제2 값(V2)은 31일 수 있다. 제28 제2 전극(Rx27)을 근거로 산출된 제2 값(V2)은 33일 수 있다. 제27 제2 전극(Rx26)을 근거로 산출된 제2 값(V2)은 30일 수 있다. 제26 제2 전극(Rx25)을 근거로 산출된 제2 값(V2)은 30일 수 있다. 제25 제2 전극(Rx24)을 근거로 산출된 제2 값(V2)은 32일 수 있다. 제24 제2 전극(Rx23)을 근거로 산출된 제2 값(V2)은 34일 수 있다. 제23 제2 전극(Rx22)을 근거로 산출된 제2 값(V2)은 36일 수 있다. 제22 제2 전극(Rx21)을 근거로 산출된 제2 값(V2)은 32일 수 있다. 제21 제2 전극(Rx20)을 근거로 산출된 제2 값(V2)은 32일 수 있다. 제20 제2 전극(Rx19)을 근거로 산출된 제2 값(V2)은 31일 수 있다. 제19 제2 전극(Rx18)을 근거로 산출된 제2 값(V2)은 31일 수 있다.
제3 값 계산부(2500)는 제2 값(V2)을 제1 값(V1)으로 나누어 제3 값(V3)을 산출할 수 있다. 이 때, 제35 제2 전극(Rx34)의 제2 값(V2)을 근거로 산출된 제3 값(V3)은 73.88일 수 있다.
예를 들어, 제36 제2 전극(Rx35)을 근거로 산출된 제3 값(V3)은 14.27일 수 있다. 제34 제2 전극(Rx33)을 근거로 산출된 제3 값(V3)은 23.62일 수 있다. 제33 제2 전극(Rx32)을 근거로 산출된 제3 값(V3)은 18.92일 수 있다. 제32 제2 전극(Rx31)을 근거로 산출된 제3 값(V3)은 16.14일 수 있다. 제31 제2 전극(Rx30)을 근거로 산출된 제3 값(V3)은 15.15일 수 있다. 제30 제2 전극(Rx29)을 근거로 산출된 제3 값(V3)은 15.08일 수 있다. 제29 제2 전극(Rx28)을 근거로 산출된 제3 값(V3)은 15.50일 수 있다. 제28 제2 전극(Rx27)을 근거로 산출된 제3 값(V3)은 16.45일 수 있다. 제27 제2 전극(Rx26)을 근거로 산출된 제3 값(V3)은 15.00일 수 있다. 제26 제2 전극(Rx25)을 근거로 산출된 제3 값(V3)은 14.88일 수 있다. 제25 제2 전극(Rx24)을 근거로 산출된 제3 값(V3)은 15.72일 수 있다. 제24 제2 전극(Rx23)을 근거로 산출된 제3 값(V3)은 16.65일 수 있다. 제23 제2 전극(Rx22)을 근거로 산출된 제3 값(V3)은 17.78일 수 있다. 제22 제2 전극(Rx21)을 근거로 산출된 제3 값(V3)은 16.25일 수 있다. 제21 제2 전극(Rx20)을 근거로 산출된 제3 값(V3)은 16.34일 수 있다. 제20 제2 전극(Rx19)을 근거로 산출된 제3 값(V3)은 16.00일 수 있다. 제19 제2 전극(Rx18)을 근거로 산출된 제3 값(V3)은 16.00일 수 있다.
제3 값 계산부(2500)는 산출된 복수의 제3 값들(V3)을 근거로 그래프(GP)를 출력할 수 있다.
불량 판단부(2600)는 그래프(GP)를 근거로 공통 전극(CE, 도 3 참조)의 불량 여부를 판단할 수 있다.
공통 전극(CE, 도 3 참조)이 미성막된 경우, 상기 미성막된 부분을 통해 표시층(100, 도 4 참조)에 제공되는 표시 신호가 복수의 제2 전극들(220, 도 5 참조) 중 상기 미성막된 부분과 중첩된 제2 전극과 간섭을 일으킬 수 있다. 도 11에서는 예시적으로 상기 미성막된 부분과 중첩된 제2 전극을 제35 제2 전극(Rx34)으로 도시하였으나, 이에 제한되지 않는다.
제35 제2 전극(Rx34)이 형성하는 채널에서 측정되는 지터값들(JV)은 다른 제2 전극이 형성하는 채널에서 측정되는 지터값들에 비해 증가될 수 있다.
본 발명에 따르면, 공통 전극(CE, 도 3 참조)에 미성막 불량이 발생하는 경우, 복수의 제2 전극들(220, 도 5 참조) 중 특정 제2 전극이 복수의 제1 전극들(210, 도 5 참조)과 형성하는 채널들에서 측정되는 지터값들(JV)이 인접한 채널들에서 측정된 지터값들보다 상승할 수 있다. 이를 근거로 불량 판단부(2600) 는 공통 전극(CE, 도 3 참조)의 미성막 여부를 용이하게 판단할 수 있다. 따라서, 신뢰성이 향상된 전자 장치(1000, 도 1 참조) 검사 방법을 제공할 수 있다.
도 12는 도 10 및 도 11에서 산출된 제3 값을 근거로 제3 값 계산부가 출력한 그래프를 도시한 것이다.
도 9 내지 도 12를 참조하면, 그래프(GP)의 가로축은 제2 전극들(220, 도 5 참조)을 나타낼 수 있다. 도 12에서는 예시적으로 상기 가로축에 제19 내지 제36 제2 전극들(Rx18 내지 Rx35)을 도시하였다.
그래프(GP)의 세로축은 제3 값들(V3)을 나타낼 수 있다. 그래프(GP)는 제1 그래프(C1) 및 제2 그래프(C2)를 포함할 수 있다.
제1 그래프(C1)는 도 10에서 산출된 복수의 제3 값들(V3)을 도시한 것이다. 제2 그래프(C2)는 도 11에서 산출된 복수의 제3 값들(V3)을 도시한 것이다.
불량 판단부(2600)는 제3 값(V3)이 소정의 값보다 크면 공통 전극(CE, 도 3 참조)을 불량으로 판단할 수 있다. 불량 판단부(2600)는 제3 값(V3)이 상기 소정의 값보다 작으면 공통 전극(CE, 도 3 참조)을 양품으로 판단할 수 있다.
상기 소정의 값은 40 내지 70의 값을 가질 수 있다. 예를 들어, 상기 소정의 값은 50일 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 상기 소정의 값은 전자 장치(1000, 도 1 참조)의 종류에 따라 다양하게 제공될 수 있다.
그래프(GP)에서 제1 그래프(C1)의 제3 값들(V3)은 상기 소정의 값보다 작은 값을 가질 수 있다.
불량 판단부(2600)는 제1 그래프(C1)의 전자 장치(1000, 도 1 참조)는 공통 전극(CE, 도 3 참조)이 정상이라 판단할 수 있다.
그래프(GP)에서 제2 그래프(C2)의 제35 제2 전극(Rx34)을 근거로 측정된 제3 값(V3)은 상기 소정의 값인 50보다 큰 73.88의 값을 가질 수 있다.
불량 판단부(2600)는 제2 그래프(C2)의 전자 장치(1000, 도 1 참조)는 공통 전극(CE, 도 3 참조)이 미성막된 불량으로 판단할 수 있다.
본 발명에 따르면, 공통 전극(CE, 도 3 참조)에 미성막 불량이 발생하는 경우, 복수의 제2 전극들(220, 도 5 참조) 중 특정 제2 전극이 복수의 제1 전극들(210, 도 5 참조)과 형성하는 채널들에서 측정되는 지터값들(JV)이 인접한 채널들에서 측정된 지터값들보다 상승할 수 있다. 이를 근거로 불량 판단부(2600) 는 공통 전극(CE, 도 3 참조)의 미성막 여부를 용이하게 판단할 수 있다. 따라서, 신뢰성이 향상된 전자 장치(1000, 도 1 참조) 검사 방법을 제공할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
1000: 전자 장치 2000: 전자 장치 검사 장치
CE: 공통 전극 100: 표시층
200: 센서층 210: 복수의 제1 전극들
220: 복수의 제2 전극들 JV: 복수의 지터값들
V1: 제1 값 V2: 제2 값
V3: 제3 값

Claims (20)

  1. 공통 전극을 포함하는 표시층 및 상기 표시층 위에 배치되고 복수의 제1 전극들 및 상기 복수의 제1 전극들과 각각 절연 교차하는 복수의 제2 전극들을 포함하는 센서층을 포함하는 전자 장치를 제공하는 단계;
    상기 복수의 제1 전극들 각각 및 상기 복수의 제2 전극들 각각이 서로 형성하는 복수의 채널들의 복수의 지터(jitter)값들을　측정하는 단계;
    상기 복수의 지터값들 전체의 평균인 제1 값을 산출하는 단계;
    상기 복수의 채널들 중 상기 복수의 제2 전극들 중 하나가 형성하는 채널들의 지터값들을 합하여 제2 값을 산출하는 단계; 및
    상기 제2 값을 상기 제1 값으로 나눈 제3 값을 근거로 상기 공통 전극을 검사하는 단계를 포함하는 전자 장치 검사 방법.
  2. 제1 항에 있어서,
    상기 공통 전극을 검사하는 단계는 상기 제3 값이 소정의 값보다 크면 상기 공통 전극을 불량으로 판단하는 단계를 포함하는 전자 장치 검사 방법.
  3. 제2 항에 있어서,
    상기 공통 전극을 검사하는 단계는 상기 제3 값이 상기 소정의 값보다 작으면 상기 공통 전극을 양품으로 판단하는 단계를 더 포함하는 전자 장치 검사 방법.
  4. 제3 항에 있어서,
    상기 소정의 값은 50인 전자 장치 검사 방법.
  5. 제1 항에 있어서,
    상기 복수의 지터값들 각각은 1 내지 25의 값을 갖는 전자 장치 검사 방법.
  6. 제1 항에 있어서,
    상기 공통 전극을 검사하는 단계는 상기 공통 전극의 미성막 여부를 판단하는 단계를 포함하는 전자 장치 검사 방법.
  7. 제1 항에 있어서,
    상기 표시층은 복수의 데이터 라인들을 더 포함하는 전자 장치 검사 방법.
  8. 제7 항에 있어서,
    상기 복수의 데이터 라인들에 백색 신호(white signal)를 제공하는 단계를 더 포함하는 전자 장치 검사 방법.
  9. 제8 항에 있어서,
    상기 백색 신호를 제공하는 단계는 상기 전자 장치를 제공하는 단계 및 상기 복수의 지터값들을 측정하는 단계 사이에 제공되는 전자 장치 검사 방법.
  10. 제1 항에 있어서,
    상기 복수의 제1 전극들은 제1 방향으로 배열된 복수의 감지 패턴들 및 상기 복수의 감지 패턴들 중 서로 인접한 두 개의 감지 패턴들을 연결하는 적어도 하나의 연결 패턴을 포함하고,
    상기 복수의 제2 전극들은 상기 제1 방향과 교차하는 제2 방향으로 배열된 복수의 제1 부분들 및 상기 제1 감지 부분들 중 서로 인접한 두 개의 제1 부분들을 연결하는 제2 부분을 포함하는 전자 장치 검사 방법.
  11. 제10 항에 있어서,
    상기 연결 패턴 및 상기 제2 부분은 서로 상이한 층에 배치되는 전자 장치 검사 방법.
  12. 제1 항에 있어서,
    상기 복수의 지터값들을 측정하는 단계는,
    상기 복수의 제1 전극들에 검사 신호를 제공하는 단계;
    상기 복수의 제2 전극들로부터 상호 정전 용량을 감지하는 단계; 및
    상기 상호 정전 용량을 근거로 상기 복수의 지터값들을 감지하는 단계를 포함하는 전자 장치 검사 방법.
  13. 공통 전극 및 복수의 데이터 라인들을 포함하는 표시층 및 상기 표시층 위에 배치되고 복수의 제1 전극들 및 상기 복수의 제1 전극과 각각 절연 교차하는 복수의 제2 전극들을 포함하는 센서층을 포함하는 전자 장치를 제공하는 단계;
    상기 복수의 제1 전극들 및 상기 복수의 제2 전극들이 각각 형성하는 복수의 채널들의 복수의 지터(jitter)값들을　측정하는 단계;
    상기 복수의 지터값들을 근거로 제1 값을 산출하는 단계;
    상기 복수의 채널들 중 상기 복수의 제2 전극들 중 하나가 형성하는 채널들의 지터값들을 합하여 제2 값을 산출하는 단계; 및
    상기 제1 값 및 상기 제2 값을 근거로 상기 공통 전극의 미성막 여부를 판단하는 단계를 포함하는 전자 장치 검사 방법.
  14. 제13 항에 있어서,
    상기 복수의 지터값들을 근거로 제1 값을 산출하는 단계는 상기 복수의 지터값들 전체의 평균을 제1 값으로 산출하는 단계를 포함하는 전자 장치 검사 방법.
  15. 제13 항에 있어서,
    상기 공통 전극의 미 성막 여부를 판단하는 단계는 상기 제2 값을 상기 제1 값으로 나눈 제3 값을 산출하는 단계를 포함하는 전자 장치 검사 방법.
  16. 제15 항에 있어서,
    상기 공통 전극의 미 성막 여부를 판단하는 단계는 상기 제3 값이 소정의 값보다 크면 상기 공통 전극이 미 성막되었다고 판단하는 단계를 더 포함하는 전자 장치 검사 방법.
  17. 제16 항에 있어서,
    상기 공통 전극의 미 성막 여부를 판단하는 단계는 상기 제3 값이 소정의 값보다 작으면 상기 공통 전극이 정상이라고 판단하는 단계를 더 포함하는 전자 장치 검사 방법.
  18. 제17 항에 있어서,
    상기 소정의 값은 50인 전자 장치 검사 방법.
  19. 제13 항에 있어서,
    상기 복수의 데이터 라인들에 백색 신호(white signal)를 제공하는 단계를 더 포함하는 전자 장치 검사 방법.
  20. 제19 항에 있어서,
    상기 백색 신호를 제공하는 단계는 상기 전자 장치를 제공하는 단계 및 상기 복수의 지터값들을 측정하는 단계 사이에 제공되는 전자 장치 검사 방법.
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