KR20230033760A - 표시장치 및 이를 포함하는 전자장치 - Google Patents

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KR20230033760A
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복승룡
이동호
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Abstract

표시장치는 제1 영역 및 상기 제1 영역에 인접한 제2 영역을 포함한다. 제1 영역에 발광소자가 배치되고, 제2 영역에 발광소자에 연결된 화소 회로가 배치될 수 있다. 제1 영역은 제1 화소의 캐소드와 제2 화소의 캐소드에 중첩하는 저투과율 영역 및 제1 화소의 캐소드와 제2 화소의 캐소드에 비-중첩하는 고투과율 영역을 포함한다. 제1 화소의 캐소드와 제2 화소의 캐소드는 제1 구간 동안에 일정한 레벨의 전원전압을 수신하고, 제2 구간 동안에 구동신호를 수신한다.

Description

표시장치 및 이를 포함하는 전자장치{DISPLAY DEVICE AND ELECTRONIC DEVICE HAVING THE SAME}
본 발명은 광 신호가 투과하는 표시영역을 포함하는 표시장치 및 이를 포함하는 전자장치에 관한 것이다.
전자장치는 표시패널 및 전자 모듈 등 다양한 전자 부품들을 포함할 수 있다. 전자 모듈은 카메라, 적외선 감지 센서 또는 근접 센서 등을 포함할 수 있다. 전자 모듈은 표시패널의 아래에 배치될 수 있다. 표시패널의 일부 영역의 투과율은 표시패널의 다른 일부 영역의 투과율보다 높을 수 있다. 전자 모듈은 투과율이 높은 영역을 통해 광 신호를 수신하거나, 광 신호를 출력할 수 있다.
본 발명은 센싱영역의 투과율이 향상된 표시장치를 제공하는 것을 목적으로 한다.
본 발명은 상기 표시장치를 포함하는 전자장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 표시장치는 광 신호가 통과하는 제1 영역 및 상기 제1 영역에 인접하며 상기 광 신호가 차단되는 제2 영역을 포함하는 표시영역 및 상기 표시영역에 인접한 주변영역을 포함하는 베이스층, 및 상기 베이스층 상에 배치된 제1 그룹의 화소 및 제2 그룹의 화소를 포함하는 표시패널을 포함한다. 상기 제1 그룹의 화소는 제1 화소 및 제2 화소를 포함하고, 상기 제1 화소 및 상기 제2 화소 각각은, 상기 제1 영역에 배치된 제1 발광소자, 및 상기 제1 발광소자에 전기적으로 연결되며 상기 제2 영역 또는 상기 주변영역에 배치된 제1 화소 회로를 포함한다.상기 제1 발광소자는 애노드, 상기 애노드 상에 배치된 발광층, 및 상기 발광층 상에 배치된 캐소드를 포함한다. 상기 제1 화소의 상기 캐소드와 상기 제2 화소의 상기 캐소드는 서로 전기적으로 연결된다. 상기 제1 영역은 상기 제1 화소의 상기 캐소드와 상기 제2 화소의 상기 캐소드에 중첩하는 저투과율 영역 및 상기 제1 화소의 상기 캐소드와 상기 제2 화소의 상기 캐소드에 비-중첩하는 고투과율 영역을 포함한다. 상기 제1 화소의 상기 캐소드와 상기 제2 화소의 상기 캐소드는 제1 구간 동안에 일정한 레벨의 전원전압을 수신하고, 제2 구간 동안에 구동신호를 수신한다.
상기 제2 그룹의 화소는 상기 제2 영역에 배치된 제2 발광소자, 및 상기 제2 발광소자에 전기적으로 연결되며 상기 제2 영역에 배치된 제2 화소 회로를 포함할 수 있다. 상기 제2 발광소자는 애노드, 상기 애노드 상에 배치된 발광층, 및 상기 발광층 상에 배치된 캐소드를 포함할 수 있다. 상기 제2 발광소자의 상기 캐소드와 상기 제1 발광소자의 상기 캐소드는 서로 전기적으로 연결될 수 있다.
상기 제2 발광소자의 상기 캐소드와 상기 제1 발광소자의 상기 캐소드는 일체의 형상을 가질 수 있다.
상기 제1 화소의 상기 캐소드와 상기 제2 화소의 상기 캐소드는 일체의 형상을 가질수 있다.
상기 제1 발광소자는 상기 발광층과 상기 캐소드 사이에 배치된 전자수송층을 더 포함할 수 있다. 상기 전자수송층은 상기 저투과율 영역에 중첩하고, 상기 고투과율 영역에 비-중첩할 수 있다.
상기 표시패널은 상기 제1 화소의 상기 캐소드와 상기 제2 화소의 상기 캐소드를 연결하는 캐소드 연결라인을 더 포함할 수 있다. 상기 캐소드 연결라인은 투명 도전성 산화물을 포함하고, 상기 고투과율 영역에 중첩할 수 있다.
상기 표시패널은 상기 제1 화소의 상기 캐소드에 상기 전원전압 및 상기 구동신호를 제공하는 신호라인을 더 포함할 수 있다.
상기 신호라인은, 상기 제1 영역에 중첩하고, 투명 도전성 산화물을 포함하는 제1 부분 및 상기 제2 영역에 중첩하고, 상기 제1 부분과 연결되고, 금속을 포함하는 제2 부분을 포함할 수 있다.
상기 제1 화소 회로는 데이터 라인에 전기적으로 연결된 트랜지스터를 포함하고, 상기 제2 부분은 상기 데이터 라인과 동일한 물질을 포함하고, 동일한 층 상에 배치될 수 있다.
상기 표시패널은 상기 제1 발광소자와 상기 제1 화소 회로를 연결하는 화소 연결라인을 더 포함할 수 있다. 상기 제1 부분은 상기 화소 연결라인과 동일한 물질을 포함하고, 동일한 층 상에 배치될 수 있다.
상기 표시패널은 상기 제1 화소의 상기 애노드를 노출시키는 유기층을 더 포함할 수 있다. 상기 제1 화소의 상기 캐소드는 상기 유기층 상에 배치되고, 상기 제1 화소의 상기 캐소드는 상기 유기층을 관통하는 제1 컨택홀을 통해 상기 제1 부분에 연결될 수 있다.
상기 제1 부분과 상기 제2 부분은 절연층을 사이에 두고 서로 다른 층 상에 배치되고, 상기 제1 부분과 상기 제2 부분은 상기 절연층을 관통하는 제2 컨택홀을 통해 연결될 수 있다.
상기 제1 화소 및 상기 제2 화소 각각은 상기 제1 발광소자와 전기적으로 연결된 카피 발광소자를 더 포함할 수 있다. 상기 카피 발광소자는 애노드, 상기 애노드 상에 배치된 발광층, 및 상기 발광층 상에 배치된 캐소드를 포함할 수 있다. 상기 제1 화소의 상기 제1 발광소자의 상기 캐소드와 상기 제2 화소의 상기 카피 발광소자의 상기 캐소드는 일체의 형상을 갖고, 상기 제2 화소의 상기 제1 발광소자의 상기 캐소드와 상기 제1 화소의 상기 카피 발광소자의 상기 캐소드는 일체의 형상을 가질 수 있다.
상기 표시패널은, 상기 제1 화소의 상기 제1 발광소자의 상기 애노드와 상기 제1 화소의 상기 카피 발광소자의 상기 애노드를 연결하는 제1 연결라인, 및 상기 제2 화소의 상기 제1 발광소자의 상기 애노드와 상기 제2 화소의 상기 카피 발광소자의 상기 애노드를 연결하는 제2 연결라인을 더 포함할 수 있다. 상기 제1 연결라인과 상기 제2 연결라인은 서로 교차하고, 서로 다른 층 상에 배치될 수 있다.
상기 제1 연결라인 및 상기 제2 연결라인 각각은 투명도전성 산화물을 포함하고, 상기 제1 연결라인 및 상기 제2 연결라인 각각의 일부분은 상기 고투과율 영역에 중첩할 수 있다.
상기 베이스층은, 상기 주변영역과 상기 제2 영역 사이에 배치된 제3 영역을 더 포함하고, 상기 표시패널은 상기 제3 영역에 배치된 제3 그룹의 화소를 더 포함하고, 상기 제3 그룹의 화소는 상기 제3 영역에 배치된 제3 발광소자, 및 상기 제3 발광소자에 전기적으로 연결되며 상기 제3 영역에 배치된 제3 화소 회로를 포함하고, 상기 제3 발광소자는 애노드, 상기 애노드 상에 배치된 발광층, 및 상기 발광층 상에 배치된 캐소드를 포함하고, 상기 제3 발광소자의 상기 캐소드는 상기 제1 구간 동안에 상기 전원전압을 수신하고, 상기 제3 구간 동안에 상기 구동신호를 수신할 수 있다.
상기 제3 그룹의 화소는 제3 화소와 제4 화소를 포함할 수 있다. 상기 제3 화소의 상기 캐소드는 상기 제1 화소의 캐소드와 전기적으로 연결되고, 상기 제4 화소의 상기 캐소드는 상기 제1 화소의 캐소드와 전기적으로 분리될 수 있다.
상기 표시패널 상에 배치된 센서를 더 포함할 수 있다. 상기 표시패널은 상기 제1 발광소자를 커버하는 봉지층을 더 포함할 수 있다. 상기 센서는 상기 봉지층 상에 배치될 수 있다.
상기 센서는 안테나 패턴을 포함할 수 있다.
상기 베이스층은, 상기 주변영역과 상기 제2 영역 사이에 배치된 제3 영역을 더 포함할 수 있다. 상기 표시패널은 상기 제3 영역에 배치된 제3 그룹의 화소를 더 포함할 수 있다. 상기 제3 그룹의 화소는 상기 제3 영역에 배치된 제3 발광소자, 및 상기 제3 발광소자에 전기적으로 연결되며 상기 제3 영역에 배치된 제3 화소 회로를 포함할 수 있다. 상기 제3 발광소자는 애노드, 상기 애노드 상에 배치된 발광층, 및 상기 발광층 상에 배치된 캐소드를 포함할 수 있다. 상기 안테나 패턴은 상기 제3 영역에 중첩하고, 상기 안테나 패턴과 상기 제3 발광소자의 상기 캐소드 사이의 거리는 150 마이크로미터 이상일 수 있다.
상기 센서는 지문 감지패턴을 포함할 수 있다. 상기 지문 감지패턴의 폭은 약 50 마이크로미터 내지 약 150 마이크로미터일 수 있다.
상기 베이스층은, 상기 주변영역과 상기 제2 영역 사이에 배치된 제3 영역을 더 포함할 수 있다. 상기 표시패널은 상기 제3 영역에 배치된 제3 그룹의 화소를 더 포함할 수 있다. 상기 센서는 입력 센서의 감지패턴을 포함할 수 있다. 상기 입력 센서의 감지패턴은, 상기 제3 영역에 중첩하는 제1 감지패턴 및 상기 제1 영역에 비-중첩하고, 상기 제2 영역에 중첩하고, 상기 제1 감지패턴보다 작은 면적을 갖는 제2 감지패턴을 포함할 수 있다.
상기 제1 감지패턴과 상기 제2 감지패턴 각각은 복수 개의 개구들을 정의하는 도전라인을 포함할 수 있다. 상기 제2 감지패턴의 상기 도전라인의 선폭은 상기 제1 감지패턴의 상기 도전라인의 선폭보다 클 수 있다.
본 발명의 일 실시예에 따른 전자장치는 광 신호가 통과하는 제1 영역 및 상기 제1 영역에 인접하며 상기 광 신호가 차단되는 제2 영역을 포함하는 표시영역 및 상기 표시영역에 인접한 주변영역을 포함하는 베이스층, 및 상기 베이스층 상에 배치된 화소를 포함하는 표시장치 및 상기 표시장치의 하측에 배치되고, 상기 제1 영역에 중첩하며, 상기 제1 영역을 통과하는 광 신호를 수신하는 전자광학모듈을 포함할 수 있다. 상기 화소는 복수 개의 제1 화소들을 포함하고, 상기 복수 개의 제1 화소들 각각은 상기 제1 영역에 배치된 발광소자 및 상기 발광소자에 전기적으로 연결되며 상기 제2 영역 또는 상기 주변영역에 배치된 화소 회로를 포함할 수 있다. 상기 발광소자는 애노드, 상기 애노드 상에 배치된 발광층, 및 상기 발광층 상에 배치된 캐소드를 포함할 수 있다. 상기 복수 개의 제1 화소들 각각의 상기 캐소드는 서로 전기적으로 연결될 수 있다. 상기 제1 영역은 상기 복수 개의 제1 화소들 각각의 상기 캐소드에 중첩하는 저투과율 영역과 상기 복수 개의 제1 화소들 각각의 상기 캐소드에 비-중첩하는 고투과율 영역을 포함할 수 있다.
본 발명의 일 실시예에 따른 전자장치는 제1 영역 및 상기 제1 영역에 인접한 제2 영역을 포함하는 표시영역 및 상기 표시영역에 인접한 주변영역을 포함하는 베이스층, 및 상기 베이스층 상에 배치된 제1 그룹의 화소를 포함하는 표시장치 및 상기 표시장치의 하측에 배치되고, 상기 제1 영역에 중첩하며, 상기 제1 영역을 통과하는 광 신호를 수신하는 전자광학모듈을 포함할 수 있다. 상기 제1 그룹의 화소는 제1 화소 및 제2 화소를 포함하고, 상기 제1 화소 및 상기 제2 화소 각각은, 상기 제1 영역에 배치된 제1 발광소자, 및 상기 제1 발광소자에 전기적으로 연결되며 상기 제2 영역 또는 상기 주변영역에 배치된 제1 화소 회로를 포함할 수 있다. 상기 제1 발광소자는 애노드, 상기 애노드 상에 배치된 발광층, 및 상기 발광층 상에 배치된 캐소드를 포함할 수 있다. 상기 제1 화소의 상기 캐소드와 상기 제2 화소의 상기 캐소드는 서로 전기적으로 연결될 수 있다. 상기 제1 영역은 상기 제1 화소의 상기 캐소드와 상기 제2 화소의 상기 캐소드에 중첩하는 저투과율 영역과 상기 제1 화소의 상기 캐소드와 상기 제2 화소의 상기 캐소드에 비-중첩하는 고투과율 영역을 포함할 수 있다. 상기 제1 화소의 상기 캐소드와 상기 제2 화소의 상기 캐소드는 제1 구간 동안에 일정한 레벨의 전원전압을 수신하고, 제2 구간 동안에 구동신호를 수신할 수 있다.
상술한 바에 따르면, 센싱영역에 중첩하는 캐소드가 패터닝됨으로써 광 신호의 전달 효율이 향상될 수 있다.
센싱영역에 중첩하는 캐소드를 입력 센서의 전극으로 활용할 수 있다. 그에 따라 센싱영역에 중첩하는 입력 센서가 생략될 수 있다. 결과적으로 센싱영역의 투과율이 향상될 수 있다.
캐소드를 입력 센서로 활용함으로써 표시패널 상에 또 다른 센서를 형성할 수 있다. 예컨대, 안테나 센서 또는 지문 센서를 표시패널에 일체화시킬 수 있다. 별도로 제조되어 배치되는 안테나 센서 또는 지문 센서가 생략됨으로써 전자장치가 슬림화되고 전자장치의 공간활용도가 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자장치의 사시도이다.
도 2a는 본 발명의 일 실시예에 따른 전자장치의 분해 사시도이다.
도 2b는 본 발명의 일 실시예에 따른 전자장치의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 4b는 본 발명의 일 실시예에 따른 표시장치의 구동 방법을 도시한 타이밍도이다.
도 4c는 본 발명의 일 실시예에 따른 화소의 구동 방법을 도시한 타이밍도이다.
도 5a는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 5b는 도 5a의 일부분을 확대한 평면도이다.
도 5c는 도 5b의 일부분을 확대한 평면도이다.
도 5d는 도 5b의 일부분을 확대한 평면도이다.
도 5e는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 6은 본 발명의 일 실시예에 따른 표시장치의 제3 영역에 대응하는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시장치의 제1 영역 및 제2 영역에 대응하는 단면도이다.
도 8a는 본 발명의 일 실시예에 따른 표시패널의 캐소드를 도시한 평면도이다.
도 8b 및 도 8c는 본 발명의 일 실시예에 따른 표시패널의 일부분을 확대한 평면도이다.
도 8d는 도 8c의 I-I'에 대응하는 단면도이다.
도 8e는 본 발명의 일 실시예에 따른 표시패널의 일부분을 확대한 평면도이다.
도 9a는 본 발명의 일 실시예에 따른 신호라인을 도시한 평면도이다.
도 9b는 도 9a의 II-II'에 대응하는 단면도이다.
도 9c는 본 발명의 일 실시예에 따른 신호라인을 도시한 평면도이다.
도 10은 본 발명의 일 실시예에 따른 표시패널의 일부분을 확대한 평면도이다.
도 11a는 본 발명의 일 실시예에 따른 센서층의 평면도이다.
도 11b는 도 11a의 III-III'에 대응하는 단면도이다.
도 11c는 캐소드와 안테나 패턴 사이의 거리에 따른 게인 값을 도시한 그래프이다.
도 11d는 본 발명의 일 실시예에 따른 지문 센서의 확대된 평면도이다.
도 12a는 본 발명의 일 실시예에 따른 표시패널의 캐소드를 도시한 평면도이다.
도 12b는 본 발명의 일 실시예에 따른 입력 센서를 도시한 평면도이다.
도 12c는 본 발명의 일 실시예에 따른 입력 센서의 정상 감지패턴을 확대한 평면도이다.
도 12d는 본 발명의 일 실시예에 따른 입력 센서의 부분 감지패턴을 확대한 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수 개의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안 된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자장치(1000)의 사시도이다.
도 1을 참조하면, 본 실시예에서 전자장치(1000)는 휴대폰을 예시적으로 도시하였다. 그러나, 이에 제한되지 않고, 전자장치(1000)는 태블릿, 모니터, 텔레비전, 자동차 내비게이션, 게임기, 또는 웨어러블 장치일 수 있다.
전자장치(1000)는 표시영역(1000A)을 통해 이미지를 표시할 수 있다. 표시영역(1000A)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면을 포함할 수 있다. 표시영역(1000A)은 상기 평면의 적어도 2 개의 측으로부터 각각 벤딩된 곡면들을 더 포함할 수 있다. 하지만, 표시영역(1000A)의 형상이 이에 제한되는 것은 아니다. 예를 들어, 표시영역(1000A)은 상기 평면만을 포함할 수도 있고, 표시영역(1000A)은 상기 평면의 적어도 2개 이상, 예를 들어 4 개의 측으로부터 각각 벤딩된 4개의 곡면들을 더 포함할 수도 있다.
표시영역(1000A)의 일부 영역은 센싱영역(1000SA)으로 정의될 수 있다. 도 1에서는 하나의 센싱영역(1000SA)을 예시적으로 도시하였으나, 센싱영역(1000SA)의 개수가 이에 제한되는 것은 아니다. 센싱영역(1000SA)은 표시영역(1000A)의 일부분일 수 있으나, 표시영역(1000A)의 다른 영역 대비 높은 광 신호의 투과율을 가질 수 있다. 따라서, 센싱영역(1000SA)은 이미지를 표시하는 동시에 광 신호가 통과할 수 있다.
전자장치(1000)는 센싱영역(1000SA)과 중첩하는 영역에 배치된 전자광학모듈을 포함할 수 있다. 전자광학모듈은 센싱영역(1000SA)을 통해 외부로부터 제공되는 광 신호를 수신하거나, 센싱영역(1000SA)을 통해 광 신호를 출력할 수 있다. 예를 들어, 전자광학모듈은 카메라 모듈, 근접 센서와 같이 사물과 핸드폰 사이의 거리를 측정하는 센서, 사용자의 신체의 일부(예, 지문, 홍채, 또는 얼굴)을 인식하는 센서, 또는 광을 출력하는 소형 램프일 수 있으며, 특별히 이에 제한되는 것은 아니다.
전자장치(1000)의 두께 방향은 표시영역(1000A)의 법선 방향인 제3 방향(DR3)일 수 있다. 전자장치(1000)를 구성하는 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)을 기준으로 정의될 수 있다.
도 2a는 본 발명의 일 실시예에 따른 전자장치(1000)의 분해 사시도이다. 도 2b는 본 발명의 일 실시예에 따른 전자장치(1000)의 블록도이다.
도 2a 및 도 2b에 도시된 바와 같이, 전자장치(1000)는 표시장치(DD), 전자모듈(EM), 전자광학모듈(EOM), 전원모듈(PSM) 및 하우징(HM)을 포함할 수 있다. 전자장치(1000)는 미-도시된 추가적인 구성을 더 포함할 수도 있다.
표시장치(DD)은 이미지를 생성하고, 적어도 외부입력을 감지한다. 표시장치(DD)은 윈도우(WM) 및 표시모듈(DM)을 포함한다.
윈도우(WM)는 전자장치(1000)의 전면을 제공한다. 윈도우(WM)는 글라스 필름 또는 합성 수지 필름을 베이스 필름으로써 포함할 수 있다. 윈도우(WM)는 반사방지층 또는 지문 방지층을 더 포함할 수 있다. 윈도우(WM)는 표시패널(DP)의 주변영역(DP-NA)에 중첩하는 베젤 패턴을 더 포함할 수 있다. 윈도우(WM)와 표시모듈(DM)은 미-도시된 접착층을 통해 결합될 수 있다.
표시모듈(DM)은 적어도 표시패널(DP)을 포함할 수 있다. 도 2a에서 표시모듈(DM)의 적층 구조물 중 표시패널(DP)만을 도시하였으나, 실질적으로 표시모듈(DM)은 표시패널(DP)의 상측에 배치된 복수 개의 구성들을 더 포함할 수 있다. 표시모듈(DM)의 적층 구조에 대한 상세한 설명은 후술한다.
표시패널(DP)은 표시영역(DP-A) 및 주변영역(DP-NA)을 포함할 수 있다. 표시영역(DP-A)은 도 1에 도시된 표시영역(1000A)에 대응될 수 있다. 표시영역(DP-A)에는 화소(PX)가 배치된다. 표시영역(DP-A)에는 발광소자가 배치되고, 주변영역(DP-NA)에는 발광소자가 미-배치된다.
표시패널(DP)은 도 1의 센싱영역(1000SA))에 대응하는 센싱영역(100SA)을 포함할 수 있다. 센싱영역(100SA)은 표시영역(DP-A)의 다른 영역보다 해상도가 낮은 영역일 수 있다. 센싱영역(100SA)에 대한 상세한 설명은 후술한다.
도 2a에 도시된 것과 같이, 표시패널(DP)의 주변영역(DP-NA) 상에 구동칩(DIC)이 배치될 수 있다. 표시패널(DP)의 주변영역(DP-NA)에 연성회로기판(FCB)이 결합될 수 있다. 연성회로기판(FCB)은 메인 회로기판에 연결될 수 있다. 메인 회로기판은 전자모듈(EM)을 구성하는 하나의 전자부품일 수 있다. 주변영역(DP-NA)의 벤딩영역(BA)은 연성회로기판(FCB)이 표시영역(DP-A)의 하측에 배치되도록 벤딩될 수 있다.
구동칩(DIC)은 화소(PX)를 구동하기 위한 구동 소자들 예를 들어, 데이터 구동회로를 포함할 수 있다. 도 2a에서는 구동칩(DIC)이 표시패널(DP) 상에 실장된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동칩(DIC)은 연성회로기판(FCB) 상에 실장될 수도 있다.
도 2a를 참조하면 전자모듈(EM)과 전원모듈(PSM)은 하우징(HM)에 수용될 수 있다. 하우징(HM)은 표시장치(DD), 특히 윈도우(WM)와 결합되어 상기 다른 모듈들을 수납한다.
도 2b에 도시된 것과 같이, 표시장치(DD)는 표시패널(DP) 및 센서(SS)를 포함할 수 있다. 센서(SS)는 입력 센서, 안테나 센서, 지문 센서 중 어느 하나 이상을 포함할 수 있다.
전자모듈(EM)은 제어 모듈(E-10), 무선통신 모듈(E-20), 영상입력 모듈(E-30), 음향입력 모듈(E-40), 음향출력 모듈(E-50), 메모리(E-60), 및 외부 인터페이스 모듈(E-70) 등을 포함할 수 있다. 전자모듈(EM)은 메인 회로기판을 포함할 수 있고, 상기 모듈들은 메인 회로기판에 실장되거나, 플렉서블 회로기판을 통해 메인 회로기판에 전기적으로 연결될 수 있다. 전자모듈(EM)은 전원모듈(PSM)과 전기적으로 연결된다.
제어 모듈(E-10)은 전자장치(1000)의 전반적인 동작을 제어한다. 예를 들어 제어 모듈(E-10)은 사용자 입력에 부합하게 표시장치(DD)을 활성화 시키거나, 비활성화 시킨다. 제어 모듈(E-10)은 사용자 입력에 부합하게 영상입력 모듈(E-30), 음향입력 모듈(E-40), 음향출력 모듈(E-50) 등을 제어할 수 있다. 제어 모듈(E-10)은 적어도 하나의 마이크로 프로세서를 포함할 수 있다.
무선통신 모듈(E-20)은 블루투스 또는 와이파이 회선을 이용하여 다른 단말기와 무선 신호를 송/수신할 수 있다. 무선통신 모듈(E-20)은 일반 통신회선을 이용하여 음성신호를 송/수신할 수 있다. 무선통신 모듈(E-20)은 복수 개의 안테나 모듈을 포함할 수 있다.
영상입력 모듈(E-30)은 영상 신호를 처리하여 표시장치(DD)에 표시 가능한 영상 데이터로 변환한다. 음향입력 모듈(E-40)은 녹음 모드, 음성인식 모드 등에서 마이크로폰(Microphone)에 의해 외부의 음향 신호를 입력받아 전기적인 음성 데이터로 변환한다. 음향출력 모듈(E-50)은 무선통신 모듈(20)로부터 수신된 음향 데이터 또는 메모리(E-60)에 저장된 음향 데이터를 변환하여 외부로 출력한다.
외부 인터페이스 모듈(E-70)은 외부 충전기, 유/무선 데이터 포트, 카드 소켓(예를 들어, 메모리 카드(Memory card), SIM/UIM card) 등에 연결되는 인터페이스 역할을 한다.
전원모듈(PSM)은 전자장치(1000)의 전반적인 동작에 필요한 전원을 공급한다. 전원모듈(PSM)은 통상의 배터리 장치를 포함할 수 있다.
전자광학모듈(EOM)은 광신호를 출력하거나 수신하는 전자부품일 수 있다. 전자광학모듈(EOM)은 카메라 모듈 및/또는 근접센서를 포함할 수 있다. 카메라 모듈은 센싱영역(1000SA)을 통해 외부의 이미지를 촬영한다.
도 3은 본 발명의 일 실시예에 따른 표시모듈(DM)의 단면도이다.
도 3을 참조하면, 표시장치(DD)는 표시패널(DP), 센서층(SSL) 및 반사 방지층(ARL)를 포함할 수 있다. 표시패널(DP)은 실질적으로 이미지를 생성하는 구성일 수 있다. 표시패널(DP)은 발광형 표시패널일 수 있으며, 예를 들어, 표시패널(DP)은 유기발광 표시패널, 무기발광 표시패널, 마이크로 엘이디 표시패널, 또는 나노 엘이디 표시패널일 수 있다. 표시패널(DP)은 표시층으로 지칭될 수도 있다.
표시패널(DP)은 베이스층(110), 회로층(120), 발광소자층(130), 및 봉지층(140)을 포함할 수 있다.
베이스층(110)은 회로층(120)이 배치되는 베이스 면을 제공하는 부재일 수 있다. 베이스층(110)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 베이스층(110)은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있다. 하지만, 본 발명의 실시예가 이에 한정되는 것은 아니며, 베이스층(110)은 무기층, 유기층 또는 복합재료층일 수 있다.
베이스층(110)은 다층 구조를 가질 수 있다. 예를 들어, 베이스층(110)은 제1 합성 수지층, 다층 또는 단층의 무기층, 상기 다층 또는 단층의 무기층 상에 배치된 제2 합성 수지층을 포함할 수 있다. 상기 제1 및 제2 합성 수지층들 각각은 폴리이미드(polyimide)계 수지를 포함할 수 있으며, 특별히 제한되지 않는다.
베이스층(110)은 표시영역(DP-A)과 주변영역(DP-NA)을 포함할 수 있다. 베이스층(110)에는 표시패널(DP)에 정의되는 영역이 동일하게 정의된다.
회로층(120)은 베이스층(110) 상에 배치될 수 있다. 회로층(120)은 절연층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다.
발광소자층(130)은 회로층(120) 상에 배치될 수 있다. 발광소자층(130)은 발광소자를 포함할 수 있다. 예를 들어, 발광소자는 유기 발광 물질, 무기 발광 물질, 유기-무기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다.
봉지층(140)은 발광소자층(130) 상에 배치될 수 있다. 봉지층(140)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 발광소자층(130)을 보호할 수 있다. 봉지층(140)은 적어도 하나의 무기층을 포함할 수 있다. 봉지층(140)은 무기층/유기층/무기층의 적층 구조물을 포함할 수 있다.
센서층(SSL)은 표시패널(DP) 상에 배치될 수 있다. 센서층(SSL)은 입력 센서, 안테나 센서, 지문 센서 중 어느 하나 이상을 포함할 수 있다. 센서층(SSL)은 연속된 공정을 통해 표시패널(DP) 상에 형성될 수 있다. 이 경우, 센서층(SSL)은 표시패널(DP) 상에 직접 배치될 수 있다. 여기서 "직접 배치된다는 것"은 센서층(SSL)과 표시패널(DP) 사이에 제3 의 구성요소가 배치되지 않는 것을 의미할 수 있다. 즉, 센서층(SSL)과 표시패널(DP) 사이에는 접착층이 배치되지 않을 수 있다.
반사 방지층(ARL)은 센서층(SSL) 상에 직접 배치될 수 있다. 반사 방지층(ARL)은 표시장치(DD)의 외부로부터 입사되는 외부광의 반사율을 감소시킬 수 있다. 반사 방지층(ARL)은 연속된 공정을 통해 센서층(SSL) 상에 형성될 수 있다. 반사 방지층(ARL)은 컬러 필터들을 포함할 수 있다. 상기 컬러 필터들은 소정의 배열을 가질 수 있다. 예를 들어, 상기 컬러 필터들은 표시패널(DP)에 포함된 화소들의 발광 컬러들을 고려하여 배열될 수 있다. 또한, 반사 방지층(ARL)은 상기 컬러 필터들에 인접한 블랙 매트릭스를 더 포함할 수 있다. 반사 방지층(ARL)에 대한 구체적인 설명은 후술된다.
본 발명의 일 실시예에서, 센서층(SSL)은 생략될 수도 있다. 이 경우, 반사 방지층(ARL)은 표시패널(DP) 상에 직접 배치될 수 있다. 본 발명의 일 실시예에서, 센서층(SSL)과 반사 방지층(ARL)의 위치는 서로 바뀔 수도 있다.
도 4a는 본 발명의 일 실시예에 따른 화소(PXij)의 등가회로도이다. 도 4b는 본 발명의 일 실시예에 따른 표시장치의 구동 방법을 도시한 타이밍도이다. 도 4c는 본 발명의 일 실시예에 따른 화소의 구동 방법을 도시한 타이밍도이다.
도 4a에는 제1 그룹의 i번째 주사 라인(SLi)에 연결되고, j번째 데이터 라인(DLj)에 연결된 화소(PXij)를 예시적으로 도시하였다. 화소(PXij)는 화소 구동회로(PC, 이하 화소 회로)와 발광소자(LD)를 포함할 수 있다.
본 실시예에서 화소 회로(PC)는 제1 내지 제7 트랜지스터들(T1 내지 T7) 및 커패시터(Cst)를 포함할 수 있다. 본 실시예에서 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제5 트랜지스터(T5) 내지 제7 트랜지스터(T7)은 P타입의 트랜지스터이고, 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)는 N타입 트랜지스터인 것으로 설명된다. 다만, 이에 제한되지 않고, 제1 내지 제7 트랜지스터들(T1 내지 T7)은 P타입의 트랜지스터 또는 N타입 트랜지스터 중 어느 하나로 구현할 수 있다. N타입 트랜지스터의 입력영역(또는 입력전극)은 드레인(또는 드레인 영역)으로 설명되고, P타입 트랜지스터의 입력영역은 소스(또는 소스 영역)로 설명되고, N타입 트랜지스터의 출력영역(또는 출력전극)은 소스(또는 소스 영역)로 설명되고, P타입 트랜지스터의 출력영역은 드레인(또는 드레인 영역)로 설명된다. 또한, 본 발명의 일 실시예에서 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 생략될 수 있다.
본 실시예에서 제1 트랜지스터(T1)는 구동 트랜지스터일 수 있고, 제2 트랜지스터(T2)는 스위칭 트랜지스터일 수 있다. 커패시터(Cst)는 제1 전원 전압(ELVDD)을 수신하는 제1 전압라인(PL)과 기준 노드(RN) 사이에 전기적으로 연결된다. 커패시터(Cst)는 기준 노드(RN)에 전기적으로 연결되는 제1 전극(CE10) 및 제1 전압라인(PL)에 전기적으로 연결되는 제2 전극(CE20)을 포함한다.
발광소자(LD)는 제1 트랜지스터(T1)와 신호라인(SL) 사이에 전기적으로 연결된다. 신호라인(SL)은 발광소자(LD)의 캐소드에 제2 전원 전압(ELVSS)을 제공하거나, 구동신호(TDS)를 제공할 수 있다. 제2 전원 전압(ELVSS)은 제1 전원 전압(ELVDD)보다 낮은 레벨을 갖는다.
제1 트랜지스터(T1)는 제1 전압라인(PL)과 발광소자(LD)의 애노드 사이에 전기적으로 연결된다. 제1 트랜지스터(T1)의 소스(S1)는 제1 전압라인(PL)과 전기적으로 연결된다. 본 명세서에서 "트랜지스터와 신호라인 또는 트랜지스터와 트랜지스터 사이에 전기적으로 연결된다"는 것은 "트랜지스터의 소스, 드레인, 게이트가 신호라인과 일체의 형상을 갖거나, 연결전극을 통해서 연결된 것"을 의미한다. 제1 트랜지스터(T1)의 소스(S1)와 제1 전압라인(PL) 사이에는 다른 트랜지스터가 배치되거나 미-배치될 수 있다.
제1 트랜지스터(T1)의 드레인(D1)은 발광소자(LD)의 애노드와 전기적으로 연결된다. 제1 트랜지스터(T1)의 드레인(D1)과 발광소자(LD)의 애노드 사이에는 다른 트랜지스터가 배치되거나 미-배치될 수 있다. 제1 트랜지스터(T1)의 게이트(G1)는 기준 노드(RN)에 전기적으로 연결된다.
제2 트랜지스터(T2)는 j번째 데이터 라인(DLj)과 제1 트랜지스터(T1)의 소스(S1) 사이에 전기적으로 연결된다. 제2 트랜지스터(T2)의 소스(S2)는 j번째 데이터 라인(DLj)에 전기적으로 연결되고, 제2 트랜지스터(T2)의 드레인(D2)은 제1 트랜지스터(T1)의 소스(S1)에 전기적으로 연결된다. 본 실시예에서 제2 트랜지스터(T2)의 게이트(G2)는 제1 그룹의 i번째 주사 라인(SLi)에 전기적으로 연결될 수 있다.
제3 트랜지스터(T3)는 기준 노드(RN)와 제1 트랜지스터(T1)의 드레인(D1) 사이에 전기적으로 연결된다. 제3 트랜지스터(T3)의 드레인(D3)은 제1 트랜지스터(T1)의 드레인(D1)에 전기적으로 연결되고, 제3 트랜지스터(T3)의 소스(S3)는 기준 노드(RN)에 전기적으로 연결된다. 싱글 게이트의 제3 트랜지스터(T3)을 도시하였으나, 제3 트랜지스터(T3)는 복수 개의 게이트를 포함할 수 있다. 본 실시예에서 제3 트랜지스터(T3)의 게이트(G3)는 제2 그룹의 i번째 주사 라인(GLi)에 전기적으로 연결될 수 있다. 제4 트랜지스터(T4)는 기준 노드(RN)와 제2 전압라인(VL1) 사이에 전기적으로 연결된다. 제4 트랜지스터(T4)의 드레인(D4)은 기준 노드(RN)에 전기적으로 연결되고, 제4 트랜지스터(T4)의 소스(S4)는 제2 전압라인(VL1)에 전기적으로 연결된다. 싱글 게이트의 제4 트랜지스터(T4)를 도시하였으나, 제4 트랜지스터(T4)는 복수 개의 게이트들을 포함할 수 있다. 본 실시예에서 제4 트랜지스터(T4)의 게이트(G4)는 제3 그룹의 i번째 주사 라인(HLi)에 전기적으로 연결될 수 있다.
제5 트랜지스터(T5)는 제1 전압라인(PL)와 제1 트랜지스터(T1)의 소스(S1) 사이에 전기적으로 연결된다. 제5 트랜지스터(T5)의 소스(S5)는 제1 전압라인(PL)에 전기적으로 연결되고, 제5 트랜지스터(T5)의 드레인(D5)은 제1 트랜지스터(T1)의 소스(S1)에 전기적으로 연결된다. 제5 트랜지스터(T5)의 게이트(G5)는 i번째 발광 라인(ELi)에 전기적으로 연결될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 드레인(D1)과 발광소자(LD) 사이에 전기적으로 연결된다. 제6 트랜지스터(T6)의 소스(S6)는 제1 트랜지스터(T1)의 드레인(D1)에 전기적으로 연결되고, 제6 트랜지스터(T6)의 드레인(D6)은 발광소자(LD)의 애노드에 전기적으로 연결된다. 제6 트랜지스터(T6)의 게이트(G6)는 i번째 발광 라인(ELi)에 전기적으로 연결될 수 있다. 본 발명의 일 실시예에서 제6 트랜지스터(T6)의 게이트(G6)는 제5 트랜지스터(T5)의 게이트(G5)와 다른 신호라인에 연결될 수도 있다.
제7 트랜지스터(T7)는 제6 트랜지스터(T6)의 드레인(D6)과 제3 전압라인(VL2) 사이에 전기적으로 연결된다. 제7 트랜지스터(T7)의 소스(S7)는 제6 트랜지스터(T6)의 드레인(D6)에 전기적으로 연결되고, 제7 트랜지스터(T7)의 드레인(D7)은 제2 전압라인(VL1)에 전기적으로 연결된다. 제7 트랜지스터(T7)의 게이트(G7)는 제1 그룹의 i+1번째 주사 라인(SLi+1)에 전기적으로 연결될 수 있다.
도 4b 및 도 4c를 참조하여 표시패널(DD, 도 2a 참조) 및 화소(PXij)의 동작을 좀 더 상세히 설명한다.
도 4b에 도시된 것과 같이, 표시장치(DD)는 동기신호(Tsyn)에 동기되어 동작할 수 있다. 동기신호(Tsyn)는 하이 구간과 로우 구간을 포함하고, 하이 구간과 로우 구간은 교번하게 정의될 수 있다. 동기신호(Tsyn)가 로우 상태인 제1 구간(T10) 동안에 표시장치(DD)는 이미지를 표시하고, 동기신호(Tsyn)가 하이 상태인 제2 구간(T20) 동안에 표시장치(DD)는 외부입력을 감지할 수 있다. 하나의 프레임 구간(FR)은 하나의 제1 구간(T10)과 하나의 제2 구간(T20)을 포함할 수 있다. 제1 구간(T10)과 제2 구간(T20)의 순서는 특별히 제한되지 않는다. 제1 구간(T10)과 제2 구간(T20)이 동일한 길이를 갖는 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. 또한, 제2 구간(T20)은 수직 블랭크 구간에 대응할 수 있다. 수직 블랭크 구간은 수직 동기신호가 입력되는 구간일 수 있고, 연속하는 2개의 프레임 구간 동안 이미지가 표시되지 않는 짧은 구간일 수 있다.
제1 구간(T10) 동안에 제1 그룹의 주사 라인들, 제2 그룹의 주사 라인들, 제3 그룹의 주사 라인들, 및 발광 라인들 각각의 신호라인들은 순차적으로 스캐닝된다. 도 4c은 제1 구간(T10) 중 일부를 도시하였다.
도 4c을 참조하면, 신호들(Ei, GIi, GWi, GCi, GWi+1) 각각은 일부 구간 동안에 하이레벨(V-HIGH)을 갖고 일부 구간 동안 로우레벨(V-LOW)을 가질 수 있다. N타입의 트랜지스터들은 대응하는 신호가 하이레벨(V-HIGH)을 가질 때 턴-온되고, P타입의 트랜지스터들은 대응하는 신호가 로우레벨(V-LOW)을 가질 때 턴-온된다.
발광제어신호(EMi)가 하이레벨(V-HIGH)을 가질 때, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-오프된다. 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 턴-오프되면 제1 전압라인(PL)과 발광소자(LD) 사이에 전류 패스가 형성되지 않는다. 따라서 해당 구간은 비발광 구간으로 정의될 수 있다.
제3 그룹의 i번째 주사 라인(HLi)에 인가된 스캔 신호(GIi)가 하이레벨(V-HIGH)을 가질 때, 제4 트랜지스터(T4)가 턴-온된다. 제4 트랜지스터(T4)가 턴-온되면 제1 초기화 전압(Vint)에 의해 기준 노드(RN)가 초기화된다.
제1 그룹의 i번째 주사 라인(SLi)에 인가된 스캔 신호(GWi)가 로우레벨(V-LOW)을 갖고, 제2 그룹의 i번째 주사 라인(GLi)에 인가된 스캔 신호(GCi)가 하이레벨(V-HIGH)을 가질 때, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴-온된다.
기준 노드(RN)가 초기화 전압(Vint)으로 초기화되었기 때문에 제1 트랜지스터(T1)가 턴-온된 상태이다. 제1 트랜지스터(T1)가 턴-온되면 데이터 신호(Dj, 도 2 참조)에 대응되는 전압이 기준 노드(RN)에 제공된다. 이때, 커패시터(Cst)는 데이터 신호(Dj)에 대응되는 전압을 저장한다. 데이터 신호(Dj)에 대응되는 전압은 데이터 신호(Dj)에서 제1 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 전압일 수 있다.
제1 그룹의 i+1번째 주사 라인(SLi+1)에 인가된 스캔 신호(GWi+1)가 로우레벨(V-LOW)을 가질 때, 제7 트랜지스터(T7)가 턴-온된다. 제7 트랜지스터(T7)가 턴-온됨에 따라 발광소자(LD)의 애노드는 제2 초기화 전압(VAint)으로 초기화된다. 발광소자(LD)의 기생 커패시터가 방전될 수 있다.
발광제어신호(EMi)가 로우레벨(V-LOW)를 가지면 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온된다. 제5 트랜지스터(T5)가 턴-온되면 제1 전원 전압(ELVDD)이 제1 트랜지스터(T1)에 제공된다. 제6 트랜지스터(T6)가 턴-온되면 제1 트랜지스터(T1)과 발광소자(LD)가 전기적으로 연결된다. 발광소자(LD)는 제공받는 전류량에 대응하여 휘도의 광을 생성한다.
도 4b를 참조하면, 제1 구간(T10) 동안에 발광소자(LD)의 캐소드에 인가되는 제2 전원 전압(ELVSS)은 일정한 레벨을 유지한다. 제2 구간(T20) 동안에 발광소자(LD)의 캐소드에 인가되는 구동신호(TDS)는 교류신호일 수 있다. 구동신호(TDS)는 복수 개의 펄스신호를 포함할 수 있다.
도 5a는 본 발명의 일 실시예에 따른 표시패널(DP)의 평면도이다. 도 5b는 도 5a의 일부분(10A)을 확대한 평면도이다. 도 5c는 도 5b의 일부분(200A)을 확대한 평면도이다. 도 5d는 도 5b의 일부분(300A)을 확대한 평면도이다. 도 5e는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 5a를 참조하면, 표시패널(DP)은 표시영역(DP-A) 및 주변영역(DP-NA)을 포함할 수 있다. 주변영역(DP-NA)은 표시영역(DP-A)과 인접하며 표시영역(DP-A)의 적어도 일부를 에워쌀 수 있다.
표시영역(DP-A)은 제1 영역(DP-A1), 제2 영역(DP-A2), 및 제3 영역(DP-A3)을 포함할 수 있다. 제1 영역(DP-A1)은 도 1에 도시된 센싱영역(1000SA) 또는 도 2에 도시된 센싱영역(100SA)과 대응할 수 있다. 본 실시예에서, 제1 영역(DP-A1)은 원 형상으로 도시되었으나, 다각형, 타원, 적어도 하나의 곡선 변을 가진 도형, 또는 비정형의 형상 등 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
표시패널(DP)은 복수 개의 화소들(PX)을 포함할 수 있다. 표시패널(DP)은 제1 영역(DP-A1)에 배치된 발광소자를 포함하는 제1 그룹의 화소(PX1), 제2 영역(DP-A2)에 배치된 발광소자를 포함하는 제2 그룹의 화소(PX2), 및 제3 영역(DP-A3)에 배치된 발광소자를 포함하는 제3 그룹의 화소(PX3)를 포함할 수 있다. 제1 그룹의 화소(PX1), 제2 그룹의 화소(PX2), 및 제3 그룹의 화소(PX3) 각각은 도 4에 도시된 화소 회로(PC)를 포함할 수 있다. 도 5a에 도시된 제1 그룹의 화소(PX1), 제2 그룹의 화소(PX2), 및 제3 그룹의 화소(PX3)의 위치는 대응하는 발광소자(LD, 도 4 참조)의 위치를 기준으로 도시된 것이다.
제1 그룹의 화소(PX1), 제2 그룹의 화소(PX2), 및 제3 그룹의 화소(PX3) 각각은 복수개의 화소들을 포함할 수 있다. 이 경우, 제1 내지 제3 그룹의 화소들(PX1, PX2, PX3) 각각은 적색 화소, 녹색 화소, 및 청색 화소를 포함할 수 있으며, 실시예에 따라, 백색 화소를 더 포함할 수도 있다.
제1 영역(DP-A1), 제2 영역(DP-A2), 및 제3 영역(DP-A3)은 투과율 또는 해상도에 의해 구분될 수 있다. 투과율 및 해상도는 기준 면적 내에서 측정된다.
제1 영역(DP-A1)은 제2 영역(DP-A2) 및 제3 영역(DP-A3) 대비 투과율이 높다. 이것은 제1 영역(DP-A1)은 제2 영역(DP-A2) 및 제3 영역(DP-A3) 대비 후술하는 차광 구조물의 점유면적 비율이 낮기 때문이다. 차광 구조물의 비-점유영역은 광 신호의 투과 영역에 해당한다. 차광 구조물은 후술하는 회로층의 도전패턴, 화소 정의막, 화소 정의 패턴 등을 포함할 수 있다.
제3 영역(DP-A3)은 제1 영역(DP-A1) 및 제2 영역(DP-A2) 대비 해상도가 높다. 제3 영역(DP-A3)은 제1 영역(DP-A1) 및 제2 영역(DP-A2) 대비 기준 면적(또는 동일한 면적) 내에서 더 많은 개수의 발광소자가 배치된다.
투과율을 기준으로 구분할 때, 제1 영역(DP-A1)은 제1 투과율 영역일 수 있고, 제2 영역(DP-A2)과 제3 영역(DP-A3)은 제1 투과율 영역과 구분되는 제2 투과율 영역의 서로 다른 부분일 수 있다. 제2 영역(DP-A2)과 제3 영역(DP-A3)의 투과율은 실질적으로 동일할 수 있다. 제2 영역(DP-A2)과 제3 영역(DP-A3)의 투과율이 동일하지 않더라도, 제1 영역(DP-A1)의 투과율이 제2 영역(DP-A2)과 제3 영역(DP-A3) 각각의 투과율 대비 상당히 높기 때문에, 제1 영역(DP-A1)이 제1 투과율 영역으로 정의될 때, 제2 영역(DP-A2) 및 제3 영역(DP-A3)은 제2 투과율 영역으로 정의될 수 있다.
해상도를 기준으로 구분할 때, 제1 영역(DP-A1)과 제2 영역(DP-A2)은 제1 해상도 영역의 서로 다른 부분일 수 있고, 제3 영역(DP-A3)은 제1 해상도 영역과 구분되는 제2 해상도 영역일 수 있다. 제1 영역(DP-A1)의 기준 면적당 발광소자의 개수는 제2 영역(DP-A2)의 기준 면적당 발광소자의 개수와 실질적으로 동일할 수 있다.
도 5b를 참조하면, 제1 그룹의 화소(PX1)는 제1 발광소자(LD1) 및 제1 발광소자(LD1)에 전기적으로 연결된 제1 화소 회로(PC1)를 포함할 수 있다. 제2 그룹의 화소(PX2)는 제2 발광소자(LD2) 및 제2 발광소자(LD2)를 구동하기 위한 제2 화소 회로(PC2)를 포함하고, 제3 그룹의 화소(PX3)는 제3 발광소자(LD3) 및 제3 발광소자(LD3)를 구동하기 위한 제3 화소 회로(PC3)를 포함할 수 있다.
제1 발광소자(LD1)는 제1 영역(DP-A1)에 배치되고, 제1 화소 회로(PC1)는 제2 영역(DP-A2)에 배치된다. 제2 발광소자(LD2) 및 제2 화소 회로(PC2)는 제2 영역(DP-A2)에 배치된다. 제3 발광소자(LD3) 및 제3 화소 회로(PC3)는 제3 영역(DP-A3)에 배치된다.
제1 영역(DP-A1)의 투과율을 높이기 위해 제1 화소 회로(PC1)를 제1 영역(DP-A1)으로부터 제2 영역(DP-A2)으로 이전시킨 것이다. 트랜지스터와 같은 차광 구조물을 제거하면 투과 영역의 점유율을 높일 수 있고, 그 결과 제1 영역(DP-A1)의 투과율은 향상된다.
도 5b에는 2종의 제1 그룹의 화소(PX1)를 예시적으로 도시하였다. 하나의 제1 그룹의 화소(PX1)는 제1 화소 회로(PC1)로부터 제1 방향(DR1)으로 이격되어 배치된 제1 발광소자(LD1)를 포함한다. 다른 하나의 제1 그룹의 화소(PX1)는 제1 화소 회로(PC1)로부터 제2 방향(DR2)으로 이격되어 배치된 제1 발광소자(LD1)를 포함한다. 미-도시되었으나, 제1 영역(DP-A1)의 우측에 배치된 제1 그룹의 화소(PX1) 역시 좌측에 배치된 제1 그룹의 화소(PX1)와 유사한 제1 발광소자(LD1)와 제1 화소 회로(PC1)의 배치 관계를 가질 수 있다. 또한, 제1 영역(DP-A1)의 하측에 배치된 제1 그룹의 화소(PX1) 역시 상측에 배치된 제1 그룹의 화소(PX1)와 유사한 제1 발광소자(LD1)와 제1 화소 회로(PC1)의 배치 관계를 가질 수 있다.
도 5c에는 발광소자의 애노드들(또는 제1 전극들 AE1, AE2, AE3)이 제1 발광소자(LD1), 제2 발광소자(LD2), 및 제3 발광소자(LD3)를 각각 대표하여 도시되었다. 제1 영역(DP-A1)의 투과율을 향상시키기 위해, 기준 면적 내에서 제1 발광소자(LD1)는 제3 발광소자(LD3)보다 적게 배치된다. 예를 들어, 제1 영역(DP-A1)의 해상도는 제3 영역(DP-A3)의 해상도의 약 1/2, 3/8, 1/3, 1/4, 2/9, 1/8, 1/9, 1/16 등일 수 있다. 예를 들어, 제3 영역(DP-A3)의 해상도는 약 400ppi 이상이고, 제1 영역(DP-A1)의 해상도는 약 200ppi 또는 100ppi일 수 있다. 다만, 이는 일 예일뿐 이에 특별히 제한되는 것은 아니다. 다만, 제1 영역(DP-A1)의 휘도를 높이기 위해 제1 발광소자(LD1)의 애노드(AE1)은 제3 발광소자(LD3)의 애노드(AE3)보다 큰 면적을 가질 수 있다.
제1 영역(DP-A1)에서 제1 발광소자(LD1)가 배치되지 않은 영역은 투과 영역(TA)으로 정의될 수 있다. 예를 들어, 제1 영역(DP-A1)에서 제1 발광소자(LD1)의 애노드(AE1)가 배치되지 않은 영역은 투과 영역(TA)으로 정의될 수 있다.
제2 영역(DP-A2) 내에 제1 화소 회로(PC1)가 배치될 영역을 확보하기 위해, 기준 면적 내에서 제2 발광소자(LD2)는 제3 발광소자(LD3)보다 적게 배치된다. 제2 영역(DP-A2) 내에서 제2 화소 회로(PC2)가 미-배치된 영역에 제1 화소 회로(PC1)가 배치된다.
제1 발광소자(LD1)는 화소 연결라인(TWL)을 통해 제1 화소 회로(PC1)에 전기적으로 연결될 수 있다. 화소 연결라인(TWL)은 제1 영역(DP-A1) 및 제2 영역(DP-A2)에 중첩한다. 화소 연결라인(TWL)은 투과 영역(TA)과 중첩할 수 있다.
애노드들(AE1, AE2, AE3)은 곡선의 엣지를 가질 수 있다. 곡선의 엣지를 갖는 애노드들(AE1, AE2, AE3)은 광의 회절을 최소화할 수 있다. 특히, 제1 발광소자(LD1)의 애노드(AE1)는 투과 영역을 통과하는 광의 회절을 최소화할 수 있다.
도 5d를 참고하면, 3색의 제1 발광소자들(LD1)이 도시되었다. 하나의 애노드(AE1-R), 다른 하나의 애노드(AE1-G), 및 또 다른 하나의 애노드(AE1-B)가 제1 색의 제1 발광소자(LD1), 제2 색의 제1 발광소자(LD1), 및 제3 색의 제1 발광소자(LD1)를 각각 대표하여 도시되었다. 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있으나 이에 제한되지 않고, 제1 색 내재 제3 색은 또 다른 주요 3색으로 채택될 수 있다.
제1 영역(DP-A1) 내에 배치된 제1 내지 제4 발광소자 행들(PXL1 내지 PXL4)이 도시되었다. 제1 및 제3 발광소자 행들(PXL1 및 PXL3) 각각에는 제2 색의 애노드들(AE1-G)이 제1 방향(DR1)을 따라 나열될 수 있다. 제2 및 제4 발광소자 행들(PXL2 및 PXL4) 각각에는 제1 애노드들(AE1-R)과 제3 애노드들(AE1-B)이 제1 방향(DR1)을 따라 교번하게 배치될 수 있다. 제2 방향(DR2) 내에서 제2 발광소자 행(PXL2)의 제1 애노드(AE1-R)는 제4 발광소자 행(PXL4)의 제3 애노드(AE1-B)와 정렬된다. 이러한 제1 내지 제4 발광소자 행들(PXL1 내지 PXL4)의 배열은 제2 영역(DP-A2)과 제3 영역(DP-A3)으로 확장될 수 있다.
미-도시되었으나, 도 5a 내지 도 5c에 도시된 제2 영역(DP-A2) 또는 제3 영역(DP-A3)도 제1 내지 제4 발광소자 행들(PXL1 내지 PXL4)과 같은 화소 배열을 가질 수 있다. 다만, 제3 영역(DP-A3)은 제1 영역(DP-A1) 대비 해상도가 더 크기 때문에 애노드들(AE1-R, AE1-G, AE1-B) 사이의 간격이 더 좁을 수 있다.
일부 영역(300A1)에 배치된 애노드들(AE1-R, AE1-G, AE1-B)은 도 5b에 도시된 제1 영역(DP-A1)의 좌측에 배치된 제1 그룹의 화소(PX1)의 애노드들에 해당하고, 다른 일부 영역(300A2)에 배치된 애노드들(AE1-R, AE1-G, AE1-B)은 도 5b에 도시된 제1 영역(DP-A1)의 상측에 배치된 제1 그룹의 화소(PX1)의 애노드들에 해당한다. 애노드들(AE1-R, AE1-G, AE1-B)의 위치에 따라 화소 연결라인(TWL)의 연장방향이 상이한 것을 알 수 있다.
도 5e를 참조하면, 제1 화소 회로(PC1)는 제1 영역(DP-A1), 제2 영역(DP-A2), 및 제3 영역(DP-A3) 이외의 제4 영역에 배치될 수도 있다. 도 5e에 도시된 것과 같이, 제1 화소 회로(PC1)에 주변영역(DP-NA)에 배치될 수도 있다. 화소 연결라인(TWL)은 제1 영역(DP-A1), 제2 영역(DP-A2), 제3 영역(DP-A3), 및 주변영역(DP-NA)에 중첩할 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시장치(DD)의 제3 영역(DP-A3)에 대응하는 단면도이다. 도 7은 본 발명의 일 실시예에 따른 표시장치의 제1 영역(DP-A1) 및 제2 영역(DP-A2)에 대응하는 단면도이다.
도 6에는 제3 발광소자(LD3) 및 제3 화소 회로(PC3, 도 5c 참조)의 실리콘 트랜지스터(S-TFT) 및 산화물 트랜지스터(O-TFT)가 도시되었다. 도 4에 도시된 등가회로에 있어서, 제3 및 제4 트랜지스터들(T3, T4)은 산화물 트랜지스터(O-TFT)일 수 있고, 나머지 트랜지스터들은 실리콘 트랜지스터(S-TFT) 일 수 있다. 도 7에는 제1 발광소자(LD1) 및 제1 화소 회로(PC1)의 일부가 도시되었고, 제2 발광소자(LD2) 및 제2 화소 회로(PC2)의 일부가 도시되었다. 도 7에 도시된 실리콘 트랜지스터(S-TFT)는 도 4에 도시된 제6 트랜지스터(T6)일 수 있다.
베이스층(110) 상에 배리어층(10br)이 배치될 수 있다. 배리어층(10br)은 외부로부터 이물질이 유입되는 것을 방지한다. 배리어층(10br)은 적어도 하나의 무기층을 포함할 수 있다. 배리어층(10br)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 이들 각각은 복수 개 제공될 수 있고, 실리콘옥사이드층들과 실리콘나이트라이드층들은 교번하게 적층될 수 있다.
배리어층(10br) 상에 제1 차폐전극(BMLa)이 배치될 수 있다. 제1 차폐전극(BMLa)은 금속을 포함할 수 있다. 제1 차폐전극(BMLa)은 내열성이 좋은 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 티타늄(Ti), 또는 티타늄을 함유하는 합금을 포함할 수 있다. 제1 차폐전극(BMLa)은 바이어스 전압을 수신할 수 있다. 제1 차폐전극(BMLa)은 제1 전원 전압(ELVDD)을 수신할 수도 있다. 제1 차폐전극(BMLa)은 분극현상으로 인한 전기적 포텐셜이 실리콘 트랜지스터(S-TFT)에 영향을 미치는 것을 차단할 수 있다. 제1 차폐전극(BMLa)은 외부 광이 실리콘 트랜지스터(S-TFT)에 도달하는 것을 차단할 수 있다. 본 발명의 일 실시예에서 제1 차폐전극(BMLa)은 다른 전극 또는 배선과 고립된(isolated) 형태의 플로팅 전극일 수도 있다.
배리어층(10br) 상에 버퍼층(10bf)이 배치될 수 있다. 버퍼층(10bf)은 베이스층(110)으로부터 금속 원자들이나 불순물들이 상측의 제1 반도체 패턴(SC1)으로 확산되는 현상을 방지할 수 있다. 버퍼층(10bf)은 적어도 하나의 무기층을 포함할 수 있다. 버퍼층(10bf)은 실리콘옥사이드층 및 실리콘 나이트라이드층을 포함할 수 있다.
버퍼층(10bf) 상에 제1 반도체 패턴(SC1)이 배치될 수 있다. 제1 반도체 패턴(SC1)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(SC1)은 저온 폴리 실리콘을 포함할 수 있다.
도 7은 제1 반도체 패턴(SC1)의 일부분을 도시한 것일 뿐이고, 다른 영역에 제1 반도체 패턴(SC1)이 더 배치될 수 있다. 제1 반도체 패턴(SC1)은 화소에 걸쳐 특정한 규칙으로 배열될 수 있다. 제1 반도체 패턴(SC1)은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 제1 반도체 패턴(SC1)은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 제1 영역은 실질적으로 전극 또는 신호라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 채널영역(또는 액티브영역)에 해당할 수 있다. 다시 말해, 제1 반도체 패턴(SC1)의 일부분은 트랜지스터의 채널일 수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
실리콘 트랜지스터(S-TFT)의 소스 영역(SE1), 채널영역(AC1, 또는 액티브 영역), 및 드레인 영역(DE1)은 제1 반도체 패턴(SC1)으로부터 형성될 수 있다. 소스 영역(SE1) 및 드레인 영역(DE1)은 단면 상에서 채널영역(AC1)로부터 서로 반대 방향으로 연장될 수 있다.
버퍼층(10bf) 상에 제1 절연층(10)이 배치될 수 있다. 제1 절연층(10)은 제1 반도체 패턴(SC1)을 커버할 수 있다. 제1 절연층(10)은 무기층일 수 있다. 제1 절연층(10)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)아니라 후술하는 회로층(120)의 무기층은 단층 또는 다층 구조를 가질 수 있고, 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 절연층(10) 상에 실리콘 트랜지스터(S-TFT)의 게이트(GT1)가 배치된다. 게이트(GT1)는 금속 패턴의 일부분일 수 있다. 게이트(GT1)는 채널영역(AC1)에 중첩한다. 제1 반도체 패턴(SC1)을 도핑하는 공정에서 게이트(GT1)는 마스크일 수 있다. 게이트(GT1)는 내열성이 좋은 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 티타늄(Ti), 티타늄을 함유하는 합금 등을 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다.
제1 절연층(10) 상에 스토리지 커패시터(Cst)의 제1 전극(CE10)이 배치된다. 도 7에 도시된 것과 다르게 제1 전극(CE10)는 게이트(GT1)와 일체의 형상을 가질 수 있다.
제1 절연층(10) 상에 제2 절연층(20)이 배치되며, 게이트(GT1)를 커버할 수 있다. 제2 절연층(20) 상에 게이트(GT1)와 중첩하는 상부전극(UE)이 배치될 수 있다. 제2 절연층(20) 상에 제1 전극(CE10)와 중첩하는 제2 전극(CE20)이 배치될 수 있다. 도 7에 도시된 것과 다르게, 제2 전극(CE20)는 상부전극(UE)과 일체의 형상을 가질 수 있다. 제2 전극(CE20) 및 상부전극(UE)은 내열성이 좋은 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 티타늄(Ti), 티타늄을 함유하는 합금을 포함할 수 있다.
제2 절연층(20) 상에 제2 차폐전극(BMLb)이 배치된다. 제2 차폐전극(BMLb)은 산화물 트랜지스터(O-TFT)의 하부에 대응하여 배치될 수 있다. 본 발명의 일 실시예에서 제2 차폐전극(BMLb)은 생략될 수도 있다. 본 발명의 일 실시예에 따르면, 제1 차폐전극(BMLa)이 산화물 트랜지스터(O-TFT) 하부까지 연장되어 제2 차폐전극(BMLb)을 대체할 수도 있다.
제2 절연층(20) 상에 제3 절연층(30)이 배치될 수 있다. 제2 반도체 패턴(SC2)은 제3 절연층(30) 상에 배치될 수 있다. 제2 반도체 패턴(SC2)은 산화물 트랜지스터(O-TFT)의 채널영역(AC2)을 포함할 수 있다. 제2 반도체 패턴(SC2)은 산화물 반도체를 포함할 수 있다. 제2 반도체 패턴(SC2)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연 산화물(ZnOx) 또는 인듐 산화물(In2O3)등의 투명 도전성 산화물(transparent conductive oxide, TCO)을 포함할 수 있다.
산화물 반도체는 투명 도전성 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 투명 도전성 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비-환원 영역) 대비 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 소스/드레인 또는 신호라인의 역할을 갖는다. 비-환원 영역이 실질적으로 트랜지스터의 반도체 영역(또는 채널)에 해당한다. 다시 말해, 제2 반도체 패턴(SC2)의 일부 영역은 트랜지스터의 반도체 영역일 수 있고, 다른 일부 영역은 트랜지스터의 소스 영역/드레인 영역일 수 있으며, 또 다른 일부분은 신호 전달영역일 수 있다.
제3 절연층(30) 상에 제4 절연층(40)이 배치될 수 있다. 도 6에 도시된 것과 같이, 제4 절연층(40)은 산화물 트랜지스터(O-TFT)의 게이트(GT2)에 중첩하고, 산화물 트랜지스터(O-TFT)의 소스 영역(SE2) 및 드레인 영역(DE2)이 노출시키는 절연 패턴일 수 있다. 본 발명의 일 실시예에서. 제4 절연층(40)은 복수 개의 화소들에 공통으로 중첩하며, 제2 반도체 패턴(SC2)을 커버할 수 있다.
제4 절연층(40) 상에 산화물 트랜지스터(O-TFT)의 게이트(GT2)가 배치된다. 산화물 트랜지스터(O-TFT)의 게이트(GT2)는 금속 패턴의 일부분일 수 있다. 산화물 트랜지스터(O-TFT)의 게이트(GT2)는 채널영역(AC2)에 중첩한다. 게이트(GT2)는 내열성이 좋은 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 티타늄(Ti), 티타늄을 함유하는 합금을 포함할 수 있다. 게이트(GT2)는 티타늄층 및 상기 티타늄층 상에 배치된 몰르브데늄층을 포함할 수 있다.
제4 절연층(40) 상에 제5 절연층(50)이 배치되며, 제5 절연층(50)은 게이트(GT2)를 커버할 수 있다. 제1 절연층(10) 내지 제5 절연층(50) 각각은 무기층일 수 있다.
제1 연결 전극(CNE1)은 제5 절연층(50) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 내지 제5 절연층들(10, 20, 30, 40, 50)을 관통하는 컨택홀을 통해 실리콘 트랜지스터(S-TFT)의 드레인 영역(DE1)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(60) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(60)을 관통하는 컨택홀을 통해 제1 연결 전극(CNE1)에 접속될 수 있다. 제6 절연층(60) 상에 데이터 라인(DL)이 배치될 수 있다. 제7 절연층(70)은 제6 절연층(60) 상에 배치되며, 제2 연결 전극(CNE2) 및 데이터 라인(DL)을 커버할 수 있다. 제8 절연층(80)은 제7 절연층(70) 상에 배치될 수 있다. 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 데이터 라인(DL)은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다.
제6 절연층(60), 제7 절연층(70), 및 제8 절연층(80) 각각은 유기층일 수 있다. 예를 들어, 제6 절연층(60), 제7 절연층(70), 및 제8 절연층(80) 각각은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
제3 발광소자(LD3)는 애노드(AE3, 또는 제1 전극), 발광층(EL3), 및 제2 전극(CE, 또는 제2 전극)을 포함할 수 있다. 후술하는 제1 발광소자(LD1) 및 제2 발광소자(LD2)의 캐소드(CE)는 제3 발광소자(LD3)의 캐소드(CE)와 일체의 형상을 가질 수 있다. 즉, 캐소드(CE)는 제1 발광소자(LD1), 제2 발광소자(LD2), 및 제3 발광소자(LD3)에 공통으로 제공될 수 있다.
제3 발광소자(LD3)의 애노드(AE3)는 제8 절연층(80) 상에 배치될 수 있다. 제3 발광소자(LD3)의 애노드(AE3)는 (반)투광성 전극 또는 반사 전극일 수 있다. 본 발명의 일 실시예에 따르면, 제3 발광소자(LD3)의 애노드(AE3) 각각은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 포함할 수 있다. 투명 또는 반투명 전극층은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연 산화물(ZnOx) 또는 인듐 산화물(In2O3), 및 알루미늄 도핑된 아연 산화물(AZO)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 예컨대, 제3 발광소자(LD3)의 애노드(AE3)는 ITO/Ag/ITO의 적층 구조물을 포함할 수 있다.
화소 정의막(PDL)은 제8 절연층(80) 상에 배치될 수 있다. 화소 정의막(PDL)은 동일한 물질을 포함하며, 동일한 공정을 통해 형성될 수 있다. 화소 정의막(PDL)은 광을 흡수하는 성질을 가질 수 있으며, 예를 들어, 화소 정의막(PDL)은 블랙의 색상을 가질 수 있다. 화소 정의막(PDL)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다. 화소 정의막(PDL)은 차광 특성을 갖는 차광패턴에 해당할 수 있다.
화소 정의막(PDL)은 제3 발광소자(LD3)의 애노드(AE3)의 일부분을 커버할 수 있다. 예를 들어, 화소 정의막(PDL)에는 제3 발광소자(LD3)의 애노드(AE3)의 일부분을 노출시키는 제2 개구(PDL-OP2)가 정의될 수 있다. 화소 정의막(PDL)은 제3 발광소자(LD3)의 애노드(AE3)의 가장 자리와 캐소드(CE)의 거리를 증가시킬 수 있다. 따라서, 화소 정의막(PDL)에 의해 애노드(AE3)의 가장 자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
도시되지 않았으나, 애노드(AE3)와 발광층(EL3) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층들(EL3)과 캐소드(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 복수 개의 화소들(PX, 도 2a 참조)에 공통으로 형성될 수 있다.
봉지층(140)은 발광소자층(130) 상에 배치될 수 있다. 봉지층(140)은 순차적으로 적층된 무기층(141), 유기층(142), 및 무기층(143)을 포함할 수 있으나, 봉지층(140)을 구성하는 층들이 이에 제한되는 것은 아니다.
무기층들(141, 143)은 수분 및 산소로부터 발광소자층(130)을 보호하고, 유기층(142)은 먼지 입자와 같은 이물질로부터 발광소자층(130)을 보호할 수 있다. 무기층들(141, 143)은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층(142)은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
센서층(SSL)은 표시패널(DP) 상에 배치될 수 있다. 센서층(SSL)은 적어도 하나의 도전층과 적어도 하나의 절연층을 포함할 수 있다. 본 실시예에서 센서층(SSL)은 제1 절연층(210), 제1 도전층(220), 제2 절연층(230) 및 제2 도전층(240)을 포함할 수 있다.
제1 절연층(210)은 표시패널(DP) 상에 직접 배치될 수 있다. 제1 절연층(210)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 또는 제1 절연층(210)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 제1 절연층(210)은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
제1 도전층(220) 및 제2 도전층(240) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다. 제1 도전층(220) 및 제2 도전층(240)은 메쉬 형상의 전극을 정의하는 도전라인들을 포함할 수 있다. 제1 도전층(220)의 도전라인과 제2 도전층(240)의 도전라인은 제2 절연층(230)을 관통하는 컨택홀을 통해 연결될 수도 있고, 연결되지 않을 수도 있다. 센서층(SSL)으로 형성하는 센서의 종류에 따라 제1 도전층(220)의 도전라인과 제2 도전층(240)의 도전라인의 연결관계는 결정될 수 있다.
단층구조의 제1 도전층(220) 및 제2 도전층(240)은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 산화아연(ZnOx), 또는 인듐아연주석산화물(IZTO) 등과 같은 투명한 전도성 산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 제1 도전층(220) 및 제2 도전층(240)은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
제2 절연층(230)은 제1 도전층(220)과 제2 도전층(240) 사이에 배치될 수 있다. 제2 절연층(230)은 무기막을 포함할 수 있다. 무기막은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
또는 제2 절연층(230)은 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
반사 방지층(ARL)은 센서층(SSL) 상에 배치될 수 있다. 반사 방지층(ARL)은 분할층(310), 제1 컬러 필터(321, 도 7 참조), 제2 컬러 필터(322, 도 7 참조), 제3 컬러 필터(323), 및 평탄화층(330)를 포함할 수 있다.
분할층(310)을 구성하는 물질은 광을 흡수하는 물질이라면 특별히 한정되지 않는다. 분할층(310)은 블랙컬러를 갖는 층으로, 일 실시예에서 분할층(310)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
분할층(310)은 센서층(SSL)의 제2 도전층(240)을 커버할 수 있다. 분할층(310)은 제2 도전층(240)에 의한 외부광 반사를 방지할 수 있다. 분할층(310)은 제2 영역(DP-A2, 도 7 참조) 및 제3 영역(DP-A3)과 중첩하며, 제1 영역(DP-A1, 도 7 참조)과 비-중첩할 수 있다. 즉, 제1 영역(DP-A1, 도 7 참조)에 분할층(310)이 미-배치됨에 따라 제1 영역(DP-A1)의 투과율은 보다 향상될 수 있다.
분할층(310)에는 제2 개구(310-OP2)가 정의될 수 있다. 제2 개구(310-OP2)는 제3 발광소자(LD3)의 애노드(AE3)와 중첩할 수 있다. 제3 컬러 필터(323)는 제3 영역(DP-A3)과 중첩할 수 있다. 제3 컬러 필터(323)는 제3 발광소자(LD3)의 애노드(AE3)와 중첩할 수 있다. 제3 컬러 필터(323)는 제2 개구(310-OP2)를 커버할 수 있다. 제3 컬러 필터(323)는 분할층(310)과 접촉할 수 있다.
평탄화층(330)은 분할층(310) 및 제3 컬러 필터(323)를 커버할 수 있다. 평탄화층(330)은 유기물을 포함할 수 있으며, 평탄화층(330)의 상면에 평탄면을 제공할 수 있다. 본 발명의 일 실시예에서, 평탄화층(330)은 생략될 수도 있다.
도 7에는 도 6에 도시된 절연 패턴의 제4 절연층(40)이 적용된 제2 영역(DP-A2)을 도시하였다. 도 7에 있어서, 제1 화소 회로(PC1)와 다르게 제2 화소 회로(PC2)의 산화물 트랜지스터(O-TFT)는 미-도시되었다. 도 6을 참조하여 설명한 제3 그룹의 화소(PX3)과 공통되는 제1 그룹의 화소(PX1) 및 제2 그룹의 화소(PX2)에 대한 설명은 생략한다.
제1 발광소자(LD1)의 애노드(AE1)는 제2 영역(DP-A2)에 배치된 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다. 제1 발광소자(LD1)의 애노드(AE1)는 실리콘 트랜지스터(S-TFT) 또는 산화물 트랜지스터(O-TFT)에 전기적으로 연결될 수 있다. 도 7에서 실리콘 트랜지스터(S-TFT)에 연결된 제1 발광소자(LD1)의 애노드(AE1)를 도시하였다.
제1 발광소자(LD1)의 애노드(AE1)는 화소 연결라인(TWL) 및 연결 전극들(CNE1', CNE2')를 통해 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 따르면, 연결 전극들(CNE1', CNE2') 중 하나가 생략될 수도 있다.
화소 연결라인(TWL)은 투명한 도전성 물질을 포함할 수 있다. 화소 연결라인(TWL)은 예를 들어, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연 산화물(ZnOx) 또는 인듐 산화물(In2O3)등의 투명 도전성 산화물(transparent conductive oxide, TCO)을 포함할 수 있다. 화소 연결라인(TWL)이 광 신호가 이동하는 투과 영역(TA)과 중첩하더라도, 투명한 화소 연결라인(TWL)은 회절과 같은 광 신호의 변형을 최소화할 수 있다.
본 실시예에서 연결라인(TWL, 이하 제1 화소 연결라인)은 제1 영역(DP-A1)과 제2 영역(DP-A2)에 중첩하고 제7 절연층(70)과 제8 절연층(80) 사이에 배치된다. 제1 화소 연결라인(TWL)은 제3 영역(DP-A3, 도 6 참조)에 비-중첩한다.
본 발명의 일 실시예에 따른 표시패널(DP)은 제6 절연층(60)과 제7 절연층(70) 사이에 배치된 연결라인(TWL1, 이하 제2 화소 연결라인) 또는 제5 절연층(50)과 제6 절연층(60) 사이에 배치된 연결라인(TWL2, 이하 제3 화소 연결라인)을 더 포함할 수 있다. 본 발명의 일 실시예에 따르면, 표시패널(DP)은 제1, 제2 및 제3 화소 연결라인(TWL, TWL1, TWL2) 중 어느 하나 이상을 포함할 수도 있다.
화소 정의막(PDL)은 제2 발광소자(LD2)의 애노드(AE2)의 일부분을 커버할 수 있다. 예를 들어, 화소 정의막(PDL)에는 제2 발광소자(LD2)의 애노드(AE2)의 일부분을 노출시키는 제1 개구(PDL-OP1)가 정의될 수 있다.
화소 정의 패턴(PDP)은 제1 영역(DP-A1)에 중첩하도록 제8 절연층(80) 상에 배치될 수 있다. 화소 정의 패턴(PDP)은 화소 정의막(PDL)과 동일한 물질을 포함하며, 동일한 공정을 통해 형성될 수 있다. 화소 정의 패턴(PDP)은 제1 발광소자(LD1)의 애노드(AE1)의 일부분을 커버할 수 있다. 화소 정의 패턴(PDP)에는 제1 발광소자(LD1)의 애노드(AE1)의 일부분을 노출시키는 개구(PDP-OP)가 정의될 수 있다.
본 실시예에서 화소 정의 패턴(PDP)을 화소 정의막(PDL)과 구분하여 설명하고 있으나, 화소 정의 패턴(PDP)은 화소 정의막(PDL)의 일부분으로 취급될 수 있다. 화소 정의막(PDL)이 패터닝된 절연층의 제1 부분으로 정의되고, 화소 정의 패턴(PDP)이 패터닝된 절연층의 제2 부분으로 정의될 수 있다. 화소 정의 패턴(PDP)과 화소 정의막(PDL)을 포함하는 절연층은 유기층을 포함할 수 있다.
화소 정의 패턴(PDP)은 제1 발광소자(LD1)의 애노드(AE1)의 가장자리를 커버할 수 있고, 화소 정의막(PDL)처럼 아크의 발생을 억제할 수 있다. 제1 영역(DP-A1)에서 제1 발광소자(LD1)의 애노드(AE1) 및 화소 정의 패턴(PDP)이 배치된 부분과 중첩하는 영역은 차광 영역(LSA)으로 정의되고, 나머지 영역은 투과 영역(TA)으로 정의될 수 있다.
분할층(310)에는 제1 개구(310-OP1)가 정의될 수 있다. 제1 개구(310-OP1)는 제2 발광소자(LD2)의 애노드(AE2)와 중첩할 수 있다. 제1 컬러 필터(321)는 제1 영역(DP-A1)과 중첩하고, 제2 컬러 필터(322)는 제2 영역(DP-A2)과 중첩할 수 있다. 제1 컬러 필터(321) 및 제2 컬러 필터(322) 각각은 애노드들(AE1, AE2) 중 대응하는 애노드와 중첩할 수 있다.
분할층(310)은 제1 영역(DP-A1)에 중첩하지 않기 때문에, 제1 컬러 필터(321)는 분할층(310)과 이격될 수 있다. 즉, 제1 컬러 필터(321)는 분할층(310)과 접촉하지 않을 수 있다. 제2 컬러 필터(322)는 제1 개구(310-OP1)를 커버할 수 있다. 평탄화층(330)은 분할층(310), 제1 컬러 필터(321), 및 제2 컬러 필터(322)를 커버할 수 있다.
도 8a는 본 발명의 일 실시예에 따른 표시패널(DP)의 캐소드(CE)를 도시한 평면도이다. 도 8b 및 도 8c는 본 발명의 일 실시예에 따른 표시패널(DP)의 일부분을 확대한 평면도이다. 도 8d는 도 8c의 I-I'에 대응하는 단면도이다. 도 8e는 본 발명의 일 실시예에 따른 표시패널(DP)의 일부분을 확대한 평면도이다.
도 8a에 도시된 것과 같이, 캐소드(CE)는 복수 개의 패턴들(CE-P1, CE-P2, CE-P3)을 포함할 수 있다. 복수 개의 패턴들(CE-P1, CE-P2, CE-P3) 각각은 복수 개의 화소들(PX)에 대응한다.
복수 개의 패턴들(CE-P1, CE-P2, CE-P3)을 포함하는 캐소드(CE)는 다양한 방법으로 형성될 수 있다. 예컨대 잉크젯 프린팅 방식으로 캐소드(CE)를 형성될 수 있다. 마스크를 이용하여 특정영역에만 도전성 물질을 증착하여 캐소드(CE)를 형성할 수도 있다.
도 4b에 도시된 제1 구간(T10) 동안에 복수 개의 패턴들(CE-P1, CE-P2, CE-P3)은 캐소드에 해당할 수 있다. 도 4b에 도시된 제2 구간(T20) 동안에 복수 개의 패턴들(CE-P1, CE-P2, CE-P3)은 입력 센서의 전극에 해당할 수 있다. 제2 구간(T20) 동안에 복수 개의 패턴들(CE-P1, CE-P2, CE-P3) 각각은 구동신호(TDS)를 수신할 수 있다. 좀 더 구체적으로 복수 개의 패턴들(CE-P1, CE-P2, CE-P3)은 self-cap 방식으로 구동될 수 있다. 사용자의 입력이 발생한 패턴에는 복수 개의 패턴들(CE-P1, CE-P2, CE-P3) 각각에 정의된 커패시터와 병렬적으로 추가적인 커패시터가 연결된다. 입력 센서의 구동회로는 복수 개의 패턴들(CE-P1, CE-P2, CE-P3)에 발생하는 커패시턴스의 변화량을 측정하여 사용자 입력을 식별할 수 있다.
복수 개의 패턴들(CE-P1, CE-P2, CE-P3)은 제1 영역(DP-A1)에 중첩하는 제1 패턴(CE-P1), 제2 영역(DP-A2)에 중첩하는 제2 패턴(CE-P2), 및 제3 영역(DP-A3)에 중첩하는 제3 패턴(CE-P3)을 포함할 수 있다. 1개의 제1 패턴(CE-P1)과 2개의 제2 패턴(CE-P2)을 예시적으로 도시하였으나, 각각의 개수는 변경될 수 있다.
제1 패턴(CE-P1), 제2 패턴(CE-P2), 및 제3 패턴(CE-P3) 각각은 신호라인(SL)에 연결된다. 신호라인(SL)은 제1 패턴(CE-P1 제2 패턴(CE-P2), 및 제3 패턴(CE-P3) 각각에 제2 전원 전압(ELVSS, 도 4b 참조) 및 구동신호(TDS, 도 4b 참조)를 제공할 수 있다. 신호라인(SL)은 도 2a의 연성회로기판(FCB)에 접속하는 패드(PD)에 연결된다.
신호라인(SL)은 도 7을 참조하여 설명한 제1, 제2, 및 제3 화소 연결라인(TWL, TWL1, TWL2) 중 어느 하나와 동일한 층 상에 배치되고 동일한 물질을 포함할 수 있다. 신호라인(SL)은 도 7에 도시된 데이터 라인(DL)과 동일한 층 상에 배치되고 동일한 물질을 포함할 수 있다. 신호라인(SL)은 도 7에 도시된 다른 층 상의 도전 패턴들과 동일한 층 상에 배치될 수 있다.
제1 패턴(CE-P1), 제2 패턴(CE-P2)에 각각 연결된 제1 신호라인(SL1)과 제2 신호라인(SL2)은 주변영역(DP-NA)에 대부분 배치된다. 주변영역(DP-NA)에 인접한 패턴에 연결된 신호라인은 대부분 주변영역(DP-NA)에 배치된다. 제3 패턴(CE-P3)에 연결된 제3 신호라인(SL3)은 표시영역(DP-A)에 대부분 배치된다. 제1 신호라인(SL1)과 제2 신호라인(SL2) 역시 제3 신호라인(SL3)과 같은 형태로 변경될 수 있다.
도 8a를 참조하면, 제1 패턴(CE-P1)은 제1 그룹의 화소(PX1), 제2 그룹의 화소(PX2), 및 제3 그룹의 화소(PX3)의 공통적인 캐소드일 수 있다. 제2 패턴(CE-P2)은 제2 그룹의 화소(PX2), 및 제3 그룹의 화소(PX3)의 공통적인 캐소드일 수 있다. 제3 패턴(CE-P3)은 제3 그룹의 화소(PX3)의 캐소드일 수 있다. 제3 그룹의 화소(PX3) 중 일부의 화소(PX3-1)는 제1 패턴(CE-P1)의 캐소드를 포함하고, 다른 일부의 화소(PX3-2)는 제2 패턴(CE-P2)의 캐소드를 포함하고, 남은 일부의 화소(PX3-3)는 제3 패턴(CE-P3)의 캐소드를 포함한다.
도 8b와 도 8c는 도 5c와 도 5d에 캐소드(CE)를 추가적으로 도시하였다. 도 8c는 도 5d의 일부 영역만 확대 도시하였다. 도 8a의 제1 패턴(CE-P1)의 구체적인 형상을 도 8b와 도 8c에 확대 도시하였다.
도 8b를 참조하면, 제1 패턴(CE-P1)은 제1 그룹의 화소(PX1), 제2 그룹의 화소(PX2), 및 제3 그룹의 화소(PX3)의 공통적인 캐소드에 해당할 수 있다.
제1 패턴(CE-P1)은 제3 영역(DP-A3) 중 대응하는 영역에 전면적으로 중첩할 수 있다. 대응하는 영역은 도 8a에서 확인할 수 있다. 제1 패턴(CE-P1)은 제3 영역(DP-A3)에 배치된 제3 발광소자들(LD3) 및 제3 화소 회로(PC3)에 중첩할 수 있다.
제1 패턴(CE-P1)은 제2 영역(DP-A2) 중 대응하는 영역에 전면적으로 중첩할 수 있다. 대응하는 영역은 도 8a에서 확인할 수 있다. 제1 패턴(CE-P1)은 제2 영역(DP-A2)에 배치된 제2 발광소자들(LD2), 제2 화소 회로(PC2), 및 제1 화소 회로(PC1)에 중첩할 수 있다. 제1 패턴(CE-P1)이 배치된 영역 내에서 제3 발광소자들(LD3)의 캐소드와 제2 발광소자들(LD2)의 캐소드는 서로 전기적으로 연결된다. 제1 패턴(CE-P1)이 배치된 영역 내에서 제2 발광소자들(LD2)의 캐소드와 제1 발광소자들(LD1)의 캐소드는 서로 전기적으로 연결된다. 도 8a 및 도 8b에 도시된 것과 같이, 제1 패턴(CE-P1)이 배치된 영역 내에서 제3 발광소자들(LD3)의 캐소드, 제2 발광소자들(LD2)의 캐소드, 및 제1 발광소자들(LD1)의 캐소드는 일체의 형상을 가질 수 있다.
도 8b 및 도 8c를 참조하면, 제1 패턴(CE-P1)은 제1 영역(DP-A1) 내에서 패터닝된다. 다시 말해, 제1 영역(DP-A1)은 제1 패턴(CE-P1)이 배치된 영역(LTA, 이하, 저투과율 영역)과 제1 패턴(CE-P1)이 미-배치된 영역(HTA, 이하, 고투과율 영역)으로 구분될 수 있다.
제1 패턴(CE-P1)이 투과형 또는 반투과형 전극이더라도 제1 패턴(CE-P1)이 미-배치된 영역 대비 배치된 영역의 투과율은 감소될 수 밖에 없다. 도 8b 및 도 8c에 도시된 것과 같이, 고투과율 영역(HTA)처럼 제1 패턴(CE-P1)이 미-배치된 영역은 저투과율 영역(LTA) 대비 투과율이 증가된다.
제1 패턴(CE-P1)은 제1 발광소자들(LD1)의 애노드들(AE1)에 중첩하는 전극영역들(EA) 및 전극영역들(EA)을 연결하는 연결영역들(CNA)을 포함할 수 있다. 제1 패턴(CE-P1)에는 고투과율 영역(HTA)에 대응하도록 개구(CE-OP1)가 정의된 것과 같다. 전극영역들(EA) 각각은 애노드들(AE1) 중 대응하는 애노드보다 큰 면적을 가질 수 있다. 애노드들(AE1) 각각은 대응하는 전극영역(EA) 내측에 배치된다.
전극영역(EA)은 도 7에 도시된 차광 영역(LSA)에 대응할 수 있다. 제1 패턴(CE-P1)이 화소 정의 패턴(PDP)을 커버하면, 전극영역(EA)은 차광 영역(LSA)보다 큰 면적을 갖는다. 그에 반해 제1 패턴(CE-P1)의 엣지가 화소 정의 패턴(PDP) 상에 배치되면, 전극영역(EA)은 차광 영역(LSA)보다 작은 면적을 갖는다. 이는 도 9b에 도시되었다.
도 8c를 참조하여 제1 그룹의 화소(PX1)의 2개의 화소를 중심으로 좀 더 상세히 설명한다. 제1 화소(PX1-1)는 제1 애노드(AE1-R)를 포함하는 제1 색의 발광소자(LD1)를 포함할 수 있고, 제2 화소(PX1-2)는 제3 애노드(AE1-B)를 포함하는 제3 색의 발광소자(LD1)를 포함할 수 있다.
제1 화소(PX1-1)의 전극영역(EA)과 제2 화소(PX1-2)의 전극영역(EA)은 연결영역(CNA)을 통해 연결된다. 제1 화소(PX1-1)의 전극영역(EA), 제2 화소(PX1-2)의 전극영역(EA), 및 연결영역(CNA)은 일체의 형상을 가질 수 있다. 일체의 형상을 갖는 제1 화소(PX1-1)의 전극영역(EA), 제2 화소(PX1-2)의 전극영역(EA), 및 연결영역(CNA)은 제1 화소(PX1-1)과 제2 화소(PX1-2)의 공통적인 캐소드에 해당한다.
도 8d는 도 8c의 I-I'에 대응하는 발광소자층(130)의 단면을 도시하였다. 도 7에 도시된 발광소자층(130)과의 차이점을 중심으로 설명한다.
애노드(AE1)와 발광층(EL1) 사이에 정공 수송층(HTL)이 더 배치될 수 있다. 정공 수송층(HTL)은 발광층(EL1) 및 화소 정의막(PDL)에 중첩한다. 정공 수송층(HTL)은 도 8c에 도시된 제1 영역(DP-A1)에 전면적으로 중첩할 수 있고, 도 8a에 도시된 표시영역(DP-A)에 전면적으로 중첩할 수 있다.
발광층(EL1)과 캐소드(CE) 사이에 전자 수송층(ETL)이 배치될 수 있다. 전자 수송층(ETL)은 제1 영역(DP-A1)에 전면적으로 중첩하지 않고, 소정의 형상을 가질 수 있다. 실질적으로 전자 수송층(ETL)과 캐소드(CE)는 평면상에서 볼 때, 동일한 형상을 가질 수 있다. 전자 수송층(ETL)은 도 8c에 도시된 전극영역(EA)에 대응하는 영역과 연결영역(CNA)에 대응하는 영역을 포함할 수 있다. 다시 말해, 전자 수송층(ETL)은 도 8c에 도시된 저투과율 영역(LTA)에는 중첩하고, 고투과율 영역(HTA)에는 비-중첩할 수 있다.
전자 수송층(ETL)과 캐소드(CE)는 후술하는 이유로 평면상에서 동일한 형상을 가질 수 있다. 캐소드(CE) 물질, 예컨대 마그네슘은 증착될 베이스층의 표면 상태에 따라 증착 여부가 결정될 수 있다. 마그네슘은 전자 수송층(ETL)에는 증착되지만 정공 수송층(HTL)에는 미-증착될 수 있다. 서로 다른 물질의 전자 수송층(ETL)과 정공 수송층(HTL)은 서로 다른 표면 성질을 갖기 때문에 마그네슘은 전자 수송층(ETL) 상에만 선택적으로 증착될 수 있다. 별도의 마스크 없이 전자 수송층(ETL)을 이용하여 캐소드(CE)의 증착 형성을 결정할 수 있다.
도 8e는 도 8c에 도시된 실시예와 상이한 제1 패턴(CE-P1)을 도시하였다. 도 8e를 참조하면, 제1 패턴(CE-P1)은 도 8c의 전극영역들(EA)만을 포함할 수 있다. 캐소드 연결라인들(CTWL)이 연결영역들(CNA)을 대체할 수 있다.
제1 화소(PX1-1)와 제2 화소(PX1-2)을 중심으로 좀 더 상세히 설명한다. 제1 화소(PX1-1)의 캐소드(CE)와 제2 화소(PX1-2)의 캐소드(CE)는 캐소드 연결라인(CTWL)을 통해 연결된다. 캐소드 연결라인(CTWL)은 고투과율 영역(HTA)에 중첩한다.
캐소드 연결라인들(CTWL)은 도 7에 도시된 제2 및 제3 화소 연결라인(TWL1, TWL2) 중 어느 하나와 동일한 층 상에 배치되고 동일한 물질을 포함할 수 있다. 캐소드 연결라인들(CTWL)은 도 7에 도시된 제1 연결라인(TWL)과 절연 교차할 수 있다.
캐소드 연결라인들(CTWL)은 제1 패턴(CE-P1), 즉 캐소드(CE)를 구성하는 물질보다 더 큰 투과율을 가질 수 있다. 제1 영역(DP-A1) 내에서 제1 패턴(CE-P1)의 점유 면적이 감소됨으로써 제1 영역(DP-A1)의 투과율이 더 증가될 수 있다.
전극영역들(EA)과 캐소드 연결라인들(CTWL)의 연결관계는 도 9a 및 도 9b를 참조하여 설명하는 신호라인(SL1)과 제1 패턴(CE-P1)의 연결관계를 참조한다. 다만, 전극영역(EA)과 캐소드 연결라인(CTWL)의 컨택홀(CNT-C)은 제1 컨택홀(CNT-1)과 다르게 화소 정의 패턴(PDP)에 미-중첩하는 영역에 형성될 수도 있다. 전극영역(EA)이 투과 영역(TA)까지 더 연장될 수 있고, 투과 영역(TA) 내에 컨택홀(CNT-C)이 배치될 수도 있다.
도 9a는 본 발명의 일 실시예에 따른 신호라인(SL1)을 도시한 평면도이다. 도 9b는 도 9a의 II-II'에 대응하는 단면도이다. 도 9c는 본 발명의 일 실시예에 따른 신호라인(SL1)을 도시한 평면도이다.
도 9a는 도 8a에 도시된 제1 신호라인(SL1)과 제1 패턴(CE-P1)의 연결관계를 확대하여 도시한 평면도이다. 도 9a에는 제1 영역(DP-A1) 내에서 제1 패턴(CE-P1)의 일부만을 도시하였으며, 도 9a에는 도 8c에 도시된 전극영역들(EA) 중 하나의 전극영역(EA)을 대표적으로 도시하였다. 도 9b에서 제2 영역(DP-A2)은 영역만 도시되었고, 제3 영역(DP-A3)의 회로층(120)은 간략히 도시되었다.
제1 신호라인(SL1)은 투명 도전성 산화물을 포함하는 제1 부분(SL1-1) 및 제1 부분(SL1-1)과 연결되고, 금속을 포함하는 제2 부분(SL1-2)을 포함할 수 있다. 제1 부분(SL1-1)은 제1 영역(DP-A1)에 중첩한다. 제1 부분(SL1-1)은 도 7을 참조하여 설명한 제1, 제2, 및 제3 화소 연결라인(TWL, TWL1, TWL2) 중 어느 하나와 동일한 층 상에 배치되고 동일한 물질을 포함할 수 있다.
제1 부분(SL1-1)과 제2 부분(SL1-2)은 제2 영역(DP-A2)에서 연결될 수 있다. 제2 부분(SL1-2)은 도 7에 도시된 데이터 라인(DL) 또는 제1 연결 전극(CNE1)과 동일한 층 상에 배치되고 동일한 물질을 포함할 수 있다. 제2 부분(SL1-2)은 제3 영역(DP-A3)을 거쳐 주변영역(DP-NA)으로 연장될 수 있다. 제1 신호라인(SL1) 중 대부분은 제2 부분(SL1-2)이 차지하는데, 투명 도전성 산화물보다 저항이 낮은 금속은 구동신호의 딜레이를 방지할 수 있다.
도 9b를 참조하면, 제1 부분(SL1-1)은 제7 절연층(70) 상에 배치될 수 있다. 제1 패턴(CE-P1)은 화소 정의 패턴(PDP)과 제8 절연층(80)을 관통하는 제1 컨택홀(CNT-1)을 통해서 제1 부분(SL1-1)에 연결될 수 있다. 제1 부분(SL1-1)은 제1 화소 연결라인(TWL)과 동일한 층 상에 배치될 수 있다.
제2 부분(SL1-2)은 제6 절연층(60) 상에 배치될 수 있다. 제1 부분(SL1-1)은 제7 절연층(70)을 관통하는 제2 컨택홀(CNT-2)을 통해서 제2 부분(SL1-2)에 연결될 수 있다.
미-도시되었으나, 제1 신호라인(SL1)은 제1 부분(SL1-1)을 복수 개 포함할 수도 있다. 복수 개의 제1 부분들(SL1-1)은 서로 다른 전극영역들(EA, 도 8b 및 도 8c 참조)에 연결될 수도 있다.
도 9c에는 도 8b 및 도 8c의 제1 패턴(CE-P1)을 간략히 도시하였다. 도 9c를 참조하면, 제1 신호라인(SL1)은 제2 부분(SL1-2)만을 포함할 수도 있다. 제1 신호라인(SL1)과 제1 패턴(CE-P1)은 제3 영역(DP-A3)에서 접속될 수 있다. 제1 신호라인(SL1)은 제1 영역(DP-A1)에 미-중첩할 수 있다. 미-도시되었으나, 제1 신호라인(SL1)과 제1 패턴(CE-P1)은 제2 영역(DP-A2)에서 접속될 수도 있다.
도 10은 본 발명의 일 실시예에 따른 표시패널(DP)의 일부분을 확대한 평면도이다. 도 10은 도 5c 및 도 8b에 대응하는 영역을 도시하였다.
도 10을 참조하면, 제1 그룹의 화소(PX1)는 제1 발광소자(LD1-1)와 전기적으로 연결된 카피 발광소자(LD1-2)를 더 포함할 수 있다. 카피 발광소자(LD1-2)는 제1 발광소자(LD1-1)와 동일한 휘도로 발광된다. 카피 발광소자(LD1-2)는 제1 발광소자(LD1-1)와 동일한 컬러의 광을 생성한다. 카피 발광소자(LD1-2)는 제1 발광소자(LD1-1)와 동일한 적층 구조를 가질 수 있다.
카피 발광소자(LD1-2)가 배치됨으로써 제2 영역(DP-A2)에 배치되는 제1 화소 회로(PC1)의 개수가 감소될 수 있다. 제2 영역(DP-A2)의 설계 자유도가 향상된다. 제1 영역(DP-A1)의 해상도는 상대적으로 감소되고, 도 5c 및 도 8b에 도시된 실시예와 동등 수준의 휘도는 확보할 수 있다.
제1 그룹의 화소(PX1)의 2개의 화소를 중심으로 좀 더 상세히 설명한다. 제1 화소(PX1-1)는 제1 애노드(AE1-R)를 포함하는 제1 색의 발광소자(LD1-1R) 및 제1 색의 카피 발광소자(LD1-2R)를 포함할 수 있다. 제2 화소(PX1-2)는 제3 애노드(AE1-B)를 포함하는 제3 색의 발광소자(LD1-1B) 및 제3 색의 카피 발광소자(LD1-2B)를 포함할 수 있다.
제1 색의 발광소자(LD1-1R)의 제1 애노드(AE1-R)와 제1 색의 카피 발광소자(LD1-2R)의 애노드(AE1-R1)는 제1 연결라인(TWL-1)을 통해 연결될 수 있다. 제3 색의 발광소자(LD1-1B)의 제3 애노드(AE1-B)와 제3 색의 카피 발광소자(LD1-2B)의 애노드(AE1-B1)는 제2 연결라인(TWL-2)을 통해 연결될 수 있다.
제1 연결라인(TWL-1)과 제2 연결라인(TWL-2)은 서로 교차할 수 있다. 제1 연결라인(TWL-1)은 도 7을 참조하여 설명한 제1, 제2, 및 제3 연결라인(TWL, TWL1, TWL2) 중 어느 하나와 동일한 층 상에 배치되고, 동일한 물질을 포함하고, 제2 연결라인(TWL-2)은 도 7을 참조하여 설명한 제1, 제2, 및 제3 연결라인(TWL, TWL1, TWL2) 중 다른 하나와 동일한 층 상에 배치되고, 동일한 물질을 포함할 수 있다. 제1 연결라인(TWL-1)과 제2 연결라인(TWL-2) 각각의 일부분은 후술하는 고투과율 영역(HTA)에 중첩할 수 있다.
제1 색의 발광소자(LD1-1R)의 캐소드와 제3 색 카피 발광소자(LD1-2B)의 캐소드는 일체의 형상을 갖고, 제3 색의 발광소자(LD1-1B)의 캐소드와 제1 색의 카피 발광소자(LD1-2R)의 캐소드는 일체의 형상을 가질 수 있다. 추가적으로 제3 화소(PX1-3)의 제1 발광소자(LD1-1)의 캐소드와 카피 발광소자(LD1-2)의 캐소드는 일체의 형상을 가질 수 있다.
제1 패턴(CE-P1)은 복수 개의 부분들(CP)을 포함할 수 있다. 하나의 부분(CP)이 하나의 제1 발광소자(LD1-1R, LD1-1B)와 하나의 카피 발광소자(LD1-2R, LD1-2B)의 캐소드에 해당할 수 있다.
복수 개의 부분들(CP)이 배치된 영역은 저투과율 영역(LTA)에 해당하고, 복수 개의 부분들(CP)이 미-배치된 영역은 고투과율 영역(HTA)에 해당한다. 도 10에는 서로 이격된 복수 개의 부분들(CP)을 예시적으로 도시하였으나, 이에 제한되지 않는다. 도 8c에 도시된 연결영역들(CNA)을 통해 복수 개의 부분들(CP)이 일체형상을 갖거나, 도 8e에 도시된 캐소드 연결라인들(CTWL)을 통해 복수 개의 부분들(CP)이 전기적으로 연결될 수도 있다. 복수 개의 부분들(CP)은 도 9a 및 도 9c를 참조하여 설명한 것과 같이 신호라인(SL1)에 연결될 수 있다.
도 11a는 본 발명의 일 실시예에 따른 센서층(SSL)의 평면도이다. 도 11b는 도 11a의 III-III'에 대응하는 단면도이다. 도 11c는 캐소드(CE)와 안테나 패턴(AP) 사이의 거리에 따른 게인 값을 도시한 그래프이다. 도 11d는 본 발명의 일 실시예에 따른 지문 센서(FPS)의 확대된 평면도이다.
도 11a를 참조하면, 센서층(SSL)은 안테나 센서(AS) 및 지문 센서(FPS) 중 어느 하나 이상을 포함할 수 있다. 앞서 설명한 것과 같이, 캐소드를 입력 센서로 활용할 수 있기 때문에 센서층(SSL)으로 안테나 센서(AS) 및 지문 센서(FPS)을 형성할 수 있다.
일반적으로 안테나 센서(AS)는 모듈의 형태로 제조되어 도 2a에 도시된 전자장치(1000) 내에 장착된다. 예컨대, 도 2b의 무선통신 모듈(E-20)의 형태로 전자장치(1000)에 장착될 수 있다. 특히, 하우징(HM)의 측면에 마주하도록 배치되는데, 이는 전자장치(1000)의 설계에 제한을 발생시킬 수 있다. 본 실시예에 따르면, 안테나 센서(AS)가 센서층(SSL)에 배치되어 모듈 형태의 안테나 센서를 대체할 수 있다.
또한, 지문 센서(FPS)는 모듈의 형태로 제조되어 도 2a에 도시된 전자장치(1000) 내에 장착된다. 지문 센서(FPS)는 하우징(HM)으로부터 외부로 노출되도록 하우징(HM)의 배면에 형성된 개구부에 얼라인되도록 배치될 수 있는데, 이는 전자장치(1000)의 설계에 제한을 발생시킬 수 있다. 본 실시예에 따르면, 지문 센서(FPS)가 센서층(SSL)에 배치되어 모듈 형태의 지문 센서를 대체할 수 있다. 이와 같이 추가적인 모듈이 생략됨으로써 하우징(HM) 내 전원모듈(PSM)의 배치공간이 증가될 수 있다.
도 11a를 참조하면, 6개의 안테나 센서(AS)가 예시적으로 도시되었다. 도 11a에서 패치 안테나 센서(AS)가 예시적으로 도시되었으나, 안테나 센서(AS)는 이에 제한되지 않는다. 안테나 센서(AS)는 안테나 패턴(AP) 및 그라운드 패턴(GP)을 포함할 수 있다. 안테나 패턴(AP)은 소정 레벨의 구동전압을 수신할 수 있고, 그라운드 패턴(GP)은 그라운드 전압을 수신할 수 있다. 도 11a에 있어서, 안테나 패턴(AP) 및 그라운드 패턴(GP)에 연결된 신호라인은 미-도시되었다.
안테나 패턴(AP) 및 그라운드 패턴(GP)은 제3 영역(DP-A3)에 배치될 수 있다. 안테나 패턴(AP) 및 그라운드 패턴(GP)은 메쉬 형상을 가질 수 있다. 안테나 패턴(AP) 및 그라운드 패턴(GP) 각각에는 도 11b의 제2 개구(PDL-OP2)에 대응하는 개구가 정의될 수 있다.
안테나 패턴(AP)은 도 11b의 제2 도전층(240)으로부터 형성되고, 그라운드 패턴(GP)은 도 11b의 제1 도전층(220)으로부터 형성될 수 있다.
도 11b를 참조하면, 안테나 패턴(AP) 및 그라운드 패턴(GP)과 캐소드(CE)의 거리를 확보하기 위해서 제1 절연층(210)의 두께를 제어할 수 있다. 제1 절연층(210)은 150 마이크로미터 이상의 두께를 갖는 유기층일 수 있다.
도 11c를 참조하면, 안테나 센서(AS)와 캐소드(CE) 사이의 거리가 150 마이크로 이상일 때 게인 값이 약 4 데시벨 내지 약 5 데시벨인 것을 알 수 있다. 게인 값이 약 4 내지 5 데시벨 이상 확보되어야 안테나 센서(AS)의 특성이 확보될 수 있다. 제1 절연층(210)의 두께를 제어하여 150 마이크로미터 이상의 안테나 센서(AS)와 캐소드(CE) 사이의 거리를 확보할 수 있다. 안테나 센서(AS)와 캐소드(CE) 사이의 거리는 그라운드 패턴(GP)과 캐소드(CE) 사이의 거리로 측정된다.
도 11a를 참조하면, 지문 센서(FPS)는 제1 그룹 전극(FE1)과 제2 그룹 전극(FE2)을 포함할 수 있다. 제1 그룹 전극(FE1)은 제1 신호라인(FSL1)에 연결되고 제2 그룹 전극(FE2)은 제2 신호라인(FSL2)에 연결된다. 제1 신호라인(FSL1) 도 2a의 연성회로기판(FCB)에 접속하는 제1 패드(FPD1)에 연결되고, 제2 신호라인(FSL2)은 도 2a의 연성회로기판(FCB)에 접속하는 제2 패드(FPD2)에 연결된다.
도 11d에는 제1 그룹 전극(FE1)과 제2 그룹 전극(FE2)의 교차영역을 예시적으로 도시하였다. 제1 그룹 전극(FE1)은 제1 방향(DR1)으로 이격된 제1 감지패턴들(FSP1)과 제1 감지패턴들(FSP1)을 연결하는 제1 연결패턴(FCP1)을 포함한다. 2개의 제1 연결패턴(FCP1)이 예시적으로 도시되었다. 제2 그룹 전극(FE2)은 제2 방향(DR2)으로 이격된 제2 감지패턴들(FSP2)과 제2 감지패턴들(FSP2)을 연결하는 제2 연결패턴(FCP2)을 포함한다.
제1 감지패턴들(FSP1), 제2 감지패턴들(FSP2), 및 제2 연결패턴(FCP2)은 도 11b의 제2 도전층(240)으로부터 형성되고, 제1 연결패턴(FCP1)은 도 11b의 제1 도전층(220)으로부터 형성될 수 있다. 제1 연결패턴(FCP1)은 제2 절연층(230)을 관통하는 컨택홀을 통해 제1 감지패턴들(FSP1)에 연결될 수 있다. 제2 감지패턴들(FSP2)과 제2 연결패턴(FCP2)은 일체의 형상을 가질 수 있다.
제1 감지패턴들(FSP1)과 제2 감지패턴들(FSP2) 각각 최대 너비는 약 50 마이크로미터 내지 약 150 마이크로미터일 수 있다. 본 실시예에서 최대 너비는 최대 너비는 제1 감지패턴(FSP1)과 제2 감지패턴(FSP2)의 대각선에서 측정될 수 있다.
실질적으로 제1 감지패턴들(FSP1)과 제2 감지패턴들(FSP2)이 지문 감지패턴에 해당한다. 지문 감지패턴의 최대 너비는 지문의 능선(Ridge)과 능선 사이는 간격인 100 마이크로미터 내지 200 마이크로미터로보다 작은 것이 바람직하다.
제1 감지패턴들(FSP1)과 제2 감지패턴들(FSP2) 각각은 메쉬 형상을 가질 수 있다. 제1 감지패턴들(FSP1)과 제2 감지패턴들(FSP2) 각각에는 제2 개구(PDL-OP2)에 대응하는 개구(FS-OP)가 정의될 수 있다. 제2 개구(PDL-OP2) 최대 폭이 약 50 마이크로미터일 수 있다. 하나의 감지패턴(FSP1, FSP2) 내에 3x3 배열의 제2 개구들(PDL-OP2)이 배치된 제1 감지패턴들(FSP1)과 제2 감지패턴들(FSP2)을 예시적으로 도시하였다.
도 12a는 본 발명의 일 실시예에 따른 표시패널(DP)의 캐소드(CE)를 도시한 평면도이다. 도 12b는 본 발명의 일 실시예에 따른 입력 센서(IS)를 도시한 평면도이다. 도 12c는 본 발명의 일 실시예에 따른 입력 센서(IS)의 정상 감지패턴(NSP)을 확대한 평면도이다. 도 12d는 본 발명의 일 실시예에 따른 입력 센서(IS)의 부분 감지패턴(PSP)을 확대한 평면도이다.
도 12a에 도시된 것과 같이, 캐소드(CE)는 제1 패턴(CE-P10) 및 제2 패턴(CE-P20)을 포함할 수 있다. 제1 패턴(CE-P10)은 도 8a의 제1 패턴(CE-P1)에 대응한다. 제2 패턴(CE-P20)은 제1 패턴(CE-P10)과 이격되며 제1 패턴(CE-P10)이 비-중첩하는 영역에 중첩한다. 제2 패턴(CE-P20)은 제1 구간(T10, 도 4b 참고)과 제2 구간(T20, 도 4b 참고) 동안에 제2 전원 전압(ELVSS)만을 수신한다.
도 12b를 참조하면, 센서층(SSL, 도 3 및 도 6 참조)으로부터 입력 센서(IS)가 형성될 수 있다. 다만, 제1 영역(DP-A1)의 투과율을 높이기 위해 제1 영역(DP-A1)에는 입력 센서의 도전패턴이 미-배치된다. 제1 영역(DP-A1)의 입력은 도 12a에 도시된 제1 패턴(CE-P10)을 통해 검출할 수 있다.
입력 센서(IS)는 제1 그룹 전극(E1), 제2 그룹 전극(E2), 및 이들에 연결된 신호라인을 포함할 수 있다. 제1 그룹 전극(E1)과 제2 그룹 전극(E2)은 교차하며 mutual cap 방식으로 구동될 수 있다. 도 12a에는 제1 그룹 전극(E1)의 n번째 내지 n+2번째 제1 전극들(E1n 내지 E1n+2)과 제2 그룹 전극(E2)의 m번째 내지 m+2번째 제2 전극들(E2m 내지 E2m+2)이 도시되었다. 여기선 n과 m은 1 이상의 자연수이다.
제1 그룹 전극(E1)은 제1 방향(DR1)으로 이격된 제1 감지패턴들(SP1)과 제1 감지패턴들(SP1)을 연결하는 제1 연결패턴(CP1)을 포함한다. 1개의 제1 연결패턴(CP1)이 예시적으로 도시되었다. 제2 그룹 전극(E2)은 제2 방향(DR2)으로 이격된 제2 감지패턴들(SP2)과 제2 감지패턴들(SP2)을 연결하는 제2 연결패턴(CP2)을 포함한다. 2개의 제2 연결패턴(CP2)이 예시적으로 도시되었다.
제1 감지패턴들(SP1), 제1 연결패턴(CP1), 및 제2 감지패턴들(SP2)은 도 6의 제2 도전층(240)으로부터 형성되고, 제2 연결패턴(CP2)은 도 6의 제1 도전층(220)으로부터 형성될 수 있다. 제2 연결패턴(CP2)은 제2 절연층(230)을 관통하는 컨택홀을 통해 제2 감지패턴들(SP2)에 연결될 수 있다. 제1 감지패턴들(SP1)과 제1 연결패턴(CP1)은 일체의 형상을 가질 수 있다.
n번째 내지 n+2번째 제1 전극들(E1n 내지 E1n+2)과 제2 그룹 전극(E2)의 m번째 내지 m+2번째 제2 전극들(E2m 내지 E2m+2)은 제1 영역(DP-A1)의 주변에 배치된다. 실질적으로 제1 감지패턴들(SP1)과 제2 감지패턴들(SP2)이 입력 센서의 감지패턴에 해당한다. 입력 센서의 감지패턴은 정상 감지패턴(NSP)과 부분 감지패턴(PSP)을 포함할 수 있다.
부분 감지패턴(PSP)은 제1 영역(DP-A1)의 주변에 배치되고, 입력 센서의 감지패턴이 제1 영역(DP-A1)에 배치되지 않도록 정상 감지패턴(NSP) 대비 일부분이 제거된 형상을 갖는다. 제1 영역(DP-A1)에 중첩되는 정상 감지패턴(NSP)을 부분 감지패턴(PSP)이 대체함으로써 제1 영역(DP-A1)의 투과율은 증가될 수 있다.
n+1번째 제1 전극(E1n+1)의 부분 감지패턴(PSP)은 제1 더미 연결라인(BL1)을 통해 연결되고, m+1번째 제2 전극(E2m+1)의 부분 감지패턴(PSP)은 제2 더미 연결라인(BL2)을 통해 연결될 수 있다. 교차하는 제1 더미 연결라인(BL1)과 제2 더미 연결라인(BL2)은 서로 다른 층 상에 배치될 수 있다.
도 12c 및 도 12d를 참조하면, 정상 감지패턴(NSP)과 부분 감지패턴(PSP) 각각은 메쉬 형상을 가질 수 있다. 정상 감지패턴(NSP)과 부분 감지패턴(PSP) 각각은 도전라인(MSL1, MSL2)을 포함한다. 제3 영역(DP-A3)의 정상 감지패턴(NSP)의 도전라인(MSL1)과 부분 감지패턴(PSP)의 도전라인(MSL2)은 서로 다른 선폭을 가질 수 있다. 정상 감지패턴(NSP)에는 제2 개구(PDL-OP2, 도 6 참고)에 대응하는 개구(IS-OP2)가 정의될 수 있다. 부분 감지패턴(PSP)에는 제1 개구(PDL-OP1, 도 7 참고)에 대응하는 개구(IS-OP1)가 정의될 수 있다.
도 12c와 도 12d를 비교하면 동일한 면적 내에서 제3 영역(DP-A3)의 제2 개구(PDL-OP2)는 제2 영역(DP-A2)의 제1 개구(PDL-OP1)보다 더 많이 배치된다. 제3 영역(DP-A3)은 제2 영역(DP-A2)보다 높은 해상도를 갖기 때문이다.
제2 영역(DP-A2) 내에서 제1 개구들(PDL-OP1) 사이의 폭은 상대적으로 크기 때문에 부분 감지패턴(PSP)의 도전라인(MSL2)의 선폭은 제3 영역(DP-A3)에 배치된 정상 감지패턴(NSP)의 도전라인(MSL1)의 선폭보다 더 크게 형성할 수 있다. 도 12b에 도시된 것과 같이, 면적이 감소됨에 따라 감소되었던 부분 감지패턴들(PSP)의 상호 커패시턴스는 도전라인(MSL2)의 선폭을 증가시켜 보상될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범상에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범상에 의해 정하여져야만 할 것이다.
표시패널 DP
제1 영역, 제2 영역, 제3 영역 DP-A1, DP-A2, DP-A3
베이스층 110
제1 그룹 화소, 제2 그룹 화소, 제3 그룹 화소 PX1, PX2, PX3
제1 발광소자, 제2 발광소자, 제3 발광소자 LD1, LD2, LD3
제1 화소 회로, 제2 화소 회로, 제3 화소 회로 PC1, PC2, PC3
애노드 AE
발광층 EL
캐소드 CE
저투과율 영역 LTA
고투과율 영역 HTA
전원전압 ELVSS
구동신호 TDS
전자수송층 ETL
캐소드 연결라인 CTWL
신호라인 SL1
제1 부분, 제2 부분 SL1-1, SL1-2
트랜지스터 T2
데이터 라인 DL
화소 연결라인 TWL
유기층 PDL, PDP

Claims (25)

  1. 광 신호가 통과하는 제1 영역 및 상기 제1 영역에 인접하며 상기 광 신호가 차단되는 제2 영역을 포함하는 표시영역 및 상기 표시영역에 인접한 주변영역을 포함하는 베이스층, 및 상기 베이스층 상에 배치된 제1 그룹의 화소 및 제2 그룹의 화소를 포함하는 표시패널을 포함하고,
    상기 제1 그룹의 화소는 제1 화소 및 제2 화소를 포함하고, 상기 제1 화소 및 상기 제2 화소 각각은, 상기 제1 영역에 배치된 제1 발광소자, 및 상기 제1 발광소자에 전기적으로 연결되며 상기 제2 영역 또는 상기 주변영역에 배치된 제1 화소 회로를 포함하고,
    상기 제1 발광소자는 애노드, 상기 애노드 상에 배치된 발광층, 및 상기 발광층 상에 배치된 캐소드를 포함하고,
    상기 제1 화소의 상기 캐소드와 상기 제2 화소의 상기 캐소드는 서로 전기적으로 연결되고,
    상기 제1 영역은 상기 제1 화소의 상기 캐소드와 상기 제2 화소의 상기 캐소드에 중첩하는 저투과율 영역 및 상기 제1 화소의 상기 캐소드와 상기 제2 화소의 상기 캐소드에 비-중첩하는 고투과율 영역을 포함하고,
    상기 제1 화소의 상기 캐소드와 상기 제2 화소의 상기 캐소드는 제1 구간 동안에 일정한 레벨의 전원전압을 수신하고, 제2 구간 동안에 구동신호를 수신하는 표시장치.
  2. 제1 항에 있어서,
    상기 제2 그룹의 화소는 상기 제2 영역에 배치된 제2 발광소자, 및 상기 제2 발광소자에 전기적으로 연결되며 상기 제2 영역에 배치된 제2 화소 회로를 포함하고,
    상기 제2 발광소자는 애노드, 상기 애노드 상에 배치된 발광층, 및 상기 발광층 상에 배치된 캐소드를 포함하고,
    상기 제2 발광소자의 상기 캐소드와 상기 제1 발광소자의 상기 캐소드는 서로 전기적으로 연결된 표시장치.
  3. 제2 항에 있어서,
    상기 제2 발광소자의 상기 캐소드와 상기 제1 발광소자의 상기 캐소드는 일체의 형상을 갖는 표시장치.
  4. 제1 항에 있어서,
    상기 제1 화소의 상기 캐소드와 상기 제2 화소의 상기 캐소드는 일체의 형상을 갖는 표시장치.
  5. 제1 항에 있어서,
    상기 제1 발광소자는 상기 발광층과 상기 캐소드 사이에 배치된 전자수송층을 더 포함하고,
    상기 전자수송층은 상기 저투과율 영역에 중첩하고, 상기 고투과율 영역에 비-중첩하는 표시장치.
  6. 제1 항에 있어서,
    상기 표시패널은 상기 제1 화소의 상기 캐소드와 상기 제2 화소의 상기 캐소드를 연결하는 캐소드 연결라인을 더 포함하고,
    상기 캐소드 연결라인은 투명 도전성 산화물을 포함하고, 상기 고투과율 영역에 중첩하는 표시장치.
  7. 제1 항에 있어서,
    상기 표시패널은 상기 제1 화소의 상기 캐소드에 상기 전원전압 및 상기 구동신호를 제공하는 신호라인을 더 포함하는 표시장치.
  8. 제7 항에 있어서,
    상기 신호라인은,
    상기 제1 영역에 중첩하고, 투명 도전성 산화물을 포함하는 제1 부분; 및
    상기 제2 영역에 중첩하고, 상기 제1 부분과 연결되고, 금속을 포함하는 제2 부분을 포함하는 표시장치.
  9. 제8 항에 있어서,
    상기 제1 화소 회로는 데이터 라인에 전기적으로 연결된 트랜지스터를 포함하고,
    상기 제2 부분은 상기 데이터 라인과 동일한 물질을 포함하고, 동일한 층 상에 배치된 표시장치.
  10. 제8 항에 있어서,
    상기 표시패널은 상기 제1 발광소자와 상기 제1 화소 회로를 연결하는 화소 연결라인을 더 포함하고,
    상기 제1 부분은 상기 화소 연결라인과 동일한 물질을 포함하고, 동일한 층 상에 배치된 표시장치.
  11. 제8 항에 있어서,
    상기 표시패널은 상기 제1 화소의 상기 애노드를 노출시키는 유기층을 더 포함하고,
    상기 제1 화소의 상기 캐소드는 상기 유기층 상에 배치되고,
    상기 제1 화소의 상기 캐소드는 상기 유기층을 관통하는 제1 컨택홀을 통해 상기 제1 부분에 연결된 표시장치.
  12. 제11 항에 있어서,
    상기 제1 부분과 상기 제2 부분은 절연층을 사이에 두고 서로 다른 층 상에 배치되고,
    상기 제1 부분과 상기 제2 부분은 상기 절연층을 관통하는 제2 컨택홀을 통해 연결된 표시장치.
  13. 제1 항에 있어서,
    상기 제1 화소 및 상기 제2 화소 각각은 상기 제1 발광소자와 전기적으로 연결된 카피 발광소자를 더 포함하고,
    상기 카피 발광소자는 애노드, 상기 애노드 상에 배치된 발광층, 및 상기 발광층 상에 배치된 캐소드를 포함하고,
    상기 제1 화소의 상기 제1 발광소자의 상기 캐소드와 상기 제2 화소의 상기 카피 발광소자의 상기 캐소드는 일체의 형상을 갖고,
    상기 제2 화소의 상기 제1 발광소자의 상기 캐소드와 상기 제1 화소의 상기 카피 발광소자의 상기 캐소드는 일체의 형상을 갖는 표시장치.
  14. 제13 항에 있어서,
    상기 표시패널은,
    상기 제1 화소의 상기 제1 발광소자의 상기 애노드와 상기 제1 화소의 상기 카피 발광소자의 상기 애노드를 연결하는 제1 연결라인; 및
    상기 제2 화소의 상기 제1 발광소자의 상기 애노드와 상기 제2 화소의 상기 카피 발광소자의 상기 애노드를 연결하는 제2 연결라인을 더 포함하고,
    상기 제1 연결라인과 상기 제2 연결라인은 서로 교차하고, 서로 다른 층 상에 배치된 표시장치.
  15. 제14 항에 있어서,
    상기 제1 연결라인 및 상기 제2 연결라인 각각은 투명도전성 산화물을 포함하고,
    상기 제1 연결라인 및 상기 제2 연결라인 각각의 일부분은 상기 고투과율 영역에 중첩하는 표시장치.
  16. 제1 항에 있어서,
    상기 베이스층은, 상기 주변영역과 상기 제2 영역 사이에 배치된 제3 영역을 더 포함하고,
    상기 표시패널은 상기 제3 영역에 배치된 제3 그룹의 화소를 더 포함하고,
    상기 제3 그룹의 화소는 상기 제3 영역에 배치된 제3 발광소자, 및 상기 제3 발광소자에 전기적으로 연결되며 상기 제3 영역에 배치된 제3 화소 회로를 포함하고,
    상기 제3 발광소자는 애노드, 상기 애노드 상에 배치된 발광층, 및 상기 발광층 상에 배치된 캐소드를 포함하고,
    상기 제3 발광소자의 상기 캐소드는 상기 제1 구간 동안에 상기 전원전압을 수신하고, 상기 제3 구간 동안에 상기 구동신호를 수신하는 표시장치.
  17. 제16 항에 있어서,
    상기 제3 그룹의 화소는 제3 화소와 제4 화소를 포함하고,
    상기 제3 화소의 상기 캐소드는 상기 제1 화소의 캐소드와 전기적으로 연결되고,
    상기 제4 화소의 상기 캐소드는 상기 제1 화소의 캐소드와 전기적으로 분리된 표시장치.
  18. 제1 항에 있어서,
    상기 표시패널 상에 배치된 센서를 더 포함하고,
    상기 표시패널은 상기 제1 발광소자를 커버하는 봉지층을 더 포함하고,
    상기 센서는 상기 봉지층 상에 배치된 표시장치.
  19. 제18 항에 있어서,
    상기 센서는 안테나 패턴을 포함하는 표시장치.
  20. 제19 항에 있어서,
    상기 베이스층은, 상기 주변영역과 상기 제2 영역 사이에 배치된 제3 영역을 더 포함하고,
    상기 표시패널은 상기 제3 영역에 배치된 제3 그룹의 화소를 더 포함하고,
    상기 제3 그룹의 화소는 상기 제3 영역에 배치된 제3 발광소자, 및 상기 제3 발광소자에 전기적으로 연결되며 상기 제3 영역에 배치된 제3 화소 회로를 포함하고,
    상기 제3 발광소자는 애노드, 상기 애노드 상에 배치된 발광층, 및 상기 발광층 상에 배치된 캐소드를 포함하고,
    상기 안테나 패턴은 상기 제3 영역에 중첩하고,
    상기 안테나 패턴과 상기 제3 발광소자의 상기 캐소드 사이의 거리는 150 마이크로미터 이상인 표시장치.
  21. 제18 항에 있어서,
    상기 센서는 지문 감지패턴을 포함하고,
    상기 지문 감지패턴의 폭은 약 50 마이크로미터 내지 약 150 마이크로미터인 표시장치.
  22. 제18 항에 있어서,
    상기 베이스층은, 상기 주변영역과 상기 제2 영역 사이에 배치된 제3 영역을 더 포함하고,
    상기 표시패널은 상기 제3 영역에 배치된 제3 그룹의 화소를 더 포함하고,
    상기 센서는 입력 센서의 감지패턴을 포함하고,
    상기 입력 센서의 감지패턴은,
    상기 제3 영역에 중첩하는 제1 감지패턴; 및
    상기 제1 영역에 비-중첩하고, 상기 제2 영역에 중첩하고, 상기 제1 감지패턴보다 작은 면적을 갖는 제2 감지패턴을 포함하는 표시장치.
  23. 제22 항에 있어서,
    상기 제1 감지패턴과 상기 제2 감지패턴 각각은 복수 개의 개구들을 정의하는 도전라인을 포함하고,
    상기 제2 감지패턴의 상기 도전라인의 선폭은 상기 제1 감지패턴의 상기 도전라인의 선폭보다 큰 표시장치.
  24. 광 신호가 통과하는 제1 영역 및 상기 제1 영역에 인접하며 상기 광 신호가 차단되는 제2 영역을 포함하는 표시영역 및 상기 표시영역에 인접한 주변영역을 포함하는 베이스층, 및 상기 베이스층 상에 배치된 화소를 포함하는 표시장치; 및
    상기 표시장치의 하측에 배치되고, 상기 제1 영역에 중첩하며, 상기 제1 영역을 통과하는 광 신호를 수신하는 전자광학모듈을 포함하고,
    상기 화소는 복수 개의 제1 화소들을 포함하고, 상기 복수 개의 제1 화소들 각각은 상기 제1 영역에 배치된 발광소자 및 상기 발광소자에 전기적으로 연결되며 상기 제2 영역 또는 상기 주변영역에 배치된 화소 회로를 포함하고,
    상기 발광소자는 애노드, 상기 애노드 상에 배치된 발광층, 및 상기 발광층 상에 배치된 캐소드를 포함하고,
    상기 복수 개의 제1 화소들 각각의 상기 캐소드는 서로 전기적으로 연결되고,
    상기 제1 영역은 상기 복수 개의 제1 화소들 각각의 상기 캐소드에 중첩하는 저투과율 영역과 상기 복수 개의 제1 화소들 각각의 상기 캐소드에 비-중첩하는 고투과율 영역을 포함하는 표시장치.
  25. 제1 영역 및 상기 제1 영역에 인접한 제2 영역을 포함하는 표시영역 및 상기 표시영역에 인접한 주변영역을 포함하는 베이스층, 및 상기 베이스층 상에 배치된 제1 그룹의 화소를 포함하는 표시장치; 및
    상기 표시장치의 하측에 배치되고, 상기 제1 영역에 중첩하며, 상기 제1 영역을 통과하는 광 신호를 수신하는 전자광학모듈을 포함하고,
    상기 제1 그룹의 화소는 제1 화소 및 제2 화소를 포함하고, 상기 제1 화소 및 상기 제2 화소 각각은, 상기 제1 영역에 배치된 제1 발광소자, 및 상기 제1 발광소자에 전기적으로 연결되며 상기 제2 영역 또는 상기 주변영역에 배치된 제1 화소 회로를 포함하고,
    상기 제1 발광소자는 애노드, 상기 애노드 상에 배치된 발광층, 및 상기 발광층 상에 배치된 캐소드를 포함하고,
    상기 제1 화소의 상기 캐소드와 상기 제2 화소의 상기 캐소드는 서로 전기적으로 연결되고,
    상기 제1 영역은 상기 제1 화소의 상기 캐소드와 상기 제2 화소의 상기 캐소드에 중첩하는 저투과율 영역과 상기 제1 화소의 상기 캐소드와 상기 제2 화소의 상기 캐소드에 비-중첩하는 고투과율 영역을 포함하고,
    상기 제1 화소의 상기 캐소드와 상기 제2 화소의 상기 캐소드는 제1 구간 동안에 일정한 레벨의 전원전압을 수신하고, 제2 구간 동안에 구동신호를 수신하는 전자장치.
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