KR20240058890A - 반도체 장치, 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치, 및 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20240058890A
KR20240058890A KR1020247010538A KR20247010538A KR20240058890A KR 20240058890 A KR20240058890 A KR 20240058890A KR 1020247010538 A KR1020247010538 A KR 1020247010538A KR 20247010538 A KR20247010538 A KR 20247010538A KR 20240058890 A KR20240058890 A KR 20240058890A
Authority
KR
South Korea
Prior art keywords
die
etching stopper
stopper layer
isolation film
etching
Prior art date
Application number
KR1020247010538A
Other languages
English (en)
Inventor
노부토시 후지이
Original Assignee
소니 세미컨덕터 솔루션즈 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 세미컨덕터 솔루션즈 가부시키가이샤 filed Critical 소니 세미컨덕터 솔루션즈 가부시키가이샤
Publication of KR20240058890A publication Critical patent/KR20240058890A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

관통 비아가 형성되는 반도체 장치에 있어서 금속의 매립 불량을 방지한다. 반도체 장치는, 기판과, 에칭 스톱퍼층과, 다이와, 아이솔레이션 막을 구비한다. 이 반도체 장치에 있어서, 기판에 재배선층이 형성된다. 재배선층의 접합면에 에칭 스톱퍼층이 형성된다. 에칭 스톱퍼층을 거쳐 접합면 중 일부의 영역에 다이가 접합된다. 아이솔레이션 막은, 다이 및 에칭 스톱퍼층을 피복한다.

Description

반도체 장치, 및 반도체 장치의 제조 방법
본 기술은, 반도체 장치에 관한 것이다. 상세하게는, 적층 구조의 반도체 장치, 및 반도체 장치의 제조 방법에 관한 것이다.
최근, 디바이스의 고기능화를 위해, 별도의 반도체 기판 상에 제작된 상이한 기능을 갖는 디바이스끼리를 적층하는 기술의 개발이 진행되고 있다. 이 적층 시는, 반도체 기판끼리를 접합한 후에 전기적으로 상하의 디바이스를 접속할 필요가 있다. 예를 들면, 각각이 반도체 기판을 포함하는 웨이퍼 및 다이를 적층하고, 관통 비아에 의해, 웨이퍼 상의 디바이스와 다이 상의 디바이스를 전기적으로 접속한 반도체 장치가 제안되고 있다(예를 들면, 특허문헌 1 참조). 이 반도체 장치를 제조할 때에는, 다이의 적층 후에, 에칭 스톱퍼층을 포함하는 아이솔레이션(isolation) 막이 성막되고, 다음으로 관통 비아가 형성된다.
특허문헌 1: 미국특허 제9806055호 명세서
상술한 종래 기술에서는, 비아 라스트 공정(via-last process)에 의해 다수의 다이를 적층하는 것을 용이하게 하고 있다. 그러나, 상술한 반도체 장치에서는, 에칭 스톱퍼층까지 에칭한 후에 추가의 에칭을 할 때에, 추가의 에칭 부분이 부풀어 활 형상이 되어, 관통 비아의 형성시에, 그 활 형상의 부분에서 금속의 매립 불량이 생길 우려가 있다.
본 기술은 이러한 상황을 감안하여 이루어진 것으로, 관통 비아가 형성되는 반도체 장치에 있어서 금속의 매립 불량을 방지하는 것을 목적으로 한다.
본 기술은, 상술한 문제점을 해소하기 위해서 이루어진 것으로, 그 제1 측면은, 재배선층이 형성된 기판과, 상기 재배선층의 접합면에 형성된 에칭 스톱퍼층과, 상기 에칭 스톱퍼층을 거쳐 상기 접합면 중 일부의 영역에 접합된 다이와, 상기 다이 및 상기 에칭 스톱퍼층을 피복하는 아이솔레이션 막을 구비하는 반도체 장치, 및 그 제조 방법이다. 이에 의해, 금속의 매립 불량이 방지된다고 하는 작용을 가져온다.
또한, 이 제1 측면에 있어서, 상기 아이솔레이션 막과 상기 에칭 스톱퍼층을 관통하여 상기 재배선층 내의 배선에 일단이 접속된 기판측 비아와, 상기 아이솔레이션 막과 상기 다이와 상기 에칭 스톱퍼층을 관통하여 상기 재배선층 내의 배선에 일단이 접속된 다이측 비아를 더 구비할 수 있다. 이에 의해, 기판이 다이와 전기적으로 접속되고, 또한, 기판이 외부와 전기적으로 접속된다고 하는 작용을 가져온다.
또한, 이 제1 측면에 있어서, 상기 다이측 비아는, 상기 다이의 단부에 해당하지 않는 위치에 형성될 수 있다. 이에 의해, 단부에 해당하지 않는 위치에서 다이와 기판이 전기적으로 접속된다고 하는 작용을 가져온다.
또한, 이 제1 측면에 있어서, 상기 다이측 비아는, 상기 다이의 단부에 형성될 수 있다. 이에 의해, 관통 비아의 다이측의 면적이나 다이측의 전극 패드의 면적이 삭감된다고 하는 작용을 가져온다.
또한, 이 제1 측면에 있어서, 소정의 에칭 가스에 의해 상기 에칭 스톱퍼층을 에칭할 때의 에칭 레이트는, 상기 에칭 가스에 의해 상기 아이솔레이션 막을 에칭할 때의 에칭 레이트보다 낮을 수 있다. 이에 의해, 아이솔레이션 막을 에칭할 때에, 에칭 스톱퍼층에서 에칭이 멈춘다고 하는 작용을 가져온다.
또한, 이 제1 측면에 있어서, 상기 아이솔레이션 막은, 산화실리콘 막이며, 상기 에칭 스톱퍼층은, 질화실리콘, 탄화규소, 또는 탄질화규소의 층일 수 있다. 이에 의해, 아이솔레이션 막을 에칭할 때에, 에칭 스톱퍼층으로 에칭이 멈춘다고 하는 작용을 가져온다.
또한, 본 기술의 제2 측면은, 재배선층이 형성된 기판과, 상기 재배선층의 접합면 중 일부의 영역에 접합된 다이와, 상기 다이 및 상기 재배선층을 피복하는 제1 아이솔레이션 막과, 제2 아이솔레이션 막과, 상기 제1 및 제2 아이솔레이션 막의 사이에 형성되고, 상기 다이의 단부 근방에 단차를 갖는 에칭 스톱퍼층을 구비하는 반도체 장치, 및 그 제조 방법이다. 이에 의해, 금속의 매립 불량이 방지된다고 하는 작용을 가져온다.
또한, 이 제2 측면에 있어서, 상기 제1 및 제2 아이솔레이션 막과 상기 에칭 스톱퍼층을 관통하여 상기 재배선층 내의 배선에 일단이 접속된 기판측 비아와, 상기 제1 및 제2 아이솔레이션 막과 상기 에칭 스톱퍼층과 상기 다이를 관통하여 상기 재배선층 내의 배선에 일단이 접속된 다이측 비아를 더 구비할 수 있다. 이에 의해, 기판이 다이와 전기적으로 접속되고, 또한, 기판이 외부와 전기적으로 접속된다고 하는 작용을 가져온다.
또한, 이 제2 측면에 있어서, 상기 다이측 비아는, 상기 다이의 단부에 해당하지 않는 위치에 형성될 수 있다. 이에 의해, 단부에 해당하지 않는 위치에서 다이와 기판이 전기적으로 접속된다고 하는 작용을 가져온다.
또한, 이 제2 측면에 있어서, 상기 다이측 비아는, 상기 다이의 단부에 형성될 수 있다. 이에 의해, 관통 비아의 다이측의 면적이나 다이측의 전극 패드의 면적이 삭감된다고 하는 작용을 가져온다.
도 1은 본 기술의 제1 실시형태에 있어서의 웨이퍼의 일 구성예를 나타내는 단면도이다.
도 2는 비교예에 있어서의 웨이퍼의 일 구성예를 나타내는 단면도이다.
도 3은 비교예에 있어서의 측벽을 형성한 웨이퍼의 단면도의 일례이다.
도 4는 비교예에 있어서의 금속의 매립까지의 순서를 설명하기 위한 도면이다.
도 5는 비교예에 있어서의 매립 불량이 생긴 웨이퍼의 단면도의 일례이다.
도 6은 본 기술의 제1 실시형태에 있어서의 아이솔레이션 막의 CMP(Chemical Mechanical Polishing)까지의 순서를 설명하기 위한 도면이다.
도 7은 본 기술의 제1 실시형태에 있어서의 다이측의 재배선층의 에칭까지의 순서를 설명하기 위한 도면이다.
도 8은 본 기술의 제1 실시형태에 있어서의 금속의 매립, 및 CMP까지의 순서를 설명하기 위한 도면이다.
도 9는 본 기술의 제1 실시형태에 있어서의 반도체 장치의 제조 방법의 일례를 나타내는 플로우차트이다.
도 10은 본 기술의 제2 실시형태에 있어서의 아이솔레이션 막의 CMP까지의 순서를 설명하기 위한 도면이다.
도 11은 본 기술의 제2 실시형태에 있어서의 에칭 스톱퍼층의 제거까지의 순서를 설명하기 위한 도면이다.
도 12는 본 기술의 제2 실시형태에 있어서의 금속의 매립, 및 CMP까지의 순서를 설명하기 위한 도면이다.
도 13은 본 기술의 제3 실시형태에 있어서의 웨이퍼의 일 구성예를 나타내는 단면도이다.
도 14는 본 기술의 제3 실시형태에 있어서의 에칭 스톱퍼층의 형성까지의 순서를 설명하기 위한 도면이다.
도 15는 본 기술의 제3 실시형태에 있어서의 기판의 에칭까지의 순서를 설명하기 위한 도면이다.
도 16은 본 기술의 제3 실시형태에 있어서의 금속의 매립, 및 CMP까지의 순서를 설명하기 위한 도면이다.
도 17은 본 기술의 제3 실시형태에 있어서의 반도체 장치의 제조 방법의 일례를 나타내는 플로우차트이다.
도 18은 본 기술의 제4 실시형태에 있어서의 에칭 스톱퍼층의 형성까지의 순서를 설명하기 위한 도면이다.
도 19는 본 기술의 제4 실시형태에 있어서의 기판의 에칭까지의 순서를 설명하기 위한 도면이다.
도 20은 본 기술의 제4 실시형태에 있어서의 금속의 매립, 및 CMP까지의 순서를 설명하기 위한 도면이다.
도 21은 차량 제어 시스템의 개략적인 구성예를 나타내는 블록도이다.
도 22는 촬상부의 설치 위치의 일례를 나타내는 설명도이다.
이하, 본 기술을 실시하기 위한 형태(이하, 실시형태라고 칭함)에 대해서 설명한다. 설명은 이하의 순서에 의해 행한다.
1. 제1 실시형태(접합면에 에칭 스톱퍼층을 형성한 예)
2. 제2 실시형태(접합면에 에칭 스톱퍼층을 형성하고, 다이의 단부에 관통 비아를 설치한 예)
3. 제3 실시형태(에칭 스톱퍼층에 단차를 설치한 예)
4. 제4 실시형태(에칭 스톱퍼층에 단차를 설치하고, 다이의 단부에 관통 비아를 설치한 예)
5. 이동체에의 응용예
<1. 제1 실시형태>
[웨이퍼의 구성예]
도 1은, 본 기술의 제1 실시형태에 있어서의 웨이퍼(100)의 일 구성예를 나타내는 단면도이다. 이 웨이퍼(100)는, 복수의 기판(110)을 포함한다. 동 도면에 있어서의 점선의 평행사변형은, 기판(110)을 나타낸다. 각각의 기판(110)에는, 재배선층(120)이 형성된다. 이하, 기판(110)으로부터 재배선층(120)으로의 방향을 「상」의 방향으로 한다. 또한, 재배선층(120)의 상면 전체를 「접합면」으로 한다. 이 재배선층(120)에는, 배선(121, 122) 등이 배선된다.
또한, 기판(110) 및 재배선층(120)을 포함하는 웨이퍼(100)에는, 적층된 기판(142) 및 재배선층(141)을 포함하는 다이(140)가 적층된다. 웨이퍼측의 기판(110)과, 다이측의 기판(142)은, 상방에서 보아 사각형이며, 웨이퍼측의 기판(110)의 면적은, 다이측의 기판(142)보다 넓은 것으로 한다.
재배선층(120)의 접합면에는, 에칭 스톱퍼층(130)이 형성된다. 이 에칭 스톱퍼층(130)을 거쳐, 재배선층(120)의 접합면 중 일부의 영역에 다이(140)가 접합된다. 동 도면에 있어서, 좌표(X1)로부터 좌표(X2)까지의 영역은, 다이(140)가 접합되는 영역을 나타낸다. 다이(140)에 있어서, 재배선층(141)은, 기판(142)의 하측이며, 이 재배선층(141)이 에칭 스톱퍼층(130)을 거쳐 접합면에 접합된다. 또한, 재배선층(141)에는, 배선(143) 등이 배선된다.
또한, 다이(140) 및 에칭 스톱퍼층(130)의 상부는, 아이솔레이션 막(151)에 의해 피복된다. 다이(140)의 면적은, 웨이퍼측의 기판(110)보다 작기 때문에, 다이(140)의 상면 및 측면이 아이솔레이션 막(151)에 의해 피복된다.
또한, 다이(140)는, 관통 비아(161)에 의해 외부와 전기적으로 접속된다. 이 관통 비아(161)는, 다이(140)의 상부의 아이솔레이션 막(151)과, 다이측의 기판(142)을 관통하여, 그 일단이 다이측의 배선(143)에 접속되고, 타단은, 아이솔레이션 막(151)의 상면에 노출된다.
또한, 다이(140)와 웨이퍼(100)는, 관통 비아(162)에 의해 전기적으로 접속된다. 이 관통 비아(162)는, 다이(140)의 상부의 아이솔레이션 막(151)과, 다이(140)와 에칭 스톱퍼층(130)을 관통하여, 그 일단이 웨이퍼측의 배선(121)에 접속되고, 타단은, 아이솔레이션 막(151)의 상면에 노출된다. 또한, 관통 비아(162)는, 다이(140)의 단부에 해당하지 않는 위치에 형성된다. 동 도면에 있어서 좌표(X1)나 좌표(X2)가, 다이(140)의 단부에 해당한다. 한편, 관통 비아(162)는, 특허청구범위에 기재된 다이측 비아의 일례이다.
또한, 웨이퍼(100)는, 관통 비아(163)에 의해 외부와 전기적으로 접속된다. 이 관통 비아(163)는, 다이(140)의 측면의 아이솔레이션 막(151)과 에칭 스톱퍼층(130)을 관통하여, 그 일단이 웨이퍼측의 배선(122)에 접속되고, 타단은, 아이솔레이션 막(151)의 상면에 노출된다. 한편, 관통 비아(163)는, 특허청구범위에 기재된 기판측 비아의 일례이다.
여기서, 에칭 스톱퍼층(130)은, 아이솔레이션 막(151)을 에칭할 때에, 에칭을 멈추기 위한 막이며, 아이솔레이션 막(151)과 조성이 다르다. 이 에칭 스톱퍼층(130)의 재료로서, 어떤 에칭 가스에 의해 에칭할 때의 에칭 레이트가, 그 에칭 가스에 의해 아이솔레이션 막(151)을 에칭할 때의 에칭 레이트보다 낮게 되는 재료가 사용된다. 예를 들면, 아이솔레이션 막(151)으로서, 산화실리콘 막이 사용되고, 에칭 스톱퍼층(130)으로서 질화실리콘(SiN), 탄화규소(SiC), 또는 탄질화규소(SiCN)의 층이 사용된다.
또한, 에칭 스톱퍼층(130)은, 아이솔레이션 막(151)보다 얇은 것으로 한다. 예를 들면, 에칭 스톱퍼층(130)의 두께는 50 나노미터(nm)이며, 아이솔레이션 막(151)의 두께는, 5000 나노미터(nm)이다.
동 도면에 예시한 웨이퍼(100)는, 다이싱에 의해 복수의 웨이퍼 레벨의 반도체 패키지로 분할된다. 그 반도체 패키지는, 고체 촬상 소자 등의 각종의 반도체 장치에 탑재된다.
여기서, 에칭 스톱퍼층(130)을 접합면에 형성하지 않고, 접합면의 상부에 형성한 구성의 웨이퍼를 비교예로서 상정한다.
도 2는, 비교예에 있어서의 웨이퍼(100)의 일 구성예를 나타내는 단면도이다. 이 비교예의 상세한 것은, 특허문헌 1에 기재되어 있다. 비교예에서는, 에칭 스톱퍼층(130)이 접합면에 형성되지 않고, 접합면의 상부에 형성된다. 보다 상세하게는, 재배선층(120)의 접합면과 다이(140)의 상면 및 측면이, 아이솔레이션 막(151)에 의해 피복된다. 이 아이솔레이션 막(151)의 상면에 에칭 스톱퍼층(130)이 형성되고, 그 에칭 스톱퍼층(130)의 상면이 아이솔레이션 막(152)에 의해 피복된다.
또한, 비교예의 에칭 스톱퍼층(130)에는 단차가 없다. 한편, 다이(140)와, 그 주위의 접합면과의 사이에는 단차가 있다. 이 때문에, 다이(140)의 상면으로부터 에칭 스톱퍼층(130)까지의 거리(d1)와, 다이(140)의 주위 접합면으로부터 에칭 스톱퍼층(130)까지의 거리(d2)가 다른 값이 된다.
비교예의 웨이퍼(100)를 제조할 때에 제조 시스템은, 다이(140)를 접합하고, 아이솔레이션 막(151), 에칭 스톱퍼층(130) 및 아이솔레이션 막(152)을 차례로 형성한다. 그리고, 제조 시스템은, 에칭 스톱퍼층(130)까지 상측의 아이솔레이션 막(152)을 에칭하고, 개구부(211, 212 및 213)(도시하지 않음)를 형성한다. 개구부(211 및 212)는, 다이(140)의 상부에 형성되고, 개구부(213)는, 다이(140)의 주위의 웨이퍼측에 형성된다. 계속해서, 제조 시스템은, 노출된 에칭 스톱퍼층(130)을 에칭하고, 개구부(211 내지 213)의 각각의 하측의 아이솔레이션 막(151)을 재배선층(141)까지 에칭하여 측벽(171 내지 173)을 형성한다.
도 3은, 비교예에 있어서의 측벽(171) 등을 형성한 웨이퍼의 단면도의 일례이다. 동 도면에 있어서의 1점 쇄선은, 에칭 스톱퍼층(130)으로부터의 거리가 d2가 되는 평면을 나타낸다. 다이측의 개구부(211 및 212)는, 재배선층(141)까지 에칭된다. 한편, 웨이퍼측의 개구부(213)의 에칭은, 아이솔레이션 막(151)의 도중의 1점 쇄선에서 멈춘다.
도 4는, 비교예에 있어서의 금속의 매립까지의 순서를 설명하기 위한 도면이다. 도 4에 있어서의 a는, 도 3에 예시한 개구부(213)의 근방의 점선으로 둘러싸인 부분의 단면도를 나타낸다.
도 4에 있어서의 b에 예시하는 바와 같이, 제조 시스템은, 개구부(213)의 하측의 아이솔레이션 막(152) 및 재배선층(120)을, 배선(122)까지 에칭한다. 측벽(173)의 형성이 1점 쇄선에서 멈추어 있기 때문에, 이 추가 에칭을 행한 부분이 활 형상(bowing)으로 되어 버리는 경우가 있다.
제조 시스템은, 동 도면에 있어서의 c에 예시하는 바와 같이, BM(Balanced Magnetron) 스퍼터링에 의해, 금속(구리 등)의 시드층(160)을 형성한다. 그리고, 제조 시스템은, 동 도면에 있어서의 d에 예시하는 바와 같이, 이 금속을 전해 도금에 의해 개구부(213)에 매립하여, 관통 비아(163)를 형성한다. 이 전해 도금 시에, 활 형상의 부분이 있으면, 그 부분에 금속이 들어가지 않아, 단끊김을 일으킬 가능성이 높아진다. 이 금속 매립 불량에 의해, 웨이퍼(100)와 외부 간의 전기적 접속에 접속 불량이 생겨 버린다.
도 5는, 비교예에 있어서의 매립 불량이 생긴 웨이퍼(100)의 단면도의 일례이다. 한편, 비교예에서는, 조건에 따라서는, 도 2에 예시한 바와 같이 매립 불량이 생기지 않는 경우도 있지만, 도 5에 예시한 바와 같이 매립 불량이 생기는 경우도 있다.
이에 반해, 도 1에 예시한 바와 같이, 접합면에 에칭 스톱퍼층(130)을 형성한 제1 실시형태의 웨이퍼(100)에서는, 제조 시의 금속의 매립 불량을 방지할 수 있다. 계속해서, 제1 실시형태의 웨이퍼(100)의 제조 방법에 대해서 설명한다.
[웨이퍼의 제조 방법]
도 6은, 본 기술의 제1 실시형태에 있어서의 아이솔레이션 막(151)의 CMP까지의 순서를 설명하기 위한 도면이다. 동 도면에 있어서의 a에 예시하는 바와 같이, 제조 시스템은, 웨이퍼측의 재배선층(120)의 접합면에, 50 나노미터(nm)의 질화실리콘층을 에칭 스톱퍼층(130)으로서 형성한다. 또한, 제조 시스템은, 상방에서 보아 사각형의 다이(140)를 제조한다.
동 도면에 있어서의 b에 예시하는 바와 같이, 제조 시스템은, 다이(140)를, 웨이퍼측의 재배선층(120)에 에칭 스톱퍼층(130)을 거쳐 직접 접합한다. 한편, 다이(140)를 직접 접합하지 않고, 얇은 접착제를 사용하여 접착할 수도 있다. 이 때, 다이(140)의 두께는 취급이 용이하도록 300 마이크로미터(μm)의 두께를 갖도록 하였으나, 접합 후에 트랜지스터가 동작할 수 있는 것이라면, 가능한 한 얇은 쪽이 이후의 프로세스가 용이하게 된다. 이 때문에, 제조 시스템은, 그라인더로 1 마이크로미터(μm)의 두께가 될 때까지 연삭하여, 기판(142)의 상면이 평탄해지도록 연마한다.
그리고, 동 도면에 있어서의 c에 예시하는 바와 같이, 제조 시스템은, 다이(140)의 상면으로부터, 5000 나노미터(nm)의 산화실리콘 막을 아이솔레이션 막(151)으로서 성막한다. 이 다이(140)의 상부의 아이솔레이션 막(151)은, 그 주위보다, 다이(140)의 두께만큼 높게 되어 있다.
이에, 제조 시스템은, 레지스트제를 도포하여 노광하고, 다이(140)의 상부만 개구한 형태로 한 후에, 드라이 에칭에 의해 아이솔레이션 막(151)을 에칭한다.
이에 의해, 동 도면에 있어서의 d에 예시하는 바와 같이, 다이(140)의 상부의 아이솔레이션 막(151)과, 그 주위의 부분의 아이솔레이션 막(151)의 높이를 거의 동일하게 맞출 수 있다. 그 후, 제조 시스템은, CMP를 행하고, 아이솔레이션 막(151)의 상면의 단차를 해소하여 평탄화를 행한다.
도 7은, 본 기술의 제1 실시형태에 있어서의 다이측의 재배선층(141)의 에칭까지의 순서를 설명하기 위한 도면이다.
아이솔레이션 막(151)의 상면의 평탄화 후에, 제조 시스템은, 동 도면에 있어서의 a에 예시하는 바와 같이, 레지스트제를 도포하고 노광하여, 관통 비아의 부분만 개구한 형태로 한 후, 드라이 에칭에 의해 아이솔레이션 막(151)을 에칭한다. 이에 의해, 개구부(211 내지 213)가 형성된다. 이 때, 아이솔레이션 막(151)의 에칭은, 다이측에서는 실리콘의 기판(142)에서 멈추고, 웨이퍼측에서는 에칭 스톱퍼층(130)에서 멈춘다. 후술하는 제3 실시형태나 비교예와 달리, 제1 실시형태에서는, 아이솔레이션 막의 에칭을 일괄로 행할 수 있다.
다이측에서는, 실리콘의 기판(142)이 노출되기 때문에, 제조 시스템은, 동 도면에 있어서의 b에 예시하는 바와 같이, 실리콘만을 에칭하기 위한 가스를 선택하여 기판(142)의 에칭을 행한다. 실리콘의 에칭이 완료된 단계에서, 개구부(211 내지 213)의 측벽에, 이들 개구부에 충전하는 금속의 절연을 행하는 산화실리콘을 측벽(171 내지 173)으로서 성막한다.
그 후, 동 도면에 있어서의 c에 예시하는 바와 같이, 제조 시스템은, 웨이퍼측까지 관통하는 관통 비아(162 및 163)에 대응하는 개구부(212 및 213)를 남기고, 다이측의 개구부(211) 등을 레지스트(220)로 메워서 재배선층(141)을 에칭한다. 개구부(212)에서는, 산화실리콘의 재배선층(141)이 노출되어 있으나, 그 에칭은, 에칭 스톱퍼층(130)에서 멈춘다.
동 도면에 예시한 바와 같이, 접합면에 에칭 스톱퍼층(130)을 형성함으로써, 아이솔레이션 막(151)을 에칭할 때에, 비교예와 같이 에칭을 도중에 멈출 필요가 없어진다. 이에 의해, 에칭 시에 활 형상의 부분이 생기는 일이 없어져, 금속의 매립 불량을 방지할 수 있다.
도 8은, 본 기술의 제1 실시형태에 있어서의 금속의 매립, 및 CMP까지의 순서를 설명하기 위한 도면이다.
동 도면에 있어서의 a에 예시하는 바와 같이, 제조 시스템은, 레지스트(220)를 제거한다. 그리고, 동 도면에 있어서의 b에 예시하는 바와 같이, 제조 시스템은, 재배선층(141 및 120)을, 배선(143, 121 및 122) 상의 전극 패드(도시하지 않음)까지 에칭한다.
그리고, 동 도면에 있어서의 c에 예시하는 바와 같이, 관통 비아(161 내지 163)를 형성한다. 이 때, 제조 시스템은, 금속(구리)의 확산을 방지하기 위한 확산 방지막으로서 질화티탄과 티탄을 각각 50 나노미터(nm) 성막한 적층 구조를 만들고, 그 위에 구리 박막을 스퍼터링에 의해 100 나노미터(nm) 성막한다. 그 후, 제조 시스템은, 전해 도금에 의해 구리를 개구부(211 내지 213)에 충전하고 나서, CMP에 의해 표면을 덮고 있는 구리와 확산 방지층을 제거하여 동 도면에 있어서의 c의 형상으로 한다.
도 9는, 본 기술의 제1 실시형태에 있어서의 반도체 장치의 제조 방법의 일례를 나타내는 플로우차트이다. 반도체 장치의 제조 시스템은, 웨이퍼측의 재배선층(120)의 접합면에 에칭 스톱퍼층(130)을 형성하고(스텝(S901)), 이 에칭 스톱퍼층(130)을 거쳐 접합면에 다이(140)를 접합한다(스텝(S902)). 한편, 스텝(S901)은, 특허청구범위에 기재된 에칭 스톱퍼층 형성 단계의 일례이며, 스텝(S902)은, 특허청구범위에 기재된 접합 단계의 일례이다.
그리고, 제조 시스템은, 다이(140) 및 에칭 스톱퍼층(130)을 피복하는 아이솔레이션 막(151)을 성막하고, CMP를 행한다(스텝(S903)). 제조 시스템은, 아이솔레이션 막(151)을 에칭하여 개구부(211 내지 213)를 형성한다(스텝(S904)). 다이측의 개구부(211 및 212)는, 아이솔레이션 막(151)을 관통하여 다이(140)까지 도달하고, 웨이퍼측의 개구부(213)는, 아이솔레이션 막(151)을 관통하여 에칭 스톱퍼층(130)까지 도달한다.
한편, 개구부(212)는, 특허청구범위에 기재된 다이측 개구부의 일례이며, 개구부(213)는, 특허청구범위에 기재된 기판측 개구부의 일례이다. 또한, 스텝(S903)은, 특허청구범위에 기재된 아이솔레이션 막 성막 단계의 일례이다.
계속해서, 제조 시스템은, 개구부(211 및 212)에서 노출된 다이(140)의 기판(142)을 에칭하고(스텝(S905)), 개구부(212)에서 노출된 재배선층(141)을 에칭 스톱퍼층(130)까지 에칭한다(스텝(S906)).
제조 시스템은, 개구부(212 내지 213)에서 노출된 에칭 스톱퍼층(130)을 제거하고(스텝(S907)), 노출된 재배선층(120)을 에칭한다(스텝(S908)).
그리고, 제조 시스템은, 개구부(211 내지 213)에의 금속(구리)의 매립, CMP에 의해, 관통 비아(161 내지 163)를 형성한다(스텝(S909)). 한편, 스텝(S909)은, 특허청구범위에 기재된 비아 형성 단계의 일례이다.
제조 시스템은, 다이싱에 의해, 복수의 반도체 패키지를 제조하고(스텝(S910)), 이들 반도체 패키지를 실장하여 반도체 장치를 제조한다(스텝(S911)).
이와 같이, 본 기술의 제1 실시형태에 의하면, 접합면에 에칭 스톱퍼층(130)을 형성하였기 때문에, 아이솔레이션 막(151)을 에칭할 때에, 에칭을 도중에 멈출 필요가 없게 되고, 활 형상의 부분이 생기지 않게 된다. 이에 의해, 금속의 매립 불량을 방지할 수 있다.
<2. 제2 실시형태>
상술한 제1 실시형태에서는, 다이측의 관통 비아(162)를, 다이(140)의 단부로부터 떨어진 위치에 형성하고 있었으나, 이 구성에서는, 관통 비아(162)의 다이측의 면적이나 다이측의 전극 패드의 면적을 더 줄이는 것이 곤란하다. 이 제2 실시형태에 있어서의 웨이퍼(100)는, 다이(140)의 단부에 관통 비아(162)를 형성한 점에서 제1 실시형태와 다르다.
도 10은, 본 기술의 제2 실시형태에 있어서의 아이솔레이션 막(151)의 CMP까지의 순서를 설명하기 위한 도면이다. 이 제2 실시형태에 있어서의 아이솔레이션 막(151)의 CMP까지의 순서의 각각은, 제1 실시형태와 마찬가지이다.
도 11은, 본 기술의 제2 실시형태에 있어서의 에칭 스톱퍼층(130)의 제거까지의 순서를 설명하기 위한 도면이다. 이 제2 실시형태에 있어서, 동 도면에 있어서의 a에 예시하는 바와 같이, 제조 시스템은, 다이(140)의 단부에 개구부(212)를 형성한다. 개구부(212)의 일부는, 다이(140)의 기판(142)까지 도달하고, 나머지는, 에칭 스톱퍼층(130)까지 도달한다. 제2 실시형태의 개구부(211 및 213)의 위치는, 제1 실시형태와 동일하다.
제조 시스템은, 동 도면에 있어서의 b에 예시하는 바와 같이, 실리콘의 기판(142)을 에칭하고, 동 도면에 있어서의 c에 예시하는 바와 같이 에칭 스톱퍼층(130)을 제거한다.
도 12는, 본 기술의 제2 실시형태에 있어서의 금속의 매립, 및 CMP까지의 순서를 설명하기 위한 도면이다.
제조 시스템은, 동 도면에 있어서의 a에 예시하는 바와 같이, 배선(143, 144, 121 및 122)의 각각의 전극 패드까지, 재배선층(141 및 120)을 에칭한다. 그리고, 제조 시스템은, 동 도면에 있어서의 b에 예시하는 바와 같이, 금속(구리)의 매립, CMP에 의해, 관통 비아(161 내지 163)를 형성한다.
다이(140)의 단부를 개구하여 관통 비아(162)를 형성함으로써, 관통 비아(162)의 다이측의 면적이나 다이측의 전극 패드의 면적을 제1 실시형태보다 삭감할 수 있다. 이에 의해, 다이 내의 배선의 자유도가 향상되어, 다이의 사이즈를 삭감할 수 있다. 또한, 다이측의 개구부(211) 등을 레지스트(220)로 메울 필요가 없어진다.
이와 같이, 본 기술의 제2 실시형태에 의하면, 다이(140)의 단부에 관통 비아(162)를 형성하였기 때문에, 관통 비아(162)의 다이측의 면적이나 다이측의 전극 패드의 면적을 삭감할 수 있다.
<3. 제3 실시형태>
상술한 제1 실시형태에서는, 재배선층(120)의 접합면에 에칭 스톱퍼층(130)을 형성하고 있었으나, 에칭 스톱퍼층(130)의 위치는, 접합면에 한정되지 않는다. 이 제3 실시형태의 웨이퍼(100)는, 접합면의 상부에, 단차가 있는 에칭 스톱퍼층(130)을 형성한 점에 있어서 제1 실시형태와 다르다.
도 13은, 본 기술의 제3 실시형태에 있어서의 웨이퍼(100)의 일 구성예를 나타내는 단면도이다. 이 제3 실시형태에 있어서, 에칭 스톱퍼층(130)은, 재배선층(120)의 접합면에 형성되지 않고, 이 접합면의 아이솔레이션 막(151)과 아이솔레이션 막(152)의 사이에 형성된다. 또한, 다이(140)의 단부 근방의 좌표(X3)에서, 에칭 스톱퍼층(130)에 단차가 설치된다. 이 단차는, 다이측의 에칭 스톱퍼층(130)의 높이가, 웨이퍼측의 에칭 스톱퍼층(130)보다 높게 되도록 형성된다. 이 단차에 의해, 다이측의 기판(142)으로부터 에칭 스톱퍼층(130)까지의 거리와, 재배선층(120)로부터 에칭 스톱퍼층(130)까지의 거리가 대략 동일한 값 d3이 된다.
웨이퍼측의 관통 비아(163)는, 아이솔레이션 막(151 및 152)과 에칭 스톱퍼층(130)을 관통하여 재배선층(120) 내의 배선(122)에 일단이 접속된다. 또한, 다이측의 관통 비아(162)는, 아이솔레이션 막(151 및 152)과 에칭 스톱퍼층(130)과 다이(140)를 관통하여 재배선층(120) 내의 배선(121)에 일단이 접속된다. 다이측의 관통 비아(161)는, 아이솔레이션 막(151 및 152)과 에칭 스톱퍼층(130)과 기판(142)을 관통하여 재배선층(141) 내의 배선(143)에 일단이 접속된다.
또한, 재배선층(141)의 상면으로부터 재배선층(120) 내의 전극 패드까지의 거리와, 에칭 스톱퍼층(130)으로부터 재배선층(120) 내의 전극 패드까지의 거리가, 대략 동일한 값 d4가 된다. 이 때문에, 절연막(재배선층이나 아이솔레이션 막)의 가공량이 균일하게 되어, 가공이 용이하게 된다.
한편, 아이솔레이션 막(151)은, 특허청구범위에 기재된 제1 아이솔레이션 막의 일례이며, 아이솔레이션 막(152)은, 특허청구범위에 기재된 제2 아이솔레이션 막의 일례이다.
도 14는, 본 기술의 제3 실시형태에 있어서의 에칭 스톱퍼층(130)의 형성까지의 순서를 설명하기 위한 도면이다. 동 도면에 있어서의 a에 예시하는 바와 같이, 제조 시스템은, 상방에서 보아 사각형의 다이(140)를 제조한다. 웨이퍼측의 접합면에는, 에칭 스톱퍼층(130)은 형성되지 않는다.
동 도면에 있어서의 b에 예시하는 바와 같이 제조 시스템은, 다이(140)를, 웨이퍼측의 재배선층(120)에 직접 접합한다. 한편, 다이(140)를 직접 접합하지 않고, 얇은 접착제를 사용하여 접착할 수도 있다.
그리고, 동 도면에 있어서의 c에 예시하는 바와 같이, 제조 시스템은, 다이(140)의 상면으로부터, 5000 나노미터(nm)의 산화실리콘 막을 아이솔레이션 막(151)으로서 성막한다.
또한, 동 도면에 있어서의 d에 예시하는 바와 같이, 제조 시스템은, 50 나노미터(nm)의 질화실리콘층을 에칭 스톱퍼층(130)으로서 형성한다.
도 15는, 본 기술의 제3 실시형태에 있어서의 기판(142)의 에칭까지의 순서를 설명하기 위한 도면이다.
동 도면에 있어서의 a에 예시하는 바와 같이 제조 시스템은, 에칭 스톱퍼층(130)을 피복하는 5000 나노미터(nm)의 산화실리콘층을 아이솔레이션 막(152)으로서 성막한다. 이 때, 다이(140)의 상부의 아이솔레이션 막(152)은, 그 주위보다, 다이(140)의 두께만큼 높게 되어 있다.
이에, 제조 시스템은, 레지스트제를 도포하고 노광하여, 다이(140)의 상부만 개구한 형태로 한 후에, 드라이 에칭에 의해 아이솔레이션 막(152)을 에칭한다.
이에 의해, 다이(140)의 상부의 아이솔레이션 막(152)과, 그 주위의 부분의 아이솔레이션 막(152)의 높이를 거의 동일하게 맞출 수 있다. 그 후, 제조 시스템은, CMP를 행하고, 아이솔레이션 막(152)의 상면의 단차를 해소하여 평탄화를 행한다.
동 도면에 있어서의 b에 예시하는 바와 같이, 평탄화 후에 제조 시스템은, 레지스트제를 도포하여 노광하고, 관통 비아의 부분만 개구한 형태로 한 후, 드라이 에칭에 의해 아이솔레이션 막(152)을 에칭한다. 이에 의해, 개구부(211 내지 213)가 형성된다. 다이(140)의 상부와, 그 주위에서, 아이솔레이션 막(152)의 두께가 다르지만, 두꺼운 쪽의 에칭이 완료할 때까지, 다이(140)의 상부의 에칭은, 에칭 스톱퍼층(130)에 의해 정지되어 있다.
제조 시스템은, 레지스트를 제거하고, 개구부(211 내지 213)에서 노출된 에칭 스톱퍼층(130)만을 다른 가스로 에칭하여, 이 에칭 스톱퍼층(130)을 제거한다. 그리고, 제조 시스템은, 개구부(211 내지 213)에서 노출된 아이솔레이션 막(151)을 에칭한다. 이 때, 에칭 스톱퍼층(130)의 단차에 의해, 다이(140)의 상부와, 그 주위에서, 에칭 스톱퍼층(130)의 두께(예를 들어, 300 나노미터)가, 동일하게 되어 있다. 이 때문에, 재배선층(120)까지 에칭한 시점에서, 다이측의 기판(142)이 노출된다.
다이측에서는, 실리콘의 기판(142)이 노출되기 때문에, 제조 시스템은, 동 도면에 있어서의 c에 예시하는 바와 같이, 실리콘만을 에칭하기 위한 가스를 선택하여 기판(142)의 에칭을 행한다.
동 도면에 예시한 바와 같이, 에칭 스톱퍼층(130)에 단차를 설치함으로써, 이 에칭 스톱퍼층(130)의 제거 후에 아이솔레이션 막(151)을 에칭할 때에, 비교예와 같이 웨이퍼측의 에칭을 도중에서 멈출 필요가 없어진다. 이에 의해, 에칭 시에 활 형상의 부분이 생기는 일이 없어져, 금속의 매립 불량을 방지할 수 있다.
도 16은, 본 기술의 제3 실시형태에 있어서의 금속의 매립, 및 CMP까지의 순서를 설명하기 위한 도면이다.
동 도면에 있어서의 a에 예시하는 바와 같이, 제조 시스템은, 개구부(211 내지 213)의 측벽에, 이들 개구부에 충전하는 금속의 절연을 행하는 산화실리콘을 측벽(171 내지 173)으로서 성막한다. 그리고, 동 도면에 있어서의 b에 예시하는 바와 같이, 제조 시스템은, 재배선층(141 및 120)을, 배선(143, 121 및 122) 상의 전극 패드(도시하지 않음)까지 에칭한다.
그리고, 동 도면에 있어서의 c에 예시하는 바와 같이, 관통 비아(161 내지 163)를 형성한다.
도 17은, 본 기술의 제3 실시형태에 있어서의 반도체 장치의 제조 방법의 일례를 나타내는 플로우차트이다. 제조 시스템은, 웨이퍼측의 재배선층(120)의 접합면에 다이(140)를 접합하고(스텝(S921)), 다이(140) 및 재배선층(120)을 피복하는 아이솔레이션 막(151)을 성막한다(스텝(S922)). 한편, 스텝(S921)은, 특허청구범위에 기재된 제1 아이솔레이션 막 성막 단계의 일례이다.
그리고, 제조 시스템은, 다이(140)의 단부 근방에 단차를 갖는 에칭 스톱퍼층(130)을 형성하고(스텝(S923)), 이 에칭 스톱퍼층(130)을 피복하는 아이솔레이션 막(152)을 성막하고, CMP를 행한다(스텝(S924)). 한편, 스텝(S924)은, 특허청구범위에 기재된 제2 아이솔레이션 막 성막 단계의 일례이다.
제조 시스템은, 아이솔레이션 막(152)을 에칭하여 개구부(211 내지 213)를 형성한다(스텝(S925)). 다이측의 개구부(211 및 212)는, 아이솔레이션 막(151)을 관통하여 다이측의 에칭 스톱퍼층(130)까지 도달하고, 웨이퍼측의 개구부(213)는, 아이솔레이션 막(151)을 관통하여 웨이퍼측의 에칭 스톱퍼층(130)까지 도달한다.
제조 시스템은, 개구부(211 내지 213)에서 노출된 에칭 스톱퍼층(130)을 제거하고(스텝S926), 노출된 기판(142)을 에칭한다(스텝(S927)). 또한, 제조 시스템은, 노출된 재배선층(141) 및 재배선층(120)을 에칭한다(스텝(S928)).
그리고, 제조 시스템은, 개구부(211 내지 213)에의 금속(구리)의 매립, CMP에 의해, 관통 비아(161 내지 163)를 형성한다(스텝(S929)
제조 시스템은, 다이싱에 의해, 복수의 반도체 패키지를 제조하고(스텝(S930)), 이들 반도체 패키지를 실장하여 반도체 장치를 제조한다(스텝(S931)).
이와 같이, 본 기술의 제3 실시형태에 의하면, 에칭 스톱퍼층(130)에 단차를 설치하였기 때문에, 이 에칭 스톱퍼층(130)의 제거 후에 아이솔레이션 막(151)을 에칭할 때에, 웨이퍼측의 에칭을 도중에 멈출 필요가 없어진다. 이에 의해, 에칭 시에 활 형상의 부분이 생기지 않게 되어, 금속의 매립 불량을 방지할 수 있다.
<4. 제4 실시형태>
상술한 제3 실시형태에서는, 다이측의 관통 비아(162)를, 다이(140)의 단부로부터 떨어진 위치에 형성하고 있었으나, 이 구성에서는, 관통 비아(162)의 다이측의 면적이나 다이측의 전극 패드의 면적을 더 삭감하는 것이 곤란하다. 이 제4 실시형태에 있어서의 웨이퍼(100)는, 다이(140)의 단부에 관통 비아(162)를 형성한 점에 있어서 제3 실시형태와 다르다.
도 18은, 본 기술의 제4 실시형태에 있어서의 에칭 스톱퍼층(130)의 형성까지의 순서를 설명하기 위한 도면이다. 이 제4 실시형태에 있어서의 에칭 스톱퍼층(130)의 형성까지의 순서의 각각은, 제3 실시형태와 마찬가지이다.
도 19는, 본 기술의 제4 실시형태에 있어서의 기판(142)의 에칭까지의 순서를 설명하기 위한 도면이다.
동 도면에 있어서의 a에 예시하는 바와 같이 제조 시스템은, 에칭 스톱퍼층(130)을 피복하는 5000 나노미터(nm)의 산화실리콘층을 아이솔레이션 막(152)으로서 성막한다. 제조 시스템은, 드라이 에칭 및 CMP를 행하고, 아이솔레이션 막(152)의 상면의 단차를 해소하여 평탄화를 행한다.
동 도면에 있어서의 b에 예시하는 바와 같이, 제조 시스템은, 다이(140)의 단부에 개구부(212)를 형성한다. 개구부(212)의 일부는, 다이(140)의 기판(142)까지 도달하고, 나머지는, 에칭 스톱퍼층(130)까지 도달한다. 제4 실시형태의 개구부(211 및 213)의 위치는, 제3 실시형태와 동일하다.
제조 시스템은, 에칭 스톱퍼층(130)을 제거하고, 개구부(211 내지 213)에서 노출된 아이솔레이션 막(151)을 에칭한다.
그리고, 제조 시스템은, 동 도면에 있어서의 c에 예시하는 바와 같이, 실리콘만을 에칭하기 위한 가스를 선택하여 기판(142)의 에칭을 행한다.
도 20은, 본 기술의 제2 실시형태에 있어서의 금속의 매립, 및 CMP까지의 순서를 설명하기 위한 도면이다.
제조 시스템은, 동 도면에 있어서의 a에 예시하는 바와 같이, 배선(143, 144, 121 및 122)의 각각의 전극 패드까지, 재배선층(141 및 120)을 에칭한다. 그리고, 제조 시스템은, 동 도면에 있어서의 b에 예시하는 바와 같이, 금속(구리)의 매립, CMP에 의해, 관통 비아(161 내지 163)를 형성한다.
다이(140)의 단부를 개구하여 관통 비아(162)를 형성함으로써, 관통 비아(162)의 다이측의 면적이나 다이측의 전극 패드의 면적을 제3 실시형태보다 삭감할 수 있다. 이에 의해, 다이 내의 배선의 자유도가 향상되어, 다이의 사이즈를 삭감할 수 있다.
이와 같이, 본 기술의 제4 실시형태에 의하면, 다이(140)의 단부에 관통 비아(162)를 형성하였기 때문에, 관통 비아(162)의 다이측의 면적이나 다이측의 전극 패드의 면적을 삭감할 수 있다.
<5. 이동체에의 응용예>
본 개시에 따른 기술(본 기술)은 다양한 제품에 응용할 수 있다. 예를 들면, 본 개시에 따른 기술은 자동차, 전기 자동차, 하이브리드 전기 자동차, 자동이륜차, 자전거, 퍼스널 모빌리티, 비행기, 드론, 선박, 로봇 등 어느 종류의 이동체에 탑재되는 장치로서 실현되어도 된다.
도 21는 본 개시에 따른 기술이 적용될 수 있는 이동체 제어 시스템의 일례인 차량 제어 시스템의 개략적인 구성예를 나타내는 블록도이다.
차량 제어 시스템(12000)은 통신 네트워크(12001)를 거쳐 접속된 복수의 전자 제어 유닛을 구비한다. 도 21에 나타낸 예에서는, 차량 제어 시스템(12000)은 구동계 제어 유닛(12010), 보디계 제어 유닛(12020), 차외 정보 검출 유닛(12030), 차내 정보 검출 유닛(12040), 및 통합 제어 유닛(12050)을 구비한다. 또한, 통합 제어 유닛(12050)의 기능 구성으로서, 마이크로컴퓨터(12051), 음성 화상 출력부(12052), 및 차재 네트워크 I/F(Interface)(12053)가 도시되어 있다.
구동계 제어 유닛(12010)은 각종 프로그램에 따라 차량의 구동계에 관련하는 장치의 동작을 제어한다. 예를 들면, 구동계 제어 유닛(12010)은, 내연기관 또는 구동용 모터 등의 차량의 구동력을 발생시키기 위한 구동력 발생 장치, 구동력을 차륜에 전달하기 위한 구동력 전달 기구, 차량의 타각을 조절하는 스티어링 기구, 및 차량의 제동력을 발생시키는 제동 장치 등의 제어 장치로서 기능한다.
보디계 제어 유닛(12020)은 각종 프로그램에 따라 차체에 장비된 각종 장치의 동작을 제어한다. 예를 들면, 보디계 제어 유닛(12020)은 키리스 엔트리(keyless entry) 시스템, 스마트 키 시스템, 파워 윈도우 장치, 또는 헤드 램프, 백 램프, 브레이크 램프, 깜빡이 또는 안개등 등의 각종 램프의 제어장치로서 기능한다. 이 경우, 보디계 제어 유닛(12020)에는, 키를 대체하는 휴대기로부터 발신되는 전파 또는 각종 스위치의 신호가 입력될 수 있다. 보디계 제어 유닛(12020)은 이들 전파 또는 신호의 입력을 수신하여, 차량의 도어록 장치, 파워 윈도우 장치, 램프 등을 제어한다.
차외 정보 검출 유닛(12030)은 차량 제어 시스템(12000)을 탑재한 차량의 외부의 정보를 검출한다. 예를 들면, 차외 정보 검출 유닛(12030)에는, 촬상부(12031)가 접속된다. 차외 정보 검출 유닛(12030)은 촬상부(12031)에 차 밖의 화상을 촬상시키고, 촬상된 화상을 수신한다. 차외 정보 검출 유닛(12030)은, 수신한 화상에 기초하여, 사람, 차, 장애물, 표지 또는 노면 상의 문자 등의 물체 검출 처리 또는 거리 검출 처리를 행해도 된다.
촬상부(12031)는 광을 수광하고, 그 광의 수광량에 따른 전기 신호를 출력하는 광 센서이다. 촬상부(12031)는, 전기 신호를 화상으로서 출력할 수도 있고, 측거의 정보로서 출력할 수도 있다. 또한, 촬상부(12031)가 수광하는 광은 가시광이어도 되고, 적외선 등의 비가시광이어도 된다.
차내 정보 검출 유닛(12040)은, 차내의 정보를 검출한다. 차내 정보 검출 유닛(12040)에는, 예를 들면, 운전자의 상태를 검출하는 운전자 상태 검출부(12041)가 접속된다. 운전자 상태 검출부(12041)는, 예를 들면, 운전자를 촬상하는 카메라를 포함한다. 차내 정보 검출 유닛(12040)은, 운전자 상태 검출부(12041)로부터 입력되는 검출 정보에 기초하여 운전자의 피로 정도 또는 집중 정도를 산출해도 되고, 운전자가 졸고 있지 않은지를 판별해도 된다.
마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차내외의 정보에 기초하여, 구동력 발생 장치, 스티어링 기구 또는 제동 장치의 제어 목표값을 연산하여, 구동계 제어 유닛(12010)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로컴퓨터(12051)는, 차량의 충돌 회피 또는 충격 완화, 차간거리에 기초하는 추종 주행, 차속 유지 주행, 차량의 충돌 경고, 또는 차량의 차선 일탈 경고 등을 포함하는 ADAS(Advanced Driver Assistance System)의 기능 실현을 목적으로 한 협조 제어를 행할 수 있다.
또한, 마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차량 주위의 정보에 기초하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치 등을 제어함으로써, 운전자의 조작에 의하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.
또한, 마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 취득되는 차외의 정보에 기초하여, 보디계 제어 유닛(12020)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030)으로 검지한 선행차 또는 대향차의 위치에 따라 헤드 램프를 제어하여, 하이 빔을 로우 빔으로 전환하는 등의 눈부심 방지를 도모하는 것을 목적으로 한 협조 제어를 행할 수 있다.
음성 화상 출력부(12052)는, 차량의 탑승자 또는 차외에 대해, 시각적 또는 청각적으로 정보를 통지하는 것이 가능한 출력장치로 음성 및 화상 중 적어도 일방의 출력 신호를 송신한다. 도 21의 예에서는, 출력장치로서, 오디오 스피커(12061), 표시부(12062) 및 인스트루먼트 패널(12063)이 예시되고 있다. 표시부(12062)는, 예를 들면, 온 보드 디스플레이 및 헤드 업 디스플레이 중 적어도 하나를 포함하고 있어도 된다.
도 22는 촬상부(12031)의 설치 위치의 예를 나타내는 도면이다.
도 22에서는, 촬상부(12031)로서, 촬상부(12101, 12102, 12103, 12104 및 12105)를 갖는다.
촬상부(12101, 12102, 12103, 12104, 12105)는, 예를 들면, 차량(12100)의 프런트 노즈, 사이드 미러, 리어범퍼, 백 도어 및 차실내의 프런트 글래스의 상부 등의 위치에 설치된다. 프런트 노즈에 구비되는 촬상부(12101) 및 차실내의 프런트 글래스의 상부에 구비되는 촬상부(12105)는, 주로 차량(12100)의 전방의 화상을 취득한다. 사이드 미러에 구비되는 촬상부(12102, 12103)는, 주로 차량(12100)의 측방의 화상을 취득한다. 리어범퍼 또는 백 도어에 구비되는 촬상부(12104)는, 주로 차량(12100)의 후방의 화상을 취득한다. 차실내의 프런트 글래스의 상부에 구비되는 촬상부(12105)는, 주로 선행 차량 또는 보행자, 장애물, 신호기, 교통 표지 또는 차선 등의 검출에 이용된다.
또한, 도 22에는 촬상부(12101 내지 12104)의 촬영 범위의 일례가 도시되어 있다. 촬상 범위(12111)는, 프런트 노즈에 설치된 촬상부(12101)의 촬상 범위를 나타낸다. 촬상 범위(12112, 12113)는, 각각의 사이드 미러에 설치된 촬상부(12102, 12103)의 촬상 범위를 나타내고, 촬상 범위(12114)는, 리어범퍼 또는 백 도어에 설치된 촬상부(12104)의 촬상 범위를 나타낸다. 예를 들면, 촬상부(12101 내지 12104)로 촬상된 화상 데이터가 중첩됨으로써, 차량(12100)을 상방으로부터 본 부감 화상을 얻을 수 있다.
촬상부(12101 내지 12104) 중 적어도 하나는 거리 정보를 취득하는 기능을 가지고 있어도 된다. 예를 들면, 촬상부(12101 내지 12104) 중 적어도 하나는 복수의 촬상 소자로 이루어지는 스테레오 카메라여도 되고, 위상차 검출용의 화소를 가지는 촬상 소자여도 된다.
예를 들면, 마이크로컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어지는 거리 정보를 기초로, 촬상 범위(12111 내지 12114) 내에 있어서의 각 입체물까지의 거리와, 이 거리의 시간적 변화(차량(12100)에 대한 상대속도)를 구함으로써, 특히 차량(12100)의 진행로 상에 있는 가장 가까운 입체물로, 차량(12100)과 대략 같은 방향으로 소정의 속도(예를 들면, 0km/h 이상)로 주행하는 입체물을 선행차로서 추출할 수 있다. 또한, 마이크로컴퓨터(12051)는, 선행차와의 사이에서 미리 확보해야 하는 차간거리를 설정하고, 자동 브레이크 제어(추종 정지 제어도 포함함)나 자동 가속 제어(추종 발진 제어도 포함함) 등을 행할 수 있다. 이와 같이 운전자의 조작에 의하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.
예를 들면, 마이크로컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 바탕으로, 입체물에 관한 입체물 데이터를, 이륜차, 보통 차량, 대형차량, 보행자, 전신주 등 그 외의 입체물로 분류하여 추출하고, 장애물의 자동 회피에 이용할 수 있다. 예를 들면, 마이크로컴퓨터(12051)는, 차량(12100) 주변의 장애물을, 차량(12100)의 드라이버가 시인 가능한 장애물과 시인 곤란한 장애물로 식별한다. 그리고, 마이크로컴퓨터(12051)는, 각 장애물과의 충돌 위험도를 나타내는 충돌 리스크를 판단하여, 충돌 리스크가 설정값 이상으로 충돌 가능성이 있는 상황일 때에는, 오디오 스피커(12061)나 표시부(12062)를 통해 드라이버에 경보를 출력하거나, 구동계 제어 유닛(12010)을 통해 강제 감속이나 회피 조타를 행함으로써, 충돌 회피를 위한 운전 지원을 행할 수 있다.
촬상부(12101 내지 12104) 중 적어도 하나는, 적외선을 검출하는 적외선 카메라여도 된다. 예를 들면, 마이크로컴퓨터(12051)는, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재하는지 아닌지를 판정함으로써 보행자를 인식할 수 있다. 이러한 보행자의 인식은, 예를 들면, 적외선 카메라로서의 촬상부(12101 내지 12104)의 촬상 화상에 있어서의 특징점을 추출하는 절차와, 물체의 윤곽을 나타내는 일련의 특징점에 패턴 매칭 처리를 행하여 보행자인지 아닌지를 판별하는 절차에 의해 행해진다. 마이크로컴퓨터(12051)가, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재한다고 판정하여, 보행자를 인식하면, 음성 화상 출력부(12052)는, 당해 인식된 보행자에게 강조를 위한 사각형 윤곽선을 중첩 표시하도록, 표시부(12062)를 제어한다. 또한, 음성 화상 출력부(12052)는, 보행자를 나타내는 아이콘 등을 원하는 위치에 표시하도록 표시부(12062)를 제어해도 된다.
이상, 본 개시에 관한 기술이 적용될 수 있는 차량 제어 시스템의 일 예에 대해 설명하였다. 본 개시에 관한 기술은, 이상 설명한 구성 중, 예를 들면, 촬상부(12031)에 적용될 수 있다. 구체적으로는, 도 1의 웨이퍼(100)로부터 제조된 반도체 장치를 촬상부(12031)에 적용할 수 있다. 촬상부(12031)에 본 개시에 관한 기술을 적용함으로써, 금속의 매립 불량을 방지하고 시스템의 신뢰성을 향상시키는 것이 가능해진다.
한편, 상술한 실시형태는 본 기술을 구체화화하기 위한 일 예를 나타낸 것이며, 실시형태에서의 사항과, 특허청구범위에 있어서의 발명 특정 사항은 각각 대응 관계를 갖는다. 마찬가지로, 특허청구범위에 있어서의 발명 특정 사항과, 이것과 동일 명칭을 붙인 본 기술의 실시형태에서의 사항은 각각 대응 관계를 갖는다. 단, 본 기술은 실시형태에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 실시형태에 다양한 변형을 실시함으로써 구체화화할 수 있다.
한편, 본 명세서에 기재된 효과는 어디까지나 예시이며, 한정되는 것이 아니고, 또한, 다른 효과가 있어도 된다.
한편, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1) 재배선층이 형성된 기판과,
상기 재배선층의 접합면에 형성된 에칭 스톱퍼층과,
상기 에칭 스톱퍼층을 거쳐 상기 접합면 중 일부의 영역에 접합된 다이와,
상기 다이 및 상기 에칭 스톱퍼층을 피복하는 아이솔레이션 막을 구비하는 반도체 장치.
(2) 상기 아이솔레이션 막과 상기 에칭 스톱퍼층을 관통하여 상기 재배선층 내의 배선에 일단이 접속된 기판측 비아와,
상기 아이솔레이션 막과 상기 다이와 상기 에칭 스톱퍼층을 관통하여 상기 재배선층 내의 배선에 일단이 접속된 다이측 비아를 더 구비하는 상기 (1) 기재의 반도체 장치.
(3) 상기 다이측 비아는, 상기 다이의 단부에 해당하지 않는 위치에 형성되는,
상기 (2) 기재의 반도체 장치.
(4) 상기 다이측 비아는, 상기 다이의 단부에 형성되는,
상기 (2) 기재의 반도체 장치.
(5) 소정의 에칭 가스에 의해 상기 에칭 스톱퍼층을 에칭할 때의 에칭 레이트는, 상기 에칭 가스에 의해 상기 아이솔레이션 막을 에칭할 때의 에칭 레이트보다도 낮은,
상기 (1) 내지 (4) 중 어느 하나에 기재된 반도체 장치.
(6) 상기 아이솔레이션 막은, 산화실리콘 막이며,
상기 에칭 스톱퍼층은, 질화실리콘, 탄화규소 및 탄질화규소의 임의의 층인,
상기 (5) 기재의 반도체 장치.
(7) 재배선층이 형성된 기판과,
상기 재배선층의 접합면 중 일부의 영역에 접합된 다이와,
상기 다이 및 상기 재배선층을 피복하는 제1 아이솔레이션 막과,
제2 아이솔레이션 막과,
상기 제1 및 제2 아이솔레이션 막의 사이에 형성되고, 상기 다이의 단부 근방에 단차를 갖는 에칭 스톱퍼층을 구비하는 반도체 장치.
(8) 상기 제1 및 제2 아이솔레이션 막과 상기 에칭 스톱퍼층을 관통하여 상기 재배선층 내의 배선에 일단이 접속된 기판측 비아와,
상기 제1 및 제2 아이솔레이션 막과 상기 에칭 스톱퍼층과 상기 다이를 관통하여 상기 재배선층 내의 배선에 일단이 접속된 다이측 비아를 더 구비하는 상기 (7) 기재의 반도체 장치.
(9) 상기 다이측 비아는, 상기 다이의 단부에 해당하지 않는 위치에 형성되는,
상기 (8) 기재의 반도체 장치.
(10) 상기 다이측 비아는, 상기 다이의 단부에 형성되는,
상기 (8) 기재의 반도체 장치.
(11) 기판에 형성된 재배선층의 접합면에 에칭 스톱퍼층을 형성하는 에칭 스톱퍼층 형성 순서와,
상기 에칭 스톱퍼층을 거쳐 상기 접합면 중 일부의 영역에 다이를 접합하는 접합 순서와,
상기 다이 및 상기 에칭 스톱퍼층을 피복하는 아이솔레이션 막을 성막하는 아이솔레이션 막 성막 순서를 구비하는 반도체 장치의 제조 방법.
(12) 기판에 형성된 재배선층의 접합면 중 일부의 영역에 다이를 접합하는 접합 순서와,
상기 다이 및 상기 재배선층을 피복하는 제1 아이솔레이션 막을 성막하는 제1 아이솔레이션 막 성막 순서와,
상기 다이의 단부 근방에 단차를 갖는 에칭 스톱퍼층을 형성하는 에칭 스톱퍼층 형성 순서와,
상기 에칭 스톱퍼층을 피복하는 제2 아이솔레이션 막을 성막하는 제2 아이솔레이션 막 성막 순서를 구비하는 반도체 장치의 제조 방법.
100: 웨이퍼
110, 142: 기판
120, 141: 재배선층
121, 122, 143, 144: 배선
130: 에칭 스톱퍼층
140: 다이
151, 152: 아이솔레이션 막
160: 시드층
161∼163: 관통 비아
171∼173: 측벽
211∼213: 개구부
220: 레지스트

Claims (12)

  1. 재배선층이 형성된 기판과,
    상기 재배선층의 접합면에 형성된 에칭 스톱퍼층과,
    상기 에칭 스톱퍼층을 거쳐 상기 접합면 중 일부의 영역에 접합된 다이와,
    상기 다이 및 상기 에칭 스톱퍼층을 피복하는 아이솔레이션(isolation) 막을 구비하는,
    반도체 장치.
  2. 제1항에 있어서,
    상기 아이솔레이션 막과 상기 에칭 스톱퍼층을 관통하여 상기 재배선층 내의 배선에 일단이 접속된 기판측 비아와,
    상기 아이솔레이션 막과 상기 다이와 상기 에칭 스톱퍼층을 관통하여 상기 재배선층 내의 배선에 일단이 접속된 다이측 비아를 더 구비하는,
    반도체 장치.
  3. 제2항에 있어서,
    상기 다이측 비아는, 상기 다이의 단부에 해당하지 않는 위치에 형성되는,
    반도체 장치.
  4. 제2항에 있어서,
    상기 다이측 비아는, 상기 다이의 단부에 형성되는,
    반도체 장치.
  5. 제1항에 있어서,
    미리 정해진 에칭 가스에 의해 상기 에칭 스톱퍼층을 에칭할 때의 에칭 레이트는, 상기 에칭 가스에 의해 상기 아이솔레이션 막을 에칭할 때의 에칭 레이트보다 낮은,
    반도체 장치.
  6. 제5항에 있어서,
    상기 아이솔레이션 막은, 산화실리콘 막이며,
    상기 에칭 스톱퍼층은, 질화실리콘, 탄화규소, 또는 탄질화규소의 층인,
    반도체 장치.
  7. 재배선층이 형성된 기판과,
    상기 재배선층의 접합면 중 일부의 영역에 접합된 다이와,
    상기 다이 및 상기 재배선층을 피복하는 제1 아이솔레이션 막과,
    제2 아이솔레이션 막과,
    상기 제1 및 제2 아이솔레이션 막의 사이에 형성되고, 상기 다이의 단부 근방에 단차를 갖는 에칭 스톱퍼층을 구비하는,
    반도체 장치.
  8. 제7항에 있어서,
    상기 제1 및 제2 아이솔레이션 막과 상기 에칭 스톱퍼층을 관통하여 상기 재배선층 내의 배선에 일단이 접속된 기판측 비아와,
    상기 제1 및 제2 아이솔레이션 막과 상기 에칭 스톱퍼층과 상기 다이를 관통하여 상기 재배선층 내의 배선에 일단이 접속된 다이측 비아를 더 구비하는,
    반도체 장치.
  9. 제8항에 있어서,
    상기 다이측 비아는, 상기 다이의 단부에 해당하지 않는 위치에 형성되는,
    반도체 장치.
  10. 제8항에 있어서,
    상기 다이측 비아는, 상기 다이의 단부에 형성되는,
    반도체 장치.
  11. 기판에 형성된 재배선층의 접합면에 에칭 스톱퍼층을 형성하는 에칭 스톱퍼층 형성 단계와,
    상기 에칭 스톱퍼층을 거쳐 상기 접합면 중 일부의 영역에 다이를 접합하는 접합 단계와,
    상기 다이 및 상기 에칭 스톱퍼층을 피복하는 아이솔레이션 막을 성막하는 아이솔레이션 막 성막 단계를 구비하는,
    반도체 장치의 제조 방법.
  12. 기판에 형성된 재배선층의 접합면 중 일부의 영역에 다이를 접합하는 접합 단계와,
    상기 다이 및 상기 재배선층을 피복하는 제1 아이솔레이션 막을 성막하는 제1 아이솔레이션 막 성막 단계와,
    상기 다이의 단부 근방에 단차를 갖는 에칭 스톱퍼층을 형성하는 에칭 스톱퍼층 형성 단계와,
    상기 에칭 스톱퍼층을 피복하는 제2 아이솔레이션 막을 성막하는 제2 아이솔레이션 막 성막 단계를 구비하는,
    반도체 장치의 제조 방법.
KR1020247010538A 2021-09-16 2022-01-31 반도체 장치, 및 반도체 장치의 제조 방법 KR20240058890A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2021150705 2021-09-16
JPJP-P-2021-150705 2021-09-16
PCT/JP2022/003538 WO2023042416A1 (ja) 2021-09-16 2022-01-31 半導体装置、および、半導体装置の製造方法

Publications (1)

Publication Number Publication Date
KR20240058890A true KR20240058890A (ko) 2024-05-03

Family

ID=85602665

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020247010538A KR20240058890A (ko) 2021-09-16 2022-01-31 반도체 장치, 및 반도체 장치의 제조 방법

Country Status (4)

Country Link
JP (1) JPWO2023042416A1 (ko)
KR (1) KR20240058890A (ko)
CN (1) CN117918038A (ko)
WO (1) WO2023042416A1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9806055B2 (en) 2014-04-30 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-wafer package and method of forming same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013258271A (ja) * 2012-06-12 2013-12-26 Ps4 Luxco S A R L 半導体装置
US9666520B2 (en) * 2014-04-30 2017-05-30 Taiwan Semiconductor Manufactuing Company, Ltd. 3D stacked-chip package
KR102428328B1 (ko) * 2017-07-26 2022-08-03 삼성전자주식회사 반도체 장치
KR102430496B1 (ko) * 2017-09-29 2022-08-08 삼성전자주식회사 이미지 센싱 장치 및 그 제조 방법
US10388666B1 (en) * 2018-03-08 2019-08-20 Sandisk Technologies Llc Concurrent formation of memory openings and contact openings for a three-dimensional memory device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9806055B2 (en) 2014-04-30 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-wafer package and method of forming same

Also Published As

Publication number Publication date
WO2023042416A1 (ja) 2023-03-23
JPWO2023042416A1 (ko) 2023-03-23
CN117918038A (zh) 2024-04-23

Similar Documents

Publication Publication Date Title
US20230107566A1 (en) Imaging unit, method for manufacturing the same, and electronic apparatus
EP4207289A1 (en) Semiconductor device and method for manufacturing semiconductor device
CN111886855B (zh) 摄像装置和电子设备
US20230361145A1 (en) Semiconductor device, method of manufacturing semiconductor device, and imaging element
US20230060413A1 (en) Semiconductor device, imaging unit, and electronic apparatus
KR20240058890A (ko) 반도체 장치, 및 반도체 장치의 제조 방법
US11101309B2 (en) Imaging element, method for manufacturing imaging element, and electronic device
US20240222410A1 (en) Solid-state imaging apparatus, manufacturing method thereof, and electronic equipment
US20220271068A1 (en) Semiconductor package and method for manufacturing semiconductor package
WO2023248606A1 (ja) パッケージ、半導体装置およびパッケージの製造方法
WO2024111248A1 (ja) 半導体パッケージ、光学装置、および、半導体パッケージの製造方法
WO2024038757A1 (ja) 半導体装置および電子機器
WO2023058327A1 (ja) 半導体装置
WO2022196188A1 (ja) 撮像装置、撮像装置の製造方法、および電子機器
WO2024053695A1 (ja) 光検出装置
TW202347527A (zh) 封裝及封裝之製造方法
JP2024016742A (ja) 電子デバイス
JP2024044280A (ja) 電子デバイスおよび電子デバイスの製造方法
JP2024046568A (ja) 半導体パッケージ、半導体モジュール、半導体装置、および、半導体パッケージの製造方法