KR20240057241A - 반도체 패키지의 제조 방법 - Google Patents

반도체 패키지의 제조 방법 Download PDF

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최용재
박흔
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엘지이노텍 주식회사
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Abstract

실시 예에 따른 반도체 패키지의 제조 방법은 제1 절연층 및 상기 제1 절연층 상에 배치된 제1 전극부를 포함하는 제1 기판을 제조하고, 상기 제1 기판에 상기 제1 절연층으로 상면으로부터 일부 영역을 관통하는 수용 공간을 형성하고, 제2 절연층 및 상기 제2 절연층 상에 배치된 제2 전극부를 포함하는 제2 기판을 제조하고, 상기 제2 기판을 수직으로 세운 상태로 상기 제1 기판의 상기 수용 공간에 결합하는 것을 포함한다.

Description

반도체 패키지의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR PACKAGE}
실시 예는 반도체 패키지의 제조 방법 및 이를 통해 제조된 반도체 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 반도체 패키지 기판에 더 많은 수의 반도체 소자를 배치하기 위한 기술들이 제안 및 연구되고 있다. 다만, 일반적인 반도체 패키지는 하나의 반도체 소자가 탑재되는 것을 기본으로 하기 때문에 원하는 성능을 얻는데 한계가 있다.
이에 따라, 최근에는 복수의 기판을 이용하여 다수의 반도체 소자를 배치한 반도체 패키지가 제공되고 있다. 이러한 반도체 패키지는 복수의 반도체 소자가 기판상에서 상호 수평 방향 및/또는 수직 방향으로 연결되는 구조를 가진다. 이에 따라, 상기 반도체 패키지는 반도체 소자의 실장 면적을 효율적으로 사용하고, 반도체 소자 사이의 짧은 신호 전송 패스를 통해 고속 신호의 전송 가능한 장점이 있다.
이러한 장점으로 인해, 상기와 같은 반도체 패키지는 모바일 기기 등에 많이 적용되고 있다.
또한, 사물 인터넷(IoT:Internet of Things)을 제공하는 제품, 자율 주행차 및 고성능 서버 등에 적용되는 반도체 패키지는 고집적화 추세에 따라 반도체 소자의 개수 및/또는 각각의 반도체 소자의 사이즈가 커지거나, 반도체 소자의 기능적인 부분이 분할되면서 반도체 칩렛(Chiplet)으로 그 개념이 확장되고 있다.
이에 따라, 반도체 소자 및/또는 반도체 칩렛(Chiplet) 간 상호 통신이 중요해지고 있고, 이에 따라, 반도체 패키지의 기판과 반도체 소자 사이에 인터포저를 배치하는 추세이다.
인터포저는 반도체 소자 및/또는 반도체 칩렛(Chiplet) 간 상호 통신을 원활히 하거나, 또는 반도체 소자와 반도체 패키지 기판을 상호 연결하기 위해 반도체 소자에서 반도체 패키지로 향할수록 회로 패턴의 폭이나 너비를 점진적으로 증가시키는 재배선층의 기능을 함으로써, 반도체 소자의 회로 패턴에 비해 상대적으로 큰 회로 패턴을 갖는 반도체 패키지 기판과 반도체 소자 사이의 전기적 신호를 원활히 할 수 있는 기능을 할 수 있다.
한편, 반도체 패키지에 적용되는 패키지 기판 및/또는 인터포저에는 반도체 소자 및/또는 반도체 칩렛(Chiplet)과 연결되는 연결 부재가 구비된다. 상기 연결 부재는 복수의 반도체 소자 및/또는 반도체 칩렛(Chiplet) 사이를 수평적으로 연결하는 기능을 한다. 이에 따라, 상기 패키지 기판 및/또는 인터포저에는 상기 연결 부재가 매립될 수 있다.
이때, 상기 연결 부재는 무기물 브리지일 수 있다. 예를 들어, 종래 기술의 반도체 패키지에 적용되는 무기물 브리지는 실리콘 브리지일 수 있다. 이에 따라, 종래 기술에 따른 반도체 패키지는 상기 실리콘 브리지의 연결 부재의 사이즈를 줄이는데 한계가 있고, 이를 통해 반도체 패키지의 전체 사이즈를 줄이는데 한계가 있다. 또한, 실리콘 브리지는 가격이 비싸고 TSV(Through Silicon Via) 가공에 어려움이 있다.
또한, 실리콘 브리지는 기계적 신뢰성에 취약한 문제가 있다. 즉, 상기 패키지 기판 및/또는 인터포저에 포함되는 절연 기판은 상기 실리콘 브리지의 연결 부재와 다른 절연 물질을 포함한다. 이를 통해, 종래 기술의 절연 기판과 상기 연결 부재 간의 열특성 차이로 인해 상기 연결 부재에 스트레스가 집중될 수 있다. 그리고 상기 집중된 스트레스에 의해 상기 연결 부재에 크랙이 발생하는 문제가 있다.
한편, 상기 연결 부재를 유기물 브리지일 수 있다. 상기 유기물 브리지는 다층으로 구성된 복수의 유기물 절연층을 포함할 수 있다. 이때, 상기 유기물 브리지에는 반도체 소자 및/또는 반도체 칩렛(Chiplet)과 연결되는 전극 패턴들이 구비된다. 다만, 상기 유기물 브리지에 구비되는 전극 패턴들의 선폭 및 간격은 5um를 초과하고 있으며, 이에 따른 회로 집적도를 증가시키는데 한계가 있다. 나아가, 유기물 브리지의 경우 다층 구조를 가지며, 서로 다른 층에 구비된 전극 패턴들을 전기적으로 연결하기 위한 다수의 관통 전극들이 구비된다. 그리고 상기 관통 전극의 경우, 사이즈를 줄이는 데 한계가 있다.
실시 예는 관통 전극의 제거 또는 관통 전극의 개수가 최소화된 브리지를 포함한 반도체 패키지의 제조 방법 및 이를 통해 제조된 반도체 패키지를 제공한다.
또한, 실시 예는 고해상도의 배선 구현이 불필요한 브리지를 포함한 반도체 패키지의 제조 방법 및 이를 통해 제조된 반도체 패키지를 제공한다.
또한, 실시 예는 제조 공정을 단순화할 수 있는 반도체 패키지의 제조 방법 및 이를 통해 제조된 반도체 패키지를 제공한다.
또한, 실시 예는 기판 소재를 다양화할 수 있는 반도체 패키지의 제조 방법 및 이를 통해 제조된 반도체 패키지를 제공한다.
실시 예에 따른 반도체 패키지의 제조 방법은 제1 절연층 및 상기 제1 절연층 상에 배치된 제1 전극부를 포함하는 제1 기판을 제조하고, 상기 제1 기판에 상기 제1 절연층으로 상면으로부터 일부 영역을 관통하는 수용 공간을 형성하고, 제2 절연층 및 상기 제2 절연층 상에 배치된 제2 전극부를 포함하는 제2 기판을 제조하고, 상기 제2 기판을 수직으로 세운 상태로 상기 제1 기판의 상기 수용 공간에 결합하는 것을 포함한다.
또한, 상기 제2 절연층은 복수의 층을 포함하고, 상기 제2 절연층의 상기 복수의 층은 상기 수용 공간 내에 수평 방향으로 적층된다.
또한, 상기 제2 전극부는, 상기 제2 절연층 내에 배치된 제1 전극 패턴과, 상기 제2 절연층 상에 배치되고, 상기 제1 전극 패턴과 연결된 제2 전극 패턴을 포함한다.
또한, 상기 반도체 패키지의 제조 방법은 상기 제1 전극부 및 상기 제2 전극 패턴 상에 접속부를 배치하고, 상기 접속부 상에 반도체 소자를 실장하는 것을 포함한다.
또한, 상기 제1 전극부는 상기 제2 전극 패턴을 사이에 두고 이격된 복수의 제1 패드 및 제2 패드를 포함하고, 상기 제2 전극 패턴은 상기 제1 패드에 인접한 제1그룹의 제2 전극 패턴 및 상기 제2 패드에 인접한 제2그룹의 제2 전극 패턴을 포함하고, 상기 반도체 소자는, 상기 제1 패드 및 상기 제1그룹의 제2 전극 패턴 상에 배치된 제1 반도체 소자; 및 상기 제2 패드 및 상기 제2그룹의 제2 전극 패턴 상에 배치된 제2 반도체 소자를 포함한다.
또한, 상기 제1 반도체 소자 및 제2 반도체 소자는, 상기 제2 기판의 상기 제1 전극 패턴 및 제2 전극 패턴을 통해 서로 전기적으로 연결된다.
또한, 상기 제1 전극 패턴은 상기 제2 절연층의 측면에 수직 방향을 따라 연장된 제1 부분과, 상기 제1 부분으로부터 절곡되는 제2 부분을 포함한다.
또한, 상기 제1 전극 패턴의 상기 제1 및 제2 부분의 폭은 서로 동일하다.
또한, 상기 제2 전극 패턴은 복수 개 구비되고, 상기 제1 전극 패턴은 일단이 상기 제2 전극 패턴 중 어느 하나에 직접 연결되고, 타단이 상기 제2 전극 패턴 중 다른 하나에 직접 연결된 제1-1 전극 패턴을 포함한다.
또한, 상기 제2 전극부는 상기 제2 절연층을 관통하는 관통 전극을 포함하고, 상기 제1 전극 패턴은 일단이 상기 제2 전극 패턴 중 어느 하나에 연결되고, 타단이 상기 관통 전극에 연결된 제1-2 전극 패턴을 포함한다.
또한, 상기 관통 전극은 상기 제2 절연층을 수평 방향을 따라 관통한다.
또한, 상기 관통 전극은 수평 방향을 따라 두께가 변화한다.
실시 예의 반도체 패키지는 제1 기판에 제2 기판이 수직으로 세워진 상태로 결합된다. 이에 따라, 실시 예는 기존의 반도체 패키지 대비 상기 제2 기판의 구현을 위해 고해상도의 배선 구현(예를 들어, 초미세 폭의 전극 패턴 구현 및 초미세 간격의 전극 패턴 구현이 불필요하다. 구체적으로, 실시 예는 제2 절연층 상에 배치된 동박층을 패터닝하여 제2 전극부의 제1 전극 패턴들을 구현한 후에 이를 수직 방향으로 제1 기판에 결합하기 때문에 상기 제2 기판의 제2 전극부의 패터닝 해상도에 크게 구애받지 않으면서 상기 제1 및 제2 반도체 소자 사이를 연결할 수 있다.
또한, 실시 예는 제1 및 제2 반도체 소자의 단자들 사이의 연결 구조에 따라, 상기 제2 기판에 구비되는 관통 전극을 삭제하거나, 상기 관통 전극의 개수를 최소화할 수 있다. 이를 통해, 실시 예는 상기 관통 전극에 의한 제2 기판의 면적의 증가를 최소화할 수 있고, 이를 통해 반도체 패키지를 소형화할 수 있다. 나아가, 실시 예는 상기 제2 전극부의 관통 전극 없이 제1 및 제2 전극 패턴만으로 제1 및 제2 반도체 소자를 서로 연결할 수 있다. 이를 통해, 실시 예는 제1 및 제2 반도체 소자 사이의 신호 전송 거리를 최소화할 수 있고, 이에 따른 신호 전송 손실을 줄일 수 있다. 따라서, 실시 예는 상기 제1 및 제2 반도체 소자의 동작 특성을 향상시킬 수 있다.
또한, 실시 예는 상기 제2 기판이 수직 방향으로 세워진 상태로 결합됨에 따라 기존의 제2 기판 대비 제2 전극부의 배선 비율을 증가시킬 수 있다. 이를 통해, 실시 예는 상기 제2 전극부에 의한 배선 저항을 낮출 수 있고, 고속 통신에서 발생하는 발열을 최소화할 수 있다.
또한, 실시 예는 다층 적층에 의한 일괄 합착이 가능하며, 이에 따른 기판 제작에 필요한 비용 및 시간을 절약할 수 있다.
또한, 실시 예는 기존의 고가의 실리콘 재질이 아닌 다양한 소재로 상기 제2 기판의 제조가 가능하며, 이에 따른 기판의 성능을 향상시키면서 고속 통신이 가능한 기판 개발이 가능하다.
도 1은 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 실시 예에 따른 제1 반도체 소자 및 제2 반도체 소자의 단자 구조를 설명하기 위한 평면도이다.
도 3은 실시 예에 따른 제2 기판의 사시도이다.
도 4는 제1 실시 예에 따른 제1 및 제2 반도체 소자의 연결 구조를 나타낸 평면도이다.
도 5는 도 4의 단자들을 연결하는 제2 기판의 일층의 제2 전극부를 나타낸 측면도이다.
도 6은 실시 예에 따른 제2 기판의 평면도이다.
도 7은 실시 예에 따른 제2 전극부의 제2 전극 패턴의 배치 구조의 변형 예를 나타낸 평면도이다.
도 8은 제2 기판에 구비된 제2 전극부의 다른 실시 예를 나타낸 사시도이다.
도 9는 제2 실시 예에 따른 제1 및 제2 반도체 소자의 연결 구조를 나타낸 평면도이다.
도 10은 도 9의 연결 구조에서의 제2 기판에 구비된 제2 전극부를 나타낸 도면이다.
도 11은 제3 실시 예에 따른 제1 및 제2 반도체 소자의 연결 구조를 나타낸 평면도이다.
도 12는 도 11의 연결 구조에서의 제2 기판에 구비된 제2 전극부를 나타낸 도면이다.
도 13은 다른 실시 예에 따른 제2 기판의 평면도이다.
도 14는 도 13의 제2 기판의 단면도이다.
도 15는 실시 예에 따른 제2 기판의 열팽창 시의 변형을 보여주는 도면이다.
도 16 내지 27은 실시 예에 따른 반도체 패키지의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
실시 예의 설명에 앞서, 이하에서 설명되는 제1방향은 도면에 도시된 x축 방향 및/또는 반도체 패키지의 폭 방향을 의미할 수 있다. 또한, 이하에서 설명되는 제2방향은 도면에 도시된 y축 방향 및/또는 반도체 패키지의 길이 방향을 의미할 수 있다. 또한, 이하에서 설명되는 제3방향에 도시된 z축 방향 및/또는 반도체 패키지의 두께 방향을 의미할 수 있다. 상기 제1방향 및 제2 방향은 수평 방향을 의미할 수 있다. 상기 수평 방향은 반도체 패키지의 상면 및/또는 하면의 둘레를 따르는 방향을 의미할 수 있다. 또한, 상기 수평 방향은 제1 방향과 제2 방향 사이의 대각 방향을 포함할 수 있다. 상기 제3 방향은 수직 방향을 의미할 수 있다. 상기 제3 방향은 상기 반도체 패키지의 상면 및 하면 사이를 연결하는 방향을 의미할 수 있다.
도 1은 실시 예에 따른 반도체 패키지를 나타낸 단면도이다. 이하에서는 도 1을 참조하여, 실시 예의 반도체 패키지의 전체적인 구조에 대해 개략적으로 설명한다.
도 1을 참조하면, 실시 예의 반도체 패키지는 제1 기판(100), 제2 기판(200) 및 복수의 반도체 소자(310, 320)를 포함한다.
상기 제1 기판(100)은 상기 제2 기판(200)이 배치되는 수용 공간(110C)을 포함한다. 상기 제2 기판(200)은 상기 제1 기판(100)의 수용 공간(110C) 내에 배치된다. 상기 수용 공간(110C)은 상기 제1 기판(100)의 상면에서 하면을 향하여 오목한 리세스일 수 있다. 한편, 도 1에서는 상기 제2 기판(200)의 적어도 일부가 상기 제1 기판(100)으로 덮이지 않는 구조를 가지는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 기판(200)은 상기 제1 기판(100) 내에 매립된 구조를 가질 수 있다.
상기 제2 기판(200)은 복수의 반도체 소자(310, 320) 사이를 수평적으로 연결하는 연결 부재이다. 상기 제2 기판(200)은 유기물을 포함하는 유기물 브리지이다.
상기 제1 기판(100) 및 제2 기판(200) 상에는 복수의 반도체 소자(310, 320)가 배치된다. 상기 복수의 반도체 소자(310, 320)는 상기 제1 기판(100)에 구비된 전극부 및 상기 제2 기판(200)에 구비된 전극부에 각각 전기적으로 결합된다. 예를 들어, 상기 제1 기판(100) 및 제2 기판(200) 상에는 제1방향 또는 제2방향으로 이격되며 제1 반도체 소자(310) 및 제2 반도체 소자(320)가 배치된다. 상기 제2 기판(200)은 상기 제1 반도체 소자(310) 및 제2 반도체 소자(320)를 수평적으로 연결한다. 예를 들어, 상기 제2 기판(200)은 제1 반도체 소자(310)에 구비된 복수의 제1 단자(315) 중 적어도 하나와 제2 반도체 소자(320)에 구비된 복수의 제2 단자(325) 중 적어도 하나를 전기적으로 연결한다.
상기 제1 반도체 소자(310) 및 제2 반도체 소자(320)는 로직 칩 및 메모리칩 등일 수 있다. 상기 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 AP 이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다. 그리고 상기 메모리 칩은 HBM(High Bandwidth Memory) 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
상기 제1 기판(100) 및 제2 기판(200)에 대해 구체적으로 설명하면 다음과 같다.
일 실시 예에서, 상기 제1 기판(100)은 전자 디바이스의 메인 보드와 반도체 소자 사이에 배치된 패키지 기판을 의미할 수 있다. 다른 실시 예에서, 상기 제1 기판(100)은 상기 패키지 기판과 반도체 소자 사이에 배치된 인터포저를 의미할 수 있다.
상기 제1 기판(100)은 제1 절연층(110) 및 보호층(120) 및 제1 전극부(130)를 포함한다.
상기 제1 절연층(110)은 복수의 층으로 구비될 수 있다. 예를 들어, 상기 제1 절연층(110)은 제1층(111), 제2층(112), 제3층(113) 및 제4층(114)을 포함할 수 있다. 상기 제1 절연층(110)의 층수는 3층 이하를 가질 수 있고, 5층 이상을 가질 수 있다.
상기 제1 절연층(110)은 수용 공간(110C)을 포함한다. 상기 수용 공간(110C)은 상기 제1 절연층(110)의 상면에서 하면을 향하여 오목한 캐비티 또는 리세스를 의미할 수 있다.
상기 제1 기판(100)의 보호층(120)은 상기 제1 절연층(110)의 일면에 배치된다. 예를 들어, 상기 제1 기판(100)의 보호층(120)은 상기 제1 절연층(110)의 하면에 배치된다. 또한, 상기 제1 기판(100)의 보호층(120)은 상기 제1 절연층(110)의 상면에도 배치될 수 있다. 상기 보호층(120)은 솔더 레지스트일 수 있다. 상기 보호층(120)은 상기 제1 절연층(110) 및/또는 제1 전극부(130)의 표면을 보호하는 기능을 할 수 있다.
상기 제1 기판(100)은 제1 전극부(130)를 포함한다.
상기 제1 전극부(130)는 상기 제1 절연층(110)의 상면에서 상기 제1절연층(110)의 적어도 일부 영역을 관통한다.
상기 제1 전극부(130)는 기능에 따라 제1 전극(131) 및 제2 전극(132)을 포함한다.
상기 제1 전극(131)은 상기 제1 절연층(110)의 각 층의 표면에 배치된다. 상기 제1 전극(131) 제1층(111), 제2층(112), 제3층(113), 제4층(114)의 상면 및/또는 또는 하면에 배치된다. 상기 제1 전극(131)은 상기 제1 기판(100)에 구비된 패드 또는 트레이스를 의미한다. 상기 제1 전극(131)의 패드 및 트레이스는 서로 다른 단면 형상 또는 폭을 가진다. 이에 따라, 상기 제1 기판(100)에서 상기 제1 전극부(130)의 제1 전극(131)의 패드 및 트레이스를 구분할 수 있다.
상기 제2 전극(132)은 상기 제1 절연층(110)의 적어도 일부 영역을 관통한다. 상기 제2 전극(132)은 서로 다른 층에 배치된 제1 전극(131) 사이에 배치된다. 예를 들어, 상기 제2 전극(132)은 서로 다른 층에 배치된 제1 전극(131)을 두께 방향의 제3방향을 따라 연결한다. 상기 제2 전극(132)은 관통 전극 또는 비아 전극이라고도 할 수 있다.
상기 제1 전극(131)의 적어도 일부는 상기 제1 절연층(110)의 상면 위로 돌출된다. 상기 제1 절연층(110)의 상면 위로 돌출된 제1 전극(131)은 제1 반도체 소자(310) 및/또는 제2 반도체 소자(320)와 전기적으로 결합되는 제1 패드이다.
상기 제1 기판(100)의 상기 수용 공간(110C)의 바닥면에는 접착 부재(150)가 배치된다. 상기 접착 부재(150)는 상기 제1 기판(100)의 상기 수용 공간(110C)에 상기 제2 기판(200)이 안정적으로 고정 및 접합되도록 한다. 상기 접착 부재(150)의 제1방향의 폭은 상기 수용 공간(110C)의 제1 방향의 폭보다 작을 수 있다. 예를 들어, 상기 접착 부재(150)의 측면은 상기 수용 공간(110C)의 내벽과 이격될 수 있다. 따라서, 실시 예는 상기 수용 공간(110C)에 구비되는 제1 몰딩 부재(140)와 접착 부재(150) 및/또는 제2 기판(200) 사이의 접촉 면적을 증가시킬 수 있고, 이에 따른 상호 간의 결합력을 향상시킬 수 있다.
상기 접착 부재(150) 상에는 상기 제2 기판(200)이 배치된다.
상기 제2 기판(200)은 브리지 기판을 의미한다. 상기 제2 기판(200)은 상기 제1 반도체 소자(310) 및 제2 반도체 소자(320) 사이를 수평적으로 연결한다. 상기 제2 기판(200)은 상기 제1 기판(100)에 대비 고밀도의 전극을 포함한다.
상기 제2 기판(200)은 제2 절연층(210) 및 제2 전극부(220)를 포함한다. 이때, 상기 제2 기판(200)은 상기 제1 기판(100)의 상기 수용 공간(110C) 내에 수직으로 세우진 상태로 결합된다. 상기 수직으로 세워진 상태는 상기 제2 기판(200)에 구비된 트레이스가 상기 제2 절연층(210)의 상면 및 하면이 아닌, 상기 제2 절연층(210)의 측면에 배치된 상태를 의미한다. 구체적으로, 상기 제2 절연층(210)은 복수의 층을 포함한다. 이때, 상기 수직으로 세워진 상태는 상기 제2 절연층(210)의 복수의 층이 상기 수용 공간(110C) 내에 수평 방향인 제1방향 또는 제2방향으로 적층된 것을 의미한다. 즉, 상기 제2 절연층(210)이 제1층 및 제2층을 포함하는 ㄱ경우, 상기 제2 절연층(210)의 제2층은 상기 제2 절연층(210)의 제1층의 상부 및/또는 하부가 아닌 측부에 배치된다.
상기 제2 전극부(220)는 상기 제2 기판(200)의 상기 제2 절연층(210) 상면 및 측면에 배치된다.
상기 제2 전극부(220)는 제1 전극 패턴(221) 및 제2 전극 패턴(222)을 포함한다.
상기 제1 전극 패턴(221)은 상기 제2 절연층(210)에서 제3방향을 따라 배치된 부분을 포함한다. 다만, 상기 제1 전극 패턴(221)은 상기 제2 절연층(210)을 관통하지 않는다. 상기 제2 절연층(210)을 관통한다는 것은, 상기 제2 절연층(210)의 복수의 층 중 적어도 하나의 층을 관통하는 것을 의미한다. 상기 제1 전극 패턴(221)은 상기 제2 절연층(210)의 복수의 층 사이에 배치된다. 예를 들어, 상기 제1 전극 패턴(221)은 상기 제2 절연층(210)의 제1층 및 제2층 사이에 배치된다. 이때 상기 제2 절연층(210)의 상기 제1층 및 제2층은 상기 수용 공간(110C) 내에 수평 방향으로 적층된다. 따라서, 상기 제1 전극 패턴(121)은 상기 제2 절연층(210)의 제1층의 측면 및/또는 제2층의 측면에 배치된다. 상기 제1 전극 패턴(221)은 트레이스를 의미한다. 상기 제1 전극 패턴(221)은 수직 방향을 따라 연장되는 제1부분 및 수평 방향을 따라 연장되는 제2부분을 포함할 수 있다. 그리고, 상기 제1 전극 패턴(221)에서 상기 제1 및 제2부분은 관통 전극을 포함하지 않는 트레이스로 구비될 수 있다. 여기에서, 상기 트레이스로 구비된다는 것은, 패드 및 관통 전극과 같은 수평 방향으로의 폭이 변화하는 영역 없이 상기 제1 전극 패턴(221)의 폭이 일정하다는 것을 의미할 수 있다.
예를 들어, 종래의 연결 부재에 구비된 제1 전극 패턴은 트레이스, 패드 및 관통 전극을 포함하는 구조를 가졌다. 이로 인해, 상기 제1 전극 패턴이 가지는 길이가 증가하고, 이로 인해 복수의 반도체 소자 사이의 신호 전송 거리가 증가하였다. 상기 신호 전송 거리가 증가하는 신호 전송 손실이 커지고, 이로 인해 반도체 소자의 동작 특성이 저하될 수 있다.
이에 반하여, 실시 예는 상기 제2 기판(200)이 상기 제1 기판(100)의 수용 공간(110C) 내에 수직으로 세워진 상태로 배치됨에 따라 트레이스만으로 상기 제1 전극 패턴(221)을 구성할 수 있고, 이를 통해 상기 신호 전송 거리를 감소할 수 있으면서 상기 신호 전송 손실을 최소화할 수 있다. 이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.
상기 제2 전극 패턴(222)은 상기 제2 절연층(210) 상에 배치된다. 상기 제2 전극 패턴(222)은 상기 제2 절연층(210)의 복수의 층의 각각의 상면에 배치된다. 상기 제2 전극 패턴(222)은 상기 제1 전극 패턴(121)에 연결된다. 상기 제2 전극 패턴(222)은 제1 반도체 소자(310) 및 제2 반도체 소자(320)와 결합되는 제2 패드이다. 이때, 도면상에는 상기 제2 전극 패턴(222)이 상기 제2 절연층(210)의 상면 상에만 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 전극 패턴(222)의 적어도 일부는 상기 제2 절연층(210) 내에 배치될 수 있다. 이때, 상기 제2 전극 패턴(222)은 상기 제1 전극 패턴(221)의 제1방향의 폭과 다른 제1방향의 폭을 가진다. 따라서, 상기 제2 전극부(220)에서 상기 제1 전극 패턴(221) 및 제2 전극 패턴(222)을 구분할 수 있다.
상기 제1 기판(100)의 상기 수용 공간(110C) 내에는 제1 몰딩 부재(140)가 배치된다. 상기 제1 몰딩 부재(140)는 상기 수용 공간(110C) 내에 배치된 상기 제2 기판(200)의 측부를 몰딩할 수 있다. 상기 제1 몰딩 부재(140)는 상기 제1 절연층(110)과 동일한 절연 물질을 포함할 수 있고, 이와 다르게 다른 절연 물질을 포함할 수 있다.
상기 반도체 패키지는 접속부를 포함한다.
상기 접속부는 상기 제1 기판(100), 제2 기판(200), 제1 반도체 소자(310) 및 제2 반도체 소자(320) 사이를 결합할 수 있다. 상기 접속부는 제1 접속부(330), 제2 접속부(340), 제3 접속부(350) 및 제4 접속부(360)를 포함한다.
상기 제1 접속부(330)는 상기 제1 기판(100)의 제1 패드와 상기 제1 반도체 소자(310)의 제1 단자(315) 사이를 전기적으로 결합한다.
상기 제2 접속부(340)는 상기 제1 기판(100)의 제1 패드와 상기 제2 반도체 소자(320)의 제2 단자(325) 사이를 전기적으로 결합한다.
상기 제3 접속부(350)는 상기 제2 기판(200)의 제2 패드(바람직하게 제2 전극 패턴(222))와 상기 제1 반도체 소자(310) 사이를 전기적으로 결합한다.
상기 제4 접속부(360)는 상기 제2 기판(200)의 제2 패드와 상기 제2 반도체 소자(320) 사이를 전기적으로 결합한다.
상기 접속부는 제5 접속부(380)를 더 포함한다. 상기 제5 접속부(380)는 상기 제1 기판(100)의 제1 전극부(130)의 하면에 배치된 제1 전극(131)과 메인 보드 또는 패키지 가판과 상기 제1 기판(100) 사이를 전기적으로 결합한다.
또한, 상기 반도체 패키지는 제2 몰딩 부재(380)를 포함한다.
상기 제2 몰딩 부재(380)는 상기 제1 기판(100) 상에 배치된다. 상기 제2 몰딩 부재(380)는 제2 기판(200) 상에 배치된다. 상기 제2 몰딩 부재(380)는 상기 제1 반도체 소자(310) 및 제2 반도체 소자(320)를 몰딩한다.
이하에서는 실시 예에 따른 제2 기판(200)의 상세한 구조와 함께 제2 기판(200), 제1 반도체 소자(310) 및 제2 반도체 소자(320) 사이의 전기적 연결 관계에 대해 설명하기로 한다.
도 2는 실시 예에 따른 제1 반도체 소자 및 제2 반도체 소자의 단자 구조를 설명하기 위한 평면도이다.
도 2를 참조하면, 상기 제1 반도체 소자(310)는 복수 개의 제1 단자(315)를 포함한다. 또한, 제2 반도체 소자(320)는 복수 개의 제2 단자(325)를 포함한다.
상기 복수 개의 제1 단자(315)는 상기 제1 기판(100)과 연결되는 제1-1 단자(315-1) 및 제2 기판(200)과 연결되는 제1-2 단자(315-2)를 포함한다. 상기 제1-1 단자(315-1)는 상기 제1 반도체 소자(310)에 구비된 제1 단자(315) 중 상기 제2 반도체 소자(320)와의 신호 교환이 불필요한 단자를 의미한다. 상기 제1-2 단자(315-2)는 상기 제1 반도체 소자(310)에 구비된 제1 단자(315) 중 상기 제2 반도체 소자(320)와 신호 교환이 필요한 단자를 의미한다. 즉, 제1-2 단자(315-2)는 상기 제2 반도체 소자(320)와의 전기적 연결이 필요한 단자를 의미한다.
한편, 상기 제1-2 단자(315-2)는 복수의 그룹으로 구분된다. 예를 들어, 상기 제1-2 단자(315-2)는 제2방향으로 상호 이격된 제1-1 그룹(315-21), 제1-2 그룹(315-22), 제1-3 그룹(315-23), 제1-4 그룹(315-24) 및 제1-5 그룹(315-25)을 포함한다.
상기 제1-1 내지 제1-5 그룹(315-21, 315-22, 315-23, 315-24, 315-25) 각각은 제1방향으로 상호 이격된 제1-1 내지 제1-5 서브 단자들을 포함할 수 있다. 상기 제1-1 내지 제1-5 서브 단자를 포함하는 상기 제1-1 내지 제1-5 그룹(315-21, 315-22, 315-23, 315-24, 315-25) 각각의 제1 단자(315)는 상기 제2 반도체 소자(320)의 제2 단자(325)와 전기적으로 연결된다.
상기 복수 개의 제2 단자(325)는 상기 제1 기판(100)과 연결되는 제2-1 단자(325-1) 및 제2 기판(200)과 연결되는 제2-2 단자(325-2)를 포함한다. 상기 제2-1 단자(325-1)는 상기 제2 반도체 소자(320)에 구비된 제2 단자(325) 중 상기 제1 반도체 소자(310)와의 신호 교환이 불필요한 단자를 의미한다. 상기 제2-2 단자(325-2)는 상기 제2 반도체 소자(320)에 구비된 제2 단자(325) 중 상기 제1 반도체 소자(310)와 신호 교환이 필요한 단자를 의미한다. 즉, 제2-2 단자(325-2)는 상기 제1 반도체 소자(310)와의 전기적 연결이 필요한 단자를 의미한다.
한편, 상기 제2-2 단자(325-2)는 복수의 그룹으로 구분된다. 예를 들어, 상기 제2-2 단자(325-2)는 제2방향으로 상호 이격된 제2-1 그룹(325-21), 제2-2 그룹(325-22), 제2-3 그룹(325-23), 제2-4 그룹(325-24) 및 제2-5 그룹(325-25)을 포함한다.
상기 제2-1 내지 제2-5 그룹(325-21, 325-22, 325-23, 325-24, 325-25) 각각은 제1방향으로 상호 이격된 제2-1 내지 제2-5 서브 단자들을 포함할 수 있다.
도 3은 실시 예에 따른 제2 기판의 사시도이다.
도 3을 참조하면, 제2 기판(200)의 제2 절연층(210)은 복수의 층으로 구비된다.
상기 제2 절연층(210)은 제1층(211), 제2층(212), 제3층(213), 제4층(214), 및 제5층(215)을 포함할 수 있다. 상기 제2 절연층(210)의 층수는 이에 한정되는 것은 아니며, 도 3에 도시된 층수를 기준으로 증가할 수 있고, 감소할 수 있다.
상기 제2 절연층(210)의 복수의 층은 수평 방향으로 적층된 구조를 가진다. 예를 들어, 상기 제2절연층(210)의 제1층(211)의 일측에는 제2층(212)이 배치되고, 상기 제2층(212)의 일측에는 제3층(213)이 배치되고, 상기 제3층(213)의 일측에는 제4층(214)이 배치되고, 상기 제4층(214)의 일측에는 제5층(215)이 배치된다. 이는, 상기 제2 절연층(210) 위에 제1 내지 제5층(211, 212, 213, 214, 215)을 순차적으로 적층하여 제조한 제2 기판(200)을 수직으로 세운 상태로 상기 제1 기판(100)에 결합했기 때문이다.
상기 제2 절연층(210)의 측면에는 제2 전극부(220)가 배치된다.
예를 들어, 제2 절연층(210)의 제1층(211)의 측면에는 제2-1 전극부(220-1)가 구비된다. 상기 제2-1 전극부(220-1)는 상기 제2 절연층(210)의 측면에 제1방향, 제2방향 및 제3방향을 따라 절곡되어 연장된 제1-1 전극 패턴(221-1)과, 상기 제2 절연층(210)의 제1층(211)의 상면에 배치된 제2-1 전극 패턴(222-1)을 포함한다. 상기 제2-1 전극 패턴(222-1)은 상기 제1-1 전극 패턴(221-1)의 일단에 연결되는 부분과, 타단에 연결되는 부분을 포함한다. 상기 일단에 연결되는 부분은 제1 반도체 소자(310)의 제1 단자(315)에 연결되고, 상기 타단에 연결되는 부분은 상기 제2 반도체 소자(320)에 연결된다. 그리고, 상기 제1 및 제2 반도체 소자는 상기 제1-1 전극 패턴(221-1)을 통해 서로 전기적으로 연결된다.
또한, 제2 절연층(210)의 제2층(212)의 측면에는 제2-2 전극부(220-2)가 구비된다. 상기 제2-2 전극부(220-2)는 상기 제2 절연층(210)의 제2층(212)의 측면에 제1방향, 제2방향 및 제3방향을 따라 절곡되어 연장된 제1-2 전극 패턴(221-2)과, 상기 제2 절연층(210)의 제2층(212)의 상면에 배치된 제2-2 전극 패턴(222-2)을 포함한다. 상기 제2-2 전극 패턴(222-2)은 상기 제1-2 전극 패턴(221-1)의 일단에 연결되는 부분과, 타단에 연결되는 부분을 포함한다.
또한, 제2 절연층(210)의 제3층(213)의 측면에는 제2-3 전극부(220-3)가 구비된다. 상기 제2-3 전극부(220-3)는 상기 제2 절연층(210)의 제3층(213)의 측면에 제1방향, 제2방향 및 제3방향을 따라 절곡되어 연장된 제1-3 전극 패턴(221-3)과, 상기 제2 절연층(210)의 제3층(213)의 상면에 배치된 제2-3 전극 패턴(222-3)을 포함한다. 상기 제2-3 전극 패턴(222-3)은 상기 제1-3 전극 패턴(221-3)의 일단에 연결되는 부분과, 타단에 연결되는 부분을 포함한다.
또한, 제2 절연층(210)의 제4층(214)의 측면에는 제2-4 전극부(220-4)가 구비된다. 상기 제2-4 전극부(220-4)는 상기 제2 절연층(210)의 제4층(214)의 측면에 제1방향, 제2방향 및 제3방향을 따라 절곡되어 연장된 제1-4 전극 패턴(221-4)과, 상기 제2 절연층(210)의 제4층(214)의 상면에 배치된 제2-4 전극 패턴(222-4)을 포함한다. 상기 제2-4 전극 패턴(222-4)은 상기 제1-4 전극 패턴(221-4)의 일단에 연결되는 부분과, 타단에 연결되는 부분을 포함한다.
또한, 제2 절연층(210)의 제5층(215)의 측면에는 제2-5 전극부(220-5)가 구비된다. 상기 제2-5 전극부(220-5)는 상기 제2 절연층(210)의 제5층(215)의 측면에 제1방향, 제2방향 및 제3방향을 따라 절곡되어 연장된 제1-5 전극 패턴(221-5)과, 상기 제2 절연층(210)의 제5층(215)의 상면에 배치된 제2-5 전극 패턴(222-5)을 포함한다. 상기 제2-5 전극 패턴(222-5)은 상기 제1-5 전극 패턴(221-5)의 일단에 연결되는 부분과, 타단에 연결되는 부분을 포함한다.
도 4는 제1 실시 예에 따른 제1 및 제2 반도체 소자의 연결 구조를 나타낸 평면도이다.
도 4를 참조하면, 상기 제1 반도체 소자(310)는 제1-1 그룹의 제1-2 단자(315-21)를 포함한다.
제1-1 그룹의 제1-2 단자(315-21)는 상기 제2 반도체 소자(320)의 제2 단자(325)에 인접한 위치에서부터 제1-1 서브 단자(315-21a), 제1-2 서브 단자(315-21b), 제1-3 서브 단자(315-21c), 제1-4 서브 단자(315-21d) 및 제1-5 서브 단자(315-21e)를 포함한다.
또한, 제2 반도체 소자(320)는 제2-1 그룹의 제2-2 단자(325-21)를 포함한다.
제2-1 그룹의 제2-2 단자(325-21)는 상기 제1 반도체 소자(310)의 제1 단자(315)에 인접한 위치에서부터 제2-1 서브 단자(325-21a), 제2-2 서브 단자(325-21b), 제2-3 서브 단자(325-21c), 제2-4 서브 단자(325-21d) 및 제2-5 서브 단자(325-21e)를 포함한다.
이때, 상기 제1-1 그룹의 제1-2 단자(315-21) 및 제2-1 그룹의 제2-2 단자(325-21)는 서로 동일한 행 방향(예를 들어, 제1방향)으로 배치되고, 서로 전기적으로 연결된다.
예를 들어, 제1-1 서브 단자(315-21a) 및 제2-1 서브 단자(325-21a)는 제1라인(L1)을 통해 서로 전기적으로 연결된다. 또한, 제1-2 서브 단자(315-21b) 및 제2-2 서브 단자(325-21b)는 제2라인(L2)을 통해 서로 전기적으로 연결된다. 제1-3 서브 단자(315-21c) 및 제2-3 서브 단자(325-21c)는 제3라인(L3)을 통해 서로 전기적으로 연결된다. 제1-4 서브 단자(315-21d) 및 제2-4 서브 단자(325-21d)는 제4라인(L4)을 통해 서로 전기적으로 연결된다. 제1-5 서브 단자(315-21e) 및 제2-5 서브 단자(325-21e)는 제5라인(L5)을 통해 서로 전기적으로 연결된다. 상기 제1 내지 제5라인 제2 기판에 구비된 제2 전극부를 의미한다.
이때, 상기 동일 행에 배치된 기 제1-1 그룹의 제1-2 단자(315-21) 및 제2-1 그룹의 제2-2 단자(325-21)는 상기 제2 기판(200)의 제1층(211)에 구비된 제2-1 전극부(220-1)를 통해 서로 연결된다.
도 5는 도 4의 단자들을 연결하는 제2 기판의 일층의 제2 전극부를 나타낸 측면도이고, 도 6은 실시 예에 따른 제2 기판의 평면도이다.
도 5를 참조하면, 상기 제2 기판(200)의 제2 절연층(210)의 제1층(211)에는 제2-1 전극부(220-1)가 구비된다. 상기 제2-1 전극부(220-1)는 상기 제1 반도체 소자(310)의 제1-1 그룹의 제1-2 단자(315-21)들과 연결된 제2-1 서브 전극 패턴(222-1a)과, 상기 제2 반도체 소자(320)의 제2-1 그룹의 제2-2 단자(315-21)들과 연결된 제2-2 서브 전극 패턴(222-1b)들을 포함할 수 있다.
또한, 상기 제2 기판(200)의 상기 제2 절연층(210)의 제1층(211)에는 상기 제2-1 서브 전극 패턴들(222-1a)과 제2-2 서브 전극 패턴(222-1b) 사이를 직접 연결하는 제1-1 전극 패턴(221-1)이 배치된다.
이에 따라, 도 4에 도시된 연결 구조의 경우, 상기 제2 기판(200)의 제2 절연층(210)의 제1층(211)에 구비된 제2-1 전극부(220-1)만으로 이들 사이를 전기적으로 연결할 수 있다. 이때, 상기 제2 기판(200)의 제1층(211)에는 관통 전극이 구비되지 않는다. 이에 따라, 상기 제1 및 제2 반도체 소자는 제2 기판(200)에서 관통 전극을 경유하지 않은 경로를 통해 서로 전기적으로 연결된다. 예를 들어, 상기 제1 및 제2 반도체 소자는 상기 제2 기판(200)에 구비된 제2 전극부(220)의 트레이스만으로 전기적으로 연결된다. 이를 통해, 실시 예는 상기 제1 반도체 소자와 제2 반도체 소자 사이의 신호 전달 거리를 줄일 수 있고, 이에 따른 신호 전송 손실을 최소화할 수 있다.
한편, 도 6에 도시된 바와 같이, 제2 기판(200)의 제2층(212)에 구비된 제2-2 전극부(222-2)는 상기 제1 반도체 소자(310) 및 제2 반도체 소자(320)의 각각의 제2그룹의 단자들 사이를 전기적으로 연결한다.
예를 들어, 도 6을 참조하면, 각각의 제2 전극부(220)는 제1 전극 패턴(221) 및 제2 전극 패턴(222)을 포함한다. 즉, 상기 제1 전극 패턴(221) 및 제2 전극 패턴(222)을 포함한 제2 전극부는 서로 다른 제2 절연층의 측면에 각각 구비된다.
상기 제2 절연층(210)의 제1층(211)의 측면에 구비된 제2-1 전극부(220-1)는 상기 제1 반도체 소자(310) 및 제2 반도체 소자(320)의 각각의 제1그룹의 단자들 사이를 전기적으로 연결한다.
또한, 상기 제2 절연층(210)의 제2층(212)의 측면에 구비된 제2-2 전극부(220-2)의 제2 전극 패턴들(222-2a, 222-2b)은 상기 제1 반도체 소자(310)에 구비된 제2그룹의 제1-2 단자들 및 상기 제2 반도체 소자(320)에 구비된 제2그룹의 제2-2 단자들 사이를 전기적으로 연결한다.
도 7은 실시 예에 따른 제2 전극부의 제2 전극 패턴의 배치 구조의 변형 예를 나타낸 평면도이다.
이전 실시 예에서의 상기 제2 전극부(220)의 제2 전극 패턴(222)들은 상기 제2 절연층(210) 상에서 제1 방향 및 제2 방향으로 각각 중첩되며 정렬 배치되었다.
이와 다르게, 도 7을 참조하면, 상기 제2 전극부(220)의 제2 전극 패턴(222)은 상기 제2 절연층(210) 상에 서로 어긋나게 배치될 수 있다. 예를 들어, 제2-1 전극부(222-1)의 제2 전극 패턴들(222-1a, 222-1b)은 이와 인접한 제2-2 전극부(222-2)의 제2 전극 패턴들(222-2a, 222-2b)과 제2방향으로 중첩되지 않을 수 있다. 예를 들어, 제2-1 전극부(222-1)의 제2 전극 패턴들(222-1a, 222-1b)과 제2-2 전극부(222-2)의 제2 전극 패턴들(222-2a, 222-2b)은 제2방향에서 서로 지그재그로 배치될 수 있다.
도 8은 제2 기판에 구비된 제2 전극부의 다른 실시 예를 나타낸 사시도이다.
이전 실시 예에서의 상기 제2 기판(200)에 구비된 제2 전극부(220)는 제2 절연층(210)의 일층의 일측면에만 배치되었다.
이와 다르게, 도 8을 참조하면, 상기 제2 전극부(220)는 상기 제2 절연층(210)의 제1층(211)의 우측면에 배치된 제1 전극 패턴들(221-1a)과, 상기 제1층(211)의 좌측면에 배치된 제1 전극 패턴들(222-1b)을 포함한다.
또한, 상기 제2 전극부(220)는 상기 제2 절연층(210)의 제1층(211) 상에 배치되고 상기 우측면의 제1 전극 패턴들(221-1a)과 연결된 제2 전극 패턴들(222-1a)과, 상기 좌측면의 제1 전극 패턴들(221-1b)과 연결된 제2 전극 패턴들(222-1b)을 포함할 수 있다.
도 8의 실시 예는 제2 절연층(210)의 단일층의 양측면에 각각 제2 전극부(220)가 배치됨에 따라 회로 밀집도를 더욱 향상시킬 수 있고, 이를 통해 상기 제2 기판(200)의 부피를 줄일 수 있다.
도 9는 제2 실시 예에 따른 제1 및 제2 반도체 소자의 연결 구조를 나타낸 평면도이고, 도 10은 도 9의 연결 구조에서의 제2 기판에 구비된 제2 전극부를 나타낸 도면이다.
도 9의 설명에 앞서, 도 4의 경우, 상기 제1 반도체 소자(310) 및 제2 반도체 소자(320)는 제2 절연층(210)의 단일층에 구비된 제2 전극부(220)의 제1 전극 패턴(221) 및 제2 전극 패턴(222)만으로 서로 전기적 연결이 가능하였다.
이와 다르게, 도 9와 같이, 제1 및 제2 반도체 소자의 연결 구조는 제2 절연층(210)의 단일층에 구비된 제2 전극부(220)의 제1 전극 패턴(221) 및 제2 전극 패턴(222)만으로 전기적 연결이 불가능할 수 있다.
예를 들어, 제1-3 서브 단자(315-21c) 및 제2-1 서브 단자(325-21a)는 제1라인(L1)을 통해 서로 전기적으로 연결된다. 또한, 제1-2 서브 단자(315-21b) 및 제2-2 서브 단자(325-21b)는 제2라인(L2)을 통해 서로 전기적으로 연결된다. 제1-1 서브 단자(315-21a) 및 제2-3 서브 단자(325-21c)는 제3라인(L3)을 통해 서로 전기적으로 연결된다.
상기 제2 실시 예는 도 4의 제1 실시 예의 연결 구조 대비 동일 행에 배치된 제1 반도체 소자(310) 및 제2 반도체 소자(320)의 단자들이 서로 전기적으로 연결되는 점에서 동일하나, 각각의 라인(L1, L2, L3)들이 서로 교차하는 점에서 상이하다. 즉, 도 4의 제1 실시 예는 각각의 라인(L1, L2, L3)들이 서로 교차하지 않는 구조를 가졌다. 이를 통해, 제2 절연층(210)의 제1층(211)의 측면에 구비된 제2-1 전극부(220-1)의 제1 전극 패턴(221) 및 제2 전극 패턴(222)만으로 이들 사이의 연결이 가능하였다.
이와 다르게, 도 9의 경우, 동일 행에 배치된 제1 반도체 소자(310) 및 제2 반도체 소자(320)의 단자들의 각각은 라인(L1, L2, L3)들은 서로 교차하면서 전기적으로 연결되는 구조를 가질 수 있다.
도 10을 참조하면, 도 9의 연결 구조의 경우, 제1-3 서브 단자(315-21c) 및 제2-1 서브 단자(325-21a)는 상기 제2 절연층(210)의 제1층(211)의 측면에 구비된 제1-1 전극 패턴(221T1)만으로 서로 전기적으로 연결된다.
이때, 제1-2 서브 단자(315-21b) 및 제2-2 서브 단자(325-21b)가 상기 제2 절연층(210)의 제1층(211)의 측면에 구비된 제1-2 전극 패턴만으로 서로 연결되는 경우, 상기 제1-1 전극 패턴(221T)과 전기적으로 연결되는 쇼트 문제가 발생할 수 있다.
따라서, 제1-2 서브 단자(315-21b) 및 제2-2 서브 단자(325-21b)는 관통 전극을 통해 상기 제2 절연층(210)의 서로 다른 층에 배치된 제1-2 전극 패턴을 통해 서로 전기적으로 연결될 수 있다.
예를 들어, 상기 제1-2 전극 패턴은 상기 제2 절연층(210)의 상기 제1층(211)의 측면에 배치되고, 서로 이격된 제1-2a 전극 패턴(221T21)과 제1-2b 전극 패턴(221T22)을 포함한다.
또한, 상기 제1-2 전극 패턴은 상기 제2 절연층(210)의 제2층(212)의 측면에 배치된 제1-2c 전극 패턴(221T23)을 포함한다.
상기 제1-2a 전극 패턴(221T21), 제1-2b 전극 패턴(221T22), 및 제1-2c 전극 패턴(221T23)은 서로 다른 층에 배치되며, 이에 의해 서로 직접 연결되지 못한다.
따라서, 상기 제2 전극부(220)는 관통 전극을 더 포함한다.
예를 들어, 상기 제2 전극부(220)는 상기 제2 절연층(210)의 제1층(211)의 양측면을 관통하는 제1 관통 전극(223V1)을 포함한다. 상기 제1 관통 전극(223V1)은 서로 다른 층에 구비된 상기 제1-2a 전극 패턴(221T21) 및 제1-2c 전극 패턴(221T23) 사이를 전기적으로 연결한다.
또한, 상기 제2 전극부(220)는 상기 제2 절연층(210)의 제1층(211)의 양측면을 관통하는 제2 관통 전극(223V2)을 포함한다. 상기 제2 관통 전극(223V2)은 서로 다른 층에 구비된 상기 제1-2b 전극 패턴(221T22) 및 제1-2c 전극 패턴(221T23) 사이를 전기적으로 연결한다.
이를 통해, 상기 제1-2 서브 단자(315-21b) 및 제2-2 서브 단자(325-21b)는 상기 제1-2a 전극 패턴(221T21), 제1 관통 전극(223V1), 제1-2c 전극 패턴(221T23), 제2 관통 전극(223V2) 및 제1-2b 전극 패턴(221T22)을 통해 서로 전기적으로 연결된다.
또한, 제1-1 서브 단자(315-21a) 및 제2-3 서브 단자(325-21c)는 관통 전극을 통해 상기 제2 절연층(210)의 서로 다른 층에 배치된 제1-3 전극 패턴을 통해 서로 전기적으로 연결될 수 있다.
예를 들어, 상기 제1-3 전극 패턴은 상기 제2 절연층(210)의 상기 제1층(211)의 측면에 배치되고, 서로 이격된 제1-3a 전극 패턴(221T31)과 제1-3b 전극 패턴(221T32)을 포함한다.
또한, 상기 제1-3 전극 패턴은 상기 제2 절연층(210)의 제2층(212)의 측면에 배치된 제1-3c 전극 패턴(221T33)을 포함한다.
상기 제1-3a 전극 패턴(221T31), 제1-3b 전극 패턴(221T32), 및 제1-3c 전극 패턴(221T33)은 서로 다른 층에 배치되며, 이에 의해 서로 직접 연결되지 못한다.
따라서, 상기 제2 전극부(220)는 관통 전극을 더 포함한다.
예를 들어, 상기 제2 전극부(220)는 상기 제2 절연층(210)의 제1층(211)의 양측면을 관통하는 제3 관통 전극(223V3)을 포함한다. 상기 제3 관통 전극(223V3)은 서로 다른 층에 구비된 상기 제1-3a 전극 패턴(221T31) 및 제1-3c 전극 패턴(221T33) 사이를 전기적으로 연결한다.
또한, 상기 제2 전극부(220)는 상기 제2 절연층(210)의 제1층(211)의 양측면을 관통하는 제4 관통 전극(223V4)을 포함한다. 상기 제4 관통 전극(223V4)은 서로 다른 층에 구비된 상기 제1-3b 전극 패턴(221T32) 및 제1-3c 전극 패턴(221T33) 사이를 전기적으로 연결한다.
이를 통해, 상기 제1-1 서브 단자(315-21a) 및 제2-3 서브 단자(325-21c)는 상기 제1-3a 전극 패턴(221T31), 제3 관통 전극(223V3), 제1-3c 전극 패턴(221T33), 제4 관통 전극(223V4) 및 제1-3b 전극 패턴(221T32)을 경유하며 서로 전기적으로 연결된다.
한편, 상기 제2 기판(200)의 제2 전극부(220)를 구성하는 관통 전극들은 수직 방향으로의 관통 구조가 아닌 수평 방향으로의 관통 구조를 가진다. 이는, 상기 제2 기판(200)의 제2 절연층(210)이 수직 방향이 아닌 수평 방향으로 적층되기 때문이다. 따라서, 상기 제2 전극부(220)의 관통 전극들은 수평 방향을 따라 두께가 변화하는 형상을 가질 수 있다. 또한, 상기 제2 전극부(220)의 관통 전극들은 수직 방향을 따른 폭은 변화하지 않을 수 있다.
도 11은 제3 실시 예에 따른 제1 및 제2 반도체 소자의 연결 구조를 나타낸 평면도이고, 도 12는 도 11의 연결 구조에서의 제2 기판에 구비된 제2 전극부를 나타낸 도면이다.
도 11의 설명에 앞서, 도 4 및 9의 경우, 상기 제1 반도체 소자(310) 및 제2 반도체 소자(320)는 서로 동일 행에 배치된 전극부들이 서로 전기적으로 연결되었다.
이와 다르게, 도 11을 참조하면, 실시 예는 서로 다른 행에 배치된 단자들이 서로 연결될 수 있다. 예를 들어, 제1-3 서브 단자(315-21c) 및 제2-1 서브 단자(325-21a)는 제1라인(L1)을 통해 서로 전기적으로 연결된다. 또한, 제1-2 서브 단자(315-21b) 및 제2-2 서브 단자(325-21b)는 제2라인(L2)을 통해 서로 전기적으로 연결된다. 또한, 제1-1 서브 단자(315-21a) 및 제2-3 서브 단자(325-23c)는 제3라인(L3)을 통해 서로 전기적으로 연결된다. 이때, 상기 제2-3 서브 단자(325-23c)는 상기 제2 반도체 소자(320)에 구비된 제2 단자(325) 중 상기 제1-1 서브 단자(315-21a)와 동일 행에 배치된 단자가 아닌 다른 행에 배치된 단자이다. 예를 들어, 상기 제1-1 서브 단자(315-21a)는 상기 제1 반도체 소자(310)의 제1행에 배치된 단자이고, 상기 제2-3 서브 단자(325-23c)는 제2 반도체 소자(320)의 제3행에 배치된 단자이다.
이때, 상기 제1라인(L1) 및 제2라인(L2)은 도 10에 도시된 제2 전극부(220)의 제1-1 전극 패턴 및 제2 전극 패턴과 동일하며, 이에 따라 이의 상세한 설명은 생략한다.
제3 라인(L3)은 상기 제2 기판(200)의 서로 다른 층에 배치된 제2 전극부(220)로 구성된다.
예를 들어, 상기 제2 전극부(220)는 상기 제2 절연층(210)의 제1층(211)의 상면에 배치되고, 상기 제1-1 서브 단자(315-21a)와 전기적으로 결합되는 제2-1 전극 패턴(222P1)을 포함한다.
또한, 상기 제2 전극부(220)는 상기 제2 절연층(210)의 제1층(211)의 측면에 배치되고, 제2-1 전극 패턴(222P1)과 연결된 제1-1 전극 패턴(221T1)을 포함한다.
또한, 상기 제2 전극부(220)는 상기 제2 절연층(210)의 상기 제1층(211)의 양측면을 수평 방향으로 관통하는 제1 관통 전극(223V1)을 포함한다. 상기 제1 관통 전극(223V1)은 상기 제1-1 전극 패턴(221T1)의 일단과 연결된다.
또한, 상기 제2 전극부(220)는 상기 제1 관통 전극(223V1)과 수평 방향으로 정렬되고, 상기 제2 절연층(210)의 제2층(212)을 관통하는 제2 관통 전극(223V2)을 포함한다.
또한, 제2 전극부(220)는 상기 제2 절연층(210)의 제3층(213)의 측면에 배치된 제1-2 전극 패턴(221T2)을 포함한다. 상기 제1-2 전극 패턴(221T2)은 상기 제2 관통 전극(2223V2)과 전기적으로 연결된다.
또한, 상기 제2 전극부(220)는 상기 제2 절연층(210)의 제3층(213)의 상면에 배치된 제2-2 전극 패턴(222P2)을 포함한다.
이를 통해, 실시 예는 상기 제2 기판(200)의 서로 다른 층에 배치된 제2 전극부(220)를 이용하여 제1 반도체 소자(310) 및 제2 반도체 소자(320)의 서로 다른 행에 배치된 단자들 사이를 전기적으로 연결할 수 있다.
도 13은 다른 실시 예에 따른 제2 기판의 평면도이고, 도 14는 도 13의 제2 기판의 단면도이며, 도 15는 실시 예에 따른 제2 기판의 열팽창 시의 변형을 보여주는 도면이다.
도 13 및 도 14를 참조하면, 상기 제2 기판(200)은 리세스(210R)를 포함한다. 예를 들어, 상기 제2 기판(200)의 상면에는 서로 이격되며 복수 개의 리세스(210R)가 구비된다. 상기 리세스(210R)는 상기 제2 기판(200)의 상면에 구비된다.
바람직하게, 상기 리세스(210R)는 상기 기판(100)의 제2 절연층(210)의 상면에 구비된다. 상기 리세스(210R)는 상기 제2 절연층(210)의 상면에 배치된 제2 전극부(220)의 제2 전극 패턴(222)과 수직으로 중첩되지 않는다.
예를 들어, 상기 리세스(210R)는 상기 제2 절연층(210)의 상면 중 상기 제2 전극 패턴(222)이 배치되지 않은 영역에 선택적으로 배치된다. 상기 리세스(210R)는 상기 제2 절연층(210)의 상면에서 하면을 향하여 오목하게 구비될 수 있다. 상기 리세스(210R)는 상기 제2 절연층(210)의 상면에서 복수의 제2 전극 패턴들 사이에 구비될 수 있다.
상기 리세스(210R)는 상기 제2 기판(200)의 열팽창 시에 발생하는 상기 제2 기판(200)과 제1 반도체 소자(310) 및 제2 반도체 소자(320) 사이의 전기적 신뢰성 문제를 해결할 수 있다.
도 15의 (a)를 참조하면, 상기 제2 기판(200)의 열팽창에 따른 변형 이전에는 상기 제2 기판(200)의 상면 하면이 동일한 폭을 가진다.
상기 제2 기판(200)의 열팽창 시, 상기 제2 기판(200)의 상면 및 하면이 수평 방향으로의 폭이 증가하게 된다.
이때, 상기 제2 기판(200)의 상면에는 리세스(210R)가 구비된다. 그리고 상기 리세스(210R)의 깊이 및 폭에 대응하게, 상기 제2 기판(200)의 상면의 길이는 상기 제2 기판(200)의 하면의 길이보다 크다. 따라서, 상기 열팽창 시에, 상기 제2 기판(200)의 상면의 변형 정도는 상기 제2 기판(200)의 하면의 변형 정도보다 작다. 이때, 상기 제2 기판(200) 상에는 상기 제1 반도체 소자(310) 및 제2 반도체 소자(320)가 배치된다. 따라서, 실시 예는 상기 제2 기판(200)의 상면에 리세스(210R)가 구비되는 것에 의해, 상기 열팽창 시에 상기 제2 기판(200)의 상면의 변형을 방지할 수 있고, 이를 통해 상기 제2 기판(200)으로부터 상기 제1 반도체 소자(310) 및/또는 제2 반도체 소자(320)가 전기적으로 분리되는 것을 방지할 수 있다.
상기와 같이, 실시 예의 반도체 패키지는 제1 기판에 제2 기판이 수직으로 세워진 상태로 결합된다. 이에 따라, 실시 예는 기존의 반도체 패키지 대비 상기 제2 기판의 구현을 위해 고해상도의 배선 구현(예를 들어, 초미세 폭의 전극 패턴 구현 및 초미세 간격의 전극 패턴 구현이 불필요하다. 구체적으로, 실시 예는 제2 절연층 상에 배치된 동박층을 패터닝하여 제2 전극부의 제1 전극 패턴들을 구현한 후에 이를 수직 방향으로 제1 기판에 결합하기 때문에 상기 제2 기판의 제2 전극부의 패터닝 해상도에 크게 구애받지 않으면서 상기 제1 및 제2 반도체 소자 사이를 연결할 수 있다.
또한, 실시 예는 제1 및 제2 반도체 소자의 단자들 사이의 연결 구조에 따라, 상기 제2 기판에 구비되는 관통 전극을 삭제하거나, 상기 관통 전극의 개수를 최소화할 수 있다. 이를 통해, 실시 예는 상기 관통 전극에 의한 제2 기판의 면적의 증가를 최소화할 수 있고, 이를 통해 반도체 패키지를 소형화할 수 있다. 나아가, 실시 예는 상기 제2 전극부의 관통 전극 없이 제1 및 제2 전극 패턴만으로 제1 및 제2 반도체 소자를 서로 연결할 수 있다. 이를 통해, 실시 예는 제1 및 제2 반도체 소자 사이의 신호 전송 거리를 최소화할 수 있고, 이에 따른 신호 전송 손실을 줄일 수 있다. 따라서, 실시 예는 상기 제1 및 제2 반도체 소자의 동작 특성을 향상시킬 수 있다.
또한, 실시 예는 상기 제2 기판이 수직 방향으로 세워진 상태로 결합됨에 따라 기존의 제2 기판 대비 제2 전극부의 배선 비율을 증가시킬 수 있다. 이를 통해, 실시 예는 상기 제2 전극부에 의한 배선 저항을 낮출 수 있고, 고속 통신에서 발생하는 발열을 최소화할 수 있다.
또한, 실시 예는 다층 적층에 의한 일괄 합착이 가능하며, 이에 따른 기판 제작에 필요한 비용 및 시간을 절약할 수 있다.
또한, 실시 예는 기존의 고가의 실리콘 재질이 아닌 다양한 소재로 상기 제2 기판의 제조가 가능하며, 이에 따른 기판의 성능을 향상시키면서 고속 통신이 가능한 기판 개발이 가능하다.
이하에서는 실시 예에 따른 반도체 패키지의 제조 방법을 공정 순으로 설명하기로 한다.
도 16 내지 27은 실시 예에 따른 반도체 패키지의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
도 16의 (A) 및 (B)를 참조하면, 실시 예는 제2 기판의 제조를 위한 기재를 준비한다. 상기 기재는 제2 절연층(210)의 제1층(211) 및 상기 제1층(211) 상에 배치된 금속층(220C)을 포함한다. 상기 금속층(220C)은 일정 두께를 가진다. 상기 금속층(220C)의 두께는 1㎛ 내지 5㎛의 범위를 가진다. 이때, 실시 예의 제2 기판(200)은 최종적인 반도체 패키지의 구조에서 수직으로 세워져 결합된다. 이에 따라 상기 반도체 패키지에 결합된 상태에서의 상기 제2 기판(200)의 제2 전극부(220)의 제1 전극 패턴(221)의 선폭은 상기 금속층(220C)의 두께에 의해 결정된다. 상기 금속층(220C)의 두께가 1㎛ 미만이면, 상기 금속층(220C)을 이용하여 상기 제2 전극부(220)의 제1 전극 패턴(221)의 패터닝 공정을 용이하게 진행할 수 없고, 이에 따라 상기 제1 전극 패턴(221)의 전기적 개방 문제와 같은 전기적 신뢰성 문제가 발생할 수 있다. 또한, 상기 금속층(220C)의 두께가 5㎛를 초과하면, 상기 제2 전극부(220)의 제1 전극 패턴(221)의 폭이 증가할 수 있고, 이에 따라 제한된 공간 내에 제1 및 제2 반도체 소자의 단자들을 연결하기 위한 모든 제1 전극 패턴(221)을 배치하기 어려울 수 있다.
한편, 상기 제2 절연층(210)의 제1층(211)은 신축성을 가진 절연물질일 수 있다. 이를 통해 실시 예는 롤-투-롤 공정을 통해 이하에서 설명되는 공정을 진행할 수 있다.
다음으로, 도 17의 (A) 및 (B)를 참조하면, 실시 예는 상기 제2 절연층(210)의 상기 제1층(211) 상에 배치된 금속층(220C)을 패터닝할 수 있다. 이를 통해, 상기 제2 절연층(210)의 상기 제1층(211) 상에는 제2 전극부(220)의 제1-1 전극 패턴(221-1)이 형성될 수 있다.
한편, 도 16 및 도 17에서는 상기 제2 절연층(210)의 제1층(211) 상에 하나의 제2 기판(200)에 적용될 제2 전극부(220)의 제1-1 전극 패턴(221-1)만이 형성되는 것으로 도시하였으나, 이에 한정되지 않는다.
예를 들어, 도 18을 참조하면, 상기 절연층(210)의 제1층(211) 상에는 복수의 제2 기판(200)에 각각 적용될 제2 전극부(220)의 제1-1 전극 패턴(221-1)이 각각 형성될 수 있다. 그리고 실시 예는 최종적으로 복수의 제2 기판에 적용될 제2 전극부를 다이싱하여 이를 개별 유닛으로 분리할 수 있을 것이다. 이 경우, 실시 예는 다수의 제2 기판을 한번의 공정으로 동시 제작이 가능하며,
다음으로, 도 19를 참조하면, 실시 예는 도 16 및 도 17의 공정을 반복 진행한다. 예를 들어, 실시 예는 도 16 및 도 17의 공정을 반복 진행하여, 제1층(211) 및 상기 제1층(221-1) 상에 배치된 제1-1 전극 패턴(221-1)을 포함하는 제1 단위 유닛과, 제2층(212) 및 상기 제2층(221-2) 상에 배치된 제1-2 전극 패턴(221-2)을 포함하는 제2 단위 유닛과, 제3층(213) 및 상기 제3층(221-3) 상에 배치된 제1-3 전극 패턴(221-3)을 포함하는 제3 단위 유닛과, 제4층(214) 및 상기 제4층(221-4) 상에 배치된 제1-4 전극 패턴(221-4)을 포함하는 제4 단위 유닛과, 제5층(215) 및 상기 제5층(221-1) 상에 배치된 제1-5 전극 패턴(221-5)을 포함하는 제5 단위 유닛을 각각 제조할 수 있다.
다음으로, 도 20의 (A) 및 (B)를 참조하면, 실시 예는 도 19를 통해 제조된 단위 유닛들을 수직 방향으로 세워 정렬하고 이를 접합하는 공정을 진행할 수 있다. 이를 통해, 상기 단위 유닛들은 서로 수평 방향으로 적층된 구조를 가질 수 있다. 다만, 상기 단위 유닛들이 서로 개별 공정을 통해 각각 제조된 이후에 이들이 서로 접합되는 것으로 설명하였으나, 이에 한정되지 않는다.
다음으로, 도 21의 (A) 및 (B)를 참조하면, 실시 예는 상기 제2 절연층(210)의 상면에 제1 홀(222H)을 형성하는 공정을 진행한다. 상기 제1 홀(222H)은 상기 제2 절연층(210) 내에 배치된 제2 전극부(220)의 제1 전극 패턴(221)의 단부와 수직으로 중첩된다. 예를 들어, 제1 홀(222H)은 상기 제1 전극 패턴(221)의 단부를 노출시킬 수 있다.
다음으로, 도 22의 (A) 및 (B)를 참조하면, 실시 예는 상기 제2 절연층(210) 상에 포토레지스트 필름(PR)를 형성한다. 그리고, 실시 예는 상기 제2 절연층(210)의 상면에 형성된 상기 제1 홀(222H)과 수직으로 중첩되는 제2 홀(PRH)을 상기 포토레지스트 필름(PR)에 형성한다.
다음으로, 도 23의 (A) 및 (B)를 참조하면, 실시 예는 상기 제1홀(222H) 및 상기 제2홀(PRH)을 전도성 물질을 충진하여 상기 제1 전극 패턴(221)과 연결되는 제2 전극 패턴(222)을 형성하는 공정을 진행한다. 상기 제2 전극 패턴(222)은 제1 홀(222H)을 채우는 부분과 상기 제2 홀(PRH)을 채우는 부분을 포함한다. 따라서, 상기 제2 전극 패턴(222)은 상기 제2 절연층(210) 내에 매립되는 부분과, 상기 제2 절연층(210) 상으로 돌출되는 부분을 포함한다.
다음으로, 도 24의 (A) 및 (B)를 참조하면, 실시 예는 상기 포토레지스트 필름(PR)를 제거한다. 이를 통해, 실시 예는 상기 제2 기판(200)을 제조할 수 있다.
다음으로, 도 25를 참조하면, 실시 예는 제1 기판(100)을 제조하는 공정을 진행한다. 이때, 상기 제1 기판(100)은 상기 제2 기판(200)을 제조하는 공정 이전에 진행될 수 있고, 이후에 진행될 수 있다. 상기 제1 기판(100)은 상기 제1 기판(100)의 상면에서 일부 영역을 관통하는 수용 공간(110C)을 포함한다. 그리고, 실시 예는 상기 수용 공간(110C)의 바닥면에 접착 부재(150)를 배치한다.
다음으로, 도 26을 참조하면, 실시 예는 상기 접착 부재(150)를 이용하여, 상기 제1 기판(100)의 수용 공간(110C) 내에 제2 기판(200)을 결합한다. 이때, 상이 제2 기판(200)은 수직으로 세워진 상태로 결합된다. 예를 들어, 상기 제2 기판(200)에 구비된 제2 절연층(210)의 복수의 층들은 서로 수평 방향으로 적층된 상태로 상기 제1 기판(100)에 결합된다. 예를 들어, 상기 제2 기판(200)에 구비된 제2 전극부(220)의 제1 전극 패턴(221)들은 상기 제1 기판(100)의 측면과 마주보는 방향으로 배치된 상태로 상기 제1 기판(100)에 결합된다.
다음으로, 도 27을 참조하면, 실시 예는 제1 몰딩 부재(140)를 형성하여 상기 제2 기판(200)을 몰딩한다. 또한, 실시 예는 상기 제1 기판(100)과 제2 기판(200) 상에 접속부를 배치하고 제1 반도체 소자(310) 및 제2 반도체 소자(320)를 실장하는 공정을 진행한다. 또한, 실시 예는 상기 제1 반도체 소자(310) 및 제2 반도체 소자(320)를 몰딩하는 제2 몰딩 부재(380)를 형성하는 공정을 진행한다. 또한, 실시 예는 상기 제1 기판(100)의 하부에 배치된 제1 전극부(130) 하에 제5 접속부(370)를 배치한다.
이를 통해, 실시 예는 제1 기판(100)에 제2 기판(200)이 수직으로 세워진 상태로 결합된 반도체 패키지가 제조될 수 있다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (12)

  1. 제1 절연층 및 상기 제1 절연층 상에 배치된 제1 전극부를 포함하는 제1 기판을 제조하고,
    상기 제1 기판에 상기 제1 절연층으로 상면으로부터 일부 영역을 관통하는 수용 공간을 형성하고,
    제2 절연층 및 상기 제2 절연층 상에 배치된 제2 전극부를 포함하는 제2 기판을 제조하고,
    상기 제2 기판을 수직으로 세운 상태로 상기 제1 기판의 상기 수용 공간에 결합하는 것을 포함하는,
    반도체 패키지의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 절연층은 복수의 층을 포함하고,
    상기 제2 절연층의 상기 복수의 층은 상기 수용 공간 내에 수평 방향으로 적층된,
    반도체 패키지의 제조 방법.
  3. 제2항에 있어서,
    상기 제2 전극부는,
    상기 제2 절연층 내에 배치된 제1 전극 패턴과,
    상기 제2 절연층 상에 배치되고, 상기 제1 전극 패턴과 연결된 제2 전극 패턴을 포함하는,
    반도체 패키지의 제조 방법.
  4. 제3항에 있어서,
    상기 제1 전극부 및 상기 제2 전극 패턴 상에 접속부를 배치하고,
    상기 접속부 상에 반도체 소자를 실장하는 것을 포함하는,
    반도체 패키지의 제조 방법.
  5. 제4항에 있어서,
    상기 제1 전극부는 상기 제2 전극 패턴을 사이에 두고 이격된 복수의 제1 패드 및 제2 패드를 포함하고,
    상기 제2 전극 패턴은 상기 제1 패드에 인접한 제1그룹의 제2 전극 패턴 및 상기 제2 패드에 인접한 제2그룹의 제2 전극 패턴을 포함하고,
    상기 반도체 소자는,
    상기 제1 패드 및 상기 제1그룹의 제2 전극 패턴 상에 배치된 제1 반도체 소자; 및
    상기 제2 패드 및 상기 제2그룹의 제2 전극 패턴 상에 배치된 제2 반도체 소자를 포함하는,
    반도체 패키지의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 반도체 소자 및 제2 반도체 소자는,
    상기 제2 기판의 상기 제1 전극 패턴 및 제2 전극 패턴을 통해 서로 전기적으로 연결된,
    반도체 패키지의 제조 방법.
  7. 제3항에 있어서,
    상기 제1 전극 패턴은 상기 제2 절연층의 측면에 수직 방향을 따라 연장된 제1 부분과, 상기 제1 부분으로부터 절곡되는 제2 부분을 포함하는,
    반도체 패키지의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 전극 패턴의 상기 제1 및 제2 부분의 폭은 서로 동일한,
    반도체 패키지의 제조 방법.
  9. 제7항에 있어서,
    상기 제2 전극 패턴은 복수 개 구비되고,
    상기 제1 전극 패턴은 일단이 상기 제2 전극 패턴 중 어느 하나에 직접 연결되고, 타단이 상기 제2 전극 패턴 중 다른 하나에 직접 연결된 제1-1 전극 패턴을 포함하는,
    반도체 패키지의 제조 방법.
  10. 제9항에 있어서,
    상기 제2 전극부는 상기 제2 절연층을 관통하는 관통 전극을 포함하고,
    상기 제1 전극 패턴은 일단이 상기 제2 전극 패턴 중 어느 하나에 연결되고, 타단이 상기 관통 전극에 연결된 제1-2 전극 패턴을 포함하는,
    반도체 패키지의 제조 방법.
  11. 제10항에 있어서,
    상기 관통 전극은 상기 제2 절연층을 수평 방향을 따라 관통하는,
    반도체 패키지의 제조 방법.
  12. 제11항에 있어서,
    상기 관통 전극은 수평 방향을 따라 두께가 변화하는,
    반도체 패키지의 제조 방법.
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