KR20240053652A - Iii족 질화물 발광 디바이스, iii족 질화물 에피택셜 웨이퍼, iii족 질화물 발광 디바이스를 제작하는 방법 - Google Patents

Iii족 질화물 발광 디바이스, iii족 질화물 에피택셜 웨이퍼, iii족 질화물 발광 디바이스를 제작하는 방법 Download PDF

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KR20240053652A
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켄지로 우에스기
히데토 미야케
타카오 나카무라
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고쿠리츠다이가쿠호진 미에다이가쿠
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Abstract

[해결수단] III족 질화물 발광 디바이스는 (10-12)면의 X선 로킹 커브의 반치폭이 1000arcsec 이하인 AlXGa1 - XN(X는 0보다 크고 1 이하)을 포함하고 지지체의 주면을 덮는 압축 변형을 내포하는 템플릿층을 포함하는 템플릿 부재, 285nm 이하의 심자외 파장 영역에 피크 파장을 갖는 빛을 발생하고, 압축 변형을 내포하는 AlGaN을 포함하는 활성층, 및 템플릿 부재 상에 설치된 n형 III족 질화물 반도체 영역을 구비하며, 이 III족 질화물 반도체 영역은 템플릿층 상에 제1 n형 III족 질화물 반도체층, 및 제1 n형 III족 질화물 반도체층 상에 제2 n형 III족 질화물 반도체층을 포함하고, 제1 n형 III족 질화물 반도체층은 템플릿층을 기준으로 하여 격자 완화율 2% 이하를 가지며, 제2 n형 III족 질화물 반도체층은 표면 거칠기 0.4nm 이하를 갖는다.

Description

III족 질화물 발광 디바이스, III족 질화물 에피택셜 웨이퍼, III족 질화물 발광 디바이스를 제작하는 방법
본 발명은 III족 질화물 발광 디바이스, III족 질화물 에피택셜 웨이퍼, 및 III족 질화물 발광 디바이스를 제작하는 방법에 관한 것이다.
특허문헌 1은 템플릿 구조를 개시한다.
특허문헌 2는 질화물 반도체 자외선 발광 소자를 개시한다. 질화물 반도체 자외선 발광 소자는 n형 AlGaN계 반도체층으로 이루어진 n형 클래드층, 활성층, p형 클래드층 및 n형 컨택트층을 구비한다. 활성층은 밴드갭 에너지 3.4eV 이상의 AlGaN계 반도체층을 갖는다.
특허문헌 3은 질화물 반도체 발광 소자를 개시한다. 질화물 반도체 발광 소자는 n형 적층체, 활성층 및 p형 적층체를 포함하는 반도체 적층체를 구비한다. 중간층은 n-컨택트층 상에 설치된다. n형 적층체가 AlxGa1 - xN 재료(0.7≤x≤1.0)로 이루어진 n-컨택트층 및 이 n-컨택트층 상에 설치된 n-클래드층을 갖는다.
특허문헌 4는 반도체 발광 소자를 개시한다. 반도체 발광 소자는 n형 제1 클래드층, n형 제2 클래드층, 활성층 및 p형 반도체층을 구비한다. n형 제1 클래드층은 질화알루미늄(AlN)층 상에 설치되는 n형 AlGaN계 반도체로 이루어진다. n형 제2 클래드층은 n형 제1 클래드층 상에 설치되고, n형 제1 클래드층보다 AlN 몰 분율이 낮고, 또한 AlN 몰 분율이 50% 이하인 n형 AlGaN계 반도체로 이루어진다.
특허문헌 5는 반도체 발광 소자를 개시한다. 반도체 발광 소자는 n형 클래드층과 평탄화층과 활성층과 p형 반도체층을 구비한다. n형 클래드층은 AlN 몰 분율이 20% 이상인 n형 AlGaN계 반도체 재료로 이루어진다. 평탄화층은 n형 클래드층 상에 설치되는 AlGaN계 반도체 재료로 이루어진다.
특허문헌 1: 일본공개특허 2017-55116호 공보 특허문헌 2: 일본공개특허 2012-89754호 공보 특허문헌 3: 일본공개특허 2010-161311호 공보 특허문헌 4: 일본공개특허 2018-156970호 공보 특허문헌 5: 일본공개특허 2019-33284호 공보
III족 질화물을 이용하는 반도체 발광 디바이스는 청색의 파장 및 이보다 긴 파장 영역에서는 GaN(질화갈륨) 배리어층 및 InGaN 우물층을 포함하는 활성층을 가지며, 또한 사파이어 기판 상의 GaN 템플릿층 또는 GaN 기판 상에 제작된다. 이에 반해, 자외선의 파장 영역에서는 반도체 발광 디바이스는 예를 들면 AlGaN 배리어층 및 AlGaN 우물층을 포함하는 활성층을 가지며, 또한 사파이어 기판 상의 AlN(질화알루미늄) 템플릿층 또는 AlN 기판 상에 제작된다.
예를 들어 청색 반도체 레이저를 전기적인 측면에서 검토하면 n형 반도체에는 실리콘 첨가의 GaN에 의한 저저항이 제공되는 반면, p형 반도체에는 마그네슘 도펀트 및 AlGaN을 이용하는 것에 기인하여 n형 반도체에 비해 높은 전기 저항이 제공된다.
자외선, 예를 들어 심자외 파장 영역의 발광을 제공하는 반도체 발광 디바이스를 전기적인 측면에서 검토하면, p형 반도체에는 청색 반도체 레이저의 AlGaN에 비해 큰 Al 조성의 AlGaN에 마그네슘을 첨가한다. n형 반도체에는 도펀트로서 실리콘을 계속해서 이용할 수 있다. 그러나, n형 반도체층은 AlN 템플릿층을 이용하는 것에 기인하여, 베이스가 되는 반도체는 높은 Al 조성의 AlGaN 또는 AlN으로 GaN으로부터 변경된다.
n형 반도체의 관점에서 청색 발광 디바이스 및 자외선 발광 디바이스를 비교하면 청색 발광 디바이스, 특히 반도체 레이저에서는 캐리어 속박을 달성하기 위해 기판의 GaN 반도체로부터 활성층을 향하여 Al 조성을 높이고 있다. 한편, 자외선 발광 디바이스, 예를 들어 심자외 발광 다이오드에서는 활성층의 발광 파장을 가능하게 하는 Al 조성을 위해 기판의 AlN 반도체로부터 활성층을 향하여 Al 조성을 내려간다.
이와 같이, 심자외 파장의 반도체 발광 디바이스는 장파장의 청색 발광 디바이스와는 다른 재료 환경에서 개발되어 있다.
특허문헌 1은 우수한 품질의 템플릿을 개시한다. 특허문헌 1의 우수한 품질의 템플릿은 큰 Al 조성, 예를 들어 AlN의 주면을 제공한다. 심자외 파장 영역, 특히 285nm 부근 및 추가적인 단파장 영역에서는 III족 질화물 발광 디바이스의 발광 강도가 저하된다. 압축 변형을 내포하는 활성층에는 심자외 파장 영역에서 발광 강도를 증대할 수 있을 가능성이 있다. 특허문헌 2 내지 특허문헌 5는 모두 압축 변형을 내포하는 활성층을 개시하지 않는다.
본 발명의 몇 가지 측면은 압축 변형을 내포하는 활성층을 구비하는 III족 질화물 발광 디바이스, III족 질화물 에피택셜 웨이퍼, III족 질화물 발광 디바이스를 제작하는 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 본 발명의 제1 측면에 관한 III족 질화물 발광 디바이스는 III족 질화물과 다른 재료로 이루어진 주면을 갖는 지지체와, (10-12)면의 X선 로킹 커브의 반치폭이 1000arcsec 이하인 AlXGa1 - XN(X는 0보다 크고 1 이하)을 포함하고 상기 지지체의 상기 주면을 덮는 압축 변형을 내포하는 템플릿층을 포함하는 템플릿 부재와, 285nm 이하의 심자외 파장 영역에 피크 파장을 갖는 빛을 발생하도록 상기 템플릿 부재 상에 설치되고, 압축 변형을 내포하는 AlGaN을 포함하는 활성층과, 상기 템플릿 부재와 상기 활성층의 사이에 설치되고, III족 구성원소로서 Al을 포함하는 n형 III족 질화물 반도체 영역을 구비하며, 상기 n형 III족 질화물 반도체 영역은 상기 템플릿층과 상기 활성층의 사이에 설치된 제1 n형 III족 질화물 반도체층과, 상기 제1 n형 III족 질화물 반도체층과 상기 활성층의 사이에 설치된 제2 n형 III족 질화물 반도체층을 포함하고, 상기 제1 n형 III족 질화물 반도체층은 상기 템플릿층을 기준으로 하여 2% 이하의 격자 완화율을 가지며, 상기 제2 n형 III족 질화물 반도체층은 0.4nm 이하의 표면 거칠기를 갖는다.
본 발명의 제2 측면에 관한 III족 질화물 에피택셜 웨이퍼는 III족 질화물과 다른 재료로 이루어진 주면을 갖는 기판과, (10-12)면의 X선 로킹 커브의 반치폭이 1000arcsec 이하인 AlXGa1 - XN(X는 0보다 크고 1 이하)을 포함하고 상기 기판의 상기 주면을 덮는 압축 변형을 내포하는 템플릿층을 포함하는 템플릿 기판과, 285nm 이하의 심자외 파장 영역에 피크 파장을 갖는 빛을 발생하도록 상기 템플릿 기판 상에 설치되고, 압축 변형을 내포하는 AlGaN을 포함하는 활성층과, 상기 템플릿 기판과 상기 활성층의 사이에 설치되고, III족 구성원소로서 Al을 포함하는 n형 III족 질화물 반도체 영역을 구비하며, 상기 n형 III족 질화물 반도체 영역은 상기 템플릿층과 상기 활성층의 사이에 설치된 제1 n형 III족 질화물 반도체층과, 상기 제1 n형 III족 질화물 반도체층과 상기 활성층의 사이에 설치된 제2 n형 III족 질화물 반도체층을 포함하고, 상기 제1 n형 III족 질화물 반도체층은 상기 템플릿층을 기준으로 하여 2% 이하의 격자 완화율을 가지며, 상기 제2 n형 III족 질화물 반도체층은 0.4nm 이하의 표면 거칠기를 갖는다.
본 발명의 제3 측면에 관한 III족 질화물 발광 디바이스를 제작하는 방법은 III족 질화물과 다른 재료로 이루어진 주면을 갖는 기판과, (10-12)면의 X선 로킹 커브의 반치폭이 1000arcsec 이하인 AlXGa1 - XN(X는 0보다 크고 1 이하)을 포함하고 상기 기판의 상기 주면을 덮는 템플릿층을 포함하는 템플릿을 준비하는 것과, n형 도펀트를 포함하는 제1 n형 III족 질화물 반도체층 및 n형 도펀트를 포함하는 제2 n형 III족 질화물 반도체층을 갖는 n형 III족 질화물 반도체 영역과, 285nm 이하의 심자외 파장 영역에 피크 파장을 가지고 있고 AlGaN을 포함하는 활성층을 갖는 III족 질화물 적층체를 상기 템플릿층 상에 성장하는 것을 포함하며, 상기 제1 n형 III족 질화물 반도체층은 상기 템플릿층과 상기 활성층의 사이에 설치되고, 상기 제2 n형 III족 질화물 반도체층은 상기 제1 n형 III족 질화물 반도체층과 상기 활성층의 사이에 설치되며, III족 질화물 적층체를 상기 템플릿층 상에 성장하는 것은 상기 제1 n형 III족 질화물 반도체층의 성장에서의 성장 온도가 상기 제2 n형 III족 질화물 반도체층의 성장에서의 성장 온도보다 높다는 제1 조건, 상기 제1 n형 III족 질화물 반도체층의 성장에서의 성장 속도가 상기 제2 n형 III족 질화물 반도체층의 성장에서의 성장 속도보다 느리다는 제2 조건, 및 상기 제1 n형 III족 질화물 반도체층의 성장에서의 암모니아 분압이 상기 제2 n형 III족 질화물 반도체층의 성장에서의 암모니아 분압보다 높다는 제3 조건 중 적어도 어느 하나의 조건을 이용하여, 상기 제1 n형 III족 질화물 반도체층 및 상기 제2 n형 III족 질화물 반도체층을 성장하는 것을 포함한다.
제1 측면에 의하면 압축 변형을 내포하는 활성층을 구비하는 III족 질화물 발광 디바이스를 제공할 수 있다. 제2 측면에 의하면 압축 변형을 내포하는 활성층을 위한 반도체 영역을 포함하는 III족 질화물 에피택셜 웨이퍼를 제공할 수 있다. 제3 측면에 의하면 압축 변형을 내포하는 활성층을 III족 질화물 발광 디바이스에 제공 가능한 III족 질화물 발광 디바이스를 제작하는 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시형태에 관한 III족 질화물 발광 디바이스(이하 「발광 디바이스」라고 함)를 모식적으로 나타내는 도면이다.
도 2는 본 발명의 일 실시형태에 관한 발광 디바이스의 실시예를 나타내는 도면이다.
도 3은 본 발명의 일 실시형태에 관한 III족 질화물 에피택셜 웨이퍼를 모식적으로 나타내는 도면이다.
도 4a는 본 발명의 일 실시형태에 관한 발광 디바이스를 제작하는 방법에서의 주요한 공정을 나타내는 도면이다.
도 4b는 본 발명의 일 실시형태에 관한 발광 디바이스를 제작하는 방법에서의 주요한 공정을 나타내는 도면이다.
도 5a는 본 발명의 일 실시형태에 관한 발광 디바이스를 제작하는 방법에서의 주요한 공정을 나타내는 도면이다.
도 5b는 본 발명의 일 실시형태에 관한 발광 디바이스를 제작하는 방법에서의 주요한 공정을 나타내는 도면이다.
도 6a는 본 발명의 일 실시형태에 관한 발광 디바이스를 제작하는 방법에서의 주요한 공정을 나타내는 도면이다.
도 6b는 본 발명의 일 실시형태에 관한 발광 디바이스를 제작하는 방법에서의 주요한 공정을 나타내는 도면이다.
도 7a는 본 발명의 일 실시형태에 관한 발광 디바이스를 제작하는 방법에서의 주요한 공정을 나타내는 도면이다.
도 7b는 본 발명의 일 실시형태에 관한 발광 디바이스를 제작하는 방법에서의 주요한 공정을 나타내는 도면이다.
도 8a는 실시형태에 관한 질화물 반도체 기판의 적층 구조를 개략적으로 나타내는 도면이다.
도 8b는 실시형태에 관한 발광 다이오드의 적층 구조를 개략적으로 나타내는 도면이다.
도 9는 본 실시형태에 관한 발광 디바이스를 제작하는 방법 및 에피택셜 웨이퍼를 제작하는 방법에서의 주요한 공정을 나타내는 흐름도이다.
도 10a는 미분간섭 현미경상에 의해 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 10b는 원자간력 현미경상에 의해 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 10c는 원자간력 현미경상에 의해 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 10d는 원자간력 현미경상에 의해 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 10e는 원자간력 현미경상에 의해 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 10f는 원자간력 현미경상에 의해 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 10g는 미분간섭 현미경상에 의해 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 10h는 미분간섭 현미경상에 의해 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 10i는 미분간섭 현미경상에 의해 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 11a는 미분간섭 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 11b는 미분간섭 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 11c는 미분간섭 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 11d는 미분간섭 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 11e는 미분간섭 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 12a는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 12b는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 12c는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 13a는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 13b는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 13c는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 14a는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 14b는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 14c는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 15a는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 15b는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 15c는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 15d는 도 15a의 원자간력 현미경상에서의 원자 스텝 테라스 구조의 모식적인 스케치를 나타내는 도면이다.
도 15e는 도 15b의 원자간력 현미경상에서의 원자 스텝 테라스 구조의 모식적인 스케치를 나타내는 도면이다.
도 15f는 도 15c의 원자간력 현미경상에서의 원자 스텝 테라스 구조의 모식적인 스케치를 나타내는 도면이다.
도 15g는 도 15a의 원자간력 현미경상에서의 원자 스텝 테라스 구조를 제공하는 에피 구조를 나타내는 도면이다.
도 15h는 도 15b의 원자간력 현미경상에서의 원자 스텝 테라스 구조를 제공하는 에피 구조를 나타내는 도면이다.
도 15i는 도 15c의 원자간력 현미경상에서의 원자 스텝 테라스 구조를 제공하는 에피 구조를 나타내는 도면이다.
도 16a는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 16b는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 16c는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 17a는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 17b는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 17c는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 17d는 도 17a에 도시된 표면 모폴로지의 스케치를 나타내는 도면이다.
도 17e는 도 17b에 도시된 표면 모폴로지의 스케치를 나타내는 도면이다.
도 18a는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 18b는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 18c는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 18d는 도 18a의 원자간력 현미경상에서의 원자 스텝 테라스 구조의 모식적인 스케치를 나타내는 도면이다.
도 18e는 도 18b의 원자간력 현미경상에서의 원자 스텝 테라스 구조의 모식적인 스케치를 나타내는 도면이다.
도 18f는 도 18c의 원자간력 현미경상에서의 원자 스텝 테라스 구조의 모식적인 스케치를 나타내는 도면이다.
도 19a는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 19b는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 19c는 도 19a의 원자간력 현미경상에서의 원자 스텝 테라스 구조의 모식적인 스케치를 나타내는 도면이다.
도 19d는 도 19b의 원자간력 현미경상에서의 원자 스텝 테라스 구조의 모식적인 스케치를 나타내는 도면이다.
도 20a는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 20b는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 20c는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 20d는 도 20a의 원자간력 현미경상에서의 원자 스텝 테라스 구조의 모식적인 스케치를 나타내는 도면이다.
도 20e는 도 20b의 원자간력 현미경상에서의 원자 스텝 테라스 구조의 모식적인 스케치를 나타내는 도면이다.
도 20f는 도 20c의 원자간력 현미경상에서의 원자 스텝 테라스 구조의 모식적인 스케치를 나타내는 도면이다.
도 21a는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 21b는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 21c는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 21d는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 21e는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 21f는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다.
도 22a는 실시형태에 관한 2층 구조의 전자 주입층의 표면의 캐소드루미네센스(Cathodoluminescence: CL)의 피크 에너지 분포를 나타내는 도면이다.
도 22b는 실시형태에 관한 단층 구조의 전자 주입층의 표면의 캐소드루미네센스(Cathodoluminescence: CL)의 피크 에너지 분포를 나타내는 도면이다.
도 23a는 X선 회절(X-ray Diffraction: XRD) 역격자 공간 매핑(Reciplocal Space Mapping: RSM) 상을 나타내는 도면이다.
도 23b는 X선 회절(X-ray Diffraction: XRD) 역격자 공간 매핑(Reciplocal Space Mapping: RSM) 상을 나타내는 도면이다.
도 24는 실시형태에 관한 질화물 반도체 적층(2층의 전자 주입층)의 이차 이온 질량 분석(Secondary ion mass spectrometry: SIMS)법을 이용한 분석의 결과를 나타내는 도면이다.
도 25a는 실시형태에 관한 발광 다이오드의 특성과 전자 주입층의 면내 격자 상수의 사이의 관계를 나타내는 도면이다.
도 25b는 실시형태에 관한 발광 다이오드의 특성과 전자 주입층의 면내 격자 상수의 사이의 관계를 나타내는 도면이다.
도 25c는 실시형태에 관한 발광 다이오드의 특성과 전자 주입층의 면내 격자 상수의 사이의 관계를 나타내는 도면이다.
도 25d는 실시형태에 관한 발광 다이오드의 특성과 전자 주입층의 면내 격자 상수의 사이의 관계를 나타내는 도면이다.
도 25e는 실시형태에 관한 발광 다이오드의 특성과 전자 주입층의 면내 격자 상수의 사이의 관계를 나타내는 도면이다.
도 25f는 실시형태에 관한 발광 다이오드의 특성과 전자 주입층의 면내 격자 상수의 사이의 관계를 나타내는 도면이다.
도 25g는 실시형태에 관한 발광 다이오드의 특성과 전자 주입층의 면내 격자 상수의 사이의 관계를 나타내는 도면이다.
도 25h는 실시형태에 관한 발광 다이오드의 특성과 전자 주입층의 면내 격자 상수의 사이의 관계를 나타내는 도면이다.
도 26a는 활성층의 Al 조성과 토탈 분극(자발 분극과 피에조 분극의 합)의 관계를 나타내는 도면이다.
도 26b는 활성층의 Al 조성과 토탈 분극(자발 분극과 피에조 분극의 합)의 관계를 나타내는 도면이다.
도 26c는 활성층의 Al 조성과 토탈 분극(자발 분극과 피에조 분극의 합)의 관계를 나타내는 도면이다.
도 27a는 참고예 및 본 실시예에 관한 발광 다이오드의 발광 스펙트럼을 나타내는 도면이다.
도 27b는 참고예 및 본 실시예에 관한 발광 다이오드의 발광 스펙트럼을 나타내는 도면이다.
이하, 도면을 참조하여 본 발명을 실시하기 위한 각 실시형태에 대해 설명한다. 동일 및 유사한 것에는 동일 또는 유사한 부호를 부여하고, 복사적인 중복적인 기술을 생략한다.
발광 디바이스는 예를 들면 발광 다이오드, 반도체 레이저, 전자선 여기에 의한 광원 등의 발광을 위한 활성층이 III족 질화물을 구비하는 반도체 소자로서, n형 반도체층이 III족 질화물을 구비할 수 있고, 나아가 필요한 경우에는 p형 반도체층이 III족 질화물을 구비할 수 있다.
도 1은 본 발명의 일 실시형태에 관한 발광 디바이스를 모식적으로 나타내는 도면이다. 도 2는 본 발명의 일 실시형태에 관한 발광 디바이스의 일 실시예를 나타내는 도면이다. 도 1은 도 2의 I-I선을 따라 취해진 단면이다. 계속되는 설명에서는 발광 디바이스(110)는 발광 다이오드의 구조를 갖는다.
도 1을 참조하면 발광 디바이스(110)는 템플릿 부재(112)와, 활성층(114)과, 활성층(114)에 캐리어를 공급하는 n형 III족 질화물 반도체 영역(이하 「질화물 반도체 영역」이라고 함)(116)을 구비한다. 템플릿 부재(112)는 지지체(118) 및 템플릿층(120)을 포함한다. 지지체(118)는 III족 질화물과 다른 재료로 이루어진 주면(118a)을 갖는다. 템플릿층(120)은 AlXGa1 - XN(X는 0보다 크고 1 이하)을 포함하고 지지체(118)의 주면(118a)을 덮는다. AlXGa1 - XN은 예를 들면 (10-12)면의 X선 로킹 커브의 반치폭이 1000arcsec 이하일 수 있고, 압축 변형을 내포한다. 이 압축 변형은 활성층(114)에 가해지는 변형의 근원이다. 템플릿층(120)은 예를 들면 2000nm 이하이며 100nm 이상일 수 있고, 예를 들면 500nm이다. 템플릿층(120)의 AlXGa1-XN은 AlN(X=1)일 수 있고, 이 때, 압축 변형을 내포하는 AlN을 템플릿층(120)에 제공한다.
한정이 아니라 예시로서 지지체(118)는 탄소, 질화붕소(BN), 산화알루미늄(사파이어), 세라믹, 탄화규소, 고융점 금속, 지르코니아, 탄화탄탈(TaC), ScAlMgO4 중 적어도 하나의 재료를 포함할 수 있다. 예를 들면, 지지체(118)는 육방정계의 결정 구조를 가질 수 있고, 지지체(118)의 주면(118a)은 한정이 아니라 예시로서 해당 결정 구조의 c면에 대해 0.5도 이하의 오프각을 갖는다.
활성층(114)은 285nm 이하의 심자외 파장 영역에 피크 파장을 갖는 빛을 발생하도록 템플릿 부재(112) 상에 설치되고, 또한 압축 변형을 내포하는 AlGaN을 포함한다.
질화물 반도체 영역(116)은 템플릿 부재(112)와 활성층(114)의 사이에 설치되고, 또한 III족 구성원소로서 Al을 포함한다. 질화물 반도체 영역(116)은 복수의 n형 III족 질화물 반도체층, 예를 들면 제1 n형 III족 질화물 반도체층(이하 「제1 n형 반도체층」이라고 함)(122) 및 제2 n형 III족 질화물 반도체층(이하 「제2 n형 반도체층」이라고 함)(124)을 포함할 수 있다. 제1 n형 반도체층(122)은 템플릿층(120)과 활성층(114)의 사이에 설치되고, 제2 n형 반도체층(124)은 제1 n형 반도체층(122)과 활성층(114)의 사이에 설치된다. 제1 n형 반도체층(122)은 템플릿층(120)을 기준으로 하여 2% 이하의 격자 완화율을 갖는다. 이 격자 완화율은 X선 회절 역격자 공간 매핑법(X-ray diffraction reciprocal space mapping: XRD-RSM)을 이용하여 X'pert3 MRD(Malvern Panalytical, Malvern, UK) 장치에 의해 측정된다. 제2 n형 반도체층(124)은 0.4nm 이하의 표면 거칠기(RMS)를 갖는다. 이 표면 거칠기(RMS)는 원자간력 현미경(Atomic force microscopy: AFM)으로 평가(장치: MFP-3D Origin+ (Oxford Instruments, Abington, UK))함으로써 측정된다.
발광 디바이스(110)에 의하면 0.4nm 이하의 표면 거칠기를 갖는 제2 n형 반도체층(124)을 제1 n형 반도체층(122) 상에 설치한다. 이 작은 표면 거칠기에 의해 활성층(114)의 격자 완화를 회피할 수 있어 활성층(114)에 압축 변형을 부여할 수 있다. 또한, 1000arcsec 이하의 (10-12)면 X선 로킹 커브 반치폭의 AlXGa1 - XN의 템플릿층(120) 상에, 격자 완화율 2% 이하의 제1 n형 반도체층(122)을 설치한다. 낮은 격자 완화율에 의해 AlXGa1 - XN의 템플릿층(120)이 내포하는 압축 변형이 활성층(114)에 전반된다.
활성층(114)은 10nm 이하의 발광 스펙트럼의 반치폭을 가지도록 구성될 수 있다. 구체적으로 한정이 아니라 예시로서 활성층(114)은 단일층의 AlGaN으로 이루어질 수 있고, 또는 단일 혹은 다중의 양자 우물 구조(114a)를 가질 수 있다. 다중의 양자 우물 구조(114a)는 압축 변형을 갖는 우물층(114b), 및 압축 변형을 갖는 장벽층(114c)을 포함한다. 이 발광 디바이스(110)에 의하면 우물층(114b)의 압축 변형 및 장벽층(114c)의 압축 변형이 양자 속박 슈타르크 효과에 의해 활성층(114)의 발광을 강화할 수 있다.
낮은 표면 거칠기(RMS)의 제2 n형 반도체층(124)이 활성층(114)에 접촉을 이루면, 템플릿층(120)에 유래하는 압축 변형이 활성층(114)에 유효하게 가해진다. 구체적으로 활성층(114) 중 우물층(114b)의 AlGaN은 1.5% 이상의 압축 변형을 가질 수 있다. 템플릿층(120)에 내포하는 압축 변형은 고온 열처리를 수반하는 템플릿 기판의 휨을 억제하는 범위에서 설계한다. 에피택셜 성장을 위해 휨을 억제하여 285nm 이하의 발광 파장을 얻기 위한 우물층(114b)의 Al 조성이 증가하여 2% 이하가 된다. 이 압축 변형은 X선 회절 역격자 공간 매핑법(X-ray diffraction reciprocal space mapping: XRD-RSM)으로 평가하고, 장치로서 X'pert3 MRD(Malvern Panalytical, Malvern, UK)에 의해 측정된다.
템플릿층(120)에 접촉을 이루는 낮은 격자 완화율의 질화물 반도체 영역 상에 활성층(114)이 설치되면, 양자 우물 구조(114a)에 압축 변형이 가해진다. 우물층(114b)의 압축 변형 및 장벽층(114c)의 압축 변형에 의해, 우물층(114b)과 장벽층(114c)의 분극차가 작아진다.
구체적으로는 우물층(114b)은 언도프 AlGaN을 포함할 수 있고, 장벽층(114c)은 언도프 AlGaN을 포함할 수 있다. 장벽층(114c)의 AlGaN은 우물층(114b)의 AlGaN보다 큰 밴드갭을 갖는다. 장벽층(114c)은 필요한 경우에는 AlN을 포함할 수 있다.
제1 n형 반도체층(122)은 0.7 이상의 Al 조성을 갖는 AlGaN층일 수 있고, 제2 n형 반도체층(124)은 0.7 이상의 Al 조성을 갖는 AlGaN층일 수 있다. 이들 Al 조성 범위에 의하면 활성층(114)에 압축 변형을 부여할 수 있다.
한정이 아니라 예시로서 제1 n형 반도체층(122)은 AlGaN 또는 InAlGaN을 포함할 수 있고, 제2 n형 반도체층(124)은 AlGaN 또는 InAlGaN을 포함할 수 있다. 구체적으로 제2 n형 반도체층(124)은 0.1% 이하의 Al 조성 불균일을 가질 수 있다. 이와 같이 조성 불균일을 저감할 수 있는 것은 표면 모폴로지가 Ga 원소의 도입 효율에 영향을 주기 때문이다. 즉, 평탄성이 나쁘면 조성 불균일이 발생한다. Al 조성 불균일에 관련되는 표면 평탄성은 그 위에 성장하는 복잡한 조성이나 막두께의 조합으로 성장하는 활성층 조성에도 크게 영향을 준다. Al 조성 불균일이 0.16%인 경우, 예를 들면 활성층(114)의 조성 불균일은 Al 조성 불균일이 0.09%에 비해 2배 정도가 된다. 또한, 제2 n형 반도체층(124)의 Al 조성 불균일은 제1 n형 반도체층(122)의 Al 조성 불균일보다 작다.
한정이 아니라 예시로서 제1 n형 반도체층(122)의 두께는 제2 n형 반도체층(124)의 두께보다 커도 된다. 이 발광 디바이스(110)에 의하면 막두께의 대소 관계는 템플릿층(120) 상에서의 제1 n형 반도체층(122) 및 제2 n형 반도체층(124)의 격자 완화를 피하여, 예를 들면 AlGaN층의 격자 완화를 피하여 압축 변형을 내포하는 활성층(114)을 설치할 수 있다. 질화물 반도체 영역(116)의 두께는 예를 들면 200 ~ 3000nm일 수 있다. 제2 n형 반도체층(124)의 막두께는 10 ~ 200nm일 수 있고, 보다 바람직하게는 50 ~ 150nm일 수 있다.
구체적으로 제1 n형 반도체층(122)의 막두께는 2800nm 이하이며, 제2 n형 반도체층(124)의 막두께는 200nm 이하이다. 이들 막두께의 범위는 템플릿층(120) 상에의 제1 n형 반도체층(122) 및 제2 n형 반도체층(124)의 AlGaN의 격자 완화를 피하여 압축 변형을 내포하는 활성층(114)을 설치하는 것을 용이하게 한다. 본 실시예에서는 제1 n형 반도체층(122)은 제2 n형 반도체층(124)에 접하여 있다. 제2 n형 반도체층(124)은 활성층(114)에 접하여 있다.
한정이 아니라 예시로서 제2 n형 반도체층(124)은 제1 n형 반도체층(122)의 제1 Al 조성보다 작은 제2 Al 조성을 가질 수 있다. 혹은 제2 n형 반도체층(124)은 제1 n형 반도체층(122)의 제1 Al 조성에 실질적으로 동일한 제2 Al 조성을 가질 수 있다.
발광 디바이스(110)는 활성층(114)과 템플릿 부재(112)의 사이에 위치하는 하측 III족 질화물 적층체(113)와, 활성층(114) 상에 위치하는 상측 III족 질화물 적층체(115)를 갖는다. 본 실시예에서는 하측 III족 질화물 적층체(113)는 템플릿층(120)에 접합(119a)을 이루어 템플릿층(120)의 AlXGa1 - XN에 기인하는 압축 변형을 가질 수 있다. 또한, 하측 III족 질화물 적층체(113)는 활성층(114)에 접합(119b)을 이룬다. 활성층(114)은 템플릿층(120)의 AlXGa1 - XN에 기인하는 압축 변형을 내포할 수 있다. 한편, 상측 III족 질화물 적층체(115)의 적어도 일부는 격자 완화되어 있어도 된다. 상측 III족 질화물 적층체(115)는 활성층(114) 상에 설치되어 활성층(114)에 캐리어를 공급한다.
하측 III족 질화물 적층체(113)는 질화물 반도체 영역(116)에 추가하여 1 또는 복수의 III족 질화물 반도체층을 포함할 수 있다.
구체적으로는 하측 III족 질화물 적층체(113)는 하지층, 구체적으로 AlUGa1 - UN층(130)(U는 X 이하이며, 제로보다 큼)을 포함할 수 있다. AlUGa1 - UN층(130)은 예를 들면 언도프일 수 있고, 템플릿층(120)을 덮도록 설치될 수 있다. 구체적으로 AlUGa1-UN층(130)은 AlN으로 이루어질 수 있다.
한정이 아니라 예시로서 AlUGa1 - UN층(130)은 예를 들면 4×106cm-2 이하의 나선 전위 밀도를 가질 수 있다. AlUGa1 - UN층(130)은 예를 들면 9×108cm-2 이하의 관통 전위 밀도를 가질 수 있다. 언도프 AlUGa1 - UN층(130)은 압축 변형을 내포할 수 있다. 템플릿층(120)에 대한 AlUGa1 - UN층(130)의 격자 완화율은 2% 이하이다. 이 발광 디바이스(110)에 의하면 AlUGa1 - UN층(130)에 의하면 템플릿층(120)의 전위 밀도 및 압축 변형을 이어받는 것을 가능하게 한다.
하측 III족 질화물 적층체(113)는 다른 하지층, 구체적으로 AlVGa1 - VN층(132)(V는 1보다 작고 0.8보다 큼. V는 U보다 작음)을 포함할 수 있다. AlVGa1 - VN층(132)은 예를 들면 언도프일 수 있고, 구체적으로 AlGaN으로 이루어질 수 있다. AlVGa1-VN층(132)은 AlUGa1 - UN층(130) 상에 설치될 수 있다. AlVGa1 - VN층(132)은 예를 들면 4×106cm-2 이하의 나선 성분을 포함하는 전위 밀도를 가질 수 있다. AlVGa1 - VN층(132)은 하지로부터의 압축 변형을 내포할 수 있다. 템플릿층(120)이 AlN인 경우, 이 템플릿층(120)에 대한 AlUGa1 - UN층의 격자 완화율은 2% 이하이다. 이 발광 디바이스(110)에 의하면 AlVGa1 - VN층(132)은 템플릿층(120)의 관통 전위 밀도 및 압축 변형을 이어받으면서 Al 조성을 활성층(114)을 향하여 내릴 수 있다.
하측 III족 질화물 적층체(113)에서는 템플릿층(120)에 대한 제2 n형 반도체층(124)의 격자 완화율은 2% 이하일 수 있다. 하측 III족 질화물 적층체(113)는 전극(n측 전극(148))과 접속된다. 이 경우, 하측 III족 질화물 적층체(113)에서는 면내 방향으로 전류가 흐른다. n형 반도체 영역의 막두께는 두꺼울수록 그 저항은 낮아져 구동 전압을 저감할 수 있다. 그러나, n형 반도체 영역이 너무 두꺼우면 n형 반도체 영역의 격자 완화율이 증대하여 압축 변형이 활성층에 유효하게 전해지지 않게 된다. 제2 n형 반도체층(124)의 2% 이하의 격자 완화율은 양호한 전류로를 위한 막두께를 n형 반도체에 부여하는 것 및 활성층에 압축 변형을 유효하게 전달하는 것을 가능하게 한다.
본 실시예에서는 질화물 반도체 영역(116)은 AlVGa1 - VN층(132)에 접합(119c)을 이루고 있다. AlVGa1 - VN층(132)은 AlUGa1 - UN층(130)에 접합(119d)을 이룬다. 하측 III족 질화물 적층체(113)는 질화물 반도체 영역(116)에 추가하여 AlUGa1 - UN층(130) 및 AlVGa1 - VN층(132)을 갖는다. 이들 AlUGa1 - UN층(130) 및 AlVGa1 - VN층(132)은 템플릿층(120)의 압축 변형을 활성층(114)에 전하는 하지를 형성할 수 있다. 질화물 반도체 영역(116)은 AlVGa1 - VN층(132)의 Al 조성보다 작은 Al 조성을 가지며, 또한 우물층(114b)의 Al 조성보다 큰 Al 조성을 갖는다.
하측 III족 질화물 적층체(113)는 템플릿 부재(112)에서 활성층(114)으로의 방향으로 단조롭게(계단형상으로 동일한 방향으로 변화하는 것도 포함함) 변화하는 Al 조성 프로파일(Al-P)을 갖는다. Al 조성 프로파일(Al-P)은 템플릿층(120)의 Al 조성이 우물층(114b)의 Al 조성보다 큰 경우에서, 템플릿층(120)의 Al 조성이 템플릿층(120)에서 활성층(114)으로의 방향으로 증가하지 않는 것을 의미한다.
이어서, 상측 III족 질화물 적층체(115)를 설명한다. 상측 III족 질화물 적층체(115)는 예를 들면 전자 블록층(134), p형 조성 경사층(136) 및 p형 컨택트층(138)을 포함할 수 있다. 전자 블록층(134), p형 조성 경사층(136) 및 p형 컨택트층(138(138a, 138b))은 활성층(114) 상에 차례대로 설치할 수 있다.
상측 III족 질화물 적층체(115)의 예시를 이하에 나타낸다. 이하의 계속되는 설명에서 「한정이 아니라 예시로서」를 기재하지 않는 경우도 수치는 통상 일정한 범위를 허용하는 것이며, 한정이 아니라 예시로서 나타나는 것이다.
전자 블록층(134): 언도프 또는 Mg 도프의 AlN, 두께 5nm.
p형 조성 경사층(136): Mg 도프의 조성 경사 AlGaN(Al 조성: 0.9에서 0.3), 두께 12nm.
p형 컨택트층(138a)(제1층): Mg 도프의 GaN, 두께 120nm.
p형 컨택트층(138b)(제2층): 고농도 Mg 도프의 GaN, 두께 30nm.
발광 디바이스(110)는 에칭에 의한 가공에 의해 형성된 가공 영역(142)을 갖는다. 에칭에 의한 가공 영역(142)은 상측 III족 질화물 적층체(115), 활성층(114), 및 질화물 반도체 영역(116)의 상측(구체적으로 제2 n형 반도체층(124)과 제1 n형 반도체층(122)의 상부)을 포함할 수 있다.
발광 디바이스(110)는 패시베이션막(144)을 더 포함할 수 있고, 패시베이션막(144)은 에칭에 의한 가공 영역(142) 및 질화물 반도체 영역(116)을 덮는다. 패시베이션막(144)은 에칭에 의한 가공 영역(142)의 상면에 위치하는 제1 개구(144a), 및 질화물 반도체 영역(116)의 상면(구체적으로 제1 n형 반도체층(122)의 상면)에 위치하는 제2 개구(144b)를 갖는다. 패시베이션막(144)은 예를 들면 실리콘계 무기 절연체를 포함할 수 있고, 구체적으로 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
발광 디바이스(110)는 p측 전극(146) 및 n측 전극(148)을 가질 수 있다. p측 전극(146)은 제1 개구(144a) 내에 설치됨과 아울러, n측 전극(148)은 제2 개구(144b) 내에 설치된다. p측 전극(146)은 p형 컨택트층(138)의 상면에 접촉을 이룬다. n측 전극(148)은 제1 n형 반도체층(122)의 상면에 접촉을 이룬다.
p측 전극(146): Ni/Au(「Ni/Au」는 Ni 상에 Au를 성막하는 것을 의미함)
n측 전극(148): Ti/Al/Ni/Au
템플릿층(120)은 템플릿층(120)에서 활성층(114)으로 향하는 축(Ax)에 교차하는 기준면(Ref)을 따라 배치된 제1 영역(120a) 및 제2 영역(120b)을 갖는다. n측 전극(148)은 제1 영역(120a) 상, 구체적으로 하측 III족 질화물 적층체(113) 상에 위치하고, 에칭에 의한 가공 영역(142) 및 p측 전극(146)은 제2 영역(120b) 상, 구체적으로 상측 III족 질화물 적층체(115)의 표면 상에 위치한다. 도 2를 참조하면 p측 전극(146)은 빗형을 갖는다. n측 전극(148)은 에칭에 의한 가공 영역(142)을 둘러싸도록 설치된 닫힌 부분과 빗형 부분을 포함할 수 있다.
도 3은 본 발명의 일 실시형태에 관한 III족 질화물 에피택셜 웨이퍼를 모식적으로 나타내는 도면이다.
III족 질화물 에피택셜 웨이퍼(이하 「에피웨이퍼」라고 함)(EPI)는 패시베이션막(144), p측 전극(146) 및 n측 전극(148)을 포함하지 않고, 또한 발광 디바이스(110)의 하측 III족 질화물 적층체(113), 활성층(114) 및 상측 III족 질화물 적층체(115)와 동일한 반도체 재료로 이루어진 반도체층 구조(153)를 갖는다. 이 때문에, 에피웨이퍼(EPI)는 템플릿 기판(152)과, 템플릿 기판(152) 상에 설치되고 하측 III족 질화물 적층체(113), 활성층(114) 및 상측 III족 질화물 적층체(115)를 위한 반도체막을 구비한다.
템플릿 기판(152)은 III족 질화물과 다른 재료로 이루어진 주면(156a)을 갖는 기판(156)과, 기판(156)의 주면(156a)을 덮는 압축 변형을 내포하는 템플릿층(160)을 포함한다. 템플릿 기판(152)에서는 템플릿층(160)은 (10-12)면의 X선 로킹 커브의 반치폭이 1000arcsec 이하인 AlXGa1 - XN(X는 0보다 크고 1 이하)을 포함하고 기판(156)의 주면(156a)을 덮는 압축 변형을 내포한다. 기판(156)은 탄소, 질화붕소(BN), 산화알루미늄(사파이어), 세라믹, 탄화규소, 고융점 금속, 지르코니아, 탄화탄탈(TaC), ScAlMgO4 중 적어도 하나의 재료를 포함할 수 있다. 기판(156)은 예를 들면 육방정계의 결정 구조를 가지며, 기판(156)의 주면(156a)은 해당 결정 구조의 c면에 대해 0.5도 이하의 오프각을 갖는다.
에피웨이퍼(EPI)에 의하면 표면 거칠기 0.4nm 이하의 제2 n형 반도체층(124)을 제1 n형 반도체층(122) 상에 설치한다. 낮은 표면 거칠기는 활성층(114)의 격자 완화를 회피하는 것을 가능하게 하여 활성층(114)에 압축 변형을 부여할 수 있다. 또한, (10-12)면 X선 로킹 커브 반치폭 1000arcsec 이하의 AlXGa1 - XN의 템플릿층(160) 상에 격자 완화율 2% 이하의 제1 n형 반도체층(122)을 설치한다. 이 낮은 격자 완화율은 템플릿층이 내포하는 압축 변형을 활성층에 부여하는 것을 가능하게 한다.
반도체층 구조(153)는 템플릿 기판(152) 상에 설치된다. 따라서, 반도체층 구조(153)에 관한 반도체층에 발광 디바이스(110)와 동일한 부호를 부여하고, 중복적 기술을 생략한다.
도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a 및 도 7b는 본 실시형태에 관한 발광 디바이스를 제작하는 방법의 주요한 공정을 나타내는 도면이다. 이어지는 제작 방법의 설명에서는 발광 디바이스로서 발광 다이오드 구조가 제작된다.
도 4a 내지 도 5b에 도시된 바와 같이 템플릿(162)을 준비한다. 템플릿(162)을 준비하는 것은 예를 들면 템플릿(162)을 제작하는 것, 또는 제작 이외의 방법에 의해 템플릿(162)을 입수하는 것을 포함한다.
템플릿(162)을 제작하는 것은 이하의 공정을 가질 수 있다.
도 4a의 공정에서는 기판(150)을 준비한다. 기판(150)은 예를 들면 2인치의 사파이어 기판일 수 있다. 성막 장치에 기판(150)을 배치함과 아울러, 기판(150)의 주면(150a)에 AlXGa1 - XN을 위한 전구체(151)를 퇴적한다. 이 퇴적은 예를 들면 스퍼터링 장치(155a)를 이용하여 스퍼터링법에 의해 이루어진다. 전구체(151)는 AlXGa1 -XN을 위한 III족 질화물 결정립의 집합체로 이루어진다. 스퍼터링의 타겟은 AlN 또는 AlGaN을 포함한다. 타겟은 0.05Pa의 스퍼터링 압력을 이용하여 스퍼터링되어 AlN 템플릿층을 위한 AlN 또는 AlGaN의 전구체(151)가 기판(150) 상에 성막된다. 이 성막시에 기판(150)의 표면 온도는 약 섭씨 500 ~ 700도의 범위 내의 온도로서, 예를 들면 약 섭씨 700도로 유지된다. 비활성 가스로서, 예를 들면 질소 가스가 이용된다. 질소 가스의 유량은 예를 들면 10 ~ 100sccm(standard cubic centimeter per minute)이다.
도 4b의 공정에서는 전구체(151)의 퇴적 후에 기판(150) 및 전구체(151)를 열처리 장치(155b)에 배치한다. 열처리 장치(155b) 내에서 덮개 부재(154) 및 전구체(151)를 서로 대향시킨다. 이 때, 덮개 부재(154) 및 전구체(151)는 전구체(151)의 주면(152a)과 덮개 부재(154)의 주면(154a)의 최대 거리가 바람직하게는 0.5mm 이하가 되도록 배치된다.
도 5a의 공정에서는 열처리 장치(155b)를 이용하여 기판(150) 및 전구체(151)의 열처리를 수행한다. 열처리 장치(155b) 내에 비활성 가스 및 암모니아(NH3)를 포함하는 혼합 가스, 또는 비활성 가스의 어느 하나의 분위기(158)를 형성하는 분위기(158)에서 기판(150) 및 전구체(151)를 어닐 온도까지 상승시킨다. 어닐 온도는 예를 들면 섭씨 1600도 이상 섭씨 1750도 이하의 온도일 수 있고, 예를 들면 섭씨 1725도이다. 또한, 기판(150) 및 전구체(151)가 섭씨 1400도 이상으로 유지되는 시간은 20분 ~ 168시간이면 되고, 보다 바람직하게는 3 ~ 48시간이면 된다. 열처리 장치(155b)에서 기판(150) 및 전구체(151)를 상기의 온도 범위 내에서 예를 들면 20분 이상의 열처리를 실시한다. 이 열처리에 의해 템플릿층(160)을 포함하는 템플릿(162)을 제공할 수 있다. 템플릿층(160)은 AlXGa1 - XN(X는 제로보다 크고 1 이하임)을 포함하고 기판(150)의 주면(150a)을 덮는다. 템플릿층(160)은 예를 들면 2000nm 이하이며 100nm 이상일 수 있고, 본 실시예에서는 500nm이다.
덮개 부재(154)는 전구체(151)의 주면(151a) 이상의 크기의 주면(154a)을 가질 수 있다. 덮개 부재(154)의 주면(154a)은 탄소, 질화붕소(BN), 산화알루미늄(사파이어), 세라믹, 탄화규소, 고융점 금속, 지르코니아, 탄화탄탈(TaC), ScAlMgO4 중 적어도 하나의 재료를 포함할 수 있다. 분위기(158)의 비활성 가스는 헬륨(He) 가스, 질소(N2) 가스, 아르곤(Ar) 가스 중 적어도 하나를 포함할 수 있다.
도 5b의 공정에서는 X선 회절 장치(155c)를 이용하여 (10-12)의 X선 로킹 커브의 반치폭의 측정을 수행한다. 템플릿층(160)은 1000arcsec 이하의 (10-12)의 X선 로킹 커브의 반치폭을 갖는다. 이들 공정에 의해, 기판(150)으로부터 템플릿(162)이 제작된다.
템플릿(162)을 준비하는 공정의 일례에 의하면 이 템플릿층(160)은 (10-12)의 X선 로킹 커브 대신에 (0002)면의 반치폭이 100arcsec 이하일 수 있다.
스퍼터링에 의한 퇴적 및 고온의 열처리에 의해 템플릿층(160)이 형성되었다.
준비된 템플릿(162)은 기판(150) 및 템플릿층(160)을 포함한다. 기판(150)은 III족 질화물과 다른 재료로 이루어진 주면(150a)을 갖는다. 템플릿층(160)은 (10-12)면의 X선 로킹 커브의 반치폭이 1000arcsec 이하인 AlXGa1 - XN을 포함하고 기판(150)의 주면(150a)을 덮는다.
템플릿층(160)의 AlXGa1 - XN은 구체적으로 AlN 및/또는 AlGaN일 수 있다. 또한, 템플릿층(160)은 5×107cm-2 이하의 나선 성분을 포함하는 전위 밀도를 갖는다. 혹은 9×108cm-2 이하의 관통 전위 밀도를 갖는다.
기판(150)은 탄소, 질화붕소(BN), 산화알루미늄(사파이어), 세라믹, 탄화규소, 고융점 금속, 지르코니아, 탄화탄탈(TaC), ScAlMgO4 중 적어도 하나의 재료를 포함할 수 있다. 예를 들면, 사파이어 기판은 전형적으로 2인치의 사이즈를 가질 수 있다.
구체적으로 기판(150)은 육방정계의 결정 구조를 가질 수 있다. 기판(150)의 주면(152a)은 해당 결정 구조의 c면에 대해 0도보다 크고 0.5도 이하의 오프각을 갖는다. 각도 오프의 방향은 예를 들면 육방정계의 결정 구조의 [1-100]방향(m축 방향)이다. 이 제조 방법에 의하면 오프각에 관해 예시적인 각도 범위 및 방향이 제공된다.
도 6a의 공정에서는 III족 질화물 적층체(164)를 템플릿층(160) 상에 성장한다. 이 성장은 예를 들면 유기 금속 기상 성장(Metalorganic Vapor Phase Epitaxy: MOVPE)법 또는 분자선 에피택시(Molecular Beam Epitaxy: MBE)법에 따라 실행될 수 있다. 이어지는 설명에서는 MOVPE 반응로(155d)가 채용되고, 갈륨 전구체 및 알루미늄 전구체로서 각각 트리메틸갈륨(TMGa) 및 트리메틸알루미늄(TMAl)이 이용된다. 질소원으로서 NH3이 이용된다.
III족 질화물 적층체(164)는 하측 III족 질화물 적층체(113) 및 활성층(114)을 위한 반도체막을 포함한다. 구체적으로 III족 질화물 적층체(164)는 질화물 반도체 영역(166)과 활성층(168)을 갖는다.
템플릿층(160)을 제작한 후에 질화물 반도체 영역(166)이 템플릿층(160) 상에 성장된다. 구체적으로 제1 n형 반도체층(165)이 템플릿층(160) 상에 성장되고, 또한 제2 n형 반도체층(167)이 제1 n형 반도체층(165) 상에 성장된다.
III족 질화물 적층체(164)를 템플릿층(160) 상에 성장하는 것은 이하의 적어도 어느 하나의 조건을 이용하여 제1 n형 반도체층(165) 및 제2 n형 반도체층(167)을 성장하는 것을 포함할 수 있다.
제1 조건: 제1 n형 반도체층(165)의 성장에서의 성장 온도(T165)가 제2 n형 반도체층(167)의 성장에서의 성장 온도(T167)보다 높다(즉, T165>T167).
제2 조건: 제1 n형 반도체층(165)의 성장에서의 성장 속도(V165)가 제2 n형 반도체층(167)의 성장에서의 성장 속도(V167)보다 느리다(즉, V167>V165).
제3 조건: 제1 n형 반도체층(165)의 성장에서의 NH3 분압(P165)이 제2 n형 반도체층(167)의 성장에서의 NH3 분압(P167)보다 높다(즉, P165>P167).
이 제작 방법에 의하면 1000arcsec 이하의 (10-12)면 X선 로킹 커브 반치폭의 AlXGa1 - XN의 템플릿층(160) 상에 제1 조건, 제2 조건 및 제3 조건 중 적어도 어느 하나의 조건을 이용하여 제1 n형 반도체층(165) 및 제2 n형 반도체층(167)이 성장된다.
제1 n형 반도체층(165)의 성장에서는 나선 전위에 기인하는 힐록 생성 및 전위 생성이 억제된다. 또한, 제2 n형 반도체층(167)의 성장에 있어서 제1 n형 반도체층(165)의 평탄성보다 우수한 평탄성을 제2 n형 반도체층(167)에 제공할 수 있다.
제1 n형 반도체층(165) 및 제2 n형 반도체층(167) 각각은 본 실시예에서는 n형 도펀트(예를 들면, 실리콘)를 포함한다.
질화물 반도체 영역(166)의 성장 후에 활성층(168)이 성장된다. 구체적으로 활성층(168)은 AlGaN을 포함할 수 있다. 활성층(168)은 285nm 이하의 심자외 파장 영역에 피크 파장을 갖는 빛을 발생하도록 구성될 수 있다. 한정이 아니라 예시로서 활성층(168)은 심자외광 파장 영역 210nm 정도까지 빛을 생성할 수 있다. 한정이 아니라 예시로서 활성층(168)은 심자외 파장의 빛을 발생할 수 있는 InAlGaN을 포함할 수 있다.
제1 n형 반도체층(165), 제2 n형 반도체층(167) 및 활성층(168)이 이하의 구조를 형성하도록 템플릿층(160) 상에 성장된다. 제1 n형 반도체층(165) 및 제2 n형 반도체층(167)은 질화물 반도체 영역(166) 내에 설치된다. 제1 n형 반도체층(165)은 템플릿층(160)과 활성층(168)의 사이에 설치되고, 제2 n형 반도체층(167)은 제1 n형 반도체층(165)과 활성층(168)의 사이에 설치된다. 활성층(168)은 압축 변형을 내포하는 III족 질화물 반도체를 포함한다.
III족 질화물 적층체(164) 상에의 활성층(168)의 AlGaN의 성장은 제2 n형 반도체층(167)의 양호한 하지 상에 수행되어 압축 변형을 내포하는 활성층(168)을 형성하는 것을 가능하게 한다. 압축 변형을 내포하는 활성층(168)에 의하면 285nm 이하의 심자외 파장 영역에서 발광의 광출력(투입 전력당 광출력)을 높일 수 있다.
이 제조 방법에서는 제1 조건에 관해 한정이 아니라 예시적인 성장 온도가 제공된다. 제1 n형 반도체층(165)의 성장 온도는 섭씨 1100도 이상이며, 제2 n형 반도체층(167)의 성장 온도는 섭씨 1100도 미만이다.
보다 높은 온도에서의 성장에 의하면 템플릿층(160)의 변형을 이어받는 하지에의 성장 중에 힐록이 생성되는 것을 방해할 수 있다. 보다 낮은 온도에서의 성장에 의하면 보다 높은 온도에서의 성장에서 나타난 스텝 플로우 구조의 흐트러짐을 개선할 수 있다. 이 개선에 의하면 제2 n형 반도체층(167)(예를 들어 n형 AlGaN층)의 구성원소의 조성 불균일을 면 내에서 저감할 수 있다. 구성원소의 조성 불균일이 저감됨으로써 구성원소의 높은 조성 균일성의 하지를 활성층(168)의 성장에 제공할 수 있다.
또한, 한정이 아니라 예시로서 제1 n형 반도체층(165)의 성장 온도는 섭씨 1200도 이하일 수 있고, 제2 n형 반도체층(167)의 성장 온도는 섭씨 1000도 이상일 수 있다.
이 제조 방법에서는 제2 조건에 관해 한정이 아니라 예시적인 성장 속도가 제공된다. 제1 n형 반도체층(165)의 성장 속도는 400nm/h 이하일 수 있고, 제2 n형 반도체층(167)의 성장 속도는 400nm/h보다 클 수 있다.
보다 낮은 성장 속도에서의 성장에 의하면 템플릿층(160)의 변형을 이어받는 하지에의 성장 중에 힐록이 생성되는 것을 방해할 수 있다. 보다 높은 성장 속도에서의 성장에 의하면 보다 낮은 성장 속도에서의 성장에서 나타나는 스텝 성장의 흐트러짐을 개선할 수 있다. 이 개선에 의하면 제2 n형 반도체층(167)(예를 들어 n형 AlGaN층)의 구성원소의 조성 불균일을 저감할 수 있다. 이 조성 불균일이 저감됨으로써, 구성원소의 높은 조성 균일성의 하지를 활성층(168)의 성장에 제공할 수 있다.
또한, 한정이 아니라 예시로서 제1 n형 반도체층(165)의 성장 속도는 300nm/h 이상일 수 있고, 제2 n형 반도체층(167)의 성장 속도는 800nm/h 이하일 수 있다.
이 제조 방법에서는 제3 조건에 관해 한정이 아니라 예시적인 NH3 분압이 제공된다. 제1 n형 반도체층(165)의 NH3 분압은 10kPa 이상일 수 있고, 제2 n형 반도체층(167)의 NH3 분압은 10kPa 미만일 수 있다.
보다 높은 NH3 분압에서의 성장에 의하면 템플릿층(160)의 변형을 이어받는 하지에의 성장 중에 힐록이 생성되는 것을 방해할 수 있다. 보다 낮은 NH3 분압에서의 성장에 의하면 보다 높은 NH3 분압에서의 성장에서 나타나는 스텝 성장의 흐트러짐을 개선할 수 있다. 이 개선에 의하면 제2 n형 반도체층(예를 들어 n형 AlGaN층)의 구성원소의 면내 조성 불균일을 저감할 수 있다. 이 조성 불균일이 저감됨으로써 구성원소의 높은 조성 균일성의 하지를 활성층(168)의 성장에 제공할 수 있다.
또한, 한정이 아니라 예시로서 제1 n형 반도체층(165)의 NH3 분압은 12.5kPa 이하일 수 있고, 제2 n형 반도체층(167)의 NH3 분압은 7.5kPa 이상일 수 있다.
이 제조 방법에 의하면 얇은 제2 n형 반도체층(167)이 제1 n형 반도체층(165) 상에 성장되어 c축 격자 상수 이하의 표면 거칠기를 제2 n형 반도체층(167)에 제공할 수 있다. 한편, 두꺼운 제1 n형 반도체층(165)은 제2 n형 반도체층(167)에 앞서 성장되어 저전위의 템플릿층(160)으로부터의 나선 전위에 기인하는 힐록의 성장을 억제하여 표면 거칠기 증대를 피하면서 새로운 전위의 생성을 억제할 수 있다. 구체적으로 제2 n형 반도체층(167)은 0.4nm 이하의 표면 거칠기를 가지며, 한편 제1 n형 반도체층(165)은 0.5nm 이하의 표면 거칠기를 갖는다.
질화물 반도체 영역(166)의 성장에서는 두꺼운 제1 n형 반도체층(165)의 성장과 얇은 제2 n형 반도체층(167)이 조합된다. 이 조합에 의해, 템플릿층(160) 상에의 제2 n형 반도체층(167)의 AlGaN의 성장에서 직선적인 성장 스텝이 나타나는 것을 용이하게 한다. 이 결과, 활성층(168)에서 스텝 사행에 의한 비발광 센터의 생성이 저감된다.
한정이 아니라 예시로서 제2 n형 반도체층(167)은 제1 n형 반도체층(165)의 두께보다 큰 두께를 가질 수 있다.
제1 n형 반도체층(165)은 Al 조성 0.7 이상의 AlGaN층일 수 있고, 제2 n형 반도체층(167)은 Al 조성 0.7 이상의 AlGaN층일 수 있다.
이 제조 방법에 의하면 이들 Al 조성 범위는 템플릿층(160) 상에의 제2 n형 반도체층(167)의 AlGaN의 성장에서 성장 스텝이 직선적이 되는 것을 용이하게 하여 스텝 사행에 기인하여 생성되는 비발광 센터 밀도가 저감된다.
이 제조 방법에서는 제1 n형 반도체층(165)을 제1 조건 내지 제3 조건 중 적어도 어느 하나의 조건에 따라 성장하면, 힐록의 증대를 저감할 수 있고, 또한 스텝 성장의 흐트러짐이 커지는 것을 방해할 수 있다. 이에 따라, 양호한 표면 모폴로지를 제2 n형 반도체층에 제공할 수 있다. 또한, 템플릿층(160)에 유래하는 저전위밀도 및 압축 변형을 활성층(168)에 제공할 수 있다. 활성층(168)은 AlXGa1 - XN 템플릿층(160)에 따른 압축 변형을 내포할 수 있다. 또한, 템플릿층(160)으로부터 질화물 반도체 영역(166)까지의 성장에 있어서, 제2 n형 반도체층(167)의 두께를 제1 n형 반도체층(165)의 두께보다 작게 한다. 제1 n형 반도체층(165)의 두께를 제2 n형 반도체층(167)보다 두껍게 하면, 템플릿층(160)에 유래하는 저전위밀도 및 낮은 표면 거칠기(RMS)를 제2 n형 반도체층(167)에 제공할 수 있다.
본 실시예에서는 제1 n형 반도체층(165)의 성장에서 제2 n형 반도체층(167)의 성장으로의 전환시에 유기 금속 알루미늄 전구체의 유량을 변경하지 않았다. 필요한 경우에는 전환시에 유기 금속 알루미늄 전구체의 유량을 변경할 수 있다.
한정이 아니라 예시로서 전환시에 유기 금속 알루미늄 전구체의 유량을 감소시키면, 제1 n형 반도체층(165)의 Al 조성을 보다 작은 Al 조성의 제2 n형 반도체층(167)을 성장할 수 있다. 이 제조 방법에 의하면 질화물 반도체 영역(166)은 서로 다른 제1 Al 조성 및 제2 Al 조성의 2개의 n형 III족 질화물 반도체층(165, 167)(예를 들어 n형 AlGaN층)을 포함할 수 있다. 이 질화물 반도체 영역(166)에서 제1 Al 조성을 제2 Al 조성보다 크게 하는 것 및 제1 n형 반도체층의 두께보다 제2 n형 반도체층의 두께를 작게 하는 것에 따르면, 템플릿층(160)에 유래하는 저전위밀도 및 양호한 표면 모폴로지를 제2 n형 반도체층(167)에 제공할 수 있다. 상대적으로 높은 Al 조성의 제1 n형 반도체층(165)을 제1 조건 내지 제3 조건 중 적어도 어느 하나의 조건에 따라 성장하면 힐록 증대의 저감과 함께 스텝 성장의 흐트러짐 억제를 가능하게 하여 비발광 센터의 생성 억제와 템플릿층(160)에 유래하는 저전위밀도 및 압축 변형을 활성층(168)에 제공할 수 있다. 이 결과, 활성층(168)은 AlXGa1-XN의 템플릿층(160)에 따른 압축 변형을 내포할 수 있다.
활성층(168)은 이미 설명된 바와 같이 양자 우물 구조를 가질 수 있다. 활성층(168)의 양자 우물 구조는 1 또는 복수의 우물층 및 1 또는 복수의 장벽층을 포함한다. 우물층의 압축 변형 내포의 AlGaN의 밴드갭은 장벽층의 압축 변형 내포의 AlGaN의 밴드갭보다 작다. 각 우물층은 압축 변형을 내포하고, 각 장벽층은 압축 변형을 내포한다.
이 제조 방법에 의하면 AlXGa1 - XN의 템플릿층(160)에 의하면 낮은 격자 완화율의 질화물 반도체 영역(하측 III족 질화물 적층체(113)를 위한 반도체 영역)을 통해 활성층(168)의 양자 우물 구조에 압축 변형을 부여한다. 양자 우물 구조의 압축 변형은 내부 전계의 절대치를 저감할 수 있고, 이에 따라 양자 속박 슈타르크 효과를 저감할 수 있다. 이 저감에 의해, 우물층 내에서의 전자 파동 함수의 비국재가 촉진되어 재결합확률(정공의 파동 함수와 전자의 파동 함수의 겹침 적분)을 크게 할 수 있다.
또한, 낮은 격자 완화율을 가지며 하측 III족 질화물 적층체(113)를 위한 질화물 반도체 영역 상의 양자 우물 구조에 압축 변형이 가해지면, 우물층의 압축 변형 및 장벽층의 압축 변형에 의해 우물층과 장벽층의 분극차를 작게 할 수 있다.
질화물 반도체 영역(166)의 낮은 표면 거칠기(RMS)에 의하면 활성층(168)의 우물층의 AlGaN에 1.5% 이상의 압축 변형을 제공할 수 있다. 제2 n형 반도체층(167)의 평탄성이 악화되는 경우, 템플릿층에 내포하는 변형을 활성층(168)에 유효하게 전할 수 없다. 즉, 1.5% 이상의 압축 변형을 활성층(168)에서 실현하기 위해서는 하지가 되는 제2 n형 반도체층(167)이 높은 평탄성의 표면을 활성층(168)에 제공할 필요가 있다.
질화물 반도체 영역(166)의 낮은 표면 거칠기(RMS) 및 압축 변형의 활성층(168)에 의하면 해당 발광 디바이스에 10nm 이하의 발광 스펙트럼의 반치폭을 제공할 수 있다.
한정이 아니라 예시로서 제1 n형 반도체층(165)의 막두께는 200nm 이상일 수 있고, 제2 n형 반도체층(167)의 막두께는 200nm 이하일 수 있다. 질화물 반도체 영역(166)이 활성층(168)의 성장에 템플릿층(160)에 유래하는 저전위밀도 및 양호한 평탄성을 제공한다.
본 실시예에서는 질화물 반도체 영역(166) 및 활성층(168)의 성장에 앞서 1 또는 복수의 III족 질화물 반도체층을 성장한다.
구체적으로 템플릿층(160)을 덮도록 AlUGa1 - UN층(170)(U는 X 이하이며 제로보다 큼)을 성장할 수 있다. AlUGa1 - UN층(170)은 질화물 반도체 영역(166)의 Al 조성보다 큰 Al 조성을 갖는다.
AlUGa1 - UN층(170)은 예를 들면 언도프일 수 있다. AlUGa1 - UN층(170)의 나선 전위 밀도는 예를 들면 4×106cm-2 이하이며, AlUGa1 - UN층(170)의 관통 전위 밀도는 예를 들면 9×108cm-2 이하이다. AlUGa1 - UN층(170)은 압축 변형을 내포할 수 있다. 템플릿층(160)이 AlN인 경우, 이 AlN에 대한 AlUGa1 - UN층의 완화율은 2% 이하이다. 이 제조 방법에 의하면 AlUGa1 - UN층(170)에 의하면 템플릿층(160)의 관통 전위 밀도 및 압축 변형을 이어받는 것을 가능하게 한다.
구체적으로는 AlUGa1 - UN층(170) 상으로 다른 AlVGa1 - VN층(172)(V는 1보다 작고 0.8보다 큼. V는 U보다 작음)을 성장할 수 있다. AlVGa1 - VN층(172)은 질화물 반도체 영역(166)의 Al 조성보다 큰 Al 조성을 갖는다.
AlVGa1 - VN층(172)은 예를 들면 언도프일 수 있다. AlVGa1 - VN층(172)의 나선 전위 밀도는 예를 들면 4×106cm-2 이하이다. AlVGa1 - VN층(172)은 압축 변형을 내포할 수 있다. 이 제조 방법에 의하면 AlVGa1 - VN층(172)에 의하면 템플릿층(160)의 관통 전위 밀도를 이어받으면서 Al 조성을 활성층(168)을 향하여 내릴 수 있다. 템플릿층(160)이 AlN인 경우, 이 AlN에 대한 언도프 AlVGa1 - VN층의 격자 완화율은 2% 이하이다.
III족 질화물 적층체(164)는 질화물 반도체 영역(166) 및 활성층(168)에 추가하여 언도프 AlUGa1 - UN층(170) 및 언도프 AlVGa1 - VN층(172)을 가질 수 있다.
실시예에서는 템플릿층(160) 상에 성장되는 복수의 III족 질화물 반도체층을 템플릿층(160)에 대해 코히런트하게 성장할 수 있다. 여기서, 「코히런트하게 성장한다」는 것은 일정한 격자 상수로 성장을 계속하는 양식이다.
이어서, III족 질화물 적층체(164)를 위한 복수의 III족 질화물 반도체층(174, 176, 178)을 활성층(168) 상에 성장한다. 구체적으로는 III족 질화물 적층체(164)는 전자 블록층(174), p형 조성 경사층(176) 및 p형 컨택트층(178)을 포함할 수 있다. 전자 블록층(174), p형 조성 경사층(176) 및 p형 컨택트층(178)은 차례대로 활성층(168) 상에 성장될 수 있다.
도 6b의 공정에서는 해당 발광 디바이스의 소자의 외연을 규정하는 홈(180)을 포토리소그래피 및 에칭에 의해 형성한다. 에칭은 III족 질화물 적층체(164)의 상면으로부터 기판(150)에 도달하도록 수행되어 홈(180)이 형성된다.
도 7a의 공정에서는 에칭에 의한 가공 영역(182)을 포토리소그래피 및 에칭에 의해 형성한다. 에칭은 활성층(168)을 분리하도록 III족 질화물 적층체(164)의 상면으로부터 제2 n형 반도체층(167) 또는 제1 n형 반도체층(165)(본 실시예에서는 제1 n형 반도체층(165))에 도달하는 홈(183)을 형성하도록 수행된다. 에칭은 AlVGa1 -VN층(172)에는 도달하지 않는다.
도 7b의 공정에서는 패시베이션막(184), p측 전극(186) 및 n측 전극(188)을 형성한다. 패시베이션막(184)은 에칭에 의한 가공 영역(182)의 상면에 위치하는 제1 개구(184a), 및 에칭에 의한 가공 영역(182)을 규정하는 홈(183)의 바닥면에 위치하는 제2 개구(184b)를 갖는다.
다음으로 p측 전극(186) 및 n측 전극(188) 중 한쪽, 예를 들면 p측 전극(186)을 제1 개구(184a) 내에 형성함과 아울러, p측 전극(186) 및 n측 전극(188) 중 다른 쪽, 예를 들면 n측 전극(188)을 제2 개구(184b) 내에 형성한다.
이들 공정에 의해, 해당 발광 디바이스가 제작된다.
이어서, 발광 디바이스의 몇 가지 실시예가 설명된다.
도 8a 및 도 8b를 참조하면서, 일 실시예에 관한 질화물 반도체 기판(100) 및 발광 다이오드(LED)(102)의 구조를 설명한다. 도 8a는 실시형태에 관한 질화물 반도체 기판(100)의 적층 구조의 개략도이다. 도 8b는 실시형태에 관한 발광 다이오드(102)의 적층 구조를 개략적으로 나타내는 도면이다. 도 9는 본 실시형태에 관한 질화물 발광 디바이스를 제작하는 방법 및 에피택셜 웨이퍼를 제작하는 방법에서의 주요한 공정을 나타내는 흐름도이다.
질화물 반도체 기판(100)은 기판(10)과 AlN 템플릿층(20)과 AlN 호모에피택셜층(30)과 완충층(40)과 전자 주입층(50)을 갖는다. 발광 다이오드(102)는 기판(10)과 AlN 템플릿층(20)과 AlN 호모에피택셜층(30)과 완충층(40)과 전자 주입층(50)과 활성층(60)과 전자 블록층(70)과 정공 주입층(80)과 컨택트층(90)을 포함하고, 이들은 차례대로 적층되어 있다. 전자 주입층(50)에는 n측 전극(53)이 접속되고, 또한 컨택트층(90)에는 p측 전극(93)이 접속된다.
다음에, 실시형태에 관한 질화물 반도체 기판(100)의 각 층을 설명한다.
공정 S10에서는 기판(10)을 준비한다. 기판(10)은 예를 들면 사파이어 기판일 수 있다. 그러나, 기판(10)은 사파이어에 한정되지 않고, 탄소, 질화붕소(BN), 세라믹, 탄화규소, 고융점 금속, 지르코니아, 탄화탄탈(TaC), ScAlMgO4 중 적어도 하나의 재료를 포함할 수 있다. 또한, 사파이어제 기판(10)에서는 그 사파이어 표면은 사파이어의 (0001)면(「c면」으로서 불림)으로부터 약간 경사진 면이어도 된다. 이 경사는 사파이어의 c면으로부터 예를 들어 0.1도 내지 0.5도의 범위일 수 있고, 보다 바람직하게는 사파이어의 c면으로부터 0.15도 내지 0.25도의 범위일 수 있다. c면과 기판 표면의 각도, 즉 경사각은 오프각이라고 불린다.
공정 S11에서는 AlN 템플릿층(20)을 제작한다. AlN 템플릿층(20)은 실질적으로 AlN으로 이루어진다. AlN 템플릿층(20)은 기판(10) 상에 양호한 결정성을 갖는 에피택셜층을 성장하기 위해 형성된다. 실시예에서는 템플릿층의 AlN은 이하의 이점을 제공한다. AlN의 격자 상수는 자외 발광 다이오드(DU-LED)의 활성층(60)에 이용되는 AlGaN의 격자 상수와 양호한 정합을 취할 수 있다. 또한, 사파이어 기판 상의 AlN은 자외광에 대해 높은 투과율을 나타낸다. AlN은 높은 열전도율을 나타낸다. 이들 이점이 템플릿층으로서 적합하다. AlN의 Al 원자를 약간 Ga 원자로 치환한 AlGaN도 유사한 특성을 나타낸다.
공정 S11a에서는 원하는 스퍼터링 타겟을 준비한다. 공정 S11b에서는 예를 들면 AlN 템플릿층(20)을 위한 전구체를 스퍼터링법에 의해 퇴적한다. 공정 S11c에서는 퇴적된 전구체는 열처리된다. 구체적으로 AlN 템플릿층(20)의 전구체는 예를 들어 반응성 스퍼터링법에 의해 기판(10)의 표면에의 1 또는 복수회의 퇴적에 의해 형성되고, 이와 같이 퇴적된 AlN 및 기판(10)에는 1 또는 복수회의 열처리가 실시된다. 이에 따라 템플릿층(20)이 형성된다. 퇴적 및 열처리가 교대로 수행될 수 있다. 템플릿층(20)의 성막 방법은 반응성 스퍼터링에 한정되지 않고, MOVPE법, MBE법, 하이드라이드 기상 성장(Hydride Vapor Phase Epitaxy: HVPE)법을 이용하여 수행될 수 있다.
템플릿층(20)의 막두께를 두껍게 하면 템플릿층(20)의 AlN에서의 관통 전위 밀도가 저감된다. 이 저감에 의해, 템플릿층(20) 상에 형성되는 활성층(60)의 내부 양자 효율을 향상시킬 수 있다. 반면, 템플릿층(20)의 막두께를 얇게 하면, 템플릿층(20)에서의 크랙 발생 빈도를 저감할 수 있다. 이 저감에 의해, 템플릿층(20)을 이용하는 발광 다이오드(102)의 수율이 향상된다. 구체적으로는 AlN 템플릿층(20)의 막두께는 예를 들면 100 ~ 10000nm의 범위이어도 되고, 보다 바람직하게는 500 ~ 1500nm의 범위이어도 된다. 1 또는 복수회의 스퍼터링법에 의한 성막, 열처리를 실시함으로써, 이 막두께 범위는 템플릿층(20)에 충분히 낮은 관통 전위 밀도, 템플릿층(20)에 충분히 낮은 크랙 발생 빈도를 가져온다.
이어서, 기판(10)의 AlN 템플릿층(20) 상에 발광 다이오드를 위한 에피 구조를 형성한다. 이 에피 구조는 MOVPE법, HVPE법, MBE법 등의 퇴적 방법을 이용하여 형성될 수 있다. 본 실시예에서는 AlN 템플릿층(20) 이외의 층은 모두 MOVPE법을 이용하여 제작된다.
공정 S12에서는 AlN 호모에피택셜층(30)을 형성한다. 구체적으로 AlN 템플릿층(20) 상에 AlN 호모에피택셜층(30)을 형성하기에 앞서서, 필요한 경우에는 MOVPE 반응로 내에서 AlN 템플릿층(20)의 표면에 처리(표면 클리닝)를 실시한다. 이 표면 처리는 고온의 분위기 중에서 약 10분간의 열처리이다. 표면 처리는 H2 및 NH3의 혼합 분위기 중 또는 H2, NH3 및 N2의 혼합 분위기 중에서 수행된다. 처리 온도는 예를 들면 섭씨 1200도 이상이어도 되고, 보다 바람직하게는 섭씨 1300도 이상이어도 된다. 이 처리는 AlN 템플릿층(20)의 표면에 존재하는 산화물이나 유기물을 제거함과 아울러, AlN 템플릿층(20) 상에 성장시킨 AlN 호모에피택셜층(30)으로부터 컨택트층(90)까지의 각 층에 결함이 도입되는 것을 억제하기 위해 수행한다. 압력은 예를 들면 13kPa일 수 있다.
(AlN 호모에피층)
호모에피택셜층(30)은 템플릿층(20)과 동일한 재료로 이루어진다. 본 실시예에서는 호모에피택셜층(30)은 예를 들면 AlN으로 구성된다. 호모에피택셜층(30)은 AlN 템플릿층(20)의 표면보다 우수한 평탄성의 표면을 갖는다. 또한, 호모에피택셜층(30)은 템플릿층(20) 내에 포함되는 잔류 불순물(예를 들어 탄소(C), 산소(O) 및 규소(Si))이 호모에피택셜층(30)을 통과하는 것을 저지한다. 호모에피택셜층(30)의 막두께는 예를 들면 10 ~ 10000nm의 범위이어도 되고, 보다 바람직하게는 50 ~ 1000nm의 범위이어도 된다. AlN 호모에피택셜층(30)의 막두께는 예를 들면 200nm이다. AlN 호모에피택셜층(30)은 예를 들면 H2의 캐리어 가스, NH3 및 TMAl의 원재료, 13kPa의 성장 압력, 섭씨 1300도의 기판 온도 등의 조건으로 형성된다.
공정 S13에서는 호모에피택셜층(30) 상에 AlGaN 버퍼층이라는 완충층(40)이 형성된다. 완충층(40)은 III족 원소를 구성원소로서 포함하는 질화물(Aly1Gaz1In(1-z1- y1)N, 0<y1≤1, 0≤z1<1, y1+z1≤1)로 이루어질 수 있다. 구체적으로 완충층(40)은 완충층(40) 아래에 형성된 층과 완충층(40) 상에 형성되는 층을 격자 상수의 관점에서 정합시키는 역할을 한다. 완충층(40)은 예를 들면 AlGaN으로 이루어질 수 있고, 혹은 AlGaInN으로 이루어질 수 있다. 예를 들면, AlN(예를 들어 AlN 템플릿층(20) 및 AlN 호모에피택셜층(30)) 상에 AlGaN(예를 들어 활성층(60))이 설치되는 경우, AlN에 고유의 격자 상수와 AlGaN에 고유의 격자 상수가 다르므로, AlN층과 AlGaN층의 사이에 결정 고유의 격자 상수를 정합시키는 층을 마련한다. 완충층(40)은 완충층(40) 내에서 적층 방향에 대해 격자 상수가 연속적으로 또는 불연속적으로 변화하는 구조를 가져도 된다. 완충층(40)은 의도적으로 불순물을 도핑하지 않는 언도프이어도 되고, n형 도전성을 반도체에 부여하기 위해, 예를 들어 Si, Ge(게르마늄), Sn(주석), O(산소), S(유황), Se(셀렌), Te(텔루르)라는 n형 도펀트를 가질 수 있다.
필요한 경우에는 완충층(40)은 다른 Al 조성을 갖는 제1 완충층(41) 및 제2 완충층(42)을 포함할 수 있다. 제1 완충층(41)의 Al 조성은 제2 완충층(42)의 Al 조성에 동일하거나 또는 보다 커도 된다. 제2 완충층(42)의 Al 조성은 이어서 설명되는 전자 주입층(50)의 Al 조성에 균등해도 된다.
제1 완충층(41)은 AlGaN을 포함하고, 예를 들면 H2와 N2의 혼합 기체의 캐리어 가스, Ga(갈륨):Al(알루미늄)=30:70이 되도록 혼합된 TMGa와 TMAl의 원재료를 이용하여 성장된다. 성장 압력은 예를 들면 20kPa이다. 제1 완충층(41)은 예를 들면 섭씨 1200도 이상의 온도로 성장되어도 되고, 보다 바람직하게는 섭씨 1300도 이상의 온도로 성장되어도 된다. 제1 완충층(41)의 막두께는 250nm이며, Al 조성은 0.88이며, 의도적으로 불순물을 첨가하지 않은 언도프이다.
제2 완충층(42)은 AlGaN을 포함하고, 제1 완충층(41) 상에 성장된다. 제2 완충층(42)은 예를 들면 H2와 N2의 혼합 기체의 캐리어 가스, Ga(갈륨):Al(알루미늄)=30:70이 되도록 혼합된 TMGa와 TMAl의 원재료를 이용하여 성장된다. 성장 압력은 예를 들면 40kPa이다. 제2 완충층(42)의 막두께는 30nm이며, Al 조성은 0.75이며, 의도적으로 불순물을 도핑하지 않은 언도프이다.
공정 S14에서는 완충층(40) 상에 전자 주입층(50)이 형성된다. 구체적으로 전자 주입층(50)은 III족 원소를 구성원소로서 포함하는 질화물(Aly2Gaz2In(1-z2-y2)N, 0<y2≤1, 0≤z2<1, y2+z2≤1)로 이루어질 수 있다. 전자 주입층(50)은 예를 들면 AlGaN 또는 AlGaInN 중 적어도 어느 하나로 이루어질 수 있다. 전자 주입층(50)은 n형 도전성을 반도체에 부여하기 위해, 예를 들어 Si, Ge(게르마늄), Sn(주석), O(산소), S(유황), Se(셀렌), Te(텔루르)라는 도펀트를 가질 수 있다. 이 때문에 전자 주입층(50)은 활성층(60)에 전자를 제공하는 전도로를 제공한다.
전자 주입층(50)에 높은 Al 조성을 제공하면 AlN(예를 들어 AlN 템플릿층(20) 및 AlN 호모에피택셜층(30))과 전자 주입층(50)의 III족 질화물(예를 들어 AlGaN)의 사이의 격자 부정합율을 저감할 수 있다. 이 저감에 의해, 격자 완화에 따른 미스피트 전위의 발생을 효과적으로 억제할 수 있다. 또한, 전자 주입층(50)의 높은 Al 조성은 성막 중에 생성되는 힐록의 사이즈를 효과적으로 저감할 수 있고, 이 때문에 전자 주입층(50)의 표면 평탄성을 향상시킬 수 있다. 높은 Al 조성의 전자 주입층(50)은 템플릿층(20)으로부터의 압축 변형을 활성층(60)에 전달할 수 있다. 이에 의해 LED의 특성을 향상시킬 수 있고, 보다 구체적으로 LED의 내부 양자 효율의 향상과 좁은 발광 스펙트럼을 제공할 수 있다.
전자 주입층(50)의 Al 조성은 예를 들면 0.6 ~ 0.9의 범위이어도 되고, 보다 바람직하게는 0.7 ~ 0.8의 범위이어도 된다. 이 범위에 의하면 너무 높은 Al 조성에 기인하여 전자 주입층(50)에 원하지 않는 레벨의 도전율이 제공되는 것을 회피할 수 있다. 또한, 전자 주입층(50)의 막두께는 활성층(60)에 충분한 변형을 부여하기 위해 예를 들면 200 ~ 3000nm의 범위이어도 된다.
전자 주입층(50)은 각각 다른 성장 조건으로 성장시킨 제1 전자 주입층(51)과 제2 전자 주입층(52)으로 형성되어 있어도 된다. 우선, 제2 전자 주입층(52)은 활성층(60)을 위해 양호한 표면 거칠기를 제공하도록 성장된다. 이를 위해서는 AlGaN 표면의 스텝 테라스 구조에 양호한 직진성을 제공하는 성막 조건이 선택된다. 반면, 제1 전자 주입층(51)은 템플릿층(20)의 전위에 기인하는 힐록 구조가 증대하는 것을 억제하여 표면 평탄성이 높은 영역을 넓게 유지하면서 원하는 막두께를 전자 주입층(50)에 제공하도록 성장된다. 제2 전자 주입층(52)을 위한 성막 조건은 제1 전자 주입층(51)의 AlGaN 표면에 이미 형성된 스텝 테라스 구조의 직진성을 개선하면서 제2 전자 주입층(52)을 위한 반도체를 퇴적한다. 구체적으로 제1 전자 주입층(51)의 결정 성장 중에 형성된 피트형상의 결함 구조가 제2 전자 주입층(52)의 표면에 남겨질 가능성을 저감할 수 있다. 이는 결과적으로 제2 전자 주입층(52)의 표면 거칠기(RMS)의 저감이 된다. 제1 전자 주입층(51)의 Al 조성은 제2 전자 주입층(52)의 Al 조성과 동일해도 되고, 제2 전자 주입층(52)의 Al 조성보다 커도 된다. 제2 전자 주입층(52)의 막두께는 예를 들면 10 ~ 200nm이어도 되고, 보다 바람직하게는 50 ~ 150nm이어도 된다.
제1 전자 주입층(51)이 완충층(40) 상에 성장되고, 또한 Si 도펀트를 포함한다. 제1 전자 주입층(51)은 예를 들면 H2와 N2의 혼합 기체의 캐리어 가스, Ga(갈륨):Al(알루미늄)=30:70이 되도록 혼합된 원재료의 TMGa와 TMAl, 40kPa의 성장 압력, 섭씨 1150도의 기판 온도를 이용하여 성장된다. 제1 전자 주입층(51)의 성장시에 이하의 기판 온도의 범위, 성장 속도의 범위 및 NH3 분압의 범위 중 적어도 어느 하나의 조건을 이용하는 것이 좋다.
기판 온도가 섭씨 1000 ~ 1200도의 범위인 조건.
성장 속도가 1000nm/h 이하이어도 되고, 보다 바람직하게는 400nm/h인 조건.
MOVPE 반응로 내의 NH3 분압이 5kPa 이상이어도 되고, 보다 바람직하게는 10kPa 이상인 조건.
이들 조건 중 적어도 어느 하나의 조건을 이용하면, 힐록의 사이즈를 효과적으로 저감할 수 있고, 제1 전자 주입층(51)의 표면 평탄성을 향상시킬 수 있다. 구체적으로 제1 전자 주입층(51)의 막두께는 1100nm이며, Al 조성은 0.75이며, Si 도펀트 농도는 2×1019cm-3이다. 제1 전자 주입층(51)의 성장시의 기판 온도는 섭씨 1150도이며, 성장 속도는 400nm/h이며, NH3 분압은 10kPa이다.
제2 전자 주입층(52)이 제1 전자 주입층(51) 상에 성장되고, 또한 Si 도펀트를 포함한다. 제2 전자 주입층(52)은 예를 들면 H2와 N2의 혼합 기체의 캐리어 가스, Ga(갈륨):Al(알루미늄)=30:70의 유량비가 되도록 혼합된 원재료의 TMGa와 TMAl, 10kPa의 성장 압력, 섭씨 1050도의 기판 온도를 이용하여 성장된다. 제2 전자 주입층(52)의 성장시에 이하의 기판 온도의 범위, 성장 속도의 범위 및 NH3 분압의 범위 중 적어도 어느 하나의 조건을 이용하는 것이 좋다.
제2 전자 주입층(52)의 기판 온도가 제1 전자 주입층(51)의 기판 온도보다 낮은 조건.
제2 전자 주입층(52)의 성장 속도가 제1 전자 주입층(51)의 성장 속도보다 빠른 조건.
제2 전자 주입층(52)의 NH3 분압이 제1 전자 주입층(51)의 NH3 분압보다 낮은 조건.
이들 조건 중 적어도 어느 하나의 조건을 이용하면, 제2 전자 주입층(52)의 성장 중에, 제1 전자 주입층(51)의 성장 중에 흐트러진 스텝 테라스 구조를 개선하여 제2 전자 주입층(52)의 표면에 직선적인 스텝 테라스 구조를 제공할 수 있다. 이 결과, 스텝 테라스 구조의 흐트러짐에 기인하여 형성된 피트형상의 결함 구조를 저감 가능하다. 또한, 제2 전자 주입층(52)의 막두께를 제1 전자 주입층(51)보다 얇게 하면, 힐록 구조가 성장하여 AlGaN의 표면 평탄성을 저하시키기 전의 양호한 표면 거칠기(RMS)를 제2 전자 주입층(52)에 제공할 수 있다. 제2 전자 주입층(52)의 막두께는 예를 들면 100nm이며, Al 조성은 0.75이고, Si 도펀트 농도는 2×1019cm-3이다.
공정 S15에서는 활성층(60)이 형성된다. 구체적으로 활성층(60)은 교대로 적층된 AlGaN 우물층(61)과 AlGaN 장벽층(62)을 갖는 구조를 구비한다. AlGaN 우물층(61) 및 AlGaN 장벽층(62)은 각각의 Al 조성을 갖는 AlGaN을 포함한다. 구체적으로 AlGaN 우물층(61)의 Al 조성은 AlGaN 장벽층(62)의 Al 조성보다 작다. AlGaN 우물층(61)의 막두께는 0.5 ~ 3.0nm이어도 되고, 보다 바람직하게는 1.0 ~ 2.5nm이어도 된다. AlGaN 우물층(61)의 층수는 예를 들면 3층이어도 된다. 활성층(60)의 최상층이 AlGaN 우물층(61)이어도 되고, 따라서 활성층(60) 상에는 전자 블록층(70)에 접하여 있어도 된다. 또한, 복수의 AlGaN 우물층(61)은 서로 동일한 막두께 및 Al 조성을 가질 수 있고, 서로 다른 막두께 및 Al 조성을 가질 수도 있다. 예를 들면, 활성층(60)의 최상층의 AlGaN 우물층(61)은 전자 블록층(70)에 접하여 있고, 이 AlGaN 우물층(61)이 다른 AlGaN 우물층(61)에 비해 얇은 막두께를 가질 수 있다. 활성층(60)의 발광 파장은 220 ~ 285nm이어도 되고, 보다 바람직하게는 255 ~ 285nm이어도 된다. AlGaN 우물층(61)의 막두께는 2nm이며, Al 조성은 0.51이며, Si 도펀트 농도는 3×1017cm-3이다. 또한, AlGaN 장벽층(62)의 막두께는 3nm이며, Al 조성은 0.66이며, Si 도펀트 농도는 5×1017cm-3이다.
활성층(60)의 AlGaN의 성장 조건:
성장 압력: 40kPa
기판 온도: 섭씨 1050도
AlGaN 장벽층(62)이 전자 주입층(50)과 접촉할 수 있고, 혹은 AlGaN 우물층(61)이 전자 주입층(50)과 접촉할 수 있다.
공정 S16에서는 활성층(60) 상에 전자 블록층(70)을 형성한다. 구체적으로 전자 블록층(70)은 III족 원소를 구성원소로서 포함하는 질화물(Aly3Gaz3In(1-z3-y3)N, 0<y3≤1, 0≤z3<1, y3+z3≤1)로 이루어질 수 있다. 전자 블록층(70)은 예를 들면 AlN, AlGaN 또는 AlGaInN 중 적어도 어느 하나로 이루어질 수 있고, 예를 들면 언도프 AlN이다. 전자 블록층(70)의 밴드갭 에너지는 AlGaN 장벽층(62)의 밴드갭 에너지보다 커서, 전자 블록층(70)은 전자 주입층(50)으로부터의 전자가 활성층(60)에서 정공 주입층(80) 측으로 누출되는 것을 막는다. 전자 블록층(70)의 막두께는 1 ~ 20nm이어도 되고, 보다 바람직하게는 3 ~ 10nm이어도 되고, 예를 들면 5nm이다. 전자 블록층(70)은 전자 블록층(70) 중에서 적층 방향에 대해 밴드갭 에너지가 연속적으로 변화하는 구조이어도 된다. 전자 블록층(70)은 의도적으로 불순물을 도핑하지 않은 언도프이어도 되고, 예를 들면 Mg(마그네슘), Be(베릴륨), C(탄소), Zn(아연)이라는 p형 도펀트를 첨가하여 부여된 p형 도전성을 가질 수 있다.
전자 블록층(70)의 AlN의 성장 조건
성장 압력: 40kPa.
기판 온도: 섭씨 1050도.
공정 S17에서는 p형 AlGaN층이라는 정공 주입층(80)이 형성된다. 구체적으로 정공 주입층(80)은 활성층(60) 및 전자 블록층(70) 상에 설치된다. 정공 주입층(80)은 III족 원소를 구성원소로서 포함하는 질화물(Aly4Gaz4In(1-z4-y4)N, 0≤y4≤1, 0≤z4≤1, y4+z4≤1)로 이루어질 수 있다. 구체적으로 전자 주입층(50)은 AlN, AlGaN 또는 AlGaInN 중 적어도 어느 하나로 이루어질 수 있다. 정공 주입층(80)은 예를 들면 Mg(마그네슘), Be(베릴륨), C(탄소), Zn(아연)이라는 p형 도펀트를 첨가하여 부여된 p형 도전성을 가질 수 있다. 정공 주입층(80)은 활성층(60)에 정공을 제공하는 전도로를 제공한다. 정공 주입층(80)의 밴드갭 에너지는 전자 블록층(70)의 밴드갭 에너지보다 작고, 이어서 설명되는 컨택트층(90)의 밴드갭 에너지보다 크다. 정공 주입층(80)은 활성층(60)에서 전자 블록층(70)으로의 방향으로 밴드갭 에너지가 연속적으로 또는 불연속적으로 변화하는 구조, 구체적으로 작아지는 구조를 가질 수 있다. 정공 주입층(80)의 막두께는 1 ~ 50nm이어도 되고, 보다 바람직하게는 5 ~ 20nm이어도 된다.
공정 S18에서는 컨택트층(90)을 정공 주입층(80) 상에서 성장한다. 구체적으로 컨택트층(90)은 III족 원소를 구성원소로서 포함하는 질화물(Aly5Gaz5In(1-z5-y5)N, 0≤y5≤1, 0≤z5≤1, y4+z4≤1)로 이루어질 수 있다. 컨택트층(90)은 예를 들면 GaN, AlGaN 또는 AlGaInN 중 적어도 어느 하나로 이루어질 수 있다. 컨택트층(90)은 예를 들면 Mg(마그네슘), Be(베릴륨), C(탄소), Zn(아연)이라는 p형 도펀트를 첨가하여 부여된 p형 도전성을 가질 수 있다.
컨택트층(90)은 다른 도펀트 농도의 복수의 GaN층을 포함할 수 있다. 본 실시예에서는 컨택트층(90)은 제1 컨택트층(91) 및 제2 컨택트층(92)을 포함할 수 있다. 제1 컨택트층(91)은 예를 들면 1×1018 ~ 5×1019cm-3의 범위의 농도의 Mg 도펀트를 포함하는 GaN일 수 있고, 양호한 캐리어 전도로를 제공할 수 있다. 제2 컨택트층(92)은 예를 들면 5×1019 ~ 1×1021cm-3의 범위의 농도의 Mg 도펀트를 포함하는 GaN일 수 있고, 반도체와 금속 전극의 접촉 저항을 저감할 수 있다.
공정 S19에서는 n측 전극(53) 및 p측 전극(93)이 형성된다. 구체적으로 n측 전극(53)은 전자 주입층(50)의 표면에 접촉을 이룬다. n측 전극(53)은 Al, Ti(티탄), Ni(니켈), V(바나듐), Zr(지르코늄), Mo(몰리브덴), Ru(루테늄), Rh(로듐), Pd(팔라듐), Ag(은), In, Sn(주석), Ta(탄탈), W(텅스텐), Pt(백금), Au(금) 중 적어도 어느 하나 이상의 금속을 포함하고 있어도 된다. n측 전극(53)은 이들 금속이 합금화된 금속이어도 된다. n측 전극(53)은 도전성 산화물 또는 도전성 질화물을 포함할 수 있다.
p측 전극(93)은 컨택트층(90)의 표면에 접촉을 이룬다. p측 전극(93)은 Al, Ti, Ni, V, Zr, Mo, Ru, Rh, Pd, Ag, In, Sn, Ta, W, Pt, Au 중 적어도 어느 하나 이상의 금속을 포함하고 있어도 된다. p측 전극(93)은 이들 금속이 합금화된 금속이어도 된다. p측 전극(93)은 도전성 산화물 혹은 도전성 질화물을 포함할 수 있다.
이하의 실시예에서는 에피 표면의 모폴로지를 설명한다.
도 10a는 템플릿층(20) 상에 성장한 적층에 있어서 최상층의 전자 주입층(완충층의 막두께: 250nm, 전자 주입층의 막두께: 1500nm)의 표면의 미분간섭 현미경상을 나타내는 도면이다. 전자 주입층의 표면에는 전체에 걸쳐 직경 20 ~ 30μm 정도의 육각뿔 형상의 구조(힐록 구조라고 불림)가 형성되어 있고, 이 때문에 표면 평탄성이 낮다. 낮은 표면 평탄성은 격자 완화로 이어진다.
도 10b 내지 도 10f는 AlN 템플릿층(20) 상에 성장한 적층에 있어서 최상층의 전자 주입층(완충층의 막두께: 150nm, 전자 주입층의 막두께: 150nm)의 표면의 원자간력 현미경상을 나타낸다. 구체적으로 도 10b에도 동일한 힐록 구조가 나타나 있다. 힐록 구조의 밀도는 약 2×106cm-2이며, 이 값은 AlN 템플릿층(20)의 나선 전위 및 혼합 전위의 밀도와 동일한 정도이다. 이 힐록 구조는 도 10a의 힐록 구조보다 작은 사이즈를 갖는다. 힐록 구조의 사이즈의 차이는 전자 주입층의 막두께의 차이에 기인하며, 도 10b는 얇은 막두께의 전자 주입층에는 작은 힐록 구조가 제공된다.
도 10c는 도 10b에서 힐록 구조가 존재하지 않는 영역의 확대도이다. 도 10c의 관찰 영역에는 나선 전위 및 혼합 전위는 존재하지 않는다. 도 10c를 참조하면, AlGaN 표면에는 AlGaN의 c축 격자 상수의 1/2인 약 0.25nm의 단차가 고밀도로 형성되어 있다. 이들 단차는 원자 스텝 테라스 구조이다. 모든 원자 스텝 테라스 구조가 관찰 영역에 걸쳐 연속하여 연장되어 있다(혹은 루프를 형성하고 있다). 도 10d는 도 10b의 힐록 구조를 나타내는 확대도이다.
도 10e 및 도 10f는 도 10d의 힐록 구조의 정상부를 나타내는 확대도이다. 힐록 구조의 정상에서는 원자 스텝 테라스 구조가 소용돌이 형상의 구조를 형성하여 소용돌이의 중심에서 종단부되어 있고, 이러한 성장은 스파이럴 성장이라고 불린다. 소용돌이 형상의 구조는 나선 전위 또는 혼합 전위가 힐록 구조의 정상부에 존재하는 것을 나타낸다. 전자 주입층 표면의 힐록 구조의 밀도는 AlN 템플릿층(20)에 존재하는 나선 전위 및 혼합 전위의 밀도와 거의 동일하고, 전자 주입층의 성장 조건에는 그다지 의존하지 않는다.
도 10g는 MOVPE에 의해 형성된 AlN 템플릿에 성장한 적층에 있어서 최상층의 전자 주입층(완충층의 막두께: 250nm, 전자 주입층의 막두께: 1500nm)의 표면의 미분간섭 현미경상을 나타낸다. 도 10g를 참조하면, 도 10a의 모폴로지와 비교하여 작은 힐록 구조가 고밀도로 형성되어 있고, 오히려 높은 표면 평탄성을 나타낸다.
도 10h 및 도 10i는 MOVPE에 의해 형성된 AlN 템플릿에 성장한 적층에 있어서 최상층의 전자 주입층(완충층의 막두께: 150nm, 전자 주입층의 막두께: 150nm)의 표면의 미분간섭 현미경상을 나타낸다. 도 10h를 참조하면 고밀도의 작은 힐록 구조가 나타나 있다.
도 10i는 도 10h의 확대도이다. 도 10i를 참조하면 힐록 구조의 정상부에는 도 10e 및 도 10f와 같이 스파이럴 성장이 발생하며, 소용돌이 형상의 구조가 힐록 구조의 정상부에 형성되어 있다. 작은 고밀도의 힐록 구조에서도 AlGaN의 성장시에 높은 밀도의 나선 전위 또는 혼합 전위를 기점으로 하여 원자 스텝 테라스 구조가 스파이럴 성장하고 있다.
도 11a ~ 도 11e는 미분간섭 현미경에 의해 촬영된 에피 표면(두께 1.5μm 및 Al 조성 0.75의 AlGaN막)의 표면 모폴로지를 나타내는 도면이다. 성장 조건은 섭씨 1150도의 성장 온도, 3.3μm의 성장 속도, 1.0kPa의 NH3 분압이다. 구체적으로 도 11a는 사파이어 기판의 오프각 0.2도 상의 전자 주입층(50)의 미분간섭 현미경상을 나타낸다. 도 11b는 사파이어 기판의 오프각 0.4도의 전자 주입층(50)의 미분간섭 현미경상을 나타낸다. 도 11c는 사파이어 기판의 오프각 0.6도의 전자 주입층(50)의 미분간섭 현미경상을 나타낸다. 도 11d는 사파이어 기판의 오프각 0.8도의 전자 주입층(50)의 미분간섭 현미경상을 나타낸다. 도 11e는 사파이어 기판의 오프각 1.0도의 미분간섭 현미경상을 나타낸다. 도 11a ~ 도 11e를 비교하면, 사파이어 기판의 오프각이 커짐에 따라 전자 주입층(50)의 힐록 구조의 사이즈가 작아진다.
도 12a ~ 도 12c는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다. 구체적으로 도 12a는 섭씨 1050도의 기판 온도로 성장된 전자 주입층(50)의 원자간력 현미경상을 나타낸다. 도 12b는 섭씨 1100도의 기판 온도로 성장된 전자 주입층(50)의 원자간력 현미경상을 나타낸다. 도 12c는 섭씨 1150도의 기판 온도로 성장된 전자 주입층(50)의 원자간력 현미경상을 나타낸다. 도 12a ~ 도 12c를 비교하면 전자 주입층(50)의 성장에서의 성장 온도가 높아지면 힐록 구조의 높이 및 수평 방향의 길이가 작아지고, 즉 힐록 구조 사이즈가 작다.
도 13a ~ 도 13c는 원자간력 현미경에 의해 촬영된 에피 표면(두께 1.0μm 및 Al 조성 0.75의 AlGaN막)의 표면 모폴로지를 나타내는 도면이다. 성장 조건은 섭씨 1150도의 성장 온도 및 1.0kPa의 NH3 분압이다. 에피 구조는 완충층(40)의 막두께 250nm 및 전자 주입층(50)의 막두께 1500nm를 포함한다. 구체적으로 도 13a는 500nm/h의 성장 속도로 성장된 전자 주입층(50)의 원자간력 현미경상을 나타낸다. 도 13b는 1200nm/h의 성장 속도로 성장된 전자 주입층(50)의 원자간력 현미경상을 나타낸다. 도 13c는 1500nm/h의 성장 속도로 성장된 전자 주입층(50)의 원자간력 현미경상을 나타낸다. 도 13a ~ 도 13c를 비교하면 전자 주입층(50)의 성장에서의 성장 속도가 느려지면 힐록 구조의 높이와 수평 방향의 길이가 작아지고, 즉 힐록 구조의 사이즈가 작다.
도 14a ~ 도 14c는 원자간력 현미경에 의해 촬영된 에피 표면(두께 1.0μm 및 Al 조성 0.75의 AlGaN막)의 표면 모폴로지를 나타내는 도면이다. 구체적으로 도 14a는 1.0kPa의 NH3 분압(18.9kPa의 수소 분압)으로 성장된 전자 주입층(50)의 원자간력 현미경상을 나타낸다. 도 14b는 4.0kPa의 NH3 분압(15.6kPa의 수소 분압)으로 성장된 전자 주입층(50)의 원자간력 현미경상을 나타낸다. 도 14c는 7.5kPa의 NH3 분압(12.0kPa의 수소 분압)으로 성장된 전자 주입층(50)의 원자간력 현미경상을 나타낸다. 도 14a ~ 도 14c를 비교하면 전자 주입층(50)의 성장에서의 NH3 분압이 높아지면 힐록 구조의 높이와 수평 방향의 길이가 작아지고, 즉 힐록 구조의 사이즈가 작다.
도 15a ~ 도 15c는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다. 구체적으로 도 15a는 AlN 호모에피택셜층(30)의 원자간력 현미경상을 나타낸다. 도 15b는 완충층(40)을 이용하지 않고 AlN 호모에피택셜층(30) 상에 성장된 전자 주입층(50)(30nm)의 원자간력 현미경상을 나타낸다. 도 15c는 완충층(40)을 이용하지 않고 AlN 호모에피택셜층(30) 상에 성장된 전자 주입층(50)(1000nm)의 원자간력 현미경상을 나타낸다. 이들의 관찰은 나선 전이 및 혼합 전위 모두 포함하지 않는 관찰 영역에 대해 수행된다.
도 15d ~ 도 15f는 각각 도 15a ~ 도 15c의 원자간력 현미경상에서의 원자 스텝 테라스 구조의 모식적인 스케치를 나타내는 도면이다. 도 15a ~ 도 15c에서의 화살표는 시료의 a축 방향(기판 표면의 오프 방향)을 나타낸다. 도 15f에서의 긴 화살표 및 짧은 화살표는 각각 스텝의 진행 속도로서, 그 대소를 나타낸다. 도 15g ~ 도 15i는 각각 도 15a ~ 도 15c의 에피 구조의 모식적인 스케치를 나타낸다.
도 15a ~ 도 15c 모두에 원자 스텝 테라스 구조가 나타나 있다. 도 15a는 도 15d의 모식적인 스케치에 그려지는 바와 같이 규칙적으로 나열된 원자 스텝 테라스 구조를 나타낸다. 도 15b 및 도 15c는 도 15e 및 도 15f의 모식적인 스케치에 그려지는 바와 같이 주기적으로 사행한 원자 스텝 테라스 구조를 나타낸다. 원자 스텝의 사행은 에피 구조의 표면 모폴로지를 악화시킨다.
도 16a ~ 도 16c는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다. 구체적으로 도 16a는 도 15c에서의 원자 스텝의 사행 영역의 확대를 나타낸다. 도 16a에서의 화살표(AR)는 에피 구조의 a축 방향(기판 표면의 오프 방향)을 나타낸다. 도 16b는 원자 스텝의 성장에서의 느림 빠름을 모식적으로 나타내는 도면이다. 도 16b에서 긴 화살표 및 짧은 화살표는 원자 스텝의 성장 속도의 크기를 나타낸다. 도 16c는 도 16a의 원자간력 현미경상에서의 원자 스텝의 사행에 기인하는 피트(Pit)의 모식적인 스케치를 나타낸다. 원자 스텝의 사행은 원자 스텝 테라스 구조의 진행 속도의 크기의 차이에 따라 일어난다. 구체적으로 원자 스텝 테라스 구조의 진행이 느린 영역은 양측의 원자 스텝 테라스 구조의 진행이 빠른 영역에 대해 오목하게 들어간다. 이 오목부는 깊은 홈형상의 구조로서, 이는 피트(Pit)로서 참조되는 결함이다. 발광 소자의 전도로의 반도체에 발생한 피트는 전자와 정공의 비발광 재결합을 일으켜 발광 소자의 발광 효율을 저하시킨다. 나아가 전자 주입층(50)의 피트는 그 위에 성장되는 활성층(60)으로 인계된다. 이 때문에, 전자 주입층(50)에서의 원자 스텝 테라스 구조의 사행과 그 결과로서의 피트 형성은 전자 주입층(50)을 이용한 발광 소자의 발광 효율을 저하시킬 가능성이 있다.
도 17a ~ 도 17c는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다. 구체적으로 도 17a는 0.1도의 오프각의 사파이어 기판 상에 성장된 1000nm의 전자 주입층(50)의 원자간력 현미경상을 나타낸다. 도 17b는 0.2도의 오프각의 사파이어 기판 상에 성장된 1000nm의 전자 주입층(50)의 원자간력 현미경상을 나타낸다. 도 17c는 0.3도의 오프각의 사파이어 기판 상에 성장된 1000nm의 전자 주입층(50)의 원자간력 현미경상을 나타낸다. 도 17d 및 도 17e는 각각 도 17a 및 도 17b에 도시된 표면 모폴로지의 스케치를 나타내는 도면이다. 도 17c의 표면 모폴로지는 스텝 번칭을 나타낸다.
도 17a ~ 도 17c를 비교하면 작은 오프각의 사파이어 기판을 이용함으로써 전자 주입층(50)의 표면에서 힐록 구조로부터 떨어진 영역의 평탄성을 향상시킬 수 있다.
도 18a ~ 도 18c는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다. 구체적으로 도 18a는 섭씨 1050도의 기판 온도로 성장된 전자 주입층(50)의 원자간력 현미경상을 나타낸다. 도 18b는 섭씨 1100도의 기판 온도로 성장된 전자 주입층(50)의 원자간력 현미경상을 나타낸다. 도 18c는 섭씨 1150도의 기판 온도로 성장된 전자 주입층(50)의 원자간력 현미경상을 나타낸다. 도 18d ~ 도 18f는 각각 도 18a ~ 도 18c의 원자간력 현미경상에서의 원자 스텝 테라스 구조의 모식적인 스케치를 나타내는 도면이다. 도 18d ~ 도 18f에서의 화살표는 시료의 a축 방향(기판 표면의 오프 방향)을 나타낸다.
도 18a ~ 도 18c를 비교하면 전자 주입층(50)의 성장에서의 성장 온도가 낮아짐에 따라 원자 스텝 테라스 구조의 사행에 기인하는 표면의 러프니스가 억제된다. 전자 주입층(50)의 성장 온도를 낮춤으로써, 전자 주입층(50)의 표면에서의 힐록 구조로부터 떨어진 영역의 표면 평탄성을 향상시킬 수 있다.
도 19a 및 도 19b는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다. 에피 구조는 완충층(40)의 막두께 250nm 및 전자 주입층(50)의 막두께 1500nm를 포함한다. 도 19c 및 도 19d는 각각 도 19a 및 도 19b의 원자간력 현미경상에서의 원자 스텝 테라스 구조의 모식적인 스케치를 나타내는 도면이다. 도 19c 및 도 19d에서의 화살표는 에피 기판의 a축 방향(기판 표면의 오프 방향)을 나타낸다. 구체적으로 도 19a는 성장 속도 400nm/h로 성장된 전자 주입층(50)의 원자간력 현미경상을 나타낸다. 도 19b는 성장 속도 3500nm/h로 성장된 전자 주입층(50)의 원자간력 현미경상을 나타낸다.
도 19a 및 도 19b를 비교하면 전자 주입층(50)의 성장 속도가 빨라지면 원자 스텝 테라스 구조의 사행과 이에 따른 표면 러프니스의 형성이 억제되어 있다. 전자 주입층(50)의 성장에서의 성장 속도를 높임으로써, 전자 주입층(50)의 표면에서의 힐록 구조로부터 떨어진 영역의 표면 평탄성을 향상시킬 수 있다.
도 20a ~ 도 20c는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다. 구체적으로 도 20a는 7.5kPa의 NH3 분압(전압(全壓) 30kPa)으로 성장된 전자 주입층(50)의 원자간력 현미경상을 나타낸다. 도 20b는 10.0kPa의 NH3 분압(전압 40kPa)으로 성장된 전자 주입층(50)의 원자간력 현미경상을 나타낸다. 도 20c는 12.5kPa의 NH3 분압(전압 50kPa)으로 성장된 전자 주입층(50)의 원자간력 현미경상을 나타낸다. 도 20d ~ 도 20f는 각각 도 20a ~ 도 20c의 원자간력 현미경상에서의 원자 스텝 테라스 구조의 모식적인 스케치를 나타내는 도면이다.
도 20a ~ 도 20c를 비교하면 전자 주입층(50)의 성장에서의 NH3 분압이 낮아지면 원자 스텝 테라스 구조의 사행과 이에 따른 표면 러프니스의 형성이 억제되어 있다. 전자 주입층(50)을 적층시킬 때의 NH3 분압을 낮춤으로써, 전자 주입층(50)의 표면에서 힐록 구조로부터 떨어진 영역의 표면 평탄성을 향상시킬 수 있다.
(2단계 성장의 AlGaN의 표면 평탄성과 MOVPE-AlN 템플릿의 비교)
도 21a ~ 도 21f는 원자간력 현미경에 의해 촬영된 에피 표면의 표면 모폴로지를 나타내는 도면이다. 구체적으로 도 21a 및 도 21d는 실시형태에 관한 전자 주입층(50)의 표면을 나타내고, 전자 주입층(50)은 제1 전자 주입층(51)과 제2 전자 주입층(52)의 2층을 포함한다. 제1 전자 주입층의 성장 온도 및 막두께는 각각 섭씨 1150도 및 1000nm이며, 제2 전자 주입층의 성장 온도 및 막두께는 섭씨 1050도 및 100nm이다. 도 21b 및 도 21e는 섭씨 1150도의 성장 온도로 성장된 단일의 전자 주입층의 표면을 나타낸다. 도 21c 및 도 21f는 참고예이며, MOVPE법에 의해 사파이어 기판 상에 성장된 AlN 템플릿층 상의 단일 전자 주입층(「참고예」라고 함)의 표면을 나타낸다. 단일 전자 주입층은 섭씨 성장 온도는 1150도의 성장 온도로 형성된다. RMS값은 도 21a에서 0.365nm, 도 21b에서 0.465nm, 도 21c에서 1.145nm이다.
도 21a 및 도 21b를 각각 도 21d 및 도 21e와 비교하면 전자 주입층(50)이 제1 전자 주입층(51)과 제2 전자 주입층(52)의 2층으로 이루어지는 경우 제2 전자 주입층을 제1 전자 주입층에 대해 낮은 온도로 적층함으로써 힐록 사이즈의 증대를 억제하면서 원자 스텝 테라스 구조의 사행에 기인하는 표면 러프니스도 저감되어 있다. 즉, 전자 주입층(50)의 표면 평탄성이 향상되어 있다.
도 21a 및 도 21b를 각각 도 21c 및 도 21f와 비교하면 실시형태에 관한 전자 주입층(50)의 표면 거칠기 RMS값은 참고예에 따른 단일 전자 주입층의 표면 거칠기 RMS값보다 작다. 실시형태에 관한 AlN 템플릿층(20)은 나선 전위 및 혼합 전위에 관해 낮은 전위 밀도를 가지며, 이 때문에 스파이럴 성장이 발생하기 어렵다.
본 실시예에 관한 에피 구조의 표면 모폴로지에 관해서는 제2 전자 주입층(51)은 원자간력 현미경상으로부터 얻어진 0.4nm 이하의 표면 거칠기(RMS)를 갖는다.
도 22a 및 도 22b는 각각 실시형태에 관한 2층 구조의 전자 주입층(50)의 표면 및 단층 구조의 전자 주입층의 표면의 캐소드루미네센스(CL)의 피크 에너지 분포를 나타내는 도면이다. 캐소드루미네센스에서는 반도체 표면 근방을 전자선으로 여기하였을 때에 방출된 전자상을 얻을 수 있다. 측정 장치는 주사형 전자 현미경(JEM7100, 니혼전자주식회사 제품)에 설치된 CL 시스템(MP-32S, 주식회사 호리바 제작소 제품)이다.
구체적으로 도 22a는 실시형태에 관한 2층의 전자 주입층(50)(제1 전자 주입층(51): 막두께 500nm, 제2 전자 주입층(52): 막두께 100nm)의 표면 근방의 CL 측정(전자선 가속 전압은 5kV)에서의 CL 매핑상을 나타낸다. 도 22b는 단층 구조의 전자 주입층(막두께 600nm)의 표면 근방의 CL 측정(전자선 가속 전압은 5kV)에서의 CL 매핑상을 나타낸다. 이 가속 에너지에서는 CL 발광은 전자 주입층으로부터 발생한다. CL 피크 에너지는 대상의 반도체의 밴드갭 에너지에 대응하며, AlGaN의 밴드갭 에너지는 Al 조성에 대응한다. CL 매핑상의 피크 에너지는 전자 주입층(50)의 Al 조성에 대응하며, 피크 에너지가 높은 영역은 주변과 비교하여 상대적으로 Al 조성이 높고, 반대로 피크 에너지가 낮은 영역은 주변과 비교하여 상대적으로 Al 조성이 낮다.
도 22a에서는 표준편차가 2.57meV이며, 반면 도 22b에서는 표준편차가 4.95meV이다. 2층 구조의 전자 주입층(50)에서는 마이크로미터의 오더의 발광 에너지의 흔들림이 억제되어 있고, 단층 구조의 전자 주입층에 대해 Al 조성의 균일성이 우수하다.
표면 모폴로지는 갈륨 원자의 도입 효율에 영향을 주므로, 평탄성이 낮으면 조성에 얼룩이 발생한다. 캐소드루미네센스상의 피크 에너지의 불균일(표준편차/평균 에너지)로부터 Al 조성의 불균일을 산출할 수 있다. 도 22a에서의 Al 조성의 불균일은 0.09%, 도 22b에서는 0.16%로 계산할 수 있다. 측정 오차도 고려하여 0.1% 이하이면 양호한 표면 평탄성을 얻을 수 있다. 나아가 0.09% 이하이면 양호한 표면 평탄성을 얻을 수 있다.
도 22a와 도 22b를 비교하면 2층 구조의 전자 주입층(50)에서는 피크 에너지의 표준편차가 작다. 피크 에너지의 면내 불균일이 작은 것은 전자 주입층(50)의 Al 조성의 면내 균일성이 높은 것을 나타낸다. 작은 면내 불균일은 실시형태에 관한 2층 구조의 전자 주입층(50)의 표면 평탄성이 높은 것을 나타낸다. 상세하게는 전자 주입층의 표면 평탄성이 저하되어 러프니스가 커지면 전자 주입층의 표면에서 원자 스텝 테라스 구조에 소밀이 발생한다. 원자 스텝 테라스 구조가 고밀도로 존재하는 영역에서는 결정 성장 중에 기상으로부터 공급된 Ga 원료가 흡착되기 쉽고 상대적으로 낮은 Al 조성의 AlGaN이 성장하게 된다. 반면, 원자 스텝 테라스 구조의 밀도가 낮은 영역에서는 결정 성장 중에 기상으로부터 공급된 Ga 원료가 재이탈하기 쉽고 상대적으로 높은 Al 조성의 AlGaN이 성장하기 쉽다. 2층 구조의 전자 주입층(50)은 높은 표면 평탄성을 가지고 있고, 전자 주입층(50)의 표면에서의 원자 스텝 테라스 구조의 밀도의 면내 균일성이 높다. 실시예에 관한 에피 구조에서는 원자 스텝 테라스 구조의 밀도의 흔들림에 기인하는 Al 조성의 면내 흔들림이 개선되어 있다.
2층의 전자 주입층(50)의 성막을 위한 2층째 성장 조건(제2 전자 주입층(52)의 성장 조건, 구체적으로 제1 조건 내지 제3 조건 중 적어도 어느 하나의 조건)을 이용하여 단층 구조의 전자 주입층 상에 추가의 전자 주입층을 퇴적하면, 추가의 전자 주입층의 표면에는 CL상에서의 작은 에너지 편차가 제공된다. 구체적으로 제1 조건 내지 제3 조건 중 적어도 어느 하나의 조건을 이용하는 1 또는 복수의 추가의 전자 주입층의 성장에 의하면 원자 스텝 테라스 구조의 밀도의 면내 균일성이 개선되어 추가의 전자 주입층의 성장 개시 시점에서의 표면 거칠기(RMS)가 그 성장에 따라 작아진다. 스텝 테라스 구조의 직선성의 개선은 해당 추가의 전자 주입층의 표면에 있어서 CL상에서의 에너지 편차를 줄일 수 있고, 또한 표면 거칠기(RMS)도 작아진다. 추가의 전자 주입층에서의 III족 원소(예를 들어 Al 원자)의 면내 분포는 하지의 전자 주입층(단층 구조의 전자 주입층)에서의 III족 원소(예를 들어 Al 원자)의 면내 분포보다 높은 균일성을 나타낸다. 구체적으로 제2층째 퇴적은 만약 개개의 성장 표면의 CL상을 촬상할 수 있다면, 그 CL상에서의 에너지 편차는 1층째 에너지 편차보다 작아진다(예를 들어 캐소드루미네센스상에서의 에너지 편차가 4.95meV 미만이다). 한정이 아니라 예시로서 전자 주입층(50)은 하측의 전자 주입층의 CL상에서의 에너지 편차는 예를 들면 3.76meV 이상이며, 상측의 전자 주입층의 CL상에서의 에너지 편차는 2층째 성장에 의해 예를 들면 3.76meV보다 작아진다. 3.76meV는 표준편차 2.57meV 및 4.95meV의 상가평균이다.
이 실시예에서의 상기의 에피 표면의 CL상에 의하면 본 실시예에 관한 제2 전자 주입층(51)은 0.1% 이하의 Al 조성 불균일을 갖는다.
실시형태에 관한 2층 구조의 전자 주입층(50)의 표면(상기의 품질을 갖는 표면) 상에 연속하여 성장된 활성층(예를 들어 활성층(114))의 표면 근방의 CL상을 측정하면, CL상에 의한 발광 피크의 표준편차가 3.51meV이다. 이 값은 1단계 성장에서의 발광 스펙트럼의 표준편차 6.86meV에 대해 크게 저감되어 있다. 이는 하지의 전자 주입층의 조성 불균일과 비교하면 그 수치의 차이가 큰 것, 및 전자 주입층 표면 거칠기가 다른 조성이나 막두께의 복수의 층으로 이루어진 활성층의 조성 균일성에 큰 영향을 주는 것을 나타내고 있다.
도 23a 및 도 23b는 X선 회절(X-ray Diffraction: XRD) 역격자 공간 매핑(Reciplocal Space Mapping: RSM)상을 나타내는 도면이다. 구체적으로 도 23a는 실시형태에 관한, 템플릿층(20) 및 2층의 전자 주입층(50)을 포함하는 질화물 반도체 에피택셜 기판의 역격자 공간 매핑상을 나타낸다. 도 23b는 참고예에 관한 MOVPE-AlN 템플릿 및 단일 전자 주입층을 포함하는 질화물 반도체 에피택셜 기판의 역격자 공간 매핑상을 나타낸다. 도 23a 및 도 23b에서는 XRD-RSM상의 세로축은 qc이며, 가로축은 qm이다. qc는 육방정계의 결정 구조에서의 c축에 수직인 결정면의 거리의 역수를 나타내고, qm은 육방정계의 결정 구조에서의 m축에 수직인 결정면의 거리의 역수를 나타낸다. 각 층에 기인한 신호의 피크에 대응하는 qc 및 qm의 값은 각각 (0005)면과 (10-10)면의 격자면 간격의 역수에 대응한다.
실시형태에 관한 XRD-RSM상으로부터 이하의 값이 추측된다.
(테이블 1)
층의 명칭 Al 조성 a축격자상수 c축격자상수 면내변형(εa)
AlN 100% 0.31008 0.49906 -0.329%
(템플릿층).
ud-AlGaN층 86.8% 0.31011 0.50252 -0.651%
(제1 완충층).
ud-AlGaN층 77.4% 0.31019 0.50498 -0.861%
(제2 완충층).
n-AlGaN층 77.4% 0.31019 0.50498 -0.861%
(제1 전자 주입층).
n-AlGaN층 73.8% 0.31027 0.50588 -0.925%
(제2 전자 주입층).
MQWs의 우물층 42.5% 0.31034 -1.691%
MQWs의 장벽층 65.5% 0.31034 -1.113%
a축 격자 상수 및 c축 격자 상수의 단위는 나노미터(nm)이다.
참고예에 관한 XRD-RSM상으로부터 이하의 값이 추측된다.
(테이블 2)
층의 명칭 a축 격자 상수 c축 격자 상수
AlN 0.31062 0.49863
(템플릿).
AlGaN 0.31093 0.50493
a축 격자 상수 및 c축 격자 상수의 단위는 나노미터(nm)이다.
AlGaN의 Al 조성은 75.1%이다. AlN 템플릿에 대한 AlGaN의 완화율은 12.8%이다. AlN 템플릿의 면내 변형률(εa)은 0.15%이다. AlGaN의 면내 변형률(εa)은 0.68%이다.
AlN 템플릿층(20) 및 AlN 호모에피택셜층(30)은 하나의 피크로서 나타난다. AlN층에 대한 완충층(40)의 격자 완화율은 거의 0이며, 완충층(40)은 AlN층의 결정성을 유지하고 있다. 상기 테이블에서 「AlN」은 AlN 템플릿층(20) 및 AlN 호모에피택셜층(30)을 나타낸다.
실시예에 관한 AlN의 a축 격자 상수는 참고예의 AlN의 a축 격자 상수에 비해 작고, 실시예에 관한 AlN층의 면내 변형률의 절대치가 크다. 이는 AlN층이 면내 방향으로 강한 압축 변형을 갖는 것을 의미한다.
실시예에 관한 전자 주입층(50)의 완화율은 참고예의 전자 주입층에 비해 작다. 이는 실시예에 관한 AlN층이 낮은 관통 전위 밀도를 가지며, 전자 주입층(50)에 하지를 제공하고 있는 것을 의미한다.
실시예에 관한 전자 주입층(50)은 참고예에 비해 큰 절대치를 나타내고, 이는 전자 주입층(50)이 면내의 강한 압축 변형을 갖는 것을 의미한다. 전자 주입층(50)이 강한 면내 압축 변형은 큰 압축 변형 AlN층 및 AlN층에 대한 전자 주입층(50)의 작은 완화율의 결과이다.
도 23a 및 도 23b와 테이블 1을 참조하면 상기 에피 구조의 역격자 매핑에 의하면 본 실시예에 관한 에피 구조에서는 제1 전자 주입층(52)은 템플릿층(20)을 기준으로 하여 2% 이하의 격자 완화율을 갖는다.
도 23a 및 도 23b와 테이블 1을 참조하면 상기 에피 구조의 역격자 매핑에 의하면 본 실시예에 관한 에피 구조에서는 활성층(60) 중 우물층(61)의 AlGaN은 1.5% 이상의 압축 변형을 갖는다.
도 24는 실시형태에 관한 질화물 반도체 적층(2층의 전자 주입층)의 SIMS법을 이용한 분석의 결과(깊이 방향의 불순물 농도 분포)를 나타내는 도면이다. 세로축은 이온 카운트를 나타내고, 가로축은 질화물 반도체 적층의 표면으로부터의 깊이를 나타낸다. 질화물 반도체 적층의 최상층은 전자 주입층(50)이며, 전자 주입층(50)의 막두께는 1300nm이다.
층의 명칭 가로축의 범위(SIMS 분석에 관한 깊이).
제2 전자 주입층(51) 0.1 ~ 0.2μm.(n-AlGaN)
제1 전자 주입층(52) 0.2 ~ 1.4μm.(n-AlGaN)
완충층(40) 1.4 ~ 1.7μm.(AlGaN buf.)
(UID AlGaN)
AlN 호모에피택셜층(30) 1.7 ~ 1.8μm.(MOVPE-AlN)
AlN 템플릿층(20) 1.8 ~ 2.0μm.(FFA-AP-AlN)
분석의 이온종은 수소(H), 탄소(C), 산소(O), 규소(Si)이다.
본 분석에서의 질화물 반도체 적층(2층의 전자 주입층)에서는 제1 전자 주입층(51)에 관해 수소(H)가 9.0×1016cm-3, 탄소(C)가 2.8×1016cm-3, 산소(O)가 1.8×1016cm-3, 실리콘「Si」가 1.7×1019cm-3이다. 제2 전자 주입층(52)에 관해 산소(O)가 2.4×1016cm-3이며, 다른 원소의 농도는 제1 전자 주입층(51)과 실질적으로 동일하다. 제2 전자 주입층(52)은 제1 전자 주입층(51)보다 높은 산소 농도를 가지고 있다. 이는 제2 전자 주입층(52)의 기판 온도가 제1 전자 주입층(51)의 기판 온도보다 낮은 것에 기인한다. 제1 전자 주입층(51) 및 제2 전자 주입층(52)이 실질적으로 동일한 Al 조성을 갖는 경우에서도, 불순물, 예를 들면 산소의 농도 분포에 의해 제1 전자 주입층(51) 및 제2 전자 주입층(52)은 서로 구별될 수 있다. 수소 농도, 탄소 농도 및 산소 농도 중 적어도 하나의 원소의 농도에 관해, 제1 전자 주입층(51) 및 제2 전자 주입층(52)은 서로 다를 수 있다. 실시예에서의 전자 주입층(50)의 H, C, O는 검출 한계에 가깝고 낮은 값을 나타내고 있다. 낮은 불순물 농도는 전자 주입층(50)에서의 광흡수의 억제에 기여한다.
도 25a ~ 도 25h는 실시형태에 관한 발광 다이오드의 몇 가지 특성과 전자 주입층(50)의 면내 격자 상수의 사이의 관계를 나타내는 도면이다. 이들의 관계는 시뮬레이션에 의해 구할 수 있었다. 시뮬레이션 모델에서는 활성층(60), 전자 블록층(70), 정공 주입층(80)은 전자 주입층(50)과 동일한 면내 격자 상수를 가지고 있고, 이는 활성층(60), 전자 블록층(70), 정공 주입층(80)이 전자 주입층(50)에 대해 코히런트하게 성장됨으로써 만족된다. 컨택트층(90)은 전자 주입층(50)에 대해 격자 완화율 0.8(80%)이다. 보다 상세하게는 도 25a ~ 도 25h의 각각의 가로축은 실시형태에 관한 발광 다이오드의 특성을 계산할 때에 파라미터로서 변화시킨 전자 주입층(50)의 면내 격자 상수이다. 도 25a ~ 도 25h의 각각의 세로축은 각각 실시형태에 관한 발광 다이오드의 내부 양자 효율, 동작 전압, 전자 주입 효율, 전류 누설률, 전자 장벽 높이, 정공 장벽 높이, 양자 우물에서의 겹침 적분 및 발광 파장 피크이다. 내부 양자 효율, 동작 전압, 전자 주입 효율, 전류 누설률, 전자 장벽 높이, 정공 장벽 높이, 양자 우물에서의 겹침 적분 및 발광 파장 피크는 주입 전류 밀도 100A/cm2에서의 시뮬레이션에 의해 도출되었다.
도 25a는 실시형태에 관한 발광 다이오드의 내부 양자 효율과 전자 주입층(50)의 면내 격자 상수의 관계를 나타내는 도면이다. 내부 양자 효율은 전자 주입층(50)의 면내 격자가 작아짐에 따라 상승한다.
도 25b는 실시형태에 관한 발광 다이오드의 동작 전압과 전자 주입층(50)의 면내 격자 상수의 관계를 나타내는 도면이다. 동작 전압은 전자 주입층(50)의 면내 격자가 작아짐에 따라 상승한다.
도 25c는 실시형태에 관한 발광 다이오드의 전자 주입 효율과 전자 주입층(50)의 면내 격자 상수의 관계를 나타내는 도면이다. 전류 주입 효율은 전자 주입층(50)의 면내 격자가 작아짐에 따라 상승한다.
도 25d는 실시형태에 관한 발광 다이오드의 전류 누설률과 전자 주입층(50)의 면내 격자 상수의 관계를 나타내는 도면이다. 전류 누설률은 발광 다이오드에 투입되는 전류 중, 발광 다이오드 내에서 재결합하지 않고 p측 전극에 도달하는 전자와 n측 전극에 도달하는 정공이 담당하는 전류의 비율이다. n측 전극에 도달하는 정공의 기여는 무시할 수 있을 정도로 작고, 이 때문에 전류 누설률은 p측 전극에 도달하는 전자의 비율에 따라 정해진다. 발광 다이오드의 전류 누설률은 전자 주입층(50)의 면내 격자가 작아짐에 따라 저하된다.
도 25e는 실시형태에 관한 발광 다이오드의 전자 장벽의 높이와 전자 주입층(50)의 면내 격자 상수의 관계를 나타내는 도면이다. 전자 장벽의 높이는 전자 블록층(70)에 있어서 전자에 대한 실효적인 에너지 장벽의 크기이다. 구체적으로 전자 장벽 높이는 전자 블록층(70)에서의, 전도대와 전자의 유사 페르미 준위의 에너지 차이의 최대치이다. 전자 장벽 높이는 전자 주입층(50)의 면내 격자가 작아짐에 따라 커진다.
도 25f는 실시형태에 관한 발광 다이오드의 정공 장벽 높이와 전자 주입층(50)의 면내 격자 상수의 관계를 나타내는 도면이다. 정공 장벽의 높이는 전자 블록층(70)에 있어서 정공에 대한 실효적인 에너지 장벽의 크기이다. 구체적으로 전자 블록층(70)에서의, 가전자대와 정공의 유사 페르미 준위의 에너지 차이의 최대치이다. 발광 다이오드의 정공 장벽의 높이는 전자 주입층(50)의 면내 격자가 작아짐에 따라 커진다.
도 25g는 실시형태에 관한 발광 다이오드의 활성층(60)에서의 전자의 파동 함수와 정공의 파동 함수의 겹침 적분의 2승과 전자 주입층(50)의 면내 격자 상수의 관계를 나타내는 도면이다. 구체적으로 도 25g는 가장 전자 주입층(50)에 가까운 우물층(61)(제1 양자 우물)과 2번째로 전자 주입층에 가까운 우물층(61)(제2 양자 우물)에 대해, 전자의 파동 함수와 무거운 정공(Heavy hole: HH)의 파동 함수의 겹침 적분의 2승을 나타낸다. 이 겹침 적분은 전자 주입층(50)의 면내 격자가 작아짐에 따라 커진다.
도 25h는 실시형태에 관한 발광 다이오드의 발광 파장 피크와 전자 주입층(50)의 면내 격자 상수의 관계를 나타내는 도면이다. 발광 파장 피크는 전자 주입층(50)의 면내 격자가 작아짐에 따라 짧아진다.
도 25a ~ 도 25h에 도시된 결과는 이하의 물리적 묘상에 기초한다. 전자 주입층(50)의 면내 격자 상수가 작아지면, 활성층(60) 및 전자 블록층(70)에 인가되는 압축 변형이 커진다. 압축 변형의 증대는 피에조 분극의 변화를 일으켜 밴드 라인업을 변화시킨다. 이 변화에 의하면 전자 장벽의 높이와 정공 장벽의 높이가 커진다. 이 증대는 전자 블록층(70)이 보다 효과적으로 전자의 오버플로우를 억제하는 것을 가능하게 하여, 결과적으로 전류 누설률이 저하되고 캐리어 주입 효율과 내부 양자 효율이 향상된다. 전자 장벽의 높이와 정공 장벽의 높이의 증대는 또한 동작 전압을 상승시킨다. 또한, 전자 주입층(50)의 면내 격자 상수가 작아지면 활성층(60)에 인가되는 압축 변형이 커지고, 결과적으로 피에조 분극의 변화에 의해 활성층(60)의 내부 전계가 변화한다. 이 변화에 따라, 양자 속박 슈타르크 효과(Quantum confined Stark effect: QCSE)가 약해져 활성층(60)에서의 전자 및 정공의 파동 함수의 겹침 적분이 커진다. 겹침 적분의 증대는 발광 재결합 확률을 상승시키고, 이 결과 내부 양자 효율이 높아진다. 또한, QCSE의 저감에 의하면 양자 우물의 실효적인 밴드갭 에너지가 커지고, 이는 발광 파장을 단파장으로 시프트시킨다. 따라서, 실시형태에 관한 발광 다이오드는 압축 변형의 전자 주입층(50)을 가지고 있고, 이 때문에 우수한 디바이스 특성을 갖는다.
도 26a ~ 26c는 활성층의 Al 조성과 토탈 분극(자발 분극과 피에조 분극의 합)의 관계를 나타내는 도면이다. 구체적으로 도 26a는 0.3098nm의 면내 격자 상수의 AlGaN(즉, AlN 템플릿층(20)에 코히런트 성장하고 있는 AlGaN)의 토탈 분극과 우물층 또는 장벽층의 Al 조성의 관계「Coh.」와, 0.3130nm의 면내 격자 상수의 AlGaN(즉, 완전 완화의 AlGaN(Al 조성 0.75) 상에 성장한 AlGaN)의 토탈 분극과 우물층 또는 장벽층의 Al 조성의 관계「Rel.」를 나타내는 도면이다. 도 26b는 도 26a의 부분 확대도이다. 도 26b를 참조하면서, Al 조성 0.51의 우물층(61)과 Al 조성 0.66의 장벽층(62)의 토탈 분극의 차이가 추측된다. 0.3098nm의 면내 격자 상수의 AlGaN에서는 토탈 분극차는 0.01123C/m2이다. 한편, 0.3130nm의 면내 격자 상수의 AlGaN에서는 토탈 분극차는 0.01296C/m2이다. 전자 주입층(50)이 압축 변형을 갖는 경우, 그 전자 주입층(50) 상의 활성층(60)의 우물층(61) 및 장벽층(62)의 토탈 분극의 차이가 작아진다. 도 26c는 면내 격자 상수 0.3098nm의 전자 주입층(50) 상의 활성층(60)의 내부 전계와, 면내 격자 상수 0.3130nm의 전자 주입층(50) 상의 활성층의 내부 전계를 나타내는 도면이다. 템플릿층(20)에 유래하는 강한 압축 변형은 우물층(61)과 장벽층(62)의 토탈 분극차를 줄인다. 작은 토탈 분극차에 의하면 활성층(60)의 우물층(61)의 내부 전계의 절대치를 줄일 수 있다. 작은 내부 전계의 우물층(61)에 의하면 QCSE가 완화된다.
도 27a 및 도 27b는 참고예 및 본 실시예에 관한 발광 다이오드의 발광 스펙트럼을 나타내는 도면이다. 도 27a는 두 발광 다이오드의 규격화된 발광 스펙트럼 강도를 나타내고, 도 27b는 두 발광 다이오드의 규격화 없는 발광 스펙트럼 강도를 나타낸다. 구체적으로 2층의 전자 주입층(50)(2단계 성장: 2SG)을 이용하는 발광 다이오드의 발광 스펙트럼「2SG」, 및 단일 전자 주입층을 이용하는 발광 다이오드의 발광 스펙트럼「Ref.」을 나타내는 도면이다. 발광 스펙트럼「2SG」는 발광 파장 263.6nm에서 반치폭 9.6nm를 갖는다. 발광 스펙트럼「Ref.」는 발광 파장 260.8nm에서 반치폭 11.5nm를 갖는다.
본 실시예에 관한 발광 다이오드의 발광 스펙트럼의 반치폭은 11.5nm 미만이며, 또한 10nm 이하일 수 있다.
전자 주입층(50)(제1 전자 주입층(52), 제2 전자 주입층(51))에 관한 기술 배경에 대해 설명한다. 심자외 발광 다이오드의 활성층(60)의 하지의 전자 주입층(50)(예를 들어 n형 AlGaN)의 Al 조성에는 이하의 기술적 사항이 요구된다.
첫째, 활성층으로부터의 심자외광이 하지의 전자 주입층(50)을 투과 가능할 것.
구체적으로 발광 파장이 285nm이면 전자 주입층(50)의 AlGaN에는 40% 이상의 Al 조성이 요구된다. 발광 파장이 265nm이면 전자 주입층(50)의 AlGaN에는 60% 이상의 Al 조성이 요구된다. 발광 파장이 230nm이면 전자 주입층(50)의 AlGaN에는 90% 이상의 Al 조성이 요구된다.
둘째, 전자 주입층(50)의 AlGaN은 하지의 반도체에 대해 격자 완화율 2% 이하로 성장할 것.
전자 주입층의 AlGaN이 격자 완화하여 발생한 미스피트 전위는 활성층의 압축 변형을 저하시켜 발광 효율이 저하된다. 전자 주입층(50)의 AlGaN의 격자 완화를 방해하기 위해, 전자 주입층(50)의 AlGaN은 하지의 AlN 템플릿층 또는 AlN 기판에 대해 격자 완화율 2% 이하로 성장시킨다. 이를 위해서는 전형적으로 전자 주입층(50)의 AlGaN의 Al 조성은 50% 이상인 것이 바람직하고, 60% 이상인 것이 더욱 바람직하며, 70% 이상인 것이 더욱더 바람직하다. AlN에의 성장의 관점에서는 전자 주입층(50)의 AlGaN은 보다 큰 Al 조성을 갖는 것이 좋다.
또, 이하는 사파이어 기판 상에 제작한 AlN 템플릿 기판과 특성이다.
AlN 막두께 어닐 온도 AlN(0002) AlN(10-12)
120nm 1725℃ 60arcsec 397arcsec
165nm 1725℃ 43arcsec 323arcsec
250nm 1725℃ 36arcsec 255arcsec
500nm 1725℃ 39arcsec 186arcsec
500nm 1500℃ 90arcsec 359arcsec
500nm 1525℃ 100arcsec 368arcsec
500nm 1550℃ 33arcsec 258arcsec
500nm 1600℃ 32arcsec 227arcsec
AlN 막두께 어닐 온도 AlGaN(0002) AlGaN(10-12)
120nm 1725℃ 111arcsec 443arcsec
165nm 1725℃ 73arcsec 337arcsec
250nm 1725℃ 56arcsec 266arcsec
500nm 1725℃ 42arcsec 170arcsec
500nm 1500℃ 251arcsec 474arcsec
500nm 1525℃ 252arcsec 474arcsec
500nm 1550℃ 127arcsec 316arcsec
500nm 1600℃ 88arcsec 217arcsec
이하에, 본 발명에 관한 몇 가지 태양을 설명한다.
제1 태양에 관한 III족 질화물 발광 디바이스는 III족 질화물과 다른 재료로 이루어진 주면을 갖는 지지체와, (10-12)면의 X선 로킹 커브의 반치폭이 1000arcsec 이하인 AlXGa1 - XN(X는 0보다 크고 1 이하)을 포함하고 상기 지지체의 상기 주면을 덮는 압축 변형을 내포하는 템플릿층을 포함하는 템플릿 부재와, 285nm 이하의 심자외 파장 영역에 피크 파장을 갖는 빛을 발생하도록 상기 템플릿 부재 상에 설치되고, 압축 변형을 내포하는 AlGaN을 포함하는 활성층과, 상기 템플릿 부재와 상기 활성층의 사이에 설치되고, III족 구성원소로서 Al을 포함하는 n형 III족 질화물 반도체 영역을 구비하며, 상기 n형 III족 질화물 반도체 영역은 상기 템플릿층과 상기 활성층의 사이에 설치된 제1 n형 III족 질화물 반도체층과, 상기 제1 n형 III족 질화물 반도체층과 상기 활성층의 사이에 설치된 제2 n형 III족 질화물 반도체층을 포함하고, 상기 제1 n형 III족 질화물 반도체층은 상기 템플릿층을 기준으로 하여 2% 이하의 격자 완화율을 가지며, 상기 제2 n형 III족 질화물 반도체층은 0.4nm 이하의 표면 거칠기를 갖는다.
이 발광 디바이스에 의하면 0.4nm 이하의 표면 거칠기를 갖는 제2 n형 III족 질화물 반도체층을 제1 n형 III족 질화물 반도체층 상에 설치하므로, 활성층의 격자 완화를 회피할 수 있어 활성층에 압축 변형을 부여할 수 있다. 또한, 1000arcsec 이하의 (10-12)면 X선 로킹 커브 반치폭의 AlXGa1 - XN의 템플릿층 상에, 템플릿층을 기준으로 하여 2% 이하의 격자 완화율을 갖는 제1 n형 III족 질화물 반도체층을 설치하므로, 템플릿층에 내포하는 압축 변형을 제2 n형 반도체층에 부여할 수 있다.
제1 태양에 관한 III족 질화물 발광 디바이스에서는 상기 활성층의 상기 AlGaN은 1.5% 이상의 압축 변형을 가질 수 있다.
이 발광 디바이스에 의하면 활성층 중 우물층에 1.5% 이상의 압축 변형을 제공할 수 있다.
제1 태양에 관한 III족 질화물 발광 디바이스에서는 해당 III족 질화물 발광 디바이스는 10nm 이하의 발광 스펙트럼의 반치폭을 가질 수 있다.
이 발광 디바이스에 의하면 상기의 구조는 활성층이 10nm 이하의 발광 스펙트럼의 반치폭의 빛을 발생하는 것을 가능하게 한다.
제1 태양에 관한 III족 질화물 발광 디바이스에서는 상기 활성층은 압축 변형의 우물층 및 압축 변형의 장벽층을 포함할 수 있다.
이 발광 디바이스에 의하면 우물층의 압축 변형 및 장벽층의 압축 변형이 양자 속박 슈타르크 효과에 의해 활성층의 발광을 강화할 수 있다.
제1 태양에 관한 발광 디바이스에서는 상기 템플릿층의 상기 AlXGa1 - XN은 AlN일 수 있다.
이 발광 디바이스에 의하면 AlXGa1 - XN은 압축 변형을 내포하는 AlN을 템플릿층에 제공한다. 이 압축 변형은 활성층에 가해지는 변형의 근원이다.
제1 태양에 관한 발광 디바이스에서는 상기 제1 n형 III족 질화물 반도체층의 두께는 상기 제2 n형 III족 질화물 반도체층의 두께보다 커도 된다. 또한, 상기 제1 n형 III족 질화물 반도체층의 제1 Al 조성은 상기 제2 n형 III족 질화물 반도체층의 제2 Al 조성보다 크게 해도 된다.
이 발광 디바이스에 의하면 Al 조성 및 막두께의 대소 관계는 템플릿층 상에서 제1 n형 III족 질화물 반도체층 및 제2 n형 III족 질화물 반도체층의 AlGaN의 완화를 피하여 압축 변형을 내포하는 활성층을 마련하는 것을 용이하게 한다.
제1 태양에 관한 III족 질화물 발광 디바이스에서는 상기 제1 n형 III족 질화물 반도체층의 막두께는 2800nm 이하이며, 상기 제2 n형 III족 질화물 반도체층의 막두께는 200nm 이하일 수 있다.
이 발광 디바이스에 의하면 이들 막두께의 범위는 템플릿층 상에서 제1 n형 III족 질화물 반도체층 및 제2 n형 III족 질화물 반도체층의 AlGaN의 완화를 피하여 압축 변형을 내포하는 활성층을 마련하는 것을 용이하게 한다.
제2 태양에 관한 III족 질화물 에피택셜 웨이퍼는 III족 질화물과 다른 재료로 이루어진 주면을 갖는 기판과, (10-12)면의 X선 로킹 커브의 반치폭이 1000arcsec 이하인 AlXGa1 - XN(X는 0보다 크고 1 이하)을 포함하고 상기 기판의 상기 주면을 덮는 압축 변형을 내포하는 템플릿층을 포함하는 템플릿 기판과, 285nm 이하의 심자외 파장 영역에 피크 파장을 갖는 빛을 발생하도록 상기 템플릿 기판 상에 설치되고, 압축 변형을 내포하는 AlGaN을 포함하는 활성층과, 상기 템플릿 기판과 상기 활성층의 사이에 설치되고, III족 구성원소로서 Al을 포함하는 n형 III족 질화물 반도체 영역을 구비하며, 상기 n형 III족 질화물 반도체 영역은 상기 템플릿층과 상기 활성층의 사이에 설치된 제1 n형 III족 질화물 반도체층과, 상기 제1 n형 III족 질화물 반도체층과 상기 활성층의 사이에 설치된 제2 n형 III족 질화물 반도체층을 포함하고, 상기 제1 n형 III족 질화물 반도체층은 상기 템플릿층을 기준으로 하여 2% 이하의 격자 완화율을 가지며, 상기 제2 n형 III족 질화물 반도체층은 0.4nm 이하의 표면 거칠기를 갖는다.
이 에피택셜 웨이퍼에 의하면 0.4nm 이하의 표면 거칠기를 갖는 제2 n형 III족 질화물 반도체층을 제1 n형 III족 질화물 반도체층 상에 설치하므로, 활성층의 격자 완화를 회피할 수 있어 활성층에 압축 변형을 부여할 수 있다. 또한, 1000arcsec 이하의 (10-12)면 X선 로킹 커브 반치폭의 AlXGa1 - XN 템플릿층 상에, 템플릿층을 기준으로 하여 2% 이하의 격자 완화율을 갖는 제1 n형 III족 질화물 반도체층을 설치하므로, 템플릿층에 내포하는 압축 변형을 제2 n형 III족 반도체층에 부여할 수 있다.
제2 태양에 관한 III족 질화물 에피택셜 웨이퍼에서는 상기 제2 n형 III족 질화물 반도체층은 0.1% 이하의 Al 조성 불균일을 가질 수 있다.
이 에피택셜 웨이퍼에 의하면 Ga 도입 효율은 표면 모폴로지와 관계가 있고, III족 질화물 반도체층의 표면을 평활하게 하는 것은 상기의 수치 범위의 Al 조성 불균일의 달성을 용이하게 한다.
제2 태양에 관한 III족 질화물 에피택셜 웨이퍼에서는 상기 기판은 탄소, 질화붕소(BN), 산화알루미늄(사파이어), 세라믹, 탄화규소, 고융점 금속, 지르코니아, 탄화탄탈(TaC), ScAlMgO4 중 적어도 하나의 재료를 포함할 수 있다.
이 에피택셜 웨이퍼에 의하면 기판에 관해 예시적인 재료가 제공된다.
제2 태양에 관한 III족 질화물 에피택셜 웨이퍼에서는 상기 기판은 육방정계의 결정 구조를 가지며, 상기 기판의 상기 주면은 해당 결정 구조의 c면에 대해 0.5도 이하의 오프각을 가질 수 있다.
이 에피택셜 웨이퍼에 의하면 오프각에 관해 예시적인 각도 범위가 제공된다.
제3 태양에 관한 III족 질화물 발광 디바이스를 제작하는 방법은 III족 질화물과 다른 재료로 이루어진 주면을 갖는 기판과, (10-12)면의 X선 로킹 커브의 반치폭이 1000arcsec 이하인 AlXGa1 - XN(X는 0보다 크고 1 이하)을 포함하고 상기 기판의 상기 주면을 덮는 템플릿층을 포함하는 템플릿을 준비하는 것과, n형 도펀트를 포함하는 제1 n형 III족 질화물 반도체층 및 n형 도펀트를 포함하는 제2 n형 III족 질화물 반도체층을 갖는 n형 III족 질화물 반도체 영역과, 285nm 이하의 심자외 파장 영역에 피크 파장을 가지고 있고 AlGaN을 포함하는 활성층을 갖는 III족 질화물 적층체를 상기 템플릿층 상에 성장하는 것을 포함하며, 상기 제1 n형 III족 질화물 반도체층은 상기 템플릿층과 상기 활성층의 사이에 설치되고, 상기 제2 n형 III족 질화물 반도체층은 상기 제1 n형 III족 질화물 반도체층과 상기 활성층의 사이에 설치되며, III족 질화물 적층체를 상기 템플릿층 상에 성장하는 것은 상기 제1 n형 III족 질화물 반도체층의 성장에서의 성장 온도가 상기 제2 n형 III족 질화물 반도체층의 성장에서의 성장 온도보다 높다는 제1 조건, 상기 제1 n형 III족 질화물 반도체층의 성장에서의 성장 속도가 상기 제2 n형 III족 질화물 반도체층의 성장에서의 성장 속도보다 느리다는 제2 조건, 및 상기 제1 n형 III족 질화물 반도체층의 성장에서의 암모니아 분압이 상기 제2 n형 III족 질화물 반도체층의 성장에서의 암모니아 분압보다 높다는 제3 조건 중 적어도 어느 하나의 조건을 이용하여, 상기 제1 n형 III족 질화물 반도체층 및 상기 제2 n형 III족 질화물 반도체층을 성장하는 것을 포함한다.
이 발광 디바이스를 제작하는 방법에 의하면 1000arcsec 이하의 (10-12)면 X선 로킹 커브 반치폭의 AlXGa1 - XN의 템플릿층 상에 제1 조건, 제2 조건 및 제3 조건 중 적어도 어느 하나의 조건을 이용하여 제1 n형 III족 질화물 반도체층 및 제2 n형 III족 질화물 반도체층이 성장된다.
제1 n형 III족 질화물 반도체층의 성장에서는 나선 전위 기인의 힐록 생성 및 전위의 생성이 억제됨과 아울러 제2 n형 III족 질화물 반도체층의 성장에서는 제1 n형 III족 질화물 반도체층의 평탄성보다 우수한 평탄성을 제2 n형 III족 질화물 반도체층에 제공할 수 있다. III족 질화물 적층체의 활성층의 AlGaN의 성장은 이 양호한 하지 상에 수행된다. 이 개선된 평탄성은 활성층에 압축 변형을 부여하는 것을 가능하게 하여, 285nm 이하의 심자외광 파장 영역에서 발광을 제공하는 활성층으로부터의 광출력(투입 전력당 광출력)을 높일 수 있다.
제3 태양에 관한 III족 질화물 발광 디바이스를 제작하는 방법에서는 상기 제1 n형 III족 질화물 반도체층의 성장 온도는 섭씨 1100도 이상이며, 상기 제2 n형 III족 질화물 반도체층의 성장 온도는 섭씨 1100도 미만일 수 있다.
이 제조 방법에 의하면 제2 조건에서 예시적인 성장 온도가 제공된다.
제3 태양에 관한 III족 질화물 발광 디바이스를 제작하는 방법에서는 상기 제1 n형 III족 질화물 반도체층의 성장 속도는 400nm/h 이하이며, 상기 제2 n형 III족 질화물 반도체층의 성장 속도는 400nm/h보다 커도 된다.
이 제조 방법에 의하면 제2 조건에서 예시적인 성장 속도가 제공된다.
제3 태양에 관한 III족 질화물 발광 디바이스를 제작하는 방법에서는 상기 제1 n형 III족 질화물 반도체층의 암모니아 분압은 10kPa 이상이며, 상기 제2 n형 III족 질화물 반도체층의 암모니아 분압은 10kPa 미만이어도 된다.
이 제조 방법에 의하면 제3 조건에서 예시적인 암모니아 분압이 제공된다.
제3 태양에 관한 III족 질화물 발광 디바이스를 제작하는 방법에서는 상기 제1 n형 III족 질화물 반도체층은 0.7 이상의 Al 조성을 갖는 AlGaN층일 수 있다. 또한, 상기 제2 n형 III족 질화물 반도체층은 0.7 이상의 Al 조성을 갖는 AlGaN층이어도 된다.
이 제조 방법에 의하면 이들 Al 조성 범위는 템플릿층 상에의 제2 n형 III족 질화물 반도체층의 AlGaN의 성장에서 직선적인 성장 스텝이 유지되는 것을 용이하게 한다. 이 결과, 스텝 사행에 의한 비발광 센터의 생성이 저감된다.
제3 태양에 관한 III족 질화물 발광 디바이스를 제작하는 방법에서는 상기 제1 n형 III족 질화물 반도체층의 두께는 상기 제2 n형 III족 질화물 반도체층의 두께보다 커도 된다. 또한, 상기 제1 n형 III족 질화물 반도체층의 제1 Al 조성은 상기 제2 n형 III족 질화물 반도체층의 제2 Al 조성보다 커도 된다.
이 제조 방법에 의하면 n형 III족 질화물 반도체 영역은 서로 다른 제1 Al 조성 및 제2 Al 조성의 2개의 n형 III족 질화물 반도체층(예를 들어 n형 AlGaN층)을 포함한다. 이 n형 III족 질화물 반도체 영역에 있어서 제1 Al 조성을 제2 Al 조성보다 크게 하는 것, 및 제1 n형 III족 질화물 반도체층의 두께보다 제2 n형 III족 질화물 반도체층의 두께를 크게 하는 것에 따르면, 템플릿층에 유래하는 저전위밀도 및 양호한 표면 모폴로지를 제2 n형 III족 질화물 반도체층에 제공할 수 있다. 상대적으로 높은 Al 조성의 제1 n형 III족 질화물 반도체층을 제1 조건 내지 제3 조건 중 적어도 어느 하나의 조건에 따라 성장하면, 힐록의 증대를 저감할 수 있고, 또한 스텝 성장의 흐트러짐이 커지는 것을 저감할 수 있고, 이에 따라 표면도 모폴로지의 개선을 가능하게 한다. 템플릿층에 유래하는 저전위밀도 및 압축 변형을 활성층에 제공할 수 있다. 또한, 활성층은 AlXGa1 - XN 템플릿층에 따른 압축 변형을 내포하는 것을 가능하게 한다.
제3 태양에 관한 III족 질화물 발광 디바이스를 제작하는 방법에서는 상기 기판은 탄소, 질화붕소(BN), 산화알루미늄(사파이어), 세라믹, 탄화규소, 고융점 금속, 지르코니아, 탄화탄탈(TaC), ScAlMgO4 중 적어도 하나의 재료를 포함할 수 있다.
이 제조 방법에 의하면 기판에 관해 예시적인 재료가 제공된다.
제3 태양에 관한 III족 질화물 발광 디바이스를 제작하는 방법에서는 상기 기판은 육방정계의 결정 구조를 가지며, 상기 기판은 상기 기판의 c면에 대해 0.5도 이하의 오프각을 가질 수 있다.
이 제조 방법에 의하면 결정 성장의 관점에서 오프각에 관해 예시적인 각도 범위가 제공된다.
제3 태양에 관한 III족 질화물 발광 디바이스를 제작하는 방법에서는 상기 템플릿층의 상기 AlXGa1 - XN은 AlN일 수 있다.
이 제조 방법에 의하면 AlXGa1 - XN은 압축 변형을 내포하는 AlN을 템플릿층에 제공한다. 이 압축 변형은 활성층에 가해지는 변형의 근원이다.
본 발명은 상술한 실시형태에 한정되는 것은 아니고, 본 발명의 주지를 벗어나지 않는 범위 내에서 여러 가지 변경하여 실시되는 것이 가능하다. 그리고, 이들은 모두 본 발명의 기술 사상에 포함되는 것이다.
10…기판, 20…템플릿층, 30…호모에피택셜층, 40…완충층, 41…제1 완충층, 42…제2 완충층, 50…전자 주입층, 51…제1 전자 주입층, 52…제2 전자 주입층, 53…n측 전극, 60…활성층, 61…우물층, 62…장벽층, 70…전자 블록층, 80…정공 주입층, 90…컨택트층, 91…제1 컨택트층, 92…제2 컨택트층, 93…p측 전극, 110…발광 디바이스, 112…템플릿 부재, 113…n형 III족 질화물 적층체, 114…활성층, 114a…양자 우물 구조, 114b…우물층, 114c…장벽층, 115…상측 III족 질화물 적층체, 116…n형 III족 질화물 반도체 영역, 118…지지체, 118a…주면, 120…템플릿층, 120a…제1 영역, 120b…제2 영역, 122…제1 III족 질화물 반도체층, 124…제2 III족 질화물 반도체층, 134…전자 블록층, 136…p형 조성 경사층, 138, 138a, 138b…p형 컨택트층, 142…에칭에 의한 가공 영역, 144…패시베이션막, 146…p측 전극, 148…n측 전극, 150…III족 질화물 에피택셜 웨이퍼, 150a…주면, 151…전구체, 152…템플릿 기판, 152a…주면, 153…반도체층 구조, 156…기판, 156a…주면, 160…템플릿층, 162…템플릿, 164…III족 질화물 적층체, 165…III족 질화물 반도체층, 166…III족 질화물 반도체 영역, 167…III족 질화물 반도체층, 168…활성층, 168a…양자 우물 구조, 168b…우물층, 168c…장벽층, 174…전자 블록층, 176…p형 조성 경사층, 178…p형 컨택트층, 180…홈, 182…에칭에 의한 가공 영역, 183…홈, 184…패시베이션막, 184a…개구, 184b…개구, 186, 188…전극.

Claims (16)

  1. III족 질화물과 다른 재료로 이루어진 주면을 갖는 지지체와, (10-12)면의 X선 로킹 커브의 반치폭이 1000arcsec 이하인 AlXGa1 - XN을 포함하고 상기 지지체의 상기 주면을 덮는 압축 변형을 내포하는 템플릿층을 포함하는 템플릿 부재로서, X는 0보다 크고 1 이하인 템플릿 부재와,
    285nm 이하의 심자외 파장 영역에 피크 파장을 갖는 빛을 발생하도록 상기 템플릿 부재 상에 설치되고, 압축 변형을 내포하는 AlGaN을 포함하는 활성층과,
    상기 템플릿 부재와 상기 활성층의 사이에 설치되고, III족 구성원소로서 Al을 포함하는 n형 III족 질화물 반도체 영역을 구비하며,
    상기 n형 III족 질화물 반도체 영역은
    상기 템플릿층과 상기 활성층의 사이에 설치된 제1 n형 III족 질화물 반도체층과,
    상기 제1 n형 III족 질화물 반도체층과 상기 활성층의 사이에 설치된 제2 n형 III족 질화물 반도체층을 포함하고,
    상기 제1 n형 III족 질화물 반도체층은 상기 템플릿층을 기준으로 하여 2% 이하의 격자 완화율을 가지며,
    상기 제2 n형 III족 질화물 반도체층은 0.4nm 이하의 표면 거칠기를 갖는 III족 질화물 발광 디바이스.
  2. 청구항 1에 있어서,
    상기 활성층 중 우물층의 AlGaN은 1.5% 이상의 압축 변형을 갖는 III족 질화물 발광 디바이스.
  3. 청구항 1 또는 청구항 2에 있어서,
    해당 III족 질화물 발광 디바이스는 10nm 이하의 발광 스펙트럼의 반치폭을 갖는 III족 질화물 발광 디바이스.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 활성층은 압축 변형을 갖는 우물층, 및 압축 변형을 갖는 장벽층을 포함하는 III족 질화물 발광 디바이스.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 제1 n형 III족 질화물 반도체층의 두께는 상기 제2 n형 III족 질화물 반도체층의 두께보다 크고,
    상기 제1 n형 III족 질화물 반도체층의 제1 Al 조성은 상기 제2 n형 III족 질화물 반도체층의 제2 Al 조성보다 큰, III족 질화물 발광 디바이스.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 제1 n형 III족 질화물 반도체층의 막두께는 2800nm 이하이고,
    상기 제2 n형 III족 질화물 반도체층의 막두께는 200nm 이하인, III족 질화물 발광 디바이스.
  7. III족 질화물과 다른 재료로 이루어진 주면을 갖는 기판과, (10-12)면의 X선 로킹 커브의 반치폭이 1000arcsec 이하인 AlXGa1 - XN을 포함하고 상기 기판의 상기 주면을 덮는 압축 변형을 내포하는 템플릿층으로서, X는 0보다 크고 1 이하인 템플릿층을 포함하는 템플릿 기판과,
    285nm 이하의 심자외 파장 영역에 피크 파장을 갖는 빛을 발생하도록 상기 템플릿 기판 상에 설치되고, 압축 변형을 내포하는 AlGaN을 포함하는 활성층과,
    상기 템플릿 기판과 상기 활성층의 사이에 설치되고, III족 구성원소로서 Al을 포함하는 n형 III족 질화물 반도체 영역을 구비하며,
    상기 n형 III족 질화물 반도체 영역은
    상기 템플릿층과 상기 활성층의 사이에 설치된 제1 n형 III족 질화물 반도체층과,
    상기 제1 n형 III족 질화물 반도체층과 상기 활성층의 사이에 설치된 제2 n형 III족 질화물 반도체층을 포함하고,
    상기 제1 n형 III족 질화물 반도체층은 상기 템플릿층을 기준으로 하여 2% 이하의 격자 완화율을 가지며,
    상기 제2 n형 III족 질화물 반도체층은 0.4nm 이하의 표면 거칠기를 갖는 III족 질화물 에피택셜 웨이퍼.
  8. 청구항 7에 있어서,
    상기 제2 n형 III족 질화물 반도체층은 0.1% 이하의 Al 조성 불균일을 갖는 III족 질화물 에피택셜 웨이퍼.
  9. 청구항 7 또는 청구항 8에 있어서,
    상기 기판은 탄소, 질화붕소(BN), 산화알루미늄(사파이어), 세라믹, 탄화규소, 고융점 금속, 지르코니아, 탄화탄탈(TaC), ScAlMgO4 중 적어도 하나의 재료를 포함하는 III족 질화물 에피택셜 웨이퍼.
  10. 청구항 7 내지 청구항 9 중 어느 한 항에 있어서,
    상기 기판은 육방정계의 결정 구조를 가지며,
    상기 기판의 상기 주면은 해당 결정 구조의 c면에 대해 0.5도 이하의 오프각을 갖는 III족 질화물 에피택셜 웨이퍼.
  11. III족 질화물 발광 디바이스를 제작하는 방법으로서,
    III족 질화물과 다른 재료로 이루어진 주면을 갖는 기판과, (10-12)면의 X선 로킹 커브의 반치폭이 1000arcsec 이하인 AlXGa1 - XN을 포함하고 상기 기판의 상기 주면을 덮는 템플릿층으로서, X는 0보다 크고 1 이하인 템플릿층을 포함하는 템플릿을 준비하는 것과,
    n형 도펀트를 포함하는 제1 n형 III족 질화물 반도체층 및 n형 도펀트를 포함하는 제2 n형 III족 질화물 반도체층을 갖는 n형 III족 질화물 반도체 영역과, 285nm 이하의 심자외 파장 영역에 피크 파장을 가지고 있고 AlGaN을 포함하는 활성층을 갖는 III족 질화물 적층체를 상기 템플릿층 상에 성장시키는 것을 포함하며,
    상기 제1 n형 III족 질화물 반도체층은 상기 템플릿층과 상기 활성층의 사이에 설치되고,
    상기 제2 n형 III족 질화물 반도체층은 상기 제1 n형 III족 질화물 반도체층과 상기 활성층의 사이에 설치되며,
    III족 질화물 적층체를 상기 템플릿층 상에 성장하는 것은
    상기 제1 n형 III족 질화물 반도체층의 성장에서의 성장 온도가 상기 제2 n형 III족 질화물 반도체층의 성장에서의 성장 온도보다 높다는 제1 조건,
    상기 제1 n형 III족 질화물 반도체층의 성장에서의 성장 속도가 상기 제2 n형 III족 질화물 반도체층의 성장에서의 성장 속도보다 느리다는 제2 조건, 및
    상기 제1 n형 III족 질화물 반도체층의 성장에서의 암모니아 분압이 상기 제2 n형 III족 질화물 반도체층의 성장에서의 암모니아 분압보다 높다는 제3 조건 중 적어도 어느 하나의 조건을 이용하여, 상기 제1 n형 III족 질화물 반도체층 및 상기 제2 n형 III족 질화물 반도체층을 성장시키는 것을 포함하는 질화물 발광 디바이스를 제작하는 방법.
  12. 청구항 11에 있어서,
    상기 제1 n형 III족 질화물 반도체층의 성장 온도는 섭씨 1100도 이상이고,
    상기 제2 n형 III족 질화물 반도체층의 성장 온도는 섭씨 1100도 미만이며,
    상기 제1 n형 III족 질화물 반도체층의 성장 속도는 400nm/h 이하이고,
    상기 제2 n형 III족 질화물 반도체층의 성장 속도는 400nm/h보다 크며,
    상기 제1 n형 III족 질화물 반도체층의 암모니아 분압은 10kPa 이상이고,
    상기 제2 n형 III족 질화물 반도체층의 암모니아 분압은 10kPa 미만인, 방법.
  13. 청구항 11 또는 청구항 12에 있어서,
    상기 제1 n형 III족 질화물 반도체층은 0.7 이상의 Al 조성을 갖는 AlGaN층이며,
    상기 제2 n형 III족 질화물 반도체층은 0.7 이상의 Al 조성을 갖는 AlGaN층인, 방법.
  14. 청구항 11 내지 청구항 13 중 어느 한 항에 있어서,
    상기 제1 n형 III족 질화물 반도체층의 두께는 상기 제2 n형 III족 질화물 반도체층의 두께보다 크고,
    상기 제1 n형 III족 질화물 반도체층의 제1 Al 조성은 상기 제2 n형 III족 질화물 반도체층의 제2 Al 조성보다 큰, 방법.
  15. 청구항 11 내지 청구항 14 중 어느 한 항에 있어서,
    상기 기판은 탄소, 질화붕소(BN), 산화알루미늄(사파이어), 세라믹, 탄화규소, 고융점 금속, 지르코니아, 탄화탄탈(TaC), ScAlMgO4 중 적어도 하나의 재료를 포함하는 방법.
  16. 청구항 11 내지 청구항 15 중 어느 한 항에 있어서,
    상기 기판은 육방정계의 결정 구조를 가지며,
    상기 기판은 상기 기판의 c면에 대해 0.5도 이하의 오프각을 갖는 방법.
KR1020247011757A 2021-09-09 2022-09-09 Iii족 질화물 발광 디바이스, iii족 질화물 에피택셜 웨이퍼, iii족 질화물 발광 디바이스를 제작하는 방법 KR20240053652A (ko)

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