KR20240050990A - 표시 장치 - Google Patents

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KR20240050990A
KR20240050990A KR1020230012069A KR20230012069A KR20240050990A KR 20240050990 A KR20240050990 A KR 20240050990A KR 1020230012069 A KR1020230012069 A KR 1020230012069A KR 20230012069 A KR20230012069 A KR 20230012069A KR 20240050990 A KR20240050990 A KR 20240050990A
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신현억
김상갑
박준용
송도근
양수경
이동민
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삼성디스플레이 주식회사
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  • Electroluminescent Light Sources (AREA)
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Abstract

표시 장치가 제공된다. 표시 장치는 표시 영역, 및 상기 표시 영역의 일 측에 배치된 패드 영역을 포함하는 기판, 상기 기판 상에서 상기 표시 영역 및 상기 패드 영역에 배치된 복수의 도전층들, 상기 도전층들 상에 배치된 보호층, 및 상기 표시 영역에서 상기 보호층 상에 배치되고 서로 이격된 복수의 발광 소자들을 포함하고, 상기 도전층들 중 적어도 어느 하나는 제1 금속층, 상기 제1 금속층 상에 배치된 제2 금속층, 및 상기 제2 금속층 상에 배치된 제3 금속층을 포함하고, 상기 제1 금속층은 바나듐(V)을 포함하고, 상기 제2 금속층은 알루미늄(Al) 또는 알루미늄 합금(Al alloy)을 포함하며, 상기 제3 금속층은 바나듐(V) 또는 티타늄(Ti)을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 전자 기기(Liquid Crystal Display Device), 전계 방출 전자 기기(Field Emission Display Device), 유기 발광 전자 기기(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 이러한 평판 표시 장치 중에서 발광 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함함으로써, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다.
본 발명이 해결하고자 하는 과제는 표시 장치의 제조 공정 중 수행되는 레이저 공정에서 유실된 배선에 의해 전기적 불량이 발생하는 것을 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역, 및 상기 표시 영역의 일 측에 배치된 패드 영역을 포함하는 기판, 상기 기판 상에서 상기 표시 영역 및 상기 패드 영역에 배치된 복수의 도전층들, 상기 도전층들 상에 배치된 보호층, 및 상기 표시 영역에서 상기 보호층 상에 배치되고 서로 이격된 복수의 발광 소자들을 포함하고, 상기 도전층들 중 적어도 어느 하나는 제1 금속층, 상기 제1 금속층 상에 배치된 제2 금속층, 및 상기 제2 금속층 상에 배치된 제3 금속층을 포함하고, 상기 제1 금속층은 바나듐(V)을 포함하고, 상기 제2 금속층은 알루미늄(Al) 또는 알루미늄 합금(Al alloy)을 포함하며, 상기 제3 금속층은 바나듐(V) 또는 티타늄(Ti)을 포함한다.
상기 제2 금속층은 상기 제1 금속층 및 상기 제3 금속층보다 두께가 두껍고, 상기 제1 금속층은 상기 제3 금속층보다 두께가 두꺼울 수 있다.
상기 제1 금속층의 두께는 1000Å 내지 상기 제2 금속층의 두께의 1/2 이하의 범위를 가질 수 있다.
상기 제2 금속층의 두께는 2000Å 내지 5000Å의 범위를 갖고, 상기 제1 금속층의 두께는 1000Å 내지 2500Å의 범위를 가질 수 있다.
상기 제3 금속층의 두께는 상기 제2 금속층의 두께의 1/10 이하의 범위를 가질 수 있다.
상기 제2 금속층의 두께는 2000Å 내지 5000Å의 범위를 갖고, 상기 제3 금속층의 두께는 200Å 내지 500Å의 범위를 가질 수 있다.
상기 제2 금속층의 두께는 2000Å 내지 5000Å의 범위를 갖고, 상기 제3 금속층은 티타늄(Ti)을 포함하고 두께가 200Å 내지 300Å의 범위를 가질 수 있다.
상기 도전층들 중 적어도 어느 하나는 상기 제2 금속층의 일부가 제거되어 상기 제1 금속층 및 상기 제3 금속층 사이에 형성된 공극을 포함할 수 있다.
상기 공극의 폭은 5.0㎛ 내지 20.0㎛의 범위를 가질 수 있다.
상기 제2 금속층은 알루미늄-니켈-란타늄 합금을 포함하고, 상기 알루미늄-니켈-란타늄 합금은 상기 니켈과 상기 란타늄의 총 함량이 0.1at% 이하일 수 있다.
상기 기판 상에 배치된 제1 도전층, 상기 제1 도전층 상에 배치된 버퍼층, 상기 버퍼층 상에 배치된 반도체층, 상기 반도체층 상에 배치된 게이트 절연층, 상기 게이트 절연층 상에 배치된 제2 도전층, 상기 제2 도전층 상에 배치된 층간 절연층, 및 상기 층간 절연층과 상기 보호층 사이에 배치된 제3 도전층을 포함하고, 상기 제1 도전층은 상기 제1 금속층, 상기 제2 금속층, 및 상기 제3 금속층을 포함할 수 있다.
상기 제2 도전층은 상기 제1 금속층, 상기 제2 금속층, 및 상기 제3 금속층을 포함할 수 있다.
상기 제3 도전층은 티타늄(Ti)을 포함하는 기저층, 상기 기저층 상에 배치되고 알루미늄 또는 알루미늄 합금을 포함하는 중간층, 및 상기 중간층 상에 배치되고 티타늄(Ti)을 포함하는 상부층을 포함할 수 있다.
상기 패드 영역에 배치되고 상기 제1 도전층과 동일한 층에 배치된 제1 패드 배선, 및 상기 제1 패드 배선 상에 배치되고 상기 제2 도전층과 동일한 층에 배치된 제2 패드 배선을 더 포함할 수 있다.
상기 제1 패드 배선, 및 상기 제2 패드 배선 중 적어도 어느 하나는 상기 제1 금속층, 상기 제2 금속층, 및 상기 제3 금속층을 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 상기 표시 영역의 일 측에 배치된 패드 영역을 포함하는 기판, 상기 기판 상에 배치되고 상기 표시 영역에 배치된 하부 금속층, 및 상기 패드 영역에 배치된 제1 패드 배선을 포함하는 제1 도전층, 상기 제1 도전층 상에 배치된 버퍼층, 상기 버퍼층 상에 배치되고, 상기 표시 영역에서 상기 하부 금속층과 중첩하는 반도체층, 상기 반도체층 및 상기 버퍼층 상에 배치된 게이트 절연층, 상기 게이트 절연층 상에 배치되고 상기 표시 영역에서 상기 반도체층과 중첩하는 게이트 전극, 및 상기 패드 영역에서 상기 제1 패드 배선과 중첩하는 제2 패드 배선을 포함하는 제2 도전층, 상기 제2 도전층 상에 배치된 제1 층간 절연층, 상기 제1 층간 절연층 상에 배치되고, 상기 표시 영역에서 상기 게이트 전극과 중첩하는 커패시터 전극을 포함하는 제3 도전층, 상기 제3 도전층 상에 배치된 제2 층간 절연층, 상기 제2 층간 절연층 상에 배치되고, 상기 표시 영역에서 상기 반도체층 및 상기 하부 금속층과 연결된 제1 연결 전극을 포함하는 제4 도전층, 상기 제4 도전층 상에 배치된 보호층, 및 상기 보호층 상에서 서로 이격되어 배치된 복수의 발광 소자들을 포함하고, 상기 제1 도전층은 바나듐(V)을 포함하는 제1 금속층, 상기 제1 금속층 상에 배치되고 알루미늄(Al) 또는 알루미늄 합금(Al alloy)을 포함하는 제2 금속층, 및 상기 제2 금속층 상에 배치되고 바나듐(V) 또는 티타늄(Ti)을 포함하는 제3 금속층을 포함한다.
상기 제1 도전층에서 상기 제2 금속층은 상기 제1 금속층 및 상기 제3 금속층보다 두께가 두껍고, 상기 제1 금속층은 상기 제3 금속층보다 두께가 두꺼울 수 있다.
상기 제1 금속층의 두께는 1000Å 내지 상기 제2 금속층의 두께의 1/2 이하의 범위를 갖고, 상기 제3 금속층의 두께는 상기 제2 금속층의 두께의 1/10 이하의 범위를 가질 수 있다.
상기 제2 도전층 및 상기 제3 도전층 중 적어도 어느 하나는 상기 제1 금속층, 상기 제2 금속층, 및 상기 제3 금속층을 포함할 수 있다.
상기 제4 도전층은 티타늄(Ti)을 포함하는 기저층, 상기 기저층 상에 배치되고 알루미늄 또는 알루미늄 합금을 포함하는 중간층, 및 상기 중간층 상에 배치되고 티타늄(Ti)을 포함하는 상부층을 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 복수의 도전층들 중 적어도 일부가 복수의 금속층이 적층된 구조를 갖고, 메인층의 금속층이 유실되더라도 전기적 우회 경로를 형성하는 기저층의 금속층을 포함할 수 있다. 표시 장치는 상기 기저층의 금속층이 저항이 낮으면서 메인층의 금속층으로의 확산이 적은 바나듐(V)을 포함하여, 레이저 공정에 의한 고온의 환경에 노출되더라도 도전층의 배선 불량이 발생하는 것을 최소화할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 전자 기기의 개략적인 사시도이다.
도 2는 일 실시예에 따른 전자 기기에 포함된 표시 장치를 보여주는 사시도이다.
도 3은 도 2의 표시 장치를 측면에서 바라본 개략도이다.
도 4는 도 2의 표시 장치를 측면에서 바라본 단면도이다.
도 5는 일 실시예에 따른 표시 장치의 표시 패널을 나타내는 평면도이다.
도 6은 일 실시예에 따른 표시 장치의 표시 영역을 보여주는 단면도이다.
도 7은 일 실시예에 따른 표시 장치의 가장 자리를 보여주는 단면도이다.
도 8은 일 실시예에 따른 표시 장치에 배치된 복수의 도전층들을 자세하게 보여주는 단면도이다.
도 9는 도 8의 A 부분의 확대도이다.
도 10은 다른 실시예에 따른 표시 장치에 배치된 복수의 도전층들을 자세하게 보여주는 단면도이다.
도 11은 도 10의 B 부분의 확대도이다.
도 12는 또 다른 실시예에 따른 표시 장치에 배치된 복수의 도전층들을 자세하게 보여주는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 전자 기기(1)는 동영상이나 정지영상을 표시한다. 전자 기기(1)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 전자 기기(1)에 포함될 수 있다.
전자 기기(1)는 표시 화면을 제공하는 표시 장치(도 2의 '10')을 포함할 수 있다. 표시 장치의 예로는 무기 발광 다이오드 표시 장치, 유기발광 표시 장치, 양자점 발광 표시 장치, 플라즈마 표시 장치, 전계방출 표시 장치 등을 들 수 있다. 이하에서는 표시 장치의 일 예로서, 유기 발광 다이오드 표시 장치가 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 장치에도 적용될 수 있다.
전자 기기(1)의 형상은 다양하게 변형될 수 있다. 예를 들어, 전자 기기(1)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 전자 기기(1)의 표시 영역(DA)의 형상 또한 전자 기기(1)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 전자 기기(1)가 예시되어 있다.
전자 기기(1)는 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DA)은 대체로 전자 기기(1)의 중앙을 차지할 수 있다.
표시 영역(DA)은 제1 표시 영역(DA1), 제2 표시 영역(DA2), 및 제3 표시 영역(DA3)을 포함할 수 있다. 제2 표시 영역(DA2) 및 제3 표시 영역(DA3)은 전자 기기(1)에 다양한 기능을 부가하기 위한 컴포넌트가 배치되는 영역으로, 제2 표시 영역(DA2) 및 제3 표시 영역(DA3)은 컴포넌트 영역에 해당할 수 있다.
도 2는 일 실시예에 따른 전자 기기에 포함된 표시 장치를 보여주는 사시도이다.
도 2를 참조하면, 일 실시예에 따른 전자 기기(1)는 표시 장치(10)를 포함할 수 있다. 표시 장치(10)는 전자 기기(1)에서 표시하는 화면을 제공할 수 있다. 표시 장치(10)는 전자 기기(1)와 유사한 평면 형태를 가질 수 있다. 예를 들어, 표시 장치(10)는 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변을 갖는 직사각형과 유사한 형태를 가질 수 있다. 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변이 만나는 모서리는 곡률을 갖도록 둥글게 형성될 수 있으나, 이에 제한되지 않고 직각으로 형성될 수도 있다. 표시 장치(10)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형과 유사하게 형성될 수 있다.
표시 장치(10)는 표시 패널(100), 표시 구동부(200), 회로 보드(300), 및 터치 구동부(400)를 포함할 수 있다.
표시 패널(100)은 메인 영역(MA) 및 서브 영역(SBA)을 포함할 수 있다.
메인 영역(MA)은 영상을 표시하는 화소들을 포함한 표시 영역(DA), 및 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 제1 표시 영역(DA1), 제2 표시 영역(DA2) 및 제3 표시 영역(DA3)을 포함할 수 있다. 표시 영역(DA)은 복수의 발광 영역 또는 복수의 개구 영역으로부터 광을 방출할 수 있다. 예를 들어, 표시 패널(100)은 스위칭 소자들을 포함하는 화소 회로, 발광 영역 또는 개구 영역을 정의하는 화소 정의막, 및 자발광 소자(Self-Light Emitting Element)를 포함할 수 있다.
예를 들어, 자발광 소자는 유기 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode), 양자점 발광층을 포함하는 양자점 발광 다이오드(Quantum dot LED), 무기 반도체를 포함하는 무기 발광 다이오드(Inorganic LED), 및 마이크로 발광 다이오드(Micro LED) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 메인 영역(MA)의 가장자리 영역으로 정의될 수 있다. 비표시 영역(NDA)은 게이트 라인들에 게이트 신호들을 공급하는 게이트 구동부(미도시), 및 표시 구동부(200)와 표시 영역(DA)을 연결하는 팬 아웃 라인들(미도시)을 포함할 수 있다.
서브 영역(SBA)은 메인 영역(MA)의 일측으로부터 연장된 영역일 수 있다. 서브 영역(SBA)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 물질을 포함할 수 있다. 예를 들어, 서브 영역(SBA)이 벤딩되는 경우, 서브 영역(SBA)은 메인 영역(MA)과 두께 방향(제3 방향(DR3))으로 중첩될 수 있다. 서브 영역(SBA)은 표시 구동부(200), 및 회로 보드(300)와 접속되는 패드부를 포함할 수 있다. 다른 실시예에서, 서브 영역(SBA)은 생략될 수 있고, 표시 구동부(200) 및 패드부는 비표시 영역(NDA)에 배치될 수 있다.
표시 구동부(200)는 표시 패널(100)을 구동하기 위한 신호들과 전압들을 출력할 수 있다. 표시 구동부(200)는 데이터 라인들에 데이터 전압들을 공급할 수 있다. 표시 구동부(200)는 전원 라인에 전원 전압을 공급하며, 게이트 구동부에 게이트 제어 신호를 공급할 수 있다. 표시 구동부(200)는 집적 회로(Integrated Circuit, IC)로 형성되어 COG(Chip on Glass) 방식, COP(Chip on Plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 실장될 수 있다. 예를 들어, 표시 구동부(200)는 서브 영역(SBA)에 배치될 수 있고, 서브 영역(SBA)의 벤딩에 의해 메인 영역(MA)과 두께 방향으로 중첩될 수 있다. 다른 예를 들어, 표시 구동부(200)는 회로 보드(300) 상에 실장될 수 있다.
회로 보드(300)는 이방성 도전 필름(Anisotropic Conductive Film, ACF)을 이용하여 표시 패널(100)의 패드부 상에 부착될 수 있다. 회로 보드(300)의 리드 라인들은 표시 패널(100)의 패드부에 전기적으로 연결될 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(Flexible Printed Circuit Board), 인쇄 회로 보드(Printed Circuit Board), 또는 칩 온 필름(Chip on Film)과 같은 연성 필름(Flexible Film)일 수 있다.
터치 구동부(400)는 회로 보드(300) 상에 실장될 수 있다. 터치 구동부(400)는 표시 패널(100)의 터치 센싱부에 연결될 수 있다. 터치 구동부(400)는 터치 센싱부의 복수의 터치 전극에 터치 구동 신호를 공급하고, 복수의 터치 전극 사이의 정전 용량의 변화량을 센싱할 수 있다. 예를 들어, 터치 구동 신호는 소정의 주파수를 갖는 펄스 신호일 수 있다. 터치 구동부(400)는 복수의 터치 전극 사이의 정전 용량의 변화량을 기초로 입력 여부 및 입력 좌표를 산출할 수 있다. 터치 구동부(400)는 집적 회로(IC)로 형성될 수 있다.
도 3은 도 2의 표시 장치를 측면에서 바라본 개략도이다. 도 4는 도 2의 표시 장치를 측면에서 바라본 단면도이다.
도 3 및 도 4를 참조하면, 표시 장치(10)는 표시 패널(100), 봉지 기판(700), 및 이들 사이에 배치된 실링재(900)를 포함할 수 있다. 봉지 기판(700) 상에는 터치층(TSU)이 배치되고, 표시 패널(100)의 서브 영역(SBA)에는 상술한 표시 구동부(200), 회로 보드(300), 및 터치 구동부(400)가 배치될 수 있다.
표시 패널(100)은 기판(SUB), 박막 트랜지스터층(TFTL), 발광 소자층(EML), 및 박막 봉지층(TFEL)을 포함할 수 있다.
기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지를 포함할 수 있으나, 이에 제한되지 않는다. 다른 실시예에서 기판(SUB)은 유리 재질 또는 금속 재질을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 기판(SUB) 상에 배치될 수 있다. 박막 트랜지스터층(TFTL)은 화소들의 화소 회로를 구성하는 복수의 박막 트랜지스터를 포함할 수 있다. 박막 트랜지스터층(TFTL)은 게이트 라인들, 데이터 라인들, 전원 라인들, 게이트 제어 라인들, 표시 구동부(200)와 데이터 라인들을 연결하는 팬 아웃 라인들, 및 표시 구동부(200)와 패드부를 연결하는 리드 라인들을 더 포함할 수 있다. 박막 트랜지스터들 각각은 반도체 영역, 소스 전극, 드레인 전극, 및 게이트 전극을 포함할 수 있다. 예를 들어, 게이트 구동부가 표시 패널(100)의 비표시 영역(NDA)의 일측에 형성되는 경우, 게이트 구동부는 박막 트랜지스터들을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 표시 영역(DA), 비표시 영역(NDA), 및 서브 영역(SBA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 화소들 각각의 박막 트랜지스터들, 게이트 라인들, 데이터 라인들, 및 전원 라인들은 표시 영역(DA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 게이트 제어 라인들 및 팬 아웃 라인들은 비표시 영역(NDA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 리드 라인들은 서브 영역(SBA)에 배치될 수 있다.
발광 소자층(EML)은 박막 트랜지스터층(TFTL) 상에 배치될 수 있다. 발광 소자층(EML)은 제1 전극, 제2 전극, 및 발광층을 포함하여 광을 발광하는 복수의 발광 소자, 및 화소들을 정의하는 화소 정의막을 포함할 수 있다. 발광 소자층(EML)의 복수의 발광 소자는 표시 영역(DA)에 배치될 수 있다.
일 실시예에서, 발광층은 유기 물질을 포함하는 유기 발광층일 수 있다. 발광층은 정공 수송층(Hole Transporting Layer), 유기 발광층(Organic Light Emitting Layer), 및 전자 수송층(Electron Transporting Layer)을 포함할 수 있다. 제1 전극이 박막 트랜지스터층(TFTL)의 박막 트랜지스터를 통해 전압을 수신하고, 제2 전극이 캐소드 전압을 수신하면, 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기 발광층으로 이동될 수 있고, 유기 발광층에서 서로 결합하여 발광할 수 있다.
다른 실시예에서, 발광 소자는 양자점 발광층을 포함하는 양자점 발광 다이오드, 무기 반도체를 포함하는 무기 발광 다이오드, 또는 마이크로 발광 다이오드를 포함할 수 있다.
캡핑층(CPL)은 발광 소자층(EML)의 상면과 측면을 덮을 수 있고, 발광 소자층(EML)을 보호할 수 있다. 캡핑층(CPL)은 발광 소자층(EML)을 봉지하기 위한 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다.
봉지 기판(700, 또는 제2 기판)은 표시 패널(100) 상에 배치된다. 예를 들어, 봉지 기판(700)은 표시 패널(100)과 두께 방향인 Z축 방향으로 이격 대향하도록 배치될 수 있고, 평면상 면적이 표시 패널(100)보다 작되 적어도 표시 패널(100)의 표시 영역(DA)을 덮도록 배치될 수 있다. 봉지 기판(700)은 실링재(900)와 함께 표시 패널(100)에 배치된 발광 소자(ED) 및 회로 소자들을 봉지할 수 있다. 또한, 몇몇 실시예에서 봉지 기판(700) 상에는 터치층(TSU), 편광층 등이 더 배치될 수도 있다.
예시적인 실시예에서, 봉지 기판(700)은 투명한 플레이트 또는 투명한 필름일 수 있다. 예를 들어, 봉지 기판(700)은 글라스 재료, 석영 재료 등을 포함할 수 있다. 몇몇 실시예에서, 봉지 기판(700)과 발광 소자(ED)는 이격되며 그 사이에 질소 기체 등의 불활성 기체가 충진될 수 있다. 다만 본 발명이 이에 제한되는 것은 아니며, 봉지 기판(700)과 발광 소자(ED) 사이의 이격 공간에는 충전제 등이 충진되거나, 진공 상태가 될 수도 있다.
실링재(900)는 표시 패널(100)과 봉지 기판(700) 사이에 배치될 수 있다. 예를 들어, 실링재(900)는 표시 패널(100)의 비표시 영역(NDA)에 배치되어 표시 영역(DA)을 둘러싸도록 배치될 수 있으며, 봉지 기판(700)과 함께 표시 패널(100)의 발광 소자(ED) 및 회로 소자들을 봉지할 수 있다. 실링재(900)는 표시 패널(100)과 봉지 기판(700)을 상호 결합시킬 수 있다.
몇몇 실시예에서, 실링재(900)는 경화된 프릿(Frit)일 수 있다. 본 명세서에서 '프릿(Frit)'은 선택적으로 첨가제가 첨가된 파우더 형태의 글라스가 용융 경화되어 형성된 글라스 특성을 갖는 구조체를 의미할 수 있다. 파우더 형태의 글라스는 표시 패널(100)과 봉지 기판(700) 사이에 배치된 후 소성 및 용융 공정을 거쳐 표시 패널(100)과 봉지 기판(700)을 상호 결합시키는 프릿을 형성할 수 있다.
표시 장치(10)의 제조 공정 중 실링재(900)는 소성 및 용융 공정을 거쳐 형성되므로, 표시 패널(100)과 봉지 기판(700)은 실링재(900)와 물리적 접합을 통해 상호 결합될 수 있다. 실링재(900)는 적어도 봉지 기판(700)과 융착되어 결합될 수 있고, 표시 패널(100), 및 봉지 기판(700)과의 경계에서 물리적 경계가 존재하는 부분에 더하여 물리적 경계가 존재하지 않고 융착된 부분을 포함할 수 있다. 실링재(900)는 상기 융착된 부분을 포함하여 표시 패널(100) 및 봉지 기판(700)과 더 강한 접합력으로 결합될 수 있다. 특히, 실링재(900)는 봉지 기판(700)과의 경계에서 더 강한 접합력을 가질 수 있고, 표시 장치(10)의 외부 충격에 의한 내구성이 향상될 수 있다.
터치층(TSU)은 봉지 기판(700) 상에 배치될 수 있다. 터치층(TSU)은 정전 용량 방식으로 사용자의 터치를 감지하기 위한 복수의 터치 전극, 복수의 터치 전극과 터치 구동부(400)를 접속시키는 터치 라인들을 포함할 수 있다. 예를 들어, 터치층(TSU)은 상호 정전 용량(Mutual Capacitance) 방식 또는 자기 정전 용량(Self-Capacitance) 방식으로 사용자의 터치를 센싱할 수 있다.
다른 실시예에서, 터치층(TSU)은 표시 패널(100)의 캡핑층(CPL) 상에 배치될 수 있다. 이 경우, 터치층(TSU)은 봉지 기판(700)은 생략될 수도 있다.
터치층(TSU)의 복수의 터치 전극은 표시 영역(DA)과 중첩되는 터치 센서 영역에 배치될 수 있다. 터치층(TSU)의 터치 라인들은 비표시 영역(NDA)과 중첩되는 터치 주변 영역에 배치될 수 있다.
몇몇 실시예에서, 터치층(TSU) 상에는 컬러 필터층이 배치될 수 있다. 컬러 필터층은 복수의 발광 영역 각각에 대응되는 복수의 컬러 필터를 포함할 수 있다. 컬러 필터들 각각은 특정 파장의 광을 선택적으로 투과시키고, 다른 파장의 광을 차단하거나 흡수할 수 있다. 컬러 필터층은 표시 장치(10)의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다. 따라서, 컬러 필터층은 외광 반사에 의한 색의 왜곡을 방지할 수 있다.
몇몇 실시예에서, 표시 장치(10)는 광학 장치(500)를 더 포함할 수 있다. 광학 장치(500)는 제2 표시 영역(DA2) 또는 제3 표시 영역(DA3)에 배치될 수 있다. 광학 장치(500)는 적외선, 자외선, 가시광선 대역의 광을 방출하거나, 수광할 수 있다. 예를 들어, 광학 장치(500)는 근접 센서, 조도 센서, 및 카메라 센서 또는 이미지 센서와 같이 표시 장치(10)에 입사되는 광을 감지하는 광학 센서일 수 있다.
도 5는 일 실시예에 따른 표시 장치의 표시 패널을 나타내는 평면도이다.
도 5를 참조하면, 표시 패널(100)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 표시 패널(100)의 중앙에 배치될 수 있다. 표시 영역(DA)에는 복수의 화소(PX), 복수의 게이트 라인(GL), 복수의 데이터 라인(DL), 및 복수의 전원 라인(VL)이 배치될 수 있다. 복수의 화소(PX)들 각각은 광을 방출하는 최소 단위로 정의될 수 있다.
복수의 게이트 라인(GL)은 게이트 구동부(210)로부터 수신된 게이트 신호를 복수의 화소(PX)에 공급할 수 있다. 복수의 게이트 라인(GL)은 제1 방향(DR1)으로 연장될 수 있고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 서로 이격될 수 있다.
복수의 데이터 라인(DL)은 표시 구동부(200)로부터 수신된 데이터 전압을 복수의 화소(PX)에 공급할 수 있다. 복수의 데이터 라인(DL)은 제2 방향(DR2)으로 연장될 수 있고, 제1 방향(DR1)으로 서로 이격될 수 있다.
복수의 전원 라인(VL)은 표시 구동부(200)로부터 수신된 전원 전압을 복수의 화소(PX)에 공급할 수 있다. 여기에서, 전원 전압은 구동 전압, 초기화 전압, 기준 전압, 및 저전위 전압 중 적어도 하나일 수 있다. 복수의 전원 라인(VL)은 제2 방향(DR2)으로 연장될 수 있고, 제1 방향(DR1)으로 서로 이격될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다. 비표시 영역(NDA)에는 게이트 구동부(210), 팬 아웃 라인들(FOL), 및 게이트 제어 라인들(GCL)들이 배치될 수 있다. 게이트 구동부(210)는 게이트 제어 신호를 기초로 복수의 게이트 신호를 생성할 수 있고, 복수의 게이트 신호를 설정된 순서에 따라 복수의 게이트 라인(GL)에 순차적으로 공급할 수 있다.
팬 아웃 라인들(FOL)은 표시 구동부(200)로부터 표시 영역(DA)까지 연장될 수 있다. 팬 아웃 라인들(FOL)은 표시 구동부(200)로부터 수신된 데이터 전압을 복수의 데이터 라인(DL)에 공급할 수 있다.
게이트 제어 라인(GCL)은 표시 구동부(200)로부터 게이트 구동부(210)까지 연장될 수 있다. 게이트 제어 라인(GCL)은 표시 구동부(200)로부터 수신된 게이트 제어 신호를 게이트 구동부(210)에 공급할 수 있다.
서브 영역(SBA)은 표시 구동부(200), 패드 영역(PA), 제1 및 제2 터치 패드 영역(TPA1, TPA2)을 포함할 수 있다.
표시 구동부(200)는 팬 아웃 라인들(FOL)에 표시 패널(100)을 구동하기 위한 신호들과 전압들을 출력할 수 있다. 표시 구동부(200)는 팬 아웃 라인들(FOL)을 통해 데이터 전압을 데이터 라인(DL)에 공급할 수 있다. 데이터 전압은 복수의 화소(PX)에 공급될 수 있고, 복수의 화소(PX)의 휘도를 제어할 수 있다. 표시 구동부(200)는 게이트 제어 라인(GCL)을 통해 게이트 제어 신호를 게이트 구동부(210)에 공급할 수 있다.
패드 영역(PA), 제1 터치 패드 영역(TPA1), 및 제2 터치 패드 영역(TPA2)은 서브 영역(SBA)의 가장자리에 배치될 수 있다. 패드 영역(PA), 제1 터치 패드 영역(TPA1), 및 제2 터치 패드 영역(TPA2)은 이방성 도전 필름 또는 SAP(Self Assembly Anisotropic Conductive Paste) 등과 같은 소재를 이용하여 회로 보드(300)에 전기적으로 연결될 수 있다.
패드 영역(PA)은 복수의 표시 패드부(DP)를 포함할 수 있다. 복수의 표시 패드부(DP)는 회로 보드(300)를 통해 그래픽 시스템에 접속될 수 있다. 복수의 표시 패드부(DP)는 회로 보드(300)와 접속되어 디지털 비디오 데이터를 수신할 수 있고, 디지털 비디오 데이터를 표시 구동부(200)에 공급할 수 있다.
도 6은 일 실시예에 따른 표시 장치의 표시 영역을 보여주는 단면도이다. 도 6은 표시 장치(10)의 일부 단면도로서 표시 패널(100)의 기판(SUB), 박막 트랜지스터층(TFTL), 발광 소자층(EML), 및 캡핑층(CPL)과, 봉지 기판(700) 및 터치층(TSU)의 단면을 도시하고 있다.
도 6을 참조하면, 기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지를 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 기판(SUB)은 글라스 재질 또는 금속 재질을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 제1 버퍼층(BF1), 하부 금속층(BML), 제2 버퍼층(BF2), 박막 트랜지스터(TFT), 게이트 절연층(GI), 제1 층간 절연층(ILD1), 커패시터 전극(CPE), 제2 층간 절연층(ILD2), 제1 연결 전극(CNE1), 제1 보호층(PAS1), 제2 연결 전극(CNE2), 및 제2 보호층(PAS2)을 포함할 수 있다.
제1 버퍼층(BF1)은 기판(SUB) 상에 배치될 수 있다. 제1 버퍼층(BF1)은 공기 또는 수분의 침투를 방지할 수 있는 무기막을 포함할 수 있다. 예를 들어, 제1 버퍼층(BF1)은 적층된 복수의 무기막을 포함할 수 있다.
하부 금속층(BML)은 표시 패널(100)의 제1 도전층으로서 제1 버퍼층(BF1) 상에 배치될 수 있다. 예를 들어, 하부 금속층(BML)은 바나듐(V), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 버퍼층(BF2)은 제1 버퍼층(BF1) 및 하부 금속층(BML)을 덮을 수 있다. 제2 버퍼층(BF2)은 공기 또는 수분의 침투를 방지할 수 있는 무기막을 포함할 수 있다. 예를 들어, 제2 버퍼층(BF2)은 적층된 복수의 무기막을 포함할 수 있다.
박막 트랜지스터(TFT)는 제2 버퍼층(BF2) 상에 배치될 수 있고, 복수의 화소 각각의 화소 회로를 구성할 수 있다. 예를 들어, 박막 트랜지스터(TFT)는 화소 회로의 구동 트랜지스터 또는 스위칭 트랜지스터일 수 있다. 박막 트랜지스터(TFT)는 반도체층(ACT), 소스 전극(SE), 드레인 전극(DE), 및 게이트 전극(GE)을 포함할 수 있다.
반도체층(ACT)은 제2 버퍼층(BF2) 상에 배치될 수 있다. 반도체층(ACT)은 하부 금속층(BML) 및 게이트 전극(GE)과 두께 방향으로 중첩될 수 있고, 게이트 절연층(GI)에 의해 게이트 전극(GE)과는 절연될 수 있다. 반도체층(ACT)의 일부는 반도체층(ACT)의 물질이 도체화되어 소스 전극(SE) 및 드레인 전극(DE)을 형성할 수 있다.
게이트 전극(GE)은 표시 패널(100)의 제2 도전층으로서 게이트 절연층(GI) 상에 배치될 수 있다. 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고, 반도체층(ACT)과 중첩될 수 있다.
게이트 절연층(GI)은 반도체층(ACT) 상에 배치될 수 있다. 예를 들어, 게이트 절연층(GI)은 반도체층(ACT), 및 제2 버퍼층(BF2)을 덮을 수 있고, 반도체층(ACT)과 게이트 전극(GE)을 절연시킬 수 있다. 게이트 절연층(GI)은 제1 연결 전극(CNE1)이 관통하는 컨택홀을 포함할 수 있다.
제1 층간 절연층(ILD1)은 게이트 전극(GE) 및 게이트 절연층(GI)을 덮을 수 있다. 제1 층간 절연층(ILD1)은 제1 연결 전극(CNE1)이 관통하는 컨택홀을 포함할 수 있다. 제1 층간 절연층(ILD1)의 컨택홀은 게이트 절연층(GI)의 컨택홀 및 제2 층간 절연층(ILD2)의 컨택홀과 연결될 수 있다.
커패시터 전극(CPE)은 표시 패널(100)의 제3 도전층으로서 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 커패시터 전극(CPE)은 두께 방향에서 게이트 전극(GE)과 중첩될 수 있다. 커패시터 전극(CPE) 및 게이트 전극(GE)은 정전 용량을 형성할 수 있다.
제2 층간 절연층(ILD2)은 커패시터 전극(CPE) 및 제1 층간 절연층(ILD1)을 덮을 수 있다. 제2 층간 절연층(ILD2)은 제1 연결 전극(CNE1)이 관통하는 컨택홀을 포함할 수 있다. 제2 층간 절연층(ILD2)의 컨택홀은 제1 층간 절연층(ILD1)의 컨택홀 및 게이트 절연층(GI)의 컨택홀과 연결될 수 있다.
제1 연결 전극(CNE1)은 표시 패널(100)의 제4 도전층으로서 제2 층간 절연층(ILD2) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 박막 트랜지스터(TFT)의 드레인 전극(DE)과 제2 연결 전극(CNE2)을 전기적으로 연결할 수 있다. 제1 연결 전극(CNE1)은 제2 층간 절연층(ILD2), 제1 층간 절연층(ILD1), 및 게이트 절연층(GI)에 형성된 컨택홀에 삽입되어 박막 트랜지스터(TFT)의 드레인 전극(DE)에 컨택될 수 있다.
제1 보호층(PAS1)은 제1 연결 전극(CNE1) 및 제2 층간 절연층(ILD2)을 덮을 수 있다. 제1 보호층(PAS1)은 박막 트랜지스터(TFT)를 보호할 수 있다. 제1 보호층(PAS1)은 제2 연결 전극(CNE2)이 관통하는 컨택홀을 포함할 수 있다.
제2 연결 전극(CNE2)은 표시 패널(100)의 제5 도전층으로서 제1 보호층(PAS1) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 연결 전극(CNE1) 및 발광 소자(ED)의 화소 전극(AE)을 전기적으로 연결할 수 있다. 제2 연결 전극(CNE2)은 제1 보호층(PAS1)에 형성된 컨택홀에 삽입되어 제1 연결 전극(CNE1)에 컨택될 수 있다.
제2 보호층(PAS2)은 제2 연결 전극(CNE2) 및 제1 보호층(PAS1)을 덮을 수 있다. 제2 보호층(PAS2)은 발광 소자(ED)의 화소 전극(AE)이 관통하는 컨택홀을 포함할 수 있다.
발광 소자층(EML)은 박막 트랜지스터층(TFTL) 상에 배치될 수 있다. 발광 소자층(EML)은 발광 소자(ED) 및 화소 정의막(PDL)을 포함할 수 있다. 발광 소자(ED)는 화소 전극(AE), 발광층(EL), 및 공통 전극(CE)을 포함할 수 있다.
화소 전극(AE)은 제2 보호층(PAS2) 상에 배치될 수 있다. 화소 전극(AE)은 화소 정의막(PDL)의 개구부(OPE1, OPE2, OPE3) 중 어느 하나와 중첩하도록 배치될 수 있다. 화소 전극(AE)은 제1 및 제2 연결 전극(CNE1, CNE2)을 통해 박막 트랜지스터(TFT)의 드레인 전극(DE)에 전기적으로 연결될 수 있다.
발광층(EL)은 화소 전극(AE) 상에 배치될 수 있다. 예를 들어, 발광층(EL)은 유기 물질로 이루어진 유기 발광층일 수 있으나, 이에 한정되지 않는다. 발광층(EL)이 유기 발광층에 해당하는 경우, 박막 트랜지스터(TFT)가 발광 소자(ED)의 화소 전극(AE)에 소정의 전압을 인가하고, 발광 소자(ED)의 공통 전극(CE)이 공통 전압 또는 캐소드 전압을 수신하면, 정공과 전자 각각이 정공 수송층과 전자 수송층을 통해 발광층(EL)으로 이동할 수 있고, 정공과 전자가 발광층(EL)에서 서로 결합하여 광을 방출할 수 있다.
공통 전극(CE)은 발광층(EL) 상에 배치될 수 있다. 예를 들어, 공통 전극(CE)은 복수의 화소 별로 구분되지 않고 전체 화소에 공통되는 전극 형태로 구현될 수 있다. 공통 전극(CE)은 제1 내지 제3 발광 영역(EA1, EA2, EA3)에서 발광층(EL) 상에 배치될 수 있고, 제1 내지 제3 발광 영역(EA1, EA2, EA3)을 제외한 영역에서 화소 정의막(PDL) 상에 배치될 수 있다.
공통 전극(CE)은 공통 전압 또는 저전위 전압을 수신할 수 있다. 화소 전극(AE)이 데이터 전압에 대응되는 전압을 수신하고 공통 전극(CE)이 저전위 전압을 수신하면, 전위 차가 화소 전극(AE)과 공통 전극(CE) 사이에 형성됨으로써, 발광층(EL)이 광을 방출할 수 있다.
화소 정의막(PDL)은 복수의 개구부(OPE1, OPE2, OPE3)들을 포함하여 제2 보호층(PAS2) 및 화소 전극(AE)의 일부 상에 배치될 수 있다. 화소 정의막(PDL)은 제1 개구부(OPE1), 제2 개구부(OPE2) 및 제3 개구부(OPE3)를 포함할 수 있고, 각 개구부(OPE1, OPE2, OPE3)들은 화소 전극(AE)의 일부를 노출할 수 있다. 상술한 바와 같이, 화소 정의막(PDL)의 개구부(OPE1, OPE2, OPE3)들 각각은 제1 내지 제3 발광 영역(EA1, EA2, EA3)을 정의할 수 있고, 이들의 면적 또는 크기는 서로 다를 수 있다. 화소 정의막(PDL)은 복수의 발광 소자(ED) 각각의 화소 전극(AE)을 이격 및 절연시킬 수 있다. 화소 정의막(PDL)은 광 흡수 물질을 포함하여 광 반사를 방지할 수 있다. 예를 들어, 화소 정의막(PDL)은 폴리이미드(PI)계 바인더, 및 적색, 녹색과 청색이 혼합된 피그먼트를 포함할 수 있다. 또는, 화소 정의막(PDL)은 cardo계 바인더 수지 및 락탐계 블랙 피그먼트(lactam black pigment)와 블루 피그먼트의 혼합물을 포함할 수 있다. 또는, 화소 정의막(PDL)은 카본블랙을 포함할 수 있다.
캡핑층(CPL)은 공통 전극(CE) 상에 배치될 수 있다. 캡핑층(CPL)은 적어도 하나의 무기막을 포함하여, 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지할 수 있다. 예시적인 실시예에서, 캡핑층(CPL)은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 및/또는 실리콘옥시나이트라이드를 포함할 수 있다.
캡핑층(CPL) 상에는 상술한 봉지 기판(700)과 터치층(TSU)이 배치될 수 있다. 봉지 기판(700)은 캡핑층(CPL)과 이격되어 배치되고 표시 패널(100)의 가장 자리에서 실링재(900)를 통해 표시 패널(100)과 접합될 수 있다. 몇몇 실시예에서, 캡핑층(CPL)과 봉지 기판(700) 사이 영역은 진공 상태일 수 있다.
도 7은 일 실시예에 따른 표시 장치의 가장 자리를 보여주는 단면도이다. 도 7은 표시 장치(10)의 비표시 영역(NDA)의 단면을 도시하고 있다.
도 7을 참조하면, 표시 장치(10)의 실링재(900)는 비표시 영역(NDA)에 배치되어 평면 상 폐곡선을 형성하며 표시 패널(100)의 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 실링재(900)는 비표시 영역(NDA)에서 제2 층간 절연층(ILD2) 상에 배치될 수 있다. 실링재(900)는 표시 패널(100)에 배치된 도전층들과 비중첩할 수 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 실링재(900)는 비표시 영역(NDA)에서 제2 층간 절연층(ILD2) 하부의 도전층과 중첩하되 직접 접촉하지 않도록 배치될 수 있다. 또는, 실링재(900)는 표시 패널(100)의 기판(SUB) 상에 직접 배치될 수도 있다. 실링재(900)는 표시 영역(DA)에 배치된 발광 소자(ED)들을 둘러쌀 수 있으며, 봉지 기판(700)과 표시 패널(100) 사이의 공간을 봉지할 수 있다. 실링재(900)는 봉지 기판(700)과 함께 공기 또는 수분 등에 의한 발광 소자(ED)의 손상을 방지할 수 있다.
일 실시예에 따른 표시 장치(10)는 표시 패널(100)과 봉지 기판(700)이 실링재(900)를 통해 상호 접합될 수 있다. 실링재(900)는 프릿을 포함하여 표시 패널(100) 및 봉지 기판(700)을 물리적으로 접합할 수 있다. 또한, 실링재(900)의 접합력을 향상시키기 위해, 표시 장치(10)의 제조 공정 중 실링재(900)에 레이저를 조사하여 표시 패널(100), 봉지 기판(700) 및 실링재(900)는 서로 융착될 수 있다. 레이저 조사 공정에 의해 표시 패널(100)과 실링재(900), 및 실링재(900)와 봉지 기판(700)은 이들을 이루는 재료들이 서로 혼합되어 서로 다른 부재들 간의 접합력이 향상될 수 있다.
한편, 실링재(900)를 경화시키는 공정에서, 실링재(900)에 조사되는 레이저에 의해 표시 패널(100)의 온도가 상승할 수 있다. 레이저가 조사되면 실링재(900) 주변 영역은 최대 900℃까지 온도가 상승할 수 있고, 고온의 온도에 의해 표시 패널(100)에 배치된 복수의 도전층들이 손상될 수도 있다. 경우에 따라서, 레이저가 조사되어 표시 패널(100)의 온도가 상승하면, 도전층들의 금속 재료들이 용융될 수 있고, 도전층들의 배선이 부분적으로 유실되거나 배선의 두께가 감소할 수 있다.
이를 고려하여, 표시 패널(100)의 배선들에는 융점이 높은 금속 재료들이 사용될 수 있다. 예를 들어, 융점이 높은 금속 재료로서, 표시 패널(100)의 배선들에는 Mo를 포함한 금속 재료들이 사용되는데, Mo는 상대적으로 융점이 낮은 Al에 비하여 저항이 높다. 다만, 표시 장치(10)는 표시 패널(100)이 저항이 낮은 Al을 기반으로 한 금속 배선들을 포함하는 경우, 표시 패널(100)의 구동 속도가 빨리질 수 있고, 표시 장치(10)의 소형화에 유리할 수 있다. 일 실시예에 따른 표시 장치(10)는 표시 패널(100)에 배치된 복수의 도전층들 중 적어도 일부가 Al을 포함하면서 레이저 공정에서 Al이 용융되더라도 배선 불량이 방지될 수 있는 구조를 가질 수 있다.
도 8은 일 실시예에 따른 표시 장치에 배치된 복수의 도전층들을 자세하게 보여주는 단면도이다. 도 9는 도 8의 A 부분의 확대도이다. 도 8에서는 표시 패널(100)에서 표시 영역(DA)에 배치된 박막 트랜지스터(TFT)와 패드 영역(PA)에 배치된 표시 패드부(DP)의 단면을 개략적으로 도시하고 있다. 도 9는 도 8에 도시된 제1 도전층으로서, 하부 금속층(BML)의 단면을 보다 자세하게 도시하고 있다.
도 8 및 도 9를 참조하면, 일 실시예에 따른 표시 장치(10)는 패드 영역(PA)에 배치된 표시 패드부(DP), 및 표시 패드부(DP)와 연결된 패드 전극(PAD)을 포함할 수 있다. 표시 패드부(DP)는 복수의 패드 배선(PW1, PW2)들을 포함할 수 있다. 패드 배선(PW1, PW2)들 각각은 표시 영역(DA)에 배치된 제1 도전층 및 제2 도전층과 동일한 층에 배치될 수 있다.
예를 들어, 복수의 패드 배선(PW1, PW2)들은 제1 패드 배선(PW1), 및 제2 패드 배선(PW2)을 포함할 수 있다. 제1 패드 배선(PW1)은 제1 버퍼층(BF1) 상에 직접 배치되고, 제2 패드 배선(PW2)은 제2 버퍼층(BF2) 상에 직접 배치될 수 있다. 제1 패드 배선(PW1)은 패드 영역(PA)에서 제1 도전층으로 이루어지고, 제2 패드 배선(PW2)은 패드 영역(PDA)에서 제2 도전층으로 이루어질 수 있다.
제1 패드 배선(PW1)은 표시 영역(DA)의 하부 금속층(BML)과 동시에 형성되어 동일한 재료를 포함할 수 있다. 제2 패드 배선(PW2)은 표시 영역(DA)의 박막 트랜지스터(TFT)의 게이트 전극(GE)과 동시에 형성되어 동일한 재료를 포함할 수 있다. 도면에서는 제1 패드 배선(PW1)과 제2 패드 배선(PW2)이 서로 두께 방향으로 중첩하는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 패드 배선(PW1) 및 제2 패드 배선(PW2)은 각각 표시 영역(DA)에 배치되는 도전층들의 배선들 중 어느 하나와 전기적으로 연결될 수 있고, 이들 중 적어도 어느 하나는 그 상에 배치된 패드 전극(PAD)과 전기적으로 연결될 수 있다. 또한, 몇몇 실시예에서, 표시 패드부(DP)는 제1 패드 배선(PW1)을 포함하지 않고, 제2 패드 배선(PW2) 및 그 상부에 배치되는 다른 도전층의 패드 배선을 포함할 수도 있다.
패드 전극(PAD)은 패드 영역(PDA)에 배치되고, 표시 패드부(DP)와 연결될 수 있다. 예를 들어, 패드 전극(PAD)은 표시 패드부(DP)의 제2 패드 배선(PW2)과 직접 접촉할 수 있다. 다만, 이에 제한되지 않으며, 패드 전극(PAD)은 표시 패드부(DP)의 제1 패드 배선(PW1)과 접촉할 수도 있다. 패드 영역(PDA)에서는 제2 층간 절연층(ILD2) 상에 제1 및 제2 보호층(PAS1, PAS2)이 배치되지 않을 수 있다. 패드 전극(PAD)은 제2 층간 절연층(ILD2) 상에 직접 배치되어 표시 패드부(DP)와 전기적으로 연결될 수 있다. 패드 전극(PAD)은 회로 보드(300)와 전기적으로 연결될 수 있고, 회로 보드(300)로부터 인가된 전기 신호는 패드 전극(PAD)과 표시 패드부(DP)를 통해 표시 영역(DA)의 배선들에 전달될 수 있다.
일 실시예에 따르면, 표시 장치(10)는 제1 내지 제5 도전층의 배선들 또는 도전 패턴들 중 적어도 어느 하나가 복수의 금속층(ML1, ML2, ML3)을 포함할 수 있다. 예를 들어, 제1 도전층의 하부 금속층(BML), 및 제1 패드 배선(PW1)은 각각 서로 다른 조성을 갖는 금속층(ML1, ML2, ML3)들이 순차적으로 적층된 구조를 가질 수 있다. 또한, 제4 및 제5 도전층의 연결 전극(CNE1, CNE2)들은 각각 서로 다른 조성을 갖는 금속층(ML1, ML2, ML3)들이 순차적으로 적층된 구조를 가질 수 있다. 제2 및 제3 도전층의 게이트 전극(GE), 제2 패드 배선(PW2), 및 커패시터 전극(CPE)은 하나의 금속층으로 이루어질 수 있다. 다만, 이에 제한되지 않는다. 제2 및 제3 도전층의 게이트 전극(GE), 제2 패드 배선(PW2), 및 커패시터 전극(CPE)도 각각 서로 다른 조성을 갖는 금속층(ML1, ML2, ML3)들이 순차적으로 적층된 구조를 가질 수 있다. 표시 패널(100)의 제1 내지 제5 도전층들의 배선 및 패턴들은 각각이 복수의 금속층(ML1, ML2, ML3)들을 포함하거나, 제1 내지 제5 도전층 중 어느 한층, 또는 그 이상의 배선들 또는 도전 패턴들이 복수의 금속층(ML1, ML2, ML3)들을 포함하고, 다른 도전층은 그렇지 않을 수도 있다.
금속층(ML1, ML2, ML3)들은 버퍼층(BF1, BF2), 제1 게이트 절연층(GI), 및 제1 층간 절연층(ILD1) 상에 직접 배치될 수 있다. 금속층(ML1, ML2, ML3)의 하면은 버퍼층(BF1, BF2), 제1 게이트 절연층(GI), 및 제1 층간 절연층(ILD1)의 상면과 맞닿을 수 있다.
일 실시예에 따르면, 표시 장치(10)는 표시 패널(100)의 도전층들이 제1 금속층(ML1), 제1 금속층(ML1) 상에 배치된 제2 금속층(ML2), 및 제2 금속층(ML2) 상에 배치된 제3 금속층(ML3)을 포함할 수 있다.
제1 금속층(ML1)은 각 도전층의 배선들, 또는 도전 패턴의 기저층일 수 있다. 각 도전층들의 제1 금속층(ML1)은 버퍼층(BF1, BF2), 제1 게이트 절연층(GI), 또는 제1 층간 절연층(ILD1) 상에 직접 배치될 수 있다. 제1 금속층(ML1)의 하면은 버퍼층(BF1, BF2), 제1 게이트 절연층(GI), 또는 제1 층간 절연층(ILD1)의 상면과 맞닿을 수 있다.
제2 금속층(ML2)은 각 도전층의 배선들, 또는 도전 패턴의 중간층 또는 메인층일 수 있다. 각 도전층들의 제2 금속층(ML2)은 제1 금속층(ML1) 상에 직접 배치되고, 제2 금속층(ML2)의 하면은 제1 금속층(ML1)의 상면과 맞닿을 수 있다. 제2 금속층(ML2)은 비저항이 낮아 전기 전도도가 우수한 금속 재료를 포함할 수 있다. 예를 들어, 제2 금속층(ML2)은 알루미늄(Al), 또는 알루미늄 합금으로 이루어질 수 있다. 제2 금속층(ML2)은 알루미늄 합금의 일 예로 알루미늄-니켈-란타늄 합금(AlNiLa)을 포함할 수 있다. 제2 금속층(ML2)이 알루미늄-니켈-란타늄 합금(AlNiLa)을 포함할 경우, 니켈(Ni)과 란타늄(La)의 총 함량(Ni+La)은 0.1at% 이하일 수 있다. 제2 금속층(ML2)은 각 도전층들의 배선 및 도전 패턴의 중간층이자 메인층으로서 전도성이 높은 재료를 포함하고, 각 도전층들은 전기 전도성이 우수할 수 있다.
제3 금속층(ML3)은 각 도전층의 배선들, 또는 도전 패턴의 상부층일 수 있다. 각 도전층들의 제3 금속층(ML3)은 제2 금속층(ML2) 상에 직접 배치되고, 제3 금속층(ML3)의 하면은 제2 금속층(ML2)의 상면과 맞닿을 수 있다.
일 실시예에 따르면, 제1 도전층의 하부 금속층(BML) 및 제1 패드 배선(PW1)은 제1 금속층(ML1)이 바나듐(V)을 포함하고, 제3 금속층(ML3)은 바나듐(V) 또는 티타늄(Ti)을 포함할 수 있다. 제1 도전층의 하부 금속층(BML) 및 제1 패드 배선(PW1)은 복수의 금속층(ML1, ML2, ML3)들이 바나듐(V)-알루미늄(Al) 또는 알루비늄 합금(Al alloy)-바나듐(V) 적층 구조, 또는 바나듐(V)-알루미늄(Al) 또는 알루비늄 합금(Al alloy)-티타늄(Ti) 적층 구조를 가질 수 있다.
상술한 바와 같이, 제2 금속층(ML2)은 전기 전도도가 높은 금속 재료로서, 제1 도전층의 배선들 또는 패턴들에서 전류가 주로 흐르는 메인층일 수 있다. 표시 장치(10)가 실링재(900)를 포함하여 레이저를 조사하는 공정이 수행되고, 융점이 낮은 알루미늄(Al)을 포함하는 제2 금속층(ML2)은 레이저 조사 공정에서 부분적으로 용융될 수도 있다.
다만, 제1 도전층은 제2 금속층(ML2)이 용융되더라도 배선 또는 패턴이 단선되지 않도록 전류의 우회 경로를 형성하는 제1 금속층(ML1)을 포함할 수 있다. 제3 금속층(ML3)은 도전층의 상부층으로서 제2 금속층(ML2)을 보호하는 캡핑층일 수 있다. 제3 금속층(ML3)은 제1 금속층(ML1)과 동일하게 바나듐(V)을 포함하거나, 제1 금속층(ML1)과 달리 티타늄(Ti)을 포함할 수도 있다.
바나듐(V)은 알루미늄(Al)에 비하여 융점이 높고, 티타늄(Ti) 및 몰리브데넘(Mo)에 비하여 저항이 낮은 이점이 있다. 또한, 레이저 공정에서 금속층의 온도가 상승하더라도, 알루미늄(Al)과의 계면에서 열에 의한 확산이 적다. 게다가, 바나듐(V)은 티타늄(Ti)과 유사하게 불소(F) 또는 염소(Cl)를 포함한 가스를 이용하여 알루미늄(Al)과 함께 일괄 식각이 가능하다. 따라서, 표시 장치(10)의 각 도전층들 중 적어도 어느 한 층은 제1 금속층(ML1)이 바나듐(V)을 포함하여 메인층인 제2 금속층(ML2)이 용융되어도 해당 배선 및 패턴이 단선되거나 불량되는 것을 방지할 수 있다. 제2 금속층(ML2) 중 일부분이 용융되어 유실되더라도, 그 하부의 제1 금속층(ML1)은 도전층의 기저층으로서 전류가 흐르는 우회 경로를 형성할 수 있다. 그에 따라, 표시 장치(10)는 레이저 공정을 수반하여 제조되더라도, 배선 일부의 유실에 의한 배선 불량이 방지될 수 있다.
일 실시예에 따르면, 복수의 금속층(ML1, ML2, ML3)들을 포함하는 도전층에서, 제2 금속층(ML2)은 제1 금속층(ML1) 및 제3 금속층(ML3)보다 두께가 두꺼울 수 있고, 제1 금속층(ML1)은 제3 금속층(ML3)보다 두께가 두꺼울 수 있다. 각 금속층(ML1, ML2, ML3)들에 있어서, 제2 금속층(ML2)의 제2 두께(TH2)가 가장 두껍고, 제1 금속층(ML1)의 제1 두께(TH1)는 제2 두께(TH2)보다 작되, 제3 금속층(ML3)의 제3 두께(TH3)보다 클 수 있다. 제2 금속층(ML2)은 도전층들의 메인층으로 전기 전도도가 가장 낮은 층일 수 있다. 제2 금속층(ML2)은 전기 전도도가 높은 금속 재료를 포함함에 더하여, 금속층(ML1, ML2, ML3)들 중 가장 큰 두께(TH2)를 가짐으로써 저항이 낮을 수 있다. 일 예로, 제2 금속층(ML2)은 알루미늄(Al) 또는 알루미늄 합금(Al alloy)을 포함하고, 그 두께가 2000Å 내지 5000Å의 범위를 가질 수 있다.
제1 금속층(ML1)은 바나듐(V)을 포함하여 우회 경로를 형성할 수 있다. 제1 금속층(ML1)은 제2 금속층(ML2)보다 두께가 작으나, 전류가 흐름에 따른 국부적인 발열을 방지하기 위해 최소한의 두께가 필요할 수 있다. 또한, 제1 금속층(ML1)은 도전층의 기저층으로서 배선 전체의 저항을 줄이기 위해 너무 큰 두께를 갖지 않을 수 있다. 일 예로, 제1 금속층(ML1)은 적어도 1000Å 이상의 두께를 갖되, 제2 금속층(ML2)의 두께(TH2)보다 1/2 이하의 범위를 가질 수 있다. 제1 금속층(ML1)의 제1 두께(TH1)는 1000Å 내지 2500Å의 범위를 가질 수 있다.
제3 금속층(ML3)은 도전층들의 상부층, 또는 캡핑층으로서 상대적으로 작은 두께를 가질 수 있다. 제3 금속층(ML3)은 전류의 우회 경로를 형성하는 층이 아니고, 레이저 공정에서 발생하는 열에 의해 제2 금속층(ML2)으로의 확산을 최소화하기 위해 낮은 두께를 가질 수 있다. 일 예로, 제3 금속층(ML3)의 제3 두께(TH3)는 제2 금속층(ML2)의 제2 두께(TH2)의 1/10의 크기를 가질 수 있다. 예를 들어, 제2 금속층(ML2)의 제2 두께(TH2)가 2000Å 내지 5000Å의 범위를 갖는 실시예에서, 제3 금속층(ML3)의 제3 두께(TH3)는 200Å 내지 500Å의 범위를 가질 수 있다. 다만, 제3 금속층(ML3)이 티타늄(Ti)을 포함하는 경우, 바나듐(V)에 비해 제2 금속층(ML2)으로의 확산이 더 잘 일어나기 때문에 더 작은 두께를 가질 수 있다. 제3 금속층(ML3)이 티타늄(Ti)을 포함하는 경우, 제3 두께(TH3)는 300Å 이하일 수 있다.
표시 장치(10)는 제1 도전층의 하부 금속층(BML) 및 제1 패드 배선(PW1)이 복수의 금속층(ML1, ML2, ML3)들을 포함하고, 이들의 제1 금속층(ML1)은 바나듐(V)을 포함할 수 있다. 제1 도전층의 하부 금속층(BML) 및 제1 패드 배선(PW1)은 제2 금속층(ML2)이 알루미늄(Al) 또는 알루미늄 합금(Al alloy)을 포함하고, 제3 금속층(ML3)은 바나듐(V) 또는 티타늄(Ti)을 포함할 수 있다. 제2 도전층의 게이트 전극(GE)과 제2 패드 배선(PW2), 및 제3 도전층의 커패시터 전극(CPE)은 제1 도전층과 달리 단일층으로 이루어질 수 있으며, 제2 도전층은 몰리브데넘(Mo)을 포함할 수 있다. 다만, 이에 제한되지 않으며, 제2 도전층의 게이트 전극(GE)과 제2 패드 배선(PW2), 및 제3 도전층의 커패시터 전극(CPE)도 제1 도전층과 동일하게 바나듐(V)-알루미늄 또는 알루미늄 합금(Al alloy)-바나듐(V) 또는 티타늄(Ti)의 복수의 금속층(ML1, ML2, ML3)으로 이루어질 수 있다.
한편, 제4 및 제5 도전층의 연결 전극(CNE1, CNE2)들은 제1 도전층 내지 제3 도전층과 달리 상대적으로 배선의 폭이 크기 때문에, 레이저 공정에서 일부 배선이 유실되더라도 배선의 단선이 발생하지 않을 수 있다. 그에 따라, 제4 및 제5 도전층의 연결 전극(CNE1, CNE2)들은 복수의 금속층(ML1, ML2, ML3)들을 포함하더라도, 메인층의 유실에 따른 우회 경로가 필요하지 않을 수도 있다. 일 실시예에 따르면, 제4 및 제5 도전층의 연결 전극(CNE1, CNE2)들은 제1 도전층과 유사하게 복수의 금속층(ML1, ML2, ML3)들을 포함하되, 제1 금속층(ML1)의 재료가 제1 도전층의 제1 금속층(ML1)과 다를 수 있다. 예를 들어, 제4 및 제5 도전층의 연결 전극(CNE1, CNE2)들은 제1 금속층(ML1) 및 제3 금속층(ML3)은 각각 티타늄(Ti)을 포함하고, 제2 금속층(ML2)은 알루미늄 또는 알루미늄 합금을 포함할 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다양한 실시예들에 대하여 설명하기로 한다.
도 10은 다른 실시예에 따른 표시 장치에 배치된 복수의 도전층들을 자세하게 보여주는 단면도이다. 도 11은 도 10의 B 부분의 확대도이다.
도 10 및 도 11을 참조하면, 일 실시예에 따른 표시 장치(10)는 복수의 금속층(ML1, ML2, ML3)들을 포함하는 도전층이 제2 금속층(ML2) 중 일부가 유실된 공극(V)을 포함할 수 있다. 예를 들어, 제1 도전층인 하부 금속층(BML)은 제2 금속층(ML2)의 일부가 제거되어 형성된 공극(V)을 포함할 수 있다.
상술한 바와 같이, 표시 장치(10)는 실링재(900)를 경화시키는 레이저 공정이 수행될 수 있고, 레이저 공정에서 제1 도전층이 고온의 환경에 놓이면 융점이 낮은 금속을 포함하는 제2 금속층(ML2)은 일부분이 용융되어 제거될 수 있다. 제1 도전층의 하부 금속층(BML)은 제1 금속층(ML1)과 제3 금속층(ML3) 사이에 공극(V)이 형성되고, 제2 금속층(ML2)을 따라 흐르는 전류는 공극(V)을 우회하여 제1 금속층(ML1)으로 흐를 수 있다.
제1 도전층의 하부 금속층(BML)은 제1 금속층(ML1)이 저항이 낮은 바나듐(V)을 포함하므로, 제2 금속층(ML2)이 제거되어 공극(V)이 형성되더라도 배선 전체의 저항은 크게 증가하지 않을 수 있다. 몇몇 실시예에서, 제1 도전층은 공극(V)의 폭이 5.0㎛ 내지 20.0㎛의 범위를 가질 수 있고, 배선 전체의 저항 변화가 0.2% 내지 0.6%의 범위를 가질 수 있다. 제1 도전층은 레이저 공정에서 제2 금속층(ML2)이 제거되더라도 제1 금속층(ML1)을 통한 전류 우회 경로를 포함하므로, 공극(V)을 포함하더라도 저항 변화율이 거의 없을 수 있고, 배선 불량을 줄일 수 있다.
도 12는 또 다른 실시예에 따른 표시 장치에 배치된 복수의 도전층들을 자세하게 보여주는 단면도이다.
도 12를 참조하면, 일 실시예에 따른 표시 장치(10)는 제2 도전층의 게이트 전극(GE)과 제2 패드 배선(PW2)도 제1 도전층의 하부 금속층(BML)과 동일하게 복수의 금속층(ML1, ML2, ML3)들이 적층된 구조를 가질 수 있다. 예를 들어, 제2 도전층의 게이트 전극(GE)과 제2 패드 배선(PW2)은 각각 제1 금속층(ML1)이 바나듐(V)을 포함하고, 제2 금속층(ML2)이 알루미늄 또는 알루미늄 합금을 포함하며, 제3 금속층(ML3)이 바나듐(V) 또는 티타늄(Ti)을 포함할 수 있다. 도면에 도시되지 않았으나, 제3 도전층의 커패시터 전극(CPE)도 제1 도전층의 하부 금속층(BML)과 동일하게 제1 금속층(ML1), 제2 금속층(ML2) 및 제3 금속층(ML3)이 적층된 구조를 가질 수 있다. 표시 장치(10)는 제2 및 제3 도전층도 레이저 공정에서 발생할 수 있는 배선의 유실 및 그에 따른 배선 불량을 방지할 수 있는 구조를 가질 수 있다. 제2 및 제3 도전층의 금속층(ML1, ML2, ML3)들에 대한 설명은 상술한 바와 동일하므로, 자세한 설명은 생략하기로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 전자 기기
10: 표시 장치
100: 표시 패널
EML: 발광 소자층
PDL: 화소 정의막
ED: 발광 소자
ML1, ML2, ML3: 금속층

Claims (20)

  1. 표시 영역, 및 상기 표시 영역의 일 측에 배치된 패드 영역을 포함하는 기판;
    상기 기판 상에서 상기 표시 영역 및 상기 패드 영역에 배치된 복수의 도전층들;
    상기 도전층들 상에 배치된 보호층; 및
    상기 표시 영역에서 상기 보호층 상에 배치되고 서로 이격된 복수의 발광 소자들을 포함하고,
    상기 도전층들 중 적어도 어느 하나는 제1 금속층, 상기 제1 금속층 상에 배치된 제2 금속층, 및 상기 제2 금속층 상에 배치된 제3 금속층을 포함하고,
    상기 제1 금속층은 바나듐(V)을 포함하고,
    상기 제2 금속층은 알루미늄(Al) 또는 알루미늄 합금(Al alloy)을 포함하며,
    상기 제3 금속층은 바나듐(V) 또는 티타늄(Ti)을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 금속층은 상기 제1 금속층 및 상기 제3 금속층보다 두께가 두껍고,
    상기 제1 금속층은 상기 제3 금속층보다 두께가 두꺼운 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 금속층의 두께는 1000Å 내지 상기 제2 금속층의 두께의 1/2 이하의 범위를 갖는 표시 장치.
  4. 제3 항에 있어서,
    상기 제2 금속층의 두께는 2000Å 내지 5000Å의 범위를 갖고,
    상기 제1 금속층의 두께는 1000Å 내지 2500Å의 범위를 갖는 표시 장치.
  5. 제2 항에 있어서,
    상기 제3 금속층의 두께는 상기 제2 금속층의 두께의 1/10 이하의 범위를 갖는 표시 장치.
  6. 제5 항에 있어서,
    상기 제2 금속층의 두께는 2000Å 내지 5000Å의 범위를 갖고,
    상기 제3 금속층의 두께는 200Å 내지 500Å의 범위를 갖는 표시 장치.
  7. 제5 항에 있어서,
    상기 제2 금속층의 두께는 2000Å 내지 5000Å의 범위를 갖고,
    상기 제3 금속층은 티타늄(Ti)을 포함하고 두께가 200Å 내지 300Å의 범위를 갖는 표시 장치.
  8. 제1 항에 있어서,
    상기 도전층들 중 적어도 어느 하나는 상기 제2 금속층의 일부가 제거되어 상기 제1 금속층 및 상기 제3 금속층 사이에 형성된 공극을 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 공극의 폭은 5.0㎛ 내지 20.0㎛의 범위를 갖는 표시 장치.
  10. 제1 항에 있어서,
    상기 제2 금속층은 알루미늄-니켈-란타늄 합금을 포함하고,
    상기 알루미늄-니켈-란타늄 합금은 상기 니켈과 상기 란타늄의 총 함량이 0.1at% 이하인 표시 장치.
  11. 제1 항에 있어서,
    상기 기판 상에 배치된 제1 도전층,
    상기 제1 도전층 상에 배치된 버퍼층,
    상기 버퍼층 상에 배치된 반도체층,
    상기 반도체층 상에 배치된 게이트 절연층,
    상기 게이트 절연층 상에 배치된 제2 도전층, 상기 제2 도전층 상에 배치된 층간 절연층, 및
    상기 층간 절연층과 상기 보호층 사이에 배치된 제3 도전층을 포함하고,
    상기 제1 도전층은 상기 제1 금속층, 상기 제2 금속층, 및 상기 제3 금속층을 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 도전층은 상기 제1 금속층, 상기 제2 금속층, 및 상기 제3 금속층을 포함하는 표시 장치.
  13. 제11 항에 있어서,
    상기 제3 도전층은 티타늄(Ti)을 포함하는 기저층, 상기 기저층 상에 배치되고 알루미늄 또는 알루미늄 합금을 포함하는 중간층, 및 상기 중간층 상에 배치되고 티타늄(Ti)을 포함하는 상부층을 포함하는 표시 장치.
  14. 제11 항에 있어서,
    상기 패드 영역에 배치되고 상기 제1 도전층과 동일한 층에 배치된 제1 패드 배선, 및
    상기 제1 패드 배선 상에 배치되고 상기 제2 도전층과 동일한 층에 배치된 제2 패드 배선을 더 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 패드 배선, 및 상기 제2 패드 배선 중 적어도 어느 하나는 상기 제1 금속층, 상기 제2 금속층, 및 상기 제3 금속층을 포함하는 표시 장치.
  16. 표시 영역 및 상기 표시 영역의 일 측에 배치된 패드 영역을 포함하는 기판;
    상기 기판 상에 배치되고 상기 표시 영역에 배치된 하부 금속층, 및 상기 패드 영역에 배치된 제1 패드 배선을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치된 버퍼층;
    상기 버퍼층 상에 배치되고, 상기 표시 영역에서 상기 하부 금속층과 중첩하는 반도체층;
    상기 반도체층 및 상기 버퍼층 상에 배치된 게이트 절연층;
    상기 게이트 절연층 상에 배치되고 상기 표시 영역에서 상기 반도체층과 중첩하는 게이트 전극, 및 상기 패드 영역에서 상기 제1 패드 배선과 중첩하는 제2 패드 배선을 포함하는 제2 도전층;
    상기 제2 도전층 상에 배치된 제1 층간 절연층;
    상기 제1 층간 절연층 상에 배치되고, 상기 표시 영역에서 상기 게이트 전극과 중첩하는 커패시터 전극을 포함하는 제3 도전층;
    상기 제3 도전층 상에 배치된 제2 층간 절연층;
    상기 제2 층간 절연층 상에 배치되고, 상기 표시 영역에서 상기 반도체층 및 상기 하부 금속층과 연결된 제1 연결 전극을 포함하는 제4 도전층;
    상기 제4 도전층 상에 배치된 보호층; 및
    상기 보호층 상에서 서로 이격되어 배치된 복수의 발광 소자들을 포함하고,
    상기 제1 도전층은 바나듐(V)을 포함하는 제1 금속층,
    상기 제1 금속층 상에 배치되고 알루미늄(Al) 또는 알루미늄 합금(Al alloy)을 포함하는 제2 금속층, 및
    상기 제2 금속층 상에 배치되고 바나듐(V) 또는 티타늄(Ti)을 포함하는 제3 금속층을 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 도전층에서 상기 제2 금속층은 상기 제1 금속층 및 상기 제3 금속층보다 두께가 두껍고,
    상기 제1 금속층은 상기 제3 금속층보다 두께가 두꺼운 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 금속층의 두께는 1000Å 내지 상기 제2 금속층의 두께의 1/2 이하의 범위를 갖고,
    상기 제3 금속층의 두께는 상기 제2 금속층의 두께의 1/10 이하의 범위를 갖는 표시 장치.
  19. 제16 항에 있어서,
    상기 제2 도전층 및 상기 제3 도전층 중 적어도 어느 하나는 상기 제1 금속층, 상기 제2 금속층, 및 상기 제3 금속층을 포함하는 표시 장치.
  20. 제16 항에 있어서,
    상기 제4 도전층은 티타늄(Ti)을 포함하는 기저층, 상기 기저층 상에 배치되고 알루미늄 또는 알루미늄 합금을 포함하는 중간층, 및 상기 중간층 상에 배치되고 티타늄(Ti)을 포함하는 상부층을 포함하는 표시 장치.
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