KR20240023367A - 표시 장치 - Google Patents
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Abstract
표시 장치가 제공된다. 표시 장치는 메인 표시 영역, 및 상기 메인 표시 영역에 의해 둘러싸이고 복수의 투과부들이 배치된 서브 표시 영역, 상기 메인 표시 영역에 배치된 복수의 메인 화소 전극들, 상기 서브 표시 영역에 배치된 복수의 서브 화소 전극들, 및 상기 서브 표시 영역에 배치되고 상기 메인 화소 전극들 중 어느 하나와 전기적으로 연결된 복수의 더미 화소 전극들, 및 상기 복수의 메인 서브 화소 전극들 중 어느 하나 및 상기 복수의 더미 화소 전극들 중 어느 하나를 연결하는 복수의 연결 전극들을 포함하고, 상기 서브 표시 영역은 상기 투과부들 및 상기 서브 화소 전극들이 배치된 제1 서브 표시 영역, 및 상기 제1 서브 표시 영역을 둘러싸고 상기 서브 화소 전극들 및 상기 더미 화소 전극들이 배치된 제2 서브 표시 영역을 포함하고, 상기 복수의 연결 전극들은 적어도 일부분이 서로 인접한 상기 더미 화소 전극들 사이, 또는 상기 더미 화소 전극과 인접한 상기 메인 화소 전극 사이에 배치된다.
Description
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 전자 기기(Liquid Crystal Display Device), 전계 방출 전자 기기(Field Emission Display Device), 유기 발광 전자 기기(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 이러한 평판 표시 장치 중에서 발광 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함함으로써, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다.
표시 장치는 소정의 광을 발광하는 화소들, 상기 화소들을 구동하기 위한 스캔 배선들, 데이터 배선들, 전원 배선들, 스캔 배선들에 스캔 신호들을 출력하는 스캔 구동부, 및 데이터 배선들에 데이터 전압들을 출력하는 표시 구동부를 더 포함할 수 있다.
본 발명이 해결하고자 하는 과제는 서로 다른 발광 영역의 경계부가 시인되는 것을 방지하고 표시 영역 내에서 서로 다른 영역의 구분감이 적은 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 메인 표시 영역, 및 상기 메인 표시 영역에 의해 둘러싸이고 복수의 투과부들이 배치된 서브 표시 영역, 상기 메인 표시 영역에 배치된 복수의 메인 화소 전극들, 상기 서브 표시 영역에 배치된 복수의 서브 화소 전극들, 및 상기 서브 표시 영역에 배치되고 상기 메인 화소 전극들 중 어느 하나와 전기적으로 연결된 복수의 더미 화소 전극들, 및 상기 복수의 메인 서브 화소 전극들 중 어느 하나 및 상기 복수의 더미 화소 전극들 중 어느 하나를 연결하는 복수의 연결 전극들을 포함하고, 상기 서브 표시 영역은 상기 투과부들 및 상기 서브 화소 전극들이 배치된 제1 서브 표시 영역, 및 상기 제1 서브 표시 영역을 둘러싸고 상기 서브 화소 전극들 및 상기 더미 화소 전극들이 배치된 제2 서브 표시 영역을 포함하고, 상기 복수의 연결 전극들은 적어도 일부분이 서로 인접한 상기 더미 화소 전극들 사이, 또는 상기 더미 화소 전극과 인접한 상기 메인 화소 전극 사이에 배치된다.
서로 인접한 상기 메인 화소 전극들 사이의 간격, 및 서로 인접한 상기 더미 화소 전극들 사이의 간격은 상기 더미 화소 전극 및 상기 더미 화소 전극과 연결되지 않은 다른 상기 연결 전극 사이의 간격보다 클 수 있다.
상기 복수의 메인 화소 전극들 및 상기 복수의 더미 화소 전극들이 서로 이격되어 배치된 배열은 상기 복수의 서브 화소 전극들이 서로 이격되어 배치된 배열과 다를 수 있다.
상기 복수의 메인 화소 전극들은 상기 메인 화소 전극과 전기적으로 연결된 화소 회로부와 중첩하도록 배치되고, 상기 복수의 서브 화소 전극들은 상기 서브 화소 전극과 전기적으로 연결된 서브 화소 회로부와 중첩하도록 배치되며, 상기 더미 화소 전극들은 상기 화소 회로부 및 상기 서브 화소 회로부와 중첩하지 않을 수 있다.
상기 메인 화소 전극은 제1 색의 광을 방출하는 발광 소자의 제1 메인 화소 전극, 상기 제1 색과 다른 제2 색의 광을 방출하는 발광 소자의 제2 메인 화소 전극을 포함하고, 상기 더미 화소 전극은 상기 제1 메인 화소 전극과 연결되고 상기 제1 색의 광을 방출하는 발광 소자의 제1 더미 화소 전극, 및 상기 제2 메인 화소 전극과 연결되고 상기 제2 색의 광을 방출하는 발광 소자의 제2 더미 화소 전극을 포함하고, 상기 제1 메인 화소 전극과 상기 제1 더미 화소 전극 사이의 간격은 상기 제1 메인 화소 전극과 상기 제2 더미 화소 전극 사이의 간격보다 클 수 있다.
상기 서브 화소 전극은 상기 제1 색의 광을 방출하는 발광 소자의 제1 서브 화소 전극, 및 상기 제2 색의 광을 방출하는 발광 소자의 제2 서브 화소 전극을 포함하고, 상기 제1 서브 화소 전극과 상기 제1 더미 화소 전극 사이의 간격은 상기 제2 서브 화소 전극과 상기 제1 더미 화소 전극 사이의 간격보다 클 수 있다.
상기 메인 화소 전극은 제1 메인 화소 전극, 제2 메인 화소 전극, 및 상기 제1 메인 화소 전극과 제1 방향으로 이격된 제3 메인 화소 전극을 포함하고, 상기 더미 화소 전극은 상기 제3 메인 화소 전극과 제2 방향으로 이격되고 상기 제1 메인 화소 전극과 제1 연결 전극을 통해 연결된 제1 더미 화소 전극, 및 상기 제2 메인 화소 전극과 상기 제2 방향으로 이격되고 제2 연결 전극을 통해 연결된 제2 더미 화소 전극을 포함하고, 상기 제1 연결 전극은 상기 제2 더미 화소 전극과 상기 제2 방향으로 이격될 수 있다.
상기 제2 연결 전극은 상기 제1 메인 화소 전극과 상기 제3 메인 화소 전극 사이에 배치될 수 있다.
상기 더미 화소 전극은 상기 제1 메인 화소 전극과 상기 제2 방향으로 이격되고 제3 연결 전극을 통해 상기 제3 메인 화소 전극과 연결된 제3 더미 화소 전극을 포함하고, 상기 제3 연결 전극은 상기 제1 더미 화소 전극을 둘러싸도록 배치될 수 있다.
상기 제1 서브 표시 영역과 상기 제2 서브 표시 영역의 경계 중, 상기 제1 서브 표시 영역의 상기 제1 방향의 일 측 경계에서 인접하여 배치된 더미 화소 전극과 상기 제1 서브 표시 영역의 상기 제1 방향의 타 측 경계에서 인접하여 배치된 더미 화소 전극은 서로 다를 수 있다.
상기 복수의 메인 화소 전극은 상기 더미 화소 전극과 전기적으로 연결된 복수의 연결 화소 전극들, 및 상기 더미 화소 전극과 연결되지 않은 복수의 독립 화소 전극들을 포함하고, 상기 독립 화소 전극과 전기적으로 연결된 화소 회로부의 제1 트랜지스터는 상기 연결 화소 전극과 전기적으로 연결된 화소 회로부의 제1 트랜지스터와 채널 영역의 길이가 다를 수 있다.
상기 연결 화소 전극들은 상기 서브 표시 영역을 둘러싸도록 배치되고, 상기 독립 화소 전극들은 상기 연결 화소 전극들을 둘러싸도록 배치될 수 있다.
상기 서브 표시 영역은 상기 서브 화소 전극들을 포함하는 복수의 서브 화소들을 포함하고, 상기 투과부들 중 어느 하나는 일 방향으로 이격된 상기 복수의 서브 화소들 사이에 배치될 수 있다.
상기 투과부들은 상기 제1 서브 표시 영역 내에 배치된 제1 투과부, 및 상기 제1 서브 표시 영역과 상기 제2 서브 표시 영역의 경계에서 상기 제2 서브 표시 영역과 접하도록 형성된 제2 투과부를 포함하고, 상기 제1 투과부의 면적은 상기 제2 투과부의 면적보다 클 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 메인 표시 영역, 및 상기 메인 표시 영역에 의해 둘러싸이고 복수의 투과부들이 배치된 서브 표시 영역을 포함하는 기판, 상기 기판 상에서 상기 메인 표시 영역에 배치된 화소 회로부, 상기 기판 상에서 상기 서브 표시 영역 중 상기 투과부와 비중첩하도록 배치된 서브 화소 회로부, 및 상기 화소 회로부와 상기 서브 화소 회로부 상에 배치된 비아층을 포함하는 박막 트랜지스터층, 상기 비아층 상에 배치되고 상기 메인 표시 영역에서 서로 이격되어 배치된 복수의 메인 화소 전극들, 상기 비아층 상에 배치되고 상기 서브 표시 영역에서 서로 이격되어 배치된 복수의 서브 화소 전극들과 복수의 더미 화소 전극들, 및 상기 더미 화소 전극과 상기 복수의 메인 화소 전극들 중 어느 하나와 각각 전기적으로 연결된 복수의 연결 전극들, 상기 메인 화소 전극, 상기 서브 화소 전극, 및 상기 더미 화소 전극들 상에 각각 배치된 복수의 발광층, 및 상기 복수의 발광층들 상에 배치된 공통 전극을 포함하고, 상기 메인 화소 전극은 상기 화소 회로부와 중첩하고, 상기 서브 화소 전극은 상기 서브 화소 회로부와 중첩하되, 상기 더미 화소 전극은 상기 화소 회로부 및 상기 서브 화소 회로부와 중첩하지 않는다.
상기 박막 트랜지스터층은 상기 기판 상에 배치된 하부 금속층, 상기 하부 금속층 상에 배치된 버퍼층, 상기 버퍼층 상에 배치된 제1 반도체층, 상기 제1 반도체층 상에 배치된 게이트 절연층, 상기 게이트 절연층 상에 배치된 게이트 도전층, 상기 게이트 도전층 상에 배치된 층간 절연층, 상기 층간 절연층 상에 배치된 데이터 도전층을 포함하고, 상기 비아층은 상기 데이터 도전층 상에 배치될 수 있다.
상기 하부 금속층은 상기 화소 회로부 및 상기 서브 화소 회로부와 중첩하되, 상기 투과부와 비중첩하도록 배치될 수 있다.
상기 투과부는 상기 제1 반도체층, 상기 게이트 절연층, 상기 게이트 도전층, 상기 층간 절연층, 및 상기 데이터 도전층이 배치되지 않고 상기 비아층 중 일부만이 배치될 수 있다.
상기 서브 표시 영역은 상기 서브 화소 전극들 및 상기 투과부들이 배치된 제1 서브 표시 영역, 및 상기 제1 서브 표시 영역을 둘러싸며 상기 서브 화소 전극들, 및 상기 더미 화소 전극들이 배치된 제2 서브 표시 영역을 포함하고, 상기 더미 화소 전극들은 상기 제1 서브 표시 영역을 둘러쌀 수 있다.
상기 박막 트랜지스터층은 상기 기판 상에 배치되고 상기 투과부와 중첩하도록 형성된 복수의 개구 패턴들을 포함하는 하부 금속층을 포함하고, 상기 투과부는 상기 제1 서브 표시 영역 내에 배치된 제1 투과부, 및 상기 제2 서브 표시 영역과 접하도록 형성되고 면적이 상기 제1 투과부보다 작은 제2 투과부를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 서로 다른 표시 영역들 사이에 추가의 발광 요소들을 더 포함하여 서로 다른 밀도의 발광 영역을 갖는 두 표시 영역들 사이의 경계가 시인되는 것을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 전자 기기의 개략적인 사시도이다.
도 2는 일 실시예에 따른 전자 장치에 포함된 표시 장치의 평면도이다.
도 3은 도 2의 표시 장치를 측면에서 바라본 단면도이다.
도 4는 일 실시예에 따른 표시 장치의 표시층을 나타내는 평면도이다.
도 5는 일 실시예에 따른 일 화소의 화소 회로도이다.
도 6은 일 실시예에 따른 표시 장치의 메인 표시 영역과 서브 표시 영역에 배치된 화소들의 배치를 보여주는 평면도이다.
도 7은 도 6의 메인 표시 영역에 배치된 메인 화소의 화소 전극과 컬러 필터의 배치를 보여주는 평면도이다.
도 8은 도 7의 메인 화소의 구조를 보여주는 개략적인 단면도이다.
도 9 내지 도 11은 일 실시예에 따른 표시 장치의 메인 화소의 레이아웃도이다.
도 12는 도 6의 서브 표시 영역에 배치된 서브 화소의 배치를 보여주는 개략적인 평면도이다.
도 13은 도 12의 일 서브 화소의 서브 화소 전극과 컬러 필터의 배치를 보여주는 평면도이다.
도 14 내지 도 16은 일 실시예에 따른 표시 장치의 서브 화소의 레이아웃도이다.
도 17은 도 11의 서브 화소와 투과부의 구조를 보여주는 개략적인 단면도이다.
도 18은 일 실시예에 따른 표시 장치의 제1 서브 표시 영역과 제2 서브 표시 영역의 경계에서 투과부의 구조를 보여주는 개략적인 평면도이다.
도 19는 도 18의 S1-S1'선을 따라 자른 단면도이다.
도 20은 일 실시예에 따른 표시 장치의 메인 표시 영역과 서브 표시 영역에 배치된 화소 전극들의 배치를 보여주는 평면도이다.
도 21은 도 20의 화소 전극들과 연결 전극들의 배치를 보여주는 평면도이다.
도 22는 일 실시예에 따른 표시 장치의 화소 전극들의 구조를 보여주는 단면도이다.
도 23은 일 실시예에 따른 표시 장치의 일 메인 화소의 액티브층을 보여주는 평면도이다.
도 24는 다른 실시예에 따른 표시 장치의 일부분을 보여주는 단면도이다.
도 25 내지 도 27은 일 실시예에 따른 표시 장치의 화소 전극들과 연결 전극들의 배치를 보여주는 평면도들이다.
도 2는 일 실시예에 따른 전자 장치에 포함된 표시 장치의 평면도이다.
도 3은 도 2의 표시 장치를 측면에서 바라본 단면도이다.
도 4는 일 실시예에 따른 표시 장치의 표시층을 나타내는 평면도이다.
도 5는 일 실시예에 따른 일 화소의 화소 회로도이다.
도 6은 일 실시예에 따른 표시 장치의 메인 표시 영역과 서브 표시 영역에 배치된 화소들의 배치를 보여주는 평면도이다.
도 7은 도 6의 메인 표시 영역에 배치된 메인 화소의 화소 전극과 컬러 필터의 배치를 보여주는 평면도이다.
도 8은 도 7의 메인 화소의 구조를 보여주는 개략적인 단면도이다.
도 9 내지 도 11은 일 실시예에 따른 표시 장치의 메인 화소의 레이아웃도이다.
도 12는 도 6의 서브 표시 영역에 배치된 서브 화소의 배치를 보여주는 개략적인 평면도이다.
도 13은 도 12의 일 서브 화소의 서브 화소 전극과 컬러 필터의 배치를 보여주는 평면도이다.
도 14 내지 도 16은 일 실시예에 따른 표시 장치의 서브 화소의 레이아웃도이다.
도 17은 도 11의 서브 화소와 투과부의 구조를 보여주는 개략적인 단면도이다.
도 18은 일 실시예에 따른 표시 장치의 제1 서브 표시 영역과 제2 서브 표시 영역의 경계에서 투과부의 구조를 보여주는 개략적인 평면도이다.
도 19는 도 18의 S1-S1'선을 따라 자른 단면도이다.
도 20은 일 실시예에 따른 표시 장치의 메인 표시 영역과 서브 표시 영역에 배치된 화소 전극들의 배치를 보여주는 평면도이다.
도 21은 도 20의 화소 전극들과 연결 전극들의 배치를 보여주는 평면도이다.
도 22는 일 실시예에 따른 표시 장치의 화소 전극들의 구조를 보여주는 단면도이다.
도 23은 일 실시예에 따른 표시 장치의 일 메인 화소의 액티브층을 보여주는 평면도이다.
도 24는 다른 실시예에 따른 표시 장치의 일부분을 보여주는 단면도이다.
도 25 내지 도 27은 일 실시예에 따른 표시 장치의 화소 전극들과 연결 전극들의 배치를 보여주는 평면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 전자 장치를 보여주는 사시도이다.
도 1을 참조하면, 전자 기기(1)는 동영상이나 정지영상을 표시한다. 전자 기기(1)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 전자 기기(1)에 포함될 수 있다.
전자 기기(1)는 표시 화면을 제공하는 표시 장치(도 2의 '10')을 포함할 수 있다. 표시 장치의 예로는 무기 발광 다이오드 표시 장치, 유기발광 표시 장치, 양자점 발광 표시 장치, 플라즈마 표시 장치, 전계방출 표시 장치 등을 들 수 있다. 이하에서는 표시 장치의 일 예로서, 유기 발광 다이오드 표시 장치가 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 장치에도 적용될 수 있다.
전자 기기(1)의 형상은 다양하게 변형될 수 있다. 예를 들어, 전자 기기(1)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 전자 기기(1)의 표시 영역(DA)의 형상 또한 전자 기기(1)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 전자 기기(1)가 예시되어 있다.
전자 기기(1)는 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DA)은 대체로 전자 기기(1)의 중앙을 차지할 수 있다.
표시 영역(DA)은 메인 표시 영역(MDA) 및 서브 표시 영역(SDA)을 포함할 수 있다. 서브 표시 영역(SDA)은 전자 기기(1)에 다양한 기능을 부가하기 위한 컴포넌트가 배치되는 영역으로, 서브 표시 영역(SDA)은 컴포넌트 영역에 해당할 수 있다.
도 2는 일 실시예에 따른 전자 장치에 포함된 표시 장치의 평면도이다. 도 3은 도 2의 표시 장치를 측면에서 바라본 단면도이다. 도 2는 전자 기기(1)에 포함된 표시 장치(10)의 서브 영역(SBA)이 구부러지지 않고 펼쳐진 상태를 도시하고 있다. 도 3은 표시 장치(10)의 서브 영역(SBA)이 표시 장치(10)의 하면으로 구부러진 것을 도시하고 있다.
도 2 및 도 3을 참조하면, 일 실시예에 따른 전자 기기(1)는 표시 장치(10)를 포함할 수 있다. 표시 장치(10)는 전자 기기(1)에서 표시하는 화면을 제공할 수 있다. 표시 장치(10)는 전자 기기(1)와 유사한 평면 형태를 가질 수 있다. 예를 들어, 표시 장치(10)는 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변을 갖는 직사각형과 유사한 형태를 가질 수 있다. 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변이 만나는 모서리는 곡률을 갖도록 둥글게 형성될 수 있으나, 이에 제한되지 않고 직각으로 형성될 수도 있다. 표시 장치(10)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형과 유사하게 형성될 수 있다.
표시 장치(10)는 표시 패널(100), 표시 구동부(200), 회로 보드(300), 및 터치 구동부(400)를 포함할 수 있다.
표시 패널(100)은 메인 영역(MA) 및 서브 영역(SBA)을 포함할 수 있다.
메인 영역(MA)은 영상을 표시하는 화소들을 포함한 표시 영역(DA), 및 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 메인 표시 영역(MDA) 및 서브 표시 영역(SDA)을 포함할 수 있다. 표시 영역(DA)은 복수의 발광 영역 또는 복수의 개구 영역으로부터 광을 방출할 수 있다. 예를 들어, 표시 패널(100)은 스위칭 소자들을 포함하는 화소 회로, 발광 영역 또는 개구 영역을 정의하는 화소 정의막, 및 자발광 소자(Self-Light Emitting Element)를 포함할 수 있다.
예를 들어, 자발광 소자는 유기 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode), 양자점 발광층을 포함하는 양자점 발광 다이오드(Quantum dot LED), 무기 반도체를 포함하는 무기 발광 다이오드(Inorganic LED), 및 마이크로 발광 다이오드(Micro LED) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 메인 영역(MA)의 가장자리 영역으로 정의될 수 있다. 비표시 영역(NDA)은 게이트 라인들에 게이트 신호들을 공급하는 게이트 구동부(미도시), 및 표시 구동부(200)와 표시 영역(DA)을 연결하는 팬 아웃 라인들(미도시)을 포함할 수 있다.
서브 영역(SBA)은 메인 영역(MA)의 일측으로부터 연장된 영역일 수 있다. 서브 영역(SBA)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 물질을 포함할 수 있다. 예를 들어, 서브 영역(SBA)이 벤딩되는 경우, 서브 영역(SBA)은 메인 영역(MA)과 두께 방향(제3 방향(DR3))으로 중첩될 수 있다. 서브 영역(SBA)은 표시 구동부(200), 및 회로 보드(300)와 접속되는 패드부를 포함할 수 있다. 다른 실시예에서, 서브 영역(SBA)은 생략될 수 있고, 표시 구동부(200) 및 패드부는 비표시 영역(NDA)에 배치될 수 있다.
표시 구동부(200)는 표시 패널(100)을 구동하기 위한 신호들과 전압들을 출력할 수 있다. 표시 구동부(200)는 데이터 라인들에 데이터 전압들을 공급할 수 있다. 표시 구동부(200)는 전원 라인에 전원 전압을 공급하며, 게이트 구동부에 게이트 제어 신호를 공급할 수 있다. 표시 구동부(200)는 집적 회로(Integrated Circuit, IC)로 형성되어 COG(Chip on Glass) 방식, COP(Chip on Plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 실장될 수 있다. 예를 들어, 표시 구동부(200)는 서브 영역(SBA)에 배치될 수 있고, 서브 영역(SBA)의 벤딩에 의해 메인 영역(MA)과 두께 방향으로 중첩될 수 있다. 다른 예를 들어, 표시 구동부(200)는 회로 보드(300) 상에 실장될 수 있다.
회로 보드(300)는 이방성 도전 필름(Anisotropic Conductive Film, ACF)을 이용하여 표시 패널(100)의 패드부 상에 부착될 수 있다. 회로 보드(300)의 리드 라인들은 표시 패널(100)의 패드부에 전기적으로 연결될 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(Flexible Printed Circuit Board), 인쇄 회로 보드(Printed Circuit Board), 또는 칩 온 필름(Chip on Film)과 같은 연성 필름(Flexible Film)일 수 있다.
터치 구동부(400)는 회로 보드(300) 상에 실장될 수 있다. 터치 구동부(400)는 표시 패널(100)의 터치 센싱부에 연결될 수 있다. 터치 구동부(400)는 터치 센싱부의 복수의 터치 전극에 터치 구동 신호를 공급하고, 복수의 터치 전극 사이의 정전 용량의 변화량을 센싱할 수 있다. 예를 들어, 터치 구동 신호는 소정의 주파수를 갖는 펄스 신호일 수 있다. 터치 구동부(400)는 복수의 터치 전극 사이의 정전 용량의 변화량을 기초로 입력 여부 및 입력 좌표를 산출할 수 있다. 터치 구동부(400)는 집적 회로(IC)로 형성될 수 있다.
표시 패널(100)은 표시층(DU), 터치 센싱층(TSU), 및 컬러 필터층(CFL)을 포함할 수 있다. 표시층(DU)은 기판(SUB), 박막 트랜지스터층(TFTL), 발광 소자층(EML), 및 박막 봉지층(TFEL)을 포함할 수 있다.
기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지를 포함할 수 있으나, 이에 제한되지 않는다. 다른 실시예에서 기판(SUB)은 유리 재질 또는 금속 재질을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 기판(SUB) 상에 배치될 수 있다. 박막 트랜지스터층(TFTL)은 화소들의 화소 회로를 구성하는 복수의 박막 트랜지스터를 포함할 수 있다. 박막 트랜지스터층(TFTL)은 게이트 라인들, 데이터 라인들, 전원 라인들, 게이트 제어 라인들, 표시 구동부(200)와 데이터 라인들을 연결하는 팬 아웃 라인들, 및 표시 구동부(200)와 패드부를 연결하는 리드 라인들을 더 포함할 수 있다. 박막 트랜지스터들 각각은 반도체 영역, 소스 전극, 드레인 전극, 및 게이트 전극을 포함할 수 있다. 예를 들어, 게이트 구동부가 표시 패널(100)의 비표시 영역(NDA)의 일측에 형성되는 경우, 게이트 구동부는 박막 트랜지스터들을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 표시 영역(DA), 비표시 영역(NDA), 및 서브 영역(SBA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 화소들 각각의 박막 트랜지스터들, 게이트 라인들, 데이터 라인들, 및 전원 라인들은 표시 영역(DA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 게이트 제어 라인들 및 팬 아웃 라인들은 비표시 영역(NDA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 리드 라인들은 서브 영역(SBA)에 배치될 수 있다.
발광 소자층(EML)은 박막 트랜지스터층(TFTL) 상에 배치될 수 있다. 발광 소자층(EML)은 제1 전극, 제2 전극, 및 발광층을 포함하여 광을 발광하는 복수의 발광 소자, 및 화소들을 정의하는 화소 정의막을 포함할 수 있다. 발광 소자층(EML)의 복수의 발광 소자는 표시 영역(DA)에 배치될 수 있다.
일 실시예에서, 발광층은 유기 물질을 포함하는 유기 발광층일 수 있다. 발광층은 정공 수송층(Hole Transporting Layer), 유기 발광층(Organic Light Emitting Layer), 및 전자 수송층(Electron Transporting Layer)을 포함할 수 있다. 제1 전극이 박막 트랜지스터층(TFTL)의 박막 트랜지스터를 통해 전압을 수신하고, 제2 전극이 공통 전압을 수신하면, 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기 발광층으로 이동될 수 있고, 유기 발광층에서 서로 결합하여 발광할 수 있다.
다른 실시예에서, 발광 소자는 양자점 발광층을 포함하는 양자점 발광 다이오드, 무기 반도체를 포함하는 무기 발광 다이오드, 또는 마이크로 발광 다이오드를 포함할 수 있다.
일 실시예에 따른 표시 장치(10)는 발광 소자층(EML)의 발광 소자들 상에 배치된 복수의 컬러 필터들을 포함할 수 있다. 컬러 필터들 각각은 특정 파장의 광을 선택적으로 투과시키고, 다른 파장의 광을 차단하거나 흡수할 수 있다. 컬러 필터들은 표시 장치(10)의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다. 따라서, 컬러 필터는 외광 반사에 의한 색의 왜곡을 방지할 수 있다. 컬러 필터들이 발광 소자 상에 배치됨으로써, 표시 장치(10)는 컬러 필터를 위한 별도의 기판을 필요로 하지 않을 수 있다. 따라서, 표시 장치(10)의 두께는 상대적으로 작을 수 있다.
박막 봉지층(TFEL)은 발광 소자층(EML)의 상면과 측면을 덮을 수 있고, 발광 소자층(EML)을 보호할 수 있다. 박막 봉지층(TFEL)은 발광 소자층(EML)을 봉지하기 위한 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다.
터치 센싱층(TSU)은 봉지층(TFEL) 상에 배치될 수 있다. 터치 센싱층(TSU)은 정전 용량 방식으로 사용자의 터치를 감지하기 위한 복수의 터치 전극, 복수의 터치 전극과 터치 구동부(400)를 접속시키는 터치 라인들을 포함할 수 있다. 예를 들어, 터치 센싱층(TSU)은 상호 정전 용량(Mutual Capacitance) 방식 또는 자기 정전 용량(Self-Capacitance) 방식으로 사용자의 터치를 센싱할 수 있다.
다른 실시예에서, 터치 센싱층(TSU)은 표시층(DU) 상에 배치된 별도의 기판 상에 배치될 수 있다. 이 경우, 터치 센싱층(TSU)을 지지하는 기판은 표시층(DU)을 봉지하는 베이스 부재일 수 있다.
터치 센싱층(TSU)의 복수의 터치 전극은 표시 영역(DA)과 중첩되는 터치 센서 영역에 배치될 수 있다. 터치 센싱층(TSU)의 터치 라인들은 비표시 영역(NDA)과 중첩되는 터치 주변 영역에 배치될 수 있다.
몇몇 실시예에서, 표시 장치(10)는 광학 장치(500)를 더 포함할 수 있다. 광학 장치(500)는 서브 표시 영역(SDA)에 배치될 수 있다. 광학 장치(500)는 적외선, 자외선, 가시광선 대역의 광을 방출하거나, 수광할 수 있다. 예를 들어, 광학 장치(500)는 근접 센서, 조도 센서, 및 카메라 센서 또는 이미지 센서와 같이 표시 장치(10)에 입사되는 광을 감지하는 광학 센서일 수 있다.
컬러 필터층(CFL)은 박막 봉지층(TFEL) 상에 배치될 수 있다. 컬러 필터층(CFL)은 복수의 발광 영역 각각에 대응되는 복수의 컬러 필터를 포함할 수 있다. 컬러 필터들 각각은 특정 파장의 광을 선택적으로 투과시키고, 다른 파장의 광을 차단하거나 흡수할 수 있다. 컬러 필터층(CFL)은 표시 장치(10)의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다. 따라서, 컬러 필터층(CFL)은 외광 반사에 의한 색의 왜곡을 방지할 수 있다.
컬러 필터층(CFL)은 박막 봉지층(TFEL) 상에 직접 배치됨으로써, 표시 장치(10)는 컬러 필터층(CFL)을 위한 별도의 기판을 필요로 하지 않을 수 있다. 따라서, 표시 장치(10)의 두께는 상대적으로 작을 수 있다.
도 4는 일 실시예에 따른 표시 장치의 표시층을 나타내는 평면도이다.
도 4를 참조하면, 표시층(DU)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 표시 패널(100)의 중앙에 배치될 수 있다. 표시 영역(DA)에는 복수의 화소(PX), 복수의 게이트 라인(GL), 복수의 데이터 라인(DL), 및 복수의 전원 라인들 중 일부(예를 들어, 제2 전원 라인(VL2))가 배치될 수 있다. 복수의 화소(PX)들 각각은 광을 방출하는 최소 단위로 정의될 수 있다.
복수의 게이트 라인(GL)은 게이트 구동부(210)로부터 수신된 게이트 신호를 복수의 화소(PX)에 공급할 수 있다. 복수의 게이트 라인(GL)은 제1 방향(DR1)으로 연장될 수 있고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 서로 이격될 수 있다.
복수의 데이터 라인(DL)은 표시 구동부(200)로부터 수신된 데이터 전압을 복수의 화소(PX)에 공급할 수 있다. 복수의 데이터 라인(DL)은 제2 방향(DR2)으로 연장될 수 있고, 제1 방향(DR1)으로 서로 이격될 수 있다.
복수의 전원 라인 중 제2 전원 라인(VL2)은 표시 구동부(200)로부터 수신된 전원 전압을 복수의 화소(PX)에 공급할 수 있다. 여기에서, 전원 전압은 구동 전압, 초기화 전압, 및 기준 전압 중 적어도 하나일 수 있다. 복수의 제2 전원 라인(VL2)은 제2 방향(DR2)으로 연장될 수 있고, 제1 방향(DR1)으로 서로 이격될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다. 비표시 영역(NDA)에는 복수의 전원 라인들 중 일부(예를 들어, 제1 전원 라인(VL1))게이트 구동부(210), 팬 아웃 라인들(FOL), 및 게이트 제어 라인들(GCL)들이 배치될 수 있다. 게이트 구동부(210)는 게이트 제어 신호를 기초로 복수의 게이트 신호를 생성할 수 있고, 복수의 게이트 신호를 설정된 순서에 따라 복수의 게이트 라인(GL)에 순차적으로 공급할 수 있다.
팬 아웃 라인들(FOL)은 표시 구동부(200)로부터 표시 영역(DA)까지 연장될 수 있다. 팬 아웃 라인들(FOL)은 표시 구동부(200)로부터 수신된 데이터 전압을 복수의 데이터 라인(DL)에 공급할 수 있다.
게이트 제어 라인(GCL)은 표시 구동부(200)로부터 게이트 구동부(210)까지 연장될 수 있다. 게이트 제어 라인(GCL)은 표시 구동부(200)로부터 수신된 게이트 제어 신호를 게이트 구동부(210)에 공급할 수 있다. 도면에서는 게이트 구동부(210)가 표시 영역(DA)의 좌측에 배치된 비표시 영역(NDA)에만 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 표시 장치(10)는 표시 영역(DA)의 좌측 및 우측에 각각 배치된 복수의 게이트 구동부(210)를 포함할 수도 있다.
복수의 전원 라인 중 제1 전원 라인(VL1)은 표시 영역(DA)을 둘러싸며 비표시 영역(NDA)에 배치될 수 있다. 제1 전원 라인(VL1)은 표시 구동부(200)로부터 수신된 전원 전압을 복수의 화소(PX)에 공급할 수 있다. 여기에서, 전원 전압은 저전위 전원 전압일 수 있다.
서브 영역(SBA)은 표시 구동부(200), 패드 영역(PA), 제1 및 제2 터치 패드 영역(TPA1, TPA2)을 포함할 수 있다.
표시 구동부(200)는 팬 아웃 라인들(FOL)에 표시 패널(100)을 구동하기 위한 신호들과 전압들을 출력할 수 있다. 표시 구동부(200)는 팬 아웃 라인들(FOL)을 통해 데이터 전압을 데이터 라인(DL)에 공급할 수 있다. 데이터 전압은 복수의 화소(PX)에 공급될 수 있고, 복수의 화소(PX)의 휘도를 제어할 수 있다. 표시 구동부(200)는 게이트 제어 라인(GCL)을 통해 게이트 제어 신호를 게이트 구동부(210)에 공급할 수 있다.
패드 영역(PA), 제1 터치 패드 영역(TPA1), 및 제2 터치 패드 영역(TPA2)은 서브 영역(SBA)의 가장자리에 배치될 수 있다. 패드 영역(PA), 제1 터치 패드 영역(TPA1), 및 제2 터치 패드 영역(TPA2)은 이방성 도전 필름 또는 SAP(Self Assembly Anisotropic Conductive Paste) 등과 같은 소재를 이용하여 회로 보드(300)에 전기적으로 연결될 수 있다.
패드 영역(PA)은 복수의 표시 패드부(DP)를 포함할 수 있다. 복수의 표시 패드부(DP)는 회로 보드(300)를 통해 그래픽 시스템에 접속될 수 있다. 복수의 표시 패드부(DP)는 회로 보드(300)와 접속되어 디지털 비디오 데이터를 수신할 수 있고, 디지털 비디오 데이터를 표시 구동부(200)에 공급할 수 있다.
도 5는 일 실시예에 따른 일 화소의 화소 회로도이다.
도 5를 참조하면, 화소(PX)는 스캔 배선들(GWL, GIL, GCL, GBL) 중에서 적어도 어느 하나, 발광 제어 배선(ECL)들 중 어느 하나, 및 데이터 배선들 중 어느 하나에 연결될 수 있다. 예를 들어, 화소(PX)는 기입 스캔 배선(GWL), 초기화 스캔 배선(GIL), 제어 스캔 배선(GCL), 바이어스 스캔 배선(GBL), 발광 제어 배선(ECL), 및 데이터 배선(DTL)에 접속될 수 있다. 이하에서 설명하는 화소(PX)의 전기적 연결 구조는 후술하는 메인 화소(MPX) 및 서브 화소(SPX)에 각각 적용될 수 있다.
화소(PX)는 발광 소자(ED)와 화소 구동부(PDU)를 포함한다. 화소 구동부(PDU)는 구동 트랜지스터(transistor), 스위치 소자들, 및 커패시터(C1)를 포함한다. 구동 트랜지스터와 스위치 소자들은 제1 내지 제7 트랜지스터들(T1, ST2, ST3, ST4, ST5, ST6, ST7)을 포함한다.
제1 트랜지스터(T1)는 게이트 전극, 제1 전극, 및 제2 전극을 포함한다. 제1 트랜지스터(T1)는 게이트 전극에 인가되는 데이터 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 드레인-소스간 전류(이하, "구동 전류"라 칭함)를 제어한다.
발광 소자(ED)는 구동 전류에 따라 발광한다. 발광 소자(ED)의 발광량은 구동 전류에 비례할 수 있다.
발광 소자(ED)는 화소 전극, 공통 전극, 및 화소 전극과 공통 전극 사이에 배치된 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 또는, 발광 소자(ED)는 화소 전극, 공통 전극, 및 화소 전극과 공통 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 또는, 발광 소자(ED)는 화소 전극, 공통 전극, 및 화소 전극과 공통 전극 사이에 배치된 양자점 발광층을 포함하는 양자점 발광 소자일 수 있다. 또는, 발광 소자(ED)는 마이크로 발광 다이오드(micro light emitting diode)일 수 있다.
발광 소자(ED)의 화소 전극은 제6 트랜지스터(T6)의 일 전극과 제7 트랜지스터(T7)의 일 전극에 접속되며, 공통 전극은 제1 전압 배선(VSL)에 접속될 수 있다. 발광 소자(ED)의 화소 전극과 공통 전극 사이에는 기생 용량(Cel)이 형성될 수 있다.
커패시터(C1)는 제1 트랜지스터(T1)의 게이트 전극과 제2 전압 배선(VDL) 사이에 형성된다. 커패시터(C1)의 일 전극은 제1 트랜지스터(T1)의 게이트 전극에 접속되고, 타 전극은 제2 전압 배선(VDL)에 접속될 수 있다.
제7 트랜지스터(T7)의 게이트 전극은 바이어스 스캔 배선(GBL)에 연결되고, 제2 트랜지스터(T2)의 게이트 전극은 기입 스캔 배선(GWL)에 연결될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 제어 스캔 배선(GCL)에 연결되고, 제4 트랜지스터(T4)의 게이트 전극은 초기화 스캔 배선(GIL)에 연결될 수 있다. 제2 트랜지스터(T2)의 일 전극은 데이터 배선(DTL)에 연결될 수 있다. 제3 트랜지스터(T3)의 일 전극은 제1 트랜지스터(T1)의 제2 전극과 연결되고, 타 전극은 커패시터(C1)의 제2 전극과 연결될 수 있다. 제4 트랜지스터(T4)의 일 전극은 제1 초기화 전압 배선(VIL1)에 연결되고, 제7 트랜지스터(T7)의 일 전극은 제2 초기화 전압 배선(VIL2)에 연결될 수 있다. 제1 초기화 전압 배선(VIL1)에 인가되는 제1 초기화 전압과 제2 초기화 전압 배선(VIL2)에 인가되는 제2 초기화 전압은 서로 다른 전압일 수 있다.
일 실시예에 따른 표시 장치(10)는 일 서브 화소(SPX)의 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)가 P 타입 MOSFET으로 형성되고, 제3 트랜지스터(T3)와 제4 트랜지스터(T4)가 N 타입 MOSFET으로 형성될 수 있다. P 타입 MOSFET으로 형성되는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7) 각각의 액티브층은 폴리 실리콘으로 형성되고, N 타입 MOSFET으로 형성되는 제3 트랜지스터(T3)와 제4 트랜지스터(T4) 각각의 액티브층은 산화물 반도체로 형성될 수 있다. 이 경우, 폴리 실리콘으로 형성되는 트랜지스터들과 산화물 반도체로 형성되는 트랜지스터들이 서로 다른 층에 배치될 수 있으므로, 화소(PX)들 각각 트랜지스터들의 배치 면적이 줄어들 수 있다. 또는, 도 5에서 제7 트랜지스터(T7)는 N 타입 MOSFET으로 형성될 수 있다. 이 경우, 제7 트랜지스터(T7) 각각의 액티브층도 산화물 반도체로 형성될 수 있다.
제3 트랜지스터(T3)와 제4 트랜지스터(T4)는 N 타입 MOSFET으로 형성되므로, 제어 스캔 배선(GCL)과 초기화 스캔 배선(GIL)에 게이트 하이 전압의 스캔 신호가 인가되는 경우 턴-온될 수 있다. 이에 비해, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)는 P 타입 MOSFET으로 형성되므로, 바이어스 스캔 배선(GBL), 기입 스캔 배선(GWL) 및 발광 제어 배선(ECL)에 각각 게이트 로우 전압의 스캔 신호와 발광 신호가 인가되는 경우 턴-온될 수 있다.
도 6은 일 실시예에 따른 표시 장치의 메인 표시 영역과 서브 표시 영역에 배치된 화소들의 배치를 보여주는 평면도이다. 도 6은 표시 장치(10)의 표시 영역(DA)에서 서브 표시 영역(SDA) 및 그 주변의 메인 표시 영역(MDA)에 배치된 화소(MPX, SPX)들의 배열을 도시하고 있다.
도 6을 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 영역(DA)이 메인 표시 영역(MDA) 및 서브 표시 영역(SDA)을 포함할 수 있다. 서브 표시 영역(SDA)은 상술한 바와 같이 표시 장치(10)의 기판(SUB) 하부에 컴포넌트가 배치된 영역일 수 있다. 메인 표시 영역(MDA)에는 복수의 메인 화소(MPX)들이 배열되고, 서브 표시 영역(SDA)에는 복수의 서브 화소(SPX)들과 복수의 투과부(EOA)들이 배치될 수 있다. 메인 화소(MPX)들 및 서브 화소(SPX)들은 각각 하나 이상의 발광 영역(EA)을 포함하고, 각 발광 영역(EA)들에는 발광 소자(도 8의 'ED')가 배치되어 광이 방출될 수 있다. 반면, 투과부(EOA)는 화소(MPX, SPX)들과 달리 발광 소자(ED)가 배치되지 않고, 기판(SUB) 상에 배치되는 복수의 층들 중 일부가 제거된 영역일 수 있다. 투과부(EOA)는 서브 표시 영역(SDA)의 하부에 배치된 컴포넌트에서 방출, 또는 컴포넌트가 수광하는 광이 투과될 수 있다. 메인 표시 영역(MDA)에는 서로 다른 메인 화소(MPX)들이 서로 반복되어 배치된 반면, 서브 표시 영역(SDA)에는 복수의 서브 화소(SPX)들 사이에 투과부(EOA)들이 배치될 수 있다.
서브 표시 영역(SDA)은 제1 서브 표시 영역(SDA1), 및 제1 서브 표시 영역(SDA1)의 주변에 배치된 제2 서브 표시 영역(SDA2)을 포함할 수 있다. 제2 서브 표시 영역(SDA2)은 제1 서브 표시 영역(SDA1)을 둘러싸며 메인 표시 영역(MDA)과 서브 표시 영역(SDA)의 경계가 되는 영역일 수 있다. 제1 서브 표시 영역(SDA1)과 제2 서브 표시 영역(SDA2)은 각각 서브 화소(SPX)와 투과부(EOA)가 배치되지만, 제1 서브 표시 영역(SDA1)과 제2 서브 표시 영역(SDA2)은 서브 화소(SPX), 및 투과부(EOA)의 배열이나 그 밀도가 서로 다를 수 있다.
후술할 바와 같이 메인 표시 영역(MDA)과 서브 표시 영역(SDA)은 화소(MPX, SPX)의 배열 및 밀도가 다르므로, 각각 메인 화소(MPX)와 서브 화소(SPX)를 포함하더라도 휘도, 및 해상도의 차이가 생길 수 있다. 메인 표시 영역(MDA)과 서브 표시 영역(SDA) 사이의 화소(MPX, SPX) 배열 차이를 고려하지 않고, 서로 다른 영역에서의 화소(MPX, SPX) 배열을 설계할 경우, 메인 표시 영역(MDA)과 서브 표시 영역(SDA) 사이의 경계가 시인될 수 있다. 일 실시예에 따른 표시 장치(10)는 서브 표시 영역(SDA)이 제1 서브 표시 영역(SDA1)과 제2 서브 표시 영역(SDA2)을 포함하고, 제2 서브 표시 영역(SDA2)은 메인 표시 영역(MDA)과 제1 서브 표시 영역(SDA1) 사이의 경계부가 시인되는 것을 방지하기 위한 발광 요소를 포함할 수 있다.
제2 서브 표시 영역(SDA2)은 복수의 서브 화소(SPX)들과 투과부(EOA)들이 제1 서브 표시 영역(SDA1)과 인접하여 배치되고, 그 외곽부에서 메인 표시 영역(MDA)에 인접하여 배치된 복수의 더미 발광 영역(DEA)들을 포함할 수 있다. 서브 발광 영역(SEA)들은 서브 표시 영역(SDA)의 최외곽부에 배치된 발광 영역들로서, 메인 표시 영역(MDA)의 메인 화소(MPX)들과 서브 표시 영역(SDA)의 서브 화소(SPX)들 사이에 배치될 수 있다. 더미 발광 영역(DEA)들은 발광 소자(ED)들이 배치되어 광이 방출되지만, 발광 소자(ED)의 구동을 위한 구동 회로는 배치되지 않을 수 있다. 더미 발광 영역(DEA)의 발광 소자(ED)는 메인 표시 영역(MDA)의 메인 화소(MPX)에 포함된 발광 소자(ED)와 전기적으로 연결되며 함께 발광할 수 있다. 표시 장치(10)는 메인 표시 영역(MDA)과 서브 표시 영역(SDA)에 배치된 화소(MPX, SPX)들의 배열 차이로 인한 휘도 차이를 상쇄시켜주는 더미 발광 영역(DEA)들을 포함하여 표시 영역(DA) 내에서 특정 영역들 사이의 경계가 시인되는 것을 방지할 수 있다.
이하, 다른 도면들을 더 참조하여 표시 장치(10)의 메인 표시 영역(MDA)과 서브 표시 영역(SDA)의 화소(MPX, SPX)들 배치 및 구조에 대하여 자세히 설명하기로 한다.
도 7은 도 6의 메인 표시 영역에 배치된 메인 화소의 화소 전극과 컬러 필터의 배치를 보여주는 평면도이다.
도 7을 참조하면, 일 실시예에 따른 표시 장치(10)는 메인 표시 영역(MDA)에 배치된 복수의 발광 영역(EA1, EA2, EA3)들을 포함할 수 있다. 발광 영역(EA1, EA2, EA3)은 서로 다른 색의 광을 방출하는 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3)을 포함할 수 있다. 제1 내지 제3 발광 영역(EA1, EA2, EA3)은 각각 적색, 녹색, 또는 청색의 광을 방출할 수 있고, 각 발광 영역(EA1, EA2, EA3)에서 방출하는 광의 색은 후술하는 발광 소자(도 8의 'ED1', 'ED2', 'ED3')의 종류에 따라 다를 수 있다. 예시적인 실시예에서, 제1 발광 영역(EA1)은 적색의 제1 광을 방출하고, 제2 발광 영역(EA2)은 녹색의 제2 광을 방출하며, 제3 발광 영역(EA3)은 청색의 제3 광을 방출할 수 있다. 다만, 이에 제한되지 않는다.
복수의 발광 영역(EA1, EA2, EA3)들은 펜타일TM 타입, 예를 들어 다이아몬드 펜타일TM 타입으로 배치될 수 있다. 예를 들어, 제1 발광 영역(EA1)과 제3 발광 영역(EA3)은 서로 제1 방향(DR1)으로 이격되어 배치되고, 이들은 서로 제1 방향(DR1) 및 제2 방향(DR2)으로 교번하여 배치될 수 있다. 발광 영역(EA1, EA2, EA3)들의 배열에 있어서, 제1 행 및 제3 행에는 제1 발광 영역(EA1)과 제3 발광 영역(EA3)이 제1 방향(DR1)으로 교대로 배치될 수 있다. 제1 열 및 제3 열에는 제1 발광 영역(EA1)과 제3 발광 영역(EA3)이 제2 방향(DR2)으로 교대로 배치될 수 있다.
제2 발광 영역(EA2)은 인접한 다른 제2 발광 영역(EA2)과 제1 방향(DR1) 및 제2 방향(DR2)으로 이격될 수 있고, 인접한 제1 발광 영역(EA1) 및 제3 발광 영역(EA3)과는 제4 방향(DR4) 또는 제5 방향(DR5)으로 이격될 수 있다. 복수의 제2 발광 영역(EA2)들은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 반복하여 배치될 수 있고, 제2 발광 영역(EA2)과 제1 발광 영역(EA1), 또는 제2 발광 영역(EA2)과 제3 발광 영역(EA3)은 제4 방향(DR4) 또는 제5 방향(DR5)을 따라 교대로 배치될 수 있다. 발광 영역(EA1, EA2, EA3)들의 배열에 있어서, 제2 행 및 제4 행에는 제2 발광 영역(EA2)이 제1 방향(DR1)으로 반복하여 배치되고, 제2 열 및 제4 열에는 제2 발광 영역(EA2)이 제2 방향(DR2)으로 반복하여 배치될 수 있다.
제1 내지 제3 발광 영역(EA1, EA2, EA3)은 각각 후술하는 발광 소자층(EML)의 화소 정의막(도 8의 'PDL')에 형성된 복수의 개구부(OPE1, OPE2, OPE3)들에 의해 정의될 수 있다. 예를 들어, 제1 발광 영역(EA1)은 화소 정의막(PDL)의 제1 개구부(OPE1)에 의해 정의되고, 제2 발광 영역(EA2)은 화소 정의막(PDL)의 제2 개구부(OPE2)에 의해 정의되며, 제3 발광 영역(EA3)은 화소 정의막(PDL)의 제3 개구부(OPE3)에 의해 정의될 수 있다.
발광 영역(EA1, EA2, EA3)의 면적은 개구부(OPE1, OPE2, OPE3)의 크기에 따라 달라질 수 있다. 발광 영역(EA1, EA2, EA3)의 면적에 따라 해당 발광 영역(EA1, EA2, EA3)에서 방출되는 광의 세기가 달라질 수 있고, 발광 영역(EA1, EA2, EA3)의 면적을 조절하여 표시 장치(10), 또는 전자 기기(1)에서 표시되는 화면의 색감을 제어할 수 있다. 예시적인 실시예에서, 제1 내지 제3 발광 영역(EA1, EA2, EA3)의 면적, 또는 크기는 서로 동일할 수 있다. 도 6의 실시예에서, 제1 발광 영역(EA1)의 면적 또는 직경은 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)의 면적 또는 직경보다 크고, 제3 발광 영역(EA3)의 면적 또는 직경은 제2 발광 영역(EA2)의 면적 또는 직경보다 클 수 있다.
다만, 이에 제한되지 않는다. 표시 장치(10), 및 전자 기기(1)에서 요구되는 화면의 색감에 따라 발광 영역(EA1, EA2, EA3)의 면적은 자유롭게 조절될 수 있다. 또한, 발광 영역(EA1, EA2, EA3)의 면적은 광 효율, 발광 소자(ED)의 수명 등과 관련이 있으며 외광에 의한 반사와 트레이드 오프(Trade-off) 관계에 있을 수 있다. 발광 영역(EA1, EA2, EA3)의 면적은 상기 사항들을 고려하여 그 면적이 조절될 수 있다. 예를 들어, 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)은 그 면적 또는 직경이 서로 동일할 수 있다.
도 8과 같은 발광 영역(EA1, EA2, EA3)의 배치를 갖는 표시 장치(10)는 서로 인접하여 배치된 하나의 제1 발광 영역(EA1), 2개의 제2 발광 영역(EA2), 및 하나의 제3 발광 영역(EA3)이 하나의 화소 그룹을 형성할 수 있다. 예를 들어, 메인 표시 영역(MDA)의 메인 화소(MPX)는 하나의 제1 발광 영역(EA1), 2개의 제2 발광 영역(EA2), 및 하나의 제3 발광 영역(EA3)을 포함할 수 있다. 하나의 화소 그룹은 서로 다른 색의 광을 방출하는 발광 영역(EA1, EA2, EA3)들을 포함하여 백색 계조를 표현할 수 있다. 다만, 이에 제한되지 않으며, 하나의 화소 그룹을 구성하는 발광 영역(EA1, EA2, EA3)의 조합은 발광 영역(EA1, EA2, EA3)들의 배열, 및 이들이 방출하는 광의 색상 등에 따라 다양하게 변형될 수 있다.
표시 장치(10)는 발광 영역(EA1, EA2, EA3)에 각각 대응되어 배치된 복수의 화소 전극(AE1, AE2, AE3)들을 포함할 수 있다. 예를 들어, 표시 장치(10)는 제1 발광 영역(EA1)에 대응되어 배치된 제1 화소 전극(AE1), 제2 발광 영역(EA2)에 대응되어 배치된 제2 화소 전극(AE2), 및 제3 발광 영역(EA3)에 대응되어 배치된 제3 화소 전극(AE3)을 포함할 수 있다. 제1 내지 제3 화소 전극(AE1, AE2, AE3)들 각각은 박막 트랜지스터층(TFTL)의 구동 회로와 전기적으로 연결될 수 있다. 화소 전극(AE1, AE2, AE3)들 각각은 발광 소자(ED1, ED2, ED3)의 일 전극이 될 수 있고, 박막 트랜지스터층(TFTL)으로부터 인가된 전기 신호를 받아 발광 소자(ED1, ED2, ED3)가 광을 방출할 수 있다.
제1 내지 제3 화소 전극(AE1, AE2, AE3)들은 화소 정의막(PDL)의 개구부(OPE1, OPE2, OPE3)들보다 평면도 상 직경이 더 클 수 있다. 제1 내지 제3 화소 전극(AE1, AE2, AE3)은 발광 영역(EA1, EA2, EA3)들 각각보다 면적이 클 수 있다. 또한, 제1 내지 제3 화소 전극(AE1, AE2, AE3)들은 하부의 구동 회로와 전기적으로 연결되기 위한 형상을 가질 수 있다. 예를 들어, 제1 내지 제3 화소 전극(AE1, AE2, AE3)들은 각각 발광 영역(EA1, EA2, EA3)과 중첩된 영역으로부터 일 방향으로 돌출된 돌출부를 포함할 수 있다. 상기 돌출부는 하부의 도전층과 연결되기 위한 컨택홀이 형성된 부분일 수 있다.
메인 표시 영역(MDA)에서 복수의 화소 전극(AE1, AE2, AE3)들의 배열은 발광 영역(EA1, EA2, EA3)들의 배열과 동일할 수 있다. 예를 들어, 메인 화소(MPX)에 속한 화소 전극(AE1, AE2, AE3)들은 서로 펜타일 타입으로 배열될 수 있다.
표시 장치(10)는 발광 영역(EA1, EA2, EA3) 상에 배치된 복수의 컬러 필터(CF1, CF2, CF3)들을 포함할 수 있다. 복수의 컬러 필터(CF1, CF2, CF3)들 각각은 발광 영역(EA1, EA2, EA3)에 대응하여 배치될 수 있다. 예를 들어, 컬러 필터(CF1, CF2, CF3)들은 발광 영역(EA1, EA2, EA3), 또는 개구부(OPE1, OPE2, OPE3)에 대응하여 배치되는 차광층(BM)의 복수의 개구홀(OPT1, OPT2, OPT3)들에 배치될 수 있다. 차광층의 개구홀(OPT1, OPT2, OPT3)은 개구부(OPE1, OPE2, OPE3)와 중첩하도록 형성될 수 있고, 발광 영역(EA1, EA2, EA3)에서 방출된 광이 출사되는 출광 영역을 형성할 수 있다. 컬러 필터(CF1, CF2, CF3)들 각각은 개구부(OPE1, OPE2, OPE3)보다 큰 면적을 가질 수 있고, 컬러 필터(CF1, CF2, CF3)들 각각은 차광층(BM)의 개구홀(OPT1, OPT2, OPT3)이 형성하는 출광 영역을 완전하게 덮을 수 있다.
컬러 필터(CF1, CF2, CF3)들은 서로 다른 발광 영역(EA1, EA2, EA3)에 각각 대응하여 배치된 제1 컬러 필터(CF1), 제2 컬러 필터(CF2), 및 제3 컬러 필터(CF3)를 포함할 수 있다. 컬러 필터(CF1, CF2, CF3)들은 특정 파장대의 광 이외의 다른 파장대의 광을 흡수하는 염료나 안료 같은 색재(colorant)를 포함할 수 있고, 발광 영역(EA1, EA2, EA3)에서 방출되는 광의 색에 대응하여 배치될 수 있다. 예를 들어, 제1 컬러 필터(CF1)는 제1 발광 영역(EA1)과 중첩하도록 배치되고, 적색의 제1 광만을 투과시키는 적색 컬러 필터일 수 있다. 제2 컬러 필터(CF2)는 제2 발광 영역(EA2)과 중첩하도록 배치되고, 녹색의 제2 광만을 투과시키는 녹색 컬러 필터이며, 제3 컬러 필터(CF3)는 제3 발광 영역(EA3)과 중첩하도록 배치되고, 청색의 제3 광만을 투과시키는 청색 컬러 필터일 수 있다.
발광 영역(EA1, EA2, EA3)들의 배치와 유사하게, 컬러 필터(CF1, CF2, CF3)들은 펜타일TM 타입, 예를 들어 다이아몬드 펜타일TM 타입으로 배치될 수 있다. 예를 들어, 제1 컬러 필터(CF1)와 제3 컬러 필터(CF3)는 서로 제1 방향(DR1) 및 제2 방향(DR2)으로 교번하여 배치될 수 있다. 컬러 필터(CF1, CF2, CF3)들의 배열에 있어서, 제1 행 및 제3 행에는 제1 컬러 필터(CF1)와 제3 컬러 필터(CF3)가 제1 방향(DR1)으로 교대로 배치될 수 있다. 제1 열 및 제3 열에는 제1 컬러 필터(CF1)와 제3 컬러 필터(CF3)가 제2 방향(DR2)으로 교대로 배치될 수 있다.
제2 컬러 필터(CF2)는 인접한 다른 제2 컬러 필터(CF2)와 제1 방향(DR1) 및 제2 방향(DR2)으로 배열될 수 있고, 인접한 제1 컬러 필터(CF1) 및 제3 컬러 필터(CF3)와는 제4 방향(DR4) 또는 제5 방향(DR5)으로 배열될 수 있다. 복수의 제2 컬러 필터(CF2)들은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 반복하여 배치될 수 있고, 제2 컬러 필터(CF2)와 제1 컬러 필터(CF1), 또는 제2 컬러 필터(CF2)와 제3 컬러 필터(CF3)는 제4 방향(DR4) 또는 제5 방향(DR5)을 따라 교대로 배치될 수 있다. 컬러 필터(CF1, CF2, CF3)들의 배열에 있어서, 제2 행 및 제4 행에는 제2 컬러 필터(CF2)가 제1 방향(DR1)으로 반복하여 배치되고, 제2 열 및 제4 열에는 제2 컬러 필터(CF2)가 제2 방향(DR2)으로 반복하여 배치될 수 있다.
도 8은 도 7의 메인 화소의 구조를 보여주는 개략적인 단면도이다. 도 9 내지 도 11은 일 실시예에 따른 표시 장치의 메인 화소의 레이아웃도이다. 도 9 내지 도 11은 서로 제1 방향(DR1)으로 인접한 두 화소 회로의 화소 구동부(PDU)에 배치된 복수의 배선들, 및 전극들로서, 복수의 반도체층들과 복수의 도전층들을 나타내는 레이아웃도이다. 도 8은 메인 표시 영역(MDA)에 배치된 메인 화소(MPX)의 제1 내지 제3 발광 영역(EA1, EA2, EA3)들의 개략적인 단면도이다.
도 8 내지 도 11을 참조하면, 표시 장치(10)는 복수의 화소 회로부(EAC1, EAC2)들을 포함할 수 있고, 서로 다른 화소 회로부(EAC1, EAC2)들은 각각 서로 다른 발광 소자(ED1, ED2, ED3)와 전기적으로 연결될 수 있다. 예를 들어, 제1 화소 회로부(EAC1)와 제2 화소 회로부(EAC2)는 서로 제1 방향(DR1)으로 인접하여 배치되고, 동일한 메인 화소(MPX), 또는 서로 다른 메인 화소(MPX)의 인접하여 배치된 두 발광 소자(ED1, ED2, ED3)에 각각 전기적으로 연결될 수 있다. 제1 화소 회로부(EAC1)와 제2 화소 회로부(EAC2)는 평면도 상 인접하여 배치된 두 발광 소자(ED1, ED2, ED3)에 각각 전기적으로 연결될 수 있다.
제1 방향(DR1)으로 인접한 두 화소 회로부(EAC1, EAC2)들은 서로 대칭적으로 배치된 배선들과 전극들을 포함할 수 있다. 예를 들어, 제1 화소 회로부(EAC1)와 제2 화소 회로부(EAC2)는 이들 각각에 접속되는 배선들, 및 트랜지스터들의 반도체층이 특정 패턴으로 배치되며, 제1 화소 회로부(EAC1)와 제2 화소 회로부(EAC2)의 패턴은 서로 대칭 구조를 가질 수 있다. 도 9 및 도 10에 도시된 바와 같이, 제1 화소 회로부(EAC1)에 배치된 배선 및 전극들의 패턴과 제2 화소 회로부(EAC2)에 배치된 배선 및 전극들의 패턴은 제2 방향(DR2)으로 연장된 가상선을 기준으로 서로 대칭 구조, 또는 플립 구조를 가질 수 있다. 표시 장치(10)는 한 쌍의 화소 회로부(EAC1, EAC2)들을 기준으로 배선들 및 전극들의 패턴이 반복 배치될 수 있다. 도면에 도시되지 않았으나, 제1 화소 회로부(EAC1)와 제2 화소 회로부(EAC2)에 제1 방향(DR1) 또는 제2 방향(DR2)으로 인접한 화소 회로부(EAC1, EAC2)들에는 제1 화소 회로부(EAC1)와 제2 화소 회로부(EAC2)의 배선들 및 전극들과 동일한 패턴들이 반복되어 배치될 수 있다.
표시 장치(10)는 기판(SUB) 및 기판(SUB) 상에 배치된 복수의 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층, 및 절연층들은 각각 화소 구동부(PDU)의 소자들, 또는 배선들을 구성할 수 있다.
기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지를 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 기판(SUB)은 글라스 재질 또는 금속 재질을 포함할 수 있다.
제1 버퍼층(BF1)은 기판(SUB) 상에 배치될 수 있다. 제1 버퍼층(BF1)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 박막 트랜지스터들과 발광 소자(ED1, ED2, ED3)들을 보호할 수 있다. 제1 버퍼층(BF1)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 제1 버퍼층(BF1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 제1 버퍼층(BF1)은 생략될 수 있다.
하부 금속층(BML)은 제1 버퍼층(BF1) 상에 배치될 수 있다. 하부 금속층(BML)은 메인 표시 영역(MDA)에 배치되며, 제1 반도체층(ACT1) 일부와 중첩하도록 배치될 수 있다. 하부 금속층(BML)은 대체로 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되어 배치되고, 메인 표시 영역(MDA) 전면에 걸쳐 메쉬(Mesh) 형태로 배치될 수 있다. 하부 금속층(BML) 중 제1 방향(DR1)과 제2 방향(DR2)으로 연장된 부분이 교차하는 부분에는 상대적으로 폭이 넓은 확장부가 배치되고, 상기 확장부는 제1 반도체층(ACT1) 중 제1 트랜지스터(T1)의 액티브층과 두께 방향인 제3 방향(DR3)으로 중첩할 수 있다.
하부 금속층(BML)은 광을 차단하는 재료를 포함하여 제1 트랜지스터(T1)의 액티브층에 광이 입사되는 것을 방지하거나, 제1 트랜지스터(T1)의 액티브층과 전기적으로 연결되어 제1 트랜지스터(T1)의 전기적 특성을 안정화하는 기능을 수행할 수 있다. 예시적인 실시예에서, 제1 트랜지스터(T1)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 몇몇 실시예에서, 하부 금속층(CAS)은 생략될 수 있다.
제2 버퍼층(BF2)은 제1 트랜지스터(T1) 상에 배치될 수 있다. 제2 버퍼층(BF2)은 제1 버퍼층(BF1)과 유사하게 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 박막 트랜지스터들과 발광 소자(ED)의 발광층을 보호할 수 있다.
제1 반도체층(ACT1)은 제2 버퍼층(BF2) 상에 배치될 수 있다. 제1 반도체층(ACT1)은 다결정 실리콘, 또는 단결정 실리콘을 포함할 수 있다. 다만, 이에 제한되지 않는다.
제1 반도체층(ACT1)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 및 제6 트랜지스터(T6)의 액티브층을 포함할 수 있다. 후술할 바와 같이, 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제7 트랜지스터(T7)의 액티브층은 제2 반도체층(ACT2)에 배치될 수 있다.
제1 화소 회로부(EAC1)의 제1 반도체층(ACT1)과 제2 화소 회로부(EAC2)의 제1 반도체층(ACT1)은 서로 대칭적 구조를 가질 수 있다. 제1 화소 회로부(EAC1)와 제2 화소 회로부(EAC2)의 경계를 기준으로, 각 화소 회로부(EAC1, EAC2)에 배치된 제1 반도체층(ACT1) 패턴의 형상은 서로 대칭 구조를 가질 수 있다.
제1 트랜지스터(T1)의 액티브층은 채널층, 제1 전극, 및 제2 전극을 포함할 수 있다. 제1 트랜지스터(T1)의 채널층은 제1 게이트 도전층의 제1 게이트 전극(GT1), 및 하부 금속층(BML)의 확장부와 중첩할 수 있다. 제1 트랜지스터(T1)의 제1 전극은 제2 트랜지스터(T2)의 제2 전극 및 제5 트랜지스터(T5)의 제2 전극에 연결될 수 있다. 제1 트랜지스터(T1)의 제2 전극은 제6 트랜지스터(T6)의 제1 전극에 연결될 수 있다.
제2 트랜지스터(T2)의 액티브층은 채널층, 제1 전극, 및 제2 전극을 포함할 수 있다. 제2 트랜지스터(T2)의 채널층은 제1 게이트 도전층의 기입 스캔 배선(GWL)과 중첩할 수 있다. 기입 스캔 배선 중 일부분은 제2 트랜지스터(T2)의 게이트 전극의 역할을 할 수 있다. 제2 트랜지스터(T2)의 제1 전극은 데이터 배선(DTL)과 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극과 연결될 수 있다. 제2 트랜지스터(T2)의 제1 전극은 제1 데이터 도전층의 제2 도전 패턴(CP2)과 접촉하고, 제2 도전 패턴(CP2)을 통해 제2 데이터 도전층의 데이터 배선(DTL)과 전기적으로 연결될 수 있다.
제5 트랜지스터(T5)의 액티브층은 채널층, 제1 전극, 및 제2 전극을 포함할 수 있다. 제5 트랜지스터(T5)의 채널층은 제1 게이트 도전층의 발광 제어 배선(ECL)과 중첩할 수 있다. 발광 제어 배선(ECL) 중 일부분은 제5 트랜지스터(T5)의 게이트 전극의 역할을 할 수 있다. 제5 트랜지스터(T5)의 제1 전극은 제1 수직 배선(VDD_V)과 전기적으로 연결될 수 있다. 제5 트랜지스터(T5)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극과 연결될 수 있다. 제5 트랜지스터(T5)의 제1 전극은 제1 데이터 도전층의 제1 도전 패턴(CP1)을 통해 제2 데이터 도전층의 제1 수직 배선(VDD_V)과 전기적으로 연결될 수 있다.
제6 트랜지스터(T6)의 액티브층은 채널층, 제1 전극, 및 제2 전극을 포함할 수 있다. 제6 트랜지스터(T6)의 채널층은 제1 게이트 도전층의 발광 제어 배선(ECL)과 중첩할 수 있다. 발광 제어 배선(ECL) 중 일부분은 제6 트랜지스터(T6)의 게이트 전극의 역할을 할 수 있다. 제6 트랜지스터(T6)의 제1 전극은 제1 트랜지스터(T1)의 제2 전극과 연결될 수 있다. 제6 트랜지스터(T6)의 제2 전극은 제7 트랜지스터(T7)의 제2 전극, 및 발광 소자(ED)의 화소 전극(AE1, AE2, AE3)과 전기적으로 연결될 수 있다. 제6 트랜지스터(T6)의 제2 전극은 제1 데이터 도전층의 제6 도전 패턴(CP6)과 제2 데이터 도전층의 제1 연결 패턴(CNE1)을 통해 화소 전극(AE1, AE2, AE3)과 전기적으로 연결될 수 있다.
제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 및 제6 트랜지스터(T6)의 액티브층은 제1 반도체층(ACT1)에서 서로 연결된 하나의 패턴으로 형성될 수 있다. 후술하겠으나, 제3 트랜지스터(T3)와 제4 트랜지스터(T4)의 액티브층은 다른 트랜지스터들과 달리 제1 반도체층(ACT1)과 다른 층에 배치된 제2 반도체층(ACT2)에 배치될 수 있다. 제3 트랜지스터(T3)와 제4 트랜지스터(T4)도 제1 데이터 도전층의 연결 전극을 통해 다른 트랜지스터들과 전기적으로 연결될 수 있다.
제1 게이트 절연층(GI1)은 제1 반도체층(ACT1) 및 제2 버퍼층(BF2)상에 배치될 수 있다. 제1 게이트 절연층(GI1)은 트랜지스터들의 게이트 절연막의 역할을 할 수 있다.
제1 게이트 도전층은 제1 게이트 절연층(GI1) 상에 배치될 수 있다. 제1 게이트 도전층은 제1 초기화 전압 배선(VIL1), 기입 스캔 배선(GWL), 제1 트랜지스터(T1)의 제1 게이트 전극(GT1), 발광 제어 배선(ECL), 및 바이어스 스캔 배선(GBL)을 포함할 수 있다.
제1 트랜지스터(T1)의 제1 게이트 전극(GT1)은 제1 반도체층(ACT1) 중 제1 트랜지스터(T1)의 채널층과 중첩하도록 배치될 수 있다. 또한, 제1 트랜지스터(T1)의 제1 게이트 전극(GT1)은 하부 금속층(BML)의 확장부와 중첩할 수 있다. 복수의 제1 트랜지스터(T1)의 제1 게이트 전극(GT1)은 메인 표시 영역(MDA) 전면에 걸쳐 서로 제1 방향(DR1) 및 제2 방향(DR2)으로 이격되어 배열될 수 있다. 제1 트랜지스터(T1)의 제1 게이트 전극(GT1)은 커패시터(C1)의 제1 정전 용량 전극과 일체로 형성될 수 있다. 커패시터(C1)의 제1 정전 용량 전극은 제1 트랜지스터(T1)의 제1 게이트 전극(GT1)의 일부일 수 있다.
제1 초기화 전압 배선(VIL1)은 제1 방향(DR1)으로 연장될 수 있다. 제1 초기화 전압 배선(VIL)은 각 화소 회로부(EAC1, EAC2)의 제2 방향(DR2) 타 측인 하측에 배치될 수 있다. 제1 초기화 전압 배선(VIL1)은 제4 트랜지스터(T4)의 제1 전극과 전기적으로 연결될 수 있다. 제1 초기화 전압 배선(VIL1)은 제1 데이터 도전층의 제4 도전 패턴(CP4)을 통해 제4 트랜지스터(T4)의 제1 전극과 전기적으로 연결될 수 있다.
기입 스캔 배선(GWL)은 제1 방향(DR1)으로 연장될 수 있다. 기입 스캔 배선(GWL)은 제1 초기화 전압 배선(VIL)과 제2 방향(DR2)으로 이격되며, 제1 초기화 전압 배선(VIL1)의 제2 방향(DR2) 일 측인 상측에 배치될 수 있다. 기입 스캔 배선(GWL)은 제2 트랜지스터(T2)의 채널층과 중첩하도록 배치될 수 있고, 기입 스캔 배선(GWL)의 일부는 제2 트랜지스터(T2)의 게이트 전극일 수 있다.
발광 제어 배선(ECL)은 제1 방향(DR1)으로 연장될 수 있다. 발광 제어 배선(ECL)은 제1 트랜지스터(T1)의 제1 게이트 전극(GT1)과 제2 방향(DR2)으로 이격되며, 제1 게이트 전극(GT1)의 상측에 배치될 수 있다. 발광 제어 배선(ECL)은 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)의 채널층과 중첩하도록 배치될 수 있고, 발광 제어 배선(ECL)의 일부는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)의 게이트 전극일 수 있다.
바이어스 스캔 배선(GBL1, GBL2)은 제1 방향(DR1)으로 연장될 수 있다. 바이어스 스캔 배선(GBL1, GBL2)은 발광 제어 배선(ECL)과 제2 방향(DR2)으로 이격되며, 발광 제어 배선(ECL)의 상측에 배치될 수 있다. 바이어스 스캔 배선(GBL1, GBL2)은 제1 게이트 도전층에 배치된 제1 바이어스 스캔 배선(GBL1), 및 후술하는 제1 데이터 도전층에 배치된 제2 바이어스 스캔 배선(GBL2)을 포함할 수 있다. 제1 바이어스 스캔 배선(GBL1) 및 제2 바이어스 스캔 배선(GBL2)은 서로 중첩하며 제1 방향(DR1)으로 연장되어 배치될 수 있다. 제1 바이어스 스캔 배선(GBL1) 및 제2 바이어스 스캔 배선(GBL2)은 각각 제7 트랜지스터(T7)의 채널층과 중첩하도록 배치될 수 있고, 제1 바이어스 스캔 배선(GBL1) 및 제2 바이어스 스캔 배선(GBL2) 각각의 일부는 제7 트랜지스터(T7)의 게이트 전극일 수 있다. 제7 트랜지스터(T7)는 액티브층의 상부 및 하부에 각각 게이트 전극이 배치된 구조를 가질 수 있다.
제1 층간 절연층(ILD1)은 제1 게이트 도전층 상에 배치될 수 있다. 제1 층간 절연층(ILD1)은 제1 게이트 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며, 제1 게이트 도전층을 보호할 수 있다.
제2 게이트 도전층은 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 제2 게이트 도전층은 제1 초기화 스캔 배선(GIL1), 제1 제어 스캔 배선(GCL1), 및 제1 수평 배선(VDD_H)을 포함할 수 있다.
제1 초기화 스캔 배선(GIL1)은 제1 방향(DR1)으로 연장될 수 있다. 제1 초기화 스캔 배선(GIL1)은 화소 회로부(EAC1, EAC2)의 하측에 배치될 수 있다. 제1 초기화 스캔 배선(GIL1)은 제4 트랜지스터(T4)의 채널층과 중첩하도록 배치될 수 있다. 제1 초기화 스캔 배선(GIL1)의 일부는 제4 트랜지스터(T4)의 게이트 전극일 수 있다.
제1 제어 스캔 배선(GCL1)은 제1 방향(DR1)으로 연장될 수 있다. 제1 제어 스캔 배선(GCL1)은 제1 초기화 스캔 배선(GIL1)과 제2 방향(DR2)으로 이격되며, 제1 초기화 스캔 배선(GIL1)의 상측에 배치될 수 있다. 제1 제어 스캔 배선(GCL1)은 제3 트랜지스터(T3)의 채널층과 중첩하도록 배치될 수 있다. 제1 제어 스캔 배선(GCL1)의 일부는 제3 트랜지스터(T3)의 게이트 전극일 수 있다.
제1 수평 배선(VDD_H)은 제1 방향(DR1)으로 연장될 수 있다. 제1 수평 배선(VDD_H)은 제1 제어 스캔 배선(GCL1)과 제2 방향(DR2)으로 이격되며, 제1 제어 스캔 배선(GCL1)의 상측에 배치될 수 있다. 제1 수평 배선(VDD_H)은 제1 게이트 도전층의 제1 게이트 전극(GT1)과 중첩하도록 배치될 수 있고, 커패시터(C1)의 제2 정전 용량 전극의 역할을 할 수 있다.
제2 층간 절연층(ILD2)은 제2 게이트 도전층 상에 배치될 수 있다. 제2 층간 절연층(ILD2)은 제2 게이트 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며, 제2 게이트 도전층을 보호할 수 있다.
제2 반도체층(ACT2)은 제2 층간 절연층(ILD2) 상에 배치될 수 있다. 제2 반도체층(ACT2)은 산화물 반도체층을 포함할 수 있다. 제2 반도체층(ACT2)은 제3 트랜지스터(T3), 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)의 액티브층을 포함할 수 있다.
제3 트랜지스터(T3)의 액티브층은 채널층, 제1 전극, 및 제2 전극을 포함할 수 있다. 제3 트랜지스터(T3)의 채널층은 제2 게이트 도전층의 제1 제어 스캔 배선(GCL1), 및 제3 게이트 도전층의 제2 제어 스캔 배선(GCL2)과 중첩할 수 있다. 제1 제어 스캔 배선(GCL1)과 제2 제어 스캔 배선(GCL2) 각각은 일부분이 제3 트랜지스터(T3)의 게이트 전극의 역할을 할 수 있다. 제3 트랜지스터(T3)는 액티브층의 상부 및 하부에 각각 게이트 전극이 배치된 구조를 가질 수 있다.
제3 트랜지스터(T3)의 제1 전극은 제1 트랜지스터(T1)의 제2 전극에 전기적으로 연결될 수 있다. 제3 트랜지스터의 제2 전극은 커패시터(C1)의 제1 정전 용량 전극, 및 제4 트랜지스터(T4)의 제1 전극과 연결될 수 있다. 제3 트랜지스터(T3)의 제2 전극은 제1 데이터 도전층의 제3 도전 패턴(CP3)을 통해 커패시터(C1)의 제1 정전 용량 전극, 제1 트랜지스터(T1)의 제1 게이트 전극(GT1)과 전기적으로 연결될 수 있다. 제3 트랜지스터(T3)의 제1 전극은 제1 데이터 도전층의 제5 도전 패턴(CP5)을 통해 제1 트랜지스터(T1)의 제2 전극에 전기적으로 연결될 수 있다.
제4 트랜지스터(T4)의 액티브층은 채널층, 제1 전극, 및 제2 전극을 포함할 수 있다. 제4 트랜지스터(T4)의 채널층은 제2 게이트 도전층의 제1 초기화 스캔 배선(GIL1), 및 제3 게이트 도전층의 제2 초기화 스캔 배선(GIL2)과 중첩할 수 있다. 제1 초기화 스캔 배선(GIL1) 및 제2 초기화 스캔 배선(GIL2) 각각은 일부분이 제4 트랜지스터(T4)의 게이트 전극의 역할을 할 수 있다. 제3 트랜지스터(T3)와 유사하게, 제4 트랜지스터(T4)는 액티브층의 상부 및 하부에 각각 게이트 전극이 배치된 구조를 가질 수 있다.
제4 트랜지스터(T4)의 제1 전극은 제3 트랜지스터(T3)의 제2 전극과 연결될 수 있다. 제4 트랜지스터(T4)의 제2 전극은 제1 초기화 전압 배선(VIL1)과 전기적으로 연결될 수 있다. 제4 트랜지스터(T4)의 제2 전극은 제1 데이터 도전층의 제4 도전 패턴(CP4)을 통해 제1 초기화 전압 배선(VIL1)과 전기적으로 연결될 수 있다.
제7 트랜지스터(T7)의 액티브층은 채널층, 제1 전극, 및 제2 전극을 포함할 수 있다. 제7 트랜지스터(T7)의 채널층은 제1 게이트 도전층의 바이어스 스캔 배선(GBL1, GBL2)과 중첩할 수 있다. 바이어스 스캔 배선(GBL1, GBL2) 중 일부분은 제7 트랜지스터(T7)의 게이트 전극의 역할을 할 수 있다. 제7 트랜지스터(T7)의 제1 전극은 제2 초기화 전압 배선(VIL2)과 전기적으로 연결될 수 있다. 제7 트랜지스터(T7)의 제2 전극은 제6 트랜지스터(T6)의 제2 전극, 및 발광 소자(ED)의 화소 전극(AE1, AE2, AE3)과 전기적으로 연결될 수 있다. 제7 트랜지스터(T7)의 제1 전극은 제1 데이터 도전층의 제1 전압 연결 배선(CDL1)을 통해 제3 게이트 도전층의 제2 초기화 전압 배선(VIL2)과 전기적으로 연결될 수 있다.
제2 게이트 절연층(GI2)은 제2 반도체층(ACT2) 상에 배치될 수 있다. 제2 게이트 절연층(GI2)은 트랜지스터들의 게이트 절연막의 역할을 할 수 있다.
제3 게이트 도전층은 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 제3 게이트 도전층은 제2 초기화 스캔 배선(GIL2), 제2 제어 스캔 배선(GCL2), 제2 바이어스 스캔 배선(GBL2) 및 제2 초기화 전압 배선(VAIL)을 포함할 수 있다.
제2 초기화 스캔 배선(GIL2)은 제1 방향(DR1)으로 연장될 수 있다. 제2 초기화 스캔 배선(GIL2)은 화소 회로부(EAC1, EAC2)의 하측에 배치될 수 있다. 제2 초기화 스캔 배선(GIL2)은 제4 트랜지스터(T4)의 채널층과 중첩하도록 배치될 수 있다. 제2 초기화 스캔 배선(GIL2)은 제2 게이트 도전층의 제1 초기화 스캔 배선(GIL1)과 두께 방향으로 중첩하며 같은 방향으로 연장될 수 있다. 몇몇 실시예에서, 제1 초기화 스캔 배선(GIL1)과 제2 초기화 스캔 배선(GIL2)은 평면도 상 실질적으로 동일한 패턴 형상을 가질 수 있다.
제2 제어 스캔 배선(GCL2)은 제1 방향(DR1)으로 연장될 수 있다. 제2 제어 스캔 배선(GCL2)은 제2 초기화 스캔 배선(GIL2)과 제2 방향(DR2)으로 이격되며 제2 초기화 스캔 배선(GIL2)의 상측에 배치될 수 있다. 제2 제어 스캔 배선(GCL2)은 제3 트랜지스터(T3)의 채널층과 중첩하도록 배치될 수 있다. 제2 제어 스캔 배선(GCL2)은 제2 게이트 도전층의 제1 제어 스캔 배선(GCL1)과 두께 방향으로 중첩하며 같은 방향으로 연장될 수 있다. 몇몇 실시예에서, 제1 제어 스캔 배선(GCL1)과 제2 제어 스캔 배선(GCL2)은 평면도 상 실질적으로 동일한 패턴 형상을 가질 수 있다.
제2 초기화 전압 배선(VIL2)은 제1 방향(DR1)으로 연장될 수 있다. 제2 초기화 전압 배선(VIL2)은 화소 회로부(EAC1, EAC2)의 상측에 배치될 수 있다. 제2 초기화 전압 배선(VIL2)은 제7 트랜지스터(T7)의 제1 전극과 전기적으로 연결될 수 있다. 제2 초기화 전압 배선(VIL2)은 제1 데이터 도전층의 제1 전압 연결 배선(CDL1)을 통해 제7 트랜지스터(T7)의 제1 전극과 전기적으로 연결될 수 있다.
제2 바이어스 스캔 배선(GBL2)은 제1 방향(DR1)으로 연장될 수 있다. 제2 바이어스 스캔 배선(GBL2)은 제2 초기화 전압 배선(VIL2)과 제2 방향(DR2)으로 이격되며, 제2 초기화 전압 배선(VIL2)의 하측에 배치될 수 있다. 제2 바이어스 스캔 배선(GBL2)은 제1 게이트 도전층의 제1 바이어스 스캔 배선(GBL1)과 중첩하도록 배치될 수 있다.
제3 층간 절연층(ILD3)은 제3 게이트 도전층 상에 배치될 수 있다. 제3 층간 절연층(ILD3)은 제3 게이트 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며, 제3 게이트 도전층을 보호할 수 있다.
제1 데이터 도전층은 제3 층간 절연층(ILD3) 상에 배치될 수 있다. 제1 데이터 도전층은 제1 전압 연결 배선(CDL1), 및 복수의 도전 패턴(CP1, CP2, CP3, CP4, CP5, CP6)을 포함할 수 있다. 제1 전압 연결 배선(CDL1), 및 복수의 도전 패턴(CP1, CP2, CP3, CP4, CP5, CP6)들은 서로 다른 층에 배치된 배선들, 또는 반도체층과 각각 연결되어 이들을 서로 전기적으로 연결할 수 있다.
제1 내지 제6 도전 패턴(CP1, CP2, CP3, CP4, CP5, CP6)은 하부의 절연층들을 관통하는 컨택홀(CNT1~CNT12)을 통해 제1 데이터 도전층보다 하부에 배치된 층들과 연결될 수 있다. 복수의 컨택홀(CNT1~CNT12)들은 각각 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2), 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2), 및 제3 층간 절연층(ILD3) 중 적어도 일부를 관통할 수 있다.
예를 들어, 제1 도전 패턴(CP1)은 제1 컨택홀(CNT1)을 통해 제1 반도체층(ACT1)과 연결될 수 있다. 제1 도전 패턴(CP1)은 제1 트랜지스터(T1) 및 제5 트랜지스터(T5)와 각각 연결될 수 있다.
제2 도전 패턴(CP2)은 제2 컨택홀(CNT2)을 통해 제1 반도체층(ACT1)과 접촉할 수 있다. 제2 도전 패턴(CP2)은 제2 트랜지스터(T2)와 전기적으로 연결될 수 있다.
제3 도전 패턴(CP3)은 제5 컨택홀(CNT5)을 통해 제1 트랜지스터(T1)의 제1 게이트 전극(GT1)과 접촉할 수 있다. 또한, 제3 도전 패턴(CP3)은 제6 컨택홀(CNT6)을 통해 제2 반도체층(ACT2)과 접촉할 수 있다. 제3 도전 패턴(CP3)은 제1 트랜지스터(T1)의 제1 게이트 전극(GT1), 및 제3 트랜지스터(T3)와 전기적으로 연결될 수 있다.
제4 도전 패턴(CP4)은 제7 컨택홀(CNT7)을 통해 제1 초기화 전압 배선(VIL1)과 연결될 수 있다. 또한, 제4 도전 패턴(CP4)은 제8 컨택홀(CNT8)을 통해 제2 반도체층(ACT2)과 연결될 수 있다. 제4 도전 패턴(CP4)은 제1 초기화 전압 배선(VIL1), 및 제4 트랜지스터(T4)와 각각 전기적으로 연결될 수 있다.
제5 도전 패턴(CP5)은 제3 컨택홀(CNT3)을 통해 제1 반도체층(ACT1)과 연결되고, 제4 컨택홀(CNT4)을 통해 제2 반도체층(ACT2)과 연결될 수 있다. 제5 도전 패턴(CP5)은 제3 트랜지스터(T3) 및 제6 트랜지스터(T6)와 각각 전기적으로 연결될 수 있다.
제6 도전 패턴(CP6)은 제9 컨택홀(CNT9)을 통해 제1 반도체층(ACT1)과 연결되고, 제10 컨택홀(CNT10)을 통해 제2 반도체층(ACT2)과 연결될 수 있다. 제6 도전 패턴(CP6)은 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)와 각각 전기적으로 연결될 수 있다.
제1 전압 연결 배선(CDL1)은 제1 방향(DR1)으로 인접한 화소 회로부(EAC1, EAC2)들의 경계에서 제2 방향(DR2)으로 연장될 수 있다. 제1 전압 연결 배선(CDL1) 중 일부는 제2 방향(DR2)으로 연장된 부분으로부터 제1 방향(DR1)의 양 측으로 돌출되고, 상기 돌출된 부분이 제7 트랜지스터(T7) 및 제2 초기화 전압 배선(VIL2)과 각각 연결될 수 있다. 제1 전압 연결 배선(CDL1)은 제11 컨택홀(CNT11)을 통해 제2 반도체층(ACT2)과 접촉하고, 제12 컨택홀(CNT12)을 통해 제2 초기화 전압 배선(VIL2)과 접촉할 수 있다. 제1 전압 연결 배선(CDL1)은 제7 트랜지스터(T7) 및 제2 초기화 전압 배선(VIL2)과 전기적으로 연결될 수 있다.
제1 비아층(VIA1)은 제1 데이터 도전층 상에 배치될 수 있다. 제1 비아층(VIA1)은 그 하부의 층들을 보호하면서, 하부 층들에 의해 형성된 단차를 평탄화 할 수 있다.
제2 데이터 도전층은 제1 비아층(VIA1) 상에 배치될 수 있다. 제2 데이터 도전층은 복수의 데이터 배선(DTL)들, 제1 수직 배선(VDD_V) 및 제1 연결 패턴(CNE1)을 포함할 수 있다.
복수의 데이터 배선(DTL)들은 제2 방향(DR2)으로 연장될 수 있다. 서로 인접한 두 화소 회로부(EAC1, EAC2)들에는 각각 데이터 배선(DTL)이 배치될 수 있다. 한 쌍의 두 데이터 배선(DTL)들은 제1 수직 배선(VDD_V)을 사이에 두고 서로 제1 방향(DR1)으로 이격될 수 있다. 제1 화소 회로부(EAC1)의 데이터 배선(DTL)은 제1 수직 배선(VDD_V)의 좌측에 배치되고, 제2 화소 회로부(EAC2)의 데이터 배선(DTL)은 제1 수직 배선(VDD_V)의 우측에 배치될 수 있다.
도면에 도시되지 않았으나, 도 9 및 도 10의 화소 회로부(EAC1, EAC2)와 제1 방향(DR1)으로 인접한 다른 화소 회로부의 경우, 해당 화소 회로부의 데이터 배선(DTL)은 도 9 및 도 10의 화소 회로부(EAC1, EAC2)와 맞닿는 경계와 인접하여 배치될 수 있다. 다시 말해, 표시 장치(10)는 메인 표시 영역(MDA) 전면에 걸쳐 도 9 및 도 10에 도시된 배선들, 반도체층, 및 전극들의 패턴 형상이 제1 방향(DR1) 및 제2 방향(DR2)으로 반복되어 배열될 수 있다. 표시 장치(10)에서 제1 방향(DR1)으로 인접한 두 화소 회로부들의 경계 중 어느 한 경계는 데이터 배선(DTL)들이 인접하여 배치되고, 다른 경계에서는 제1 수직 배선(VDD_V)과 제1 전압 연결 배선(CDL1)이 배치될 수 있다.
데이터 배선(DTL)들은 각각 제2 컨택부(CT2)를 통해 제2 도전 패턴(CP2)과 연결될 수 있다. 데이터 배선(DTL)은 제2 도전 패턴(CP2)을 통해 제1 반도체층(ACT1)의 제2 트랜지스터(T2)와 전기적으로 연결될 수 있다.
제1 수직 배선(VDD_V)은 제2 방향(DR2)으로 연장되고 데이터 배선(DTL)과 제1 방향(DR1)으로 이격될 수 있다. 제1 수직 배선(VDD_V)은 데이터 배선(DTL)보다 제1 방향(DR1)의 폭이 상대적으로 더 클 수 있다. 인접한 두 화소 회로부(EAC1, EAC2)들의 제1 수직 배선(VDD_V)은 서로 다른 두 데이터 배선(DTL)들 사이에 배치될 수 있다. 제1 수직 배선(VDD_V)은 제1 전원 전압이 인가될 수 있다. 제1 수직 배선(VDD_V)은 제1 컨택부(CT1)를 통해 제1 도전 패턴(CP1)과 연결되고, 제1 도전 패턴(CP1)을 통해 제5 트랜지스터(T5)와 전기적으로 연결될 수 있다.
제1 연결 패턴(CNE1)은 제3 컨택부(CT3)를 통해 제6 도전 패턴(CP6)과 연결될 수 있다. 제1 연결 전극(CNE1)은 제6 도전 패턴(CP6)을 통해 제1 반도체층(ACT1)의 제6 트랜지스터(T6)와 전기적으로 연결될 수 있다.
제2 비아층(VIA2)은 제2 데이터 도전층 상에 배치될 수 있다. 제2 비아층(VIA2)은 그 하부의 층들을 보호하면서, 하부 층들에 의해 형성된 단차를 평탄화 할 수 있다.
제3 비아층(VIA3)은 제2 비아층(VIA2) 상에 배치될 수 있다. 제3 비아층(VIA3)은 그 하부의 층들을 보호하면서, 하부 층들에 의해 형성된 단차를 평탄화 할 수 있다.
예시적인 실시예에서, 상술한 제1 내지 제3 게이트 도전층, 제1 데이터 도전층, 및 제2 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 상술한 제1 및 제2 게이트 절연층(GI1, GI2), 및 제1 내지 제3 층간 절연층(ILD1, ILD2, ILD3)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 제1 및 제2 게이트 절연층(GI1, GI2), 및 제1 내지 제3 층간 절연층(ILD1, ILD2, ILD3)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 내지 제3 층간 절연층(ILD1, ILD2, ILD3)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다. 제1 비아층(VIA1) 내지 제3 비아층(VIA3)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수 있다.
발광 소자층(EML)은 박막 트랜지스터층(TFTL) 상에 배치될 수 있다. 발광 소자층(EML)은 발광 소자(ED1, ED2, ED3) 및 화소 정의막(PDL)을 포함할 수 있다. 발광 소자(ED1, ED2, ED3)는 화소 전극(AE1, AE2, AE3), 발광층(EL1, EL2, EL3), 및 공통 전극(CE)을 포함할 수 있다.
발광 소자(ED1, ED2, ED3)의 화소 전극(AE1, AE2, AE3)은 제2 비아층(VIA2) 상에 배치될 수 있다. 발광 소자(ED1, ED2, ED3)의 화소 전극(AE1, AE2, AE3)은 제2 비아층(VIA2)을 관통하는 제1 화소 컨택홀(CNTA1)을 통해 제1 연결 패턴(CNE1)에 연결될 수 있다. 화소 전극(AE1, AE2, AE3)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
화소 전극(AE1, AE2, AE3)은 서로 이격된 제1 화소 전극(AE1), 제2 화소 전극(AE2), 및 제3 화소 전극(AE3)을 포함할 수 있다. 제1 내지 제3 화소 전극(AE1, AE2, AE3)은 각각 제1 내지 제3 발광 영역(EA1, EA2, EA3)에 대응되어 배치될 수 있다. 제1 내지 제3 화소 전극(AE1, AE2, AE3)은 각각 후술하는 화소 정의막(PDL)의 개구부(OPE1, OPE2, OPE3)에 대응되어 배치되고, 화소 정의막(PDL)의 개구부(OPE1, OPE2, OPE3)와 중첩되는 부분 상에 발광층(EL1, EL2, EL3)이 배치될 수 있다.
제1 내지 제3 화소 전극(AE1, AE2, AE3)은 각각 도 9 내지 도 11의 화소 회로부(EAC1, EAC2)와 전기적으로 연결될 수 있다. 제1 내지 제3 화소 전극(AE1, AE2, AE3)은 각각 화소 회로부(EAC1, EAC2)의 제1 트랜지스터(T1), 및 제6 트랜지스터(T6)와 전기적으로 연결될 수 있다. 도 11에 도시된 바와 같이, 서로 다른 제2 화소 전극(AE2)과 제3 화소 전극(AE3)은 각각 제1 화소 컨택홀(CNTA1)을 통해 서로 다른 제1 연결 패턴(CNE1)과 연결될 수 있다. 도 9 내지 도 11에 도시된 화소 회로부(EAC1, EAC2)들은 각각 제2 화소 전극(AE2) 및 제3 화소 전극(AE3)에 전기적으로 연결된 화소 회로부들일 수 있다. 도면에 도시되지 않았으나, 다른 화소 전극들은 도 9 내지 도 11의 화소 회로부(EAC1, EAC2)와 인접한 다른 화소 회로부들과 전기적으로 연결될 수 있다. 화소 전극(AE1, AE2, AE3)의 배치는 화소 정의막(PDL) 및 발광 영역(EA1, EA2, EA3)의 배치를 고려하여 설계되고, 화소 전극(AE1, AE2, AE3)은 일 방향으로 돌출된 돌출부를 포함하여 박막 트랜지스터층(TFTL)의 제1 연결 패턴(CNE1)과 전기적으로 연결될 수 있다.
화소 정의막(PDL)은 제2 비아층(VIA2) 상에 배치되며 화소 전극(AE1, AE2, AE3)의 일부 상에 배치될 수 있다. 화소 정의막(PDL)은 화소 전극(AE1, AE2, AE3)의 일부분을 노출하는 개구부(OPE1, OPE2, OPE3)를 포함할 수 있다. 화소 정의막(PDL)은 제1 화소 전극(AE1)과 중첩하는 제1 개구부(OPE1), 제2 화소 전극(AE2)과 중첩하는 제2 개구부(OPE2), 및 제3 화소 전극(AE3)과 중첩하는 제3 개구부(OPE3)를 포함할 수 있다. 화소 정의막(PDL)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
발광층(EL1, EL2, EL3)은 화소 전극(AE1, AE2, AE3) 상에 배치될 수 있다. 발광층(EL1, EL2, EL3)은 유기 물질로 이루어진 유기 발광층일 수 있고, 증착 공정을 통해 화소 전극(AE1, AE2, AE3) 상에 형성될 수 있다. 발광층(EL1, EL2, EL3)은 발광 소자(ED1, ED2, ED3)의 화소 전극(AE1, AE2, AE3)에 소정의 전압이 인가되고, 발광 소자(ED1, ED2, ED3)의 공통 전극(CE1, CE2, CE3)이 공통 전압 또는 공통 전압을 수신하면, 정공과 전자 각각이 정공 수송층과 전자 수송층을 통해 발광층(EL1, EL2, EL3)으로 이동할 수 있고, 정공과 전자가 발광층(EL1, EL2, EL3)에서 서로 결합하여 광을 방출할 수 있다.
발광층(EL1, EL2, EL3)은 서로 다른 발광 영역(EA1, EA2, EA3)에 배치된 제1 발광층(EL1), 제2 발광층(EL2), 및 제3 발광층(EL3)을 포함할 수 있다. 제1 발광층(EL1)은 제1 발광 영역(EA1)에서 제1 화소 전극(AE1) 상에 배치되고, 제2 발광층(EL2)은 제2 발광 영역(EA2)에서 제2 화소 전극(AE2) 상에 배치되고, 제3 발광층(EL3)은 제3 발광 영역(EA3)에서 제3 화소 전극(AE3) 상에 배치될 수 있다. 제1 내지 제3 발광층(EL1, EL2, EL3)은 각각 제1 내지 제3 발광 소자(ED1, ED2, ED3)의 발광층일 수 있다. 발광층(EL1, EL2, EL3)은 각각 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 발광층(EL1, EL2, EL3)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 제1 발광층(EL1)은 제1 색의 적색 광을 방출하는 발광층이고, 제2 발광층(EL2)은 제2 색의 녹색 광을 방출하는 발광층이며, 제3 발광층(EL3)은 제3 색의 청색 광을 방출하는 발광층일 수 있다.
공통 전극(CE)은 발광층(EL1, EL2, EL3)과 화소 정의막(PDL) 상에 배치될 수 있다. 공통 전극(CE)은 발광층(EL1, EL2, EL3)을 덮도록 형성될 수 있다. 공통 전극(CE)은 발광 소자층(EML) 전면에 걸쳐 배치될 수 있다. 도면에 도시되지 않았으나, 공통 전극(CE) 상에는 캡핑층(capping layer)이 형성될 수 있다.
상부 발광 구조에서 공통 전극(CE)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 공통 전극(CE)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 발광부 각각의 출광 효율이 높아질 수 있다.
박막 봉지층(TFEL)은 발광 소자층(EML) 상에 배치될 수 있다. 박막 봉지층(TFE)은 발광 소자(ED1, ED2, ED3)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 박막 봉지층(TFE)은 먼지와 같은 이물질로부터 발광 소자(ED1, ED2, ED3)를 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다.
예시적인 실시예에서, 박막 봉지층(TFEL)은 순차적으로 적층된 제1 봉지층(TFE1), 제2 봉지층(TFE2) 및 제3 봉지층(TFE3)을 포함할 수 있다. 제1 봉지층(TFE1)과 제3 봉지층(TFE3)은 무기 봉지층이고, 이들 사이에 배치된 제2 봉지층(TFE2)은 유기 봉지층일 수 있다.
제1 봉지층(TFE1)과 제3 봉지층(TFE3)은 각각 하나 이상의 무기 절연물을 포함할 수 있다. 무기 절연물은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 및/또는 실리콘옥시나이트라이드를 포함할 수 있다.
제2 봉지층(TFE2)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 예컨대, 제2 봉지층(TFE2)은 아크릴계 수지, 예컨대 폴리메틸메타크릴레이트, 폴리아크릴산 등을 포함할 수 있다. 제2 봉지층(TFE2)은 모노머를 경화하거나, 폴리머를 도포하여 형성할 수 있다.
터치 센싱층(TSU)은 박막 봉지층(TFEL) 상에 배치될 수 있다. 터치 센싱층(TSU)은 제1 터치 절연층(SIL1), 제2 터치 절연층(SIL2), 터치 전극(TL), 및 제3 터치 절연층(SIL3)을 포함할 수 있다.
제1 터치 절연층(SIL1)은 봉지층(TFEL) 상에 배치될 수 있다. 제1 터치 절연층(SIL1)은 절연 및 광학적 기능을 가질 수 있다. 제1 터치 절연층(SIL1)은 적어도 하나의 무기막을 포함할 수 있다. 선택적으로, 제1 터치 절연층(SIL1)은 생략될 수 있다.
제2 터치 절연층(SIL2)은 제1 터치 절연층(SIL1)을 덮을 수 있다. 도면에 도시되지 않았으나, 제1 터치 절연층(SIL1) 상에는 다른 층의 터치 전극이 더 배치될 수 있고, 제2 터치 절연층(SIL2)은 이러한 터치 전극(TL)을 덮을 수 있다. 제2 터치 절연층(SIL2)은 절연 및 광학적 기능을 가질 수 있다. 예를 들어, 제2 터치 절연층(SIL2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 적어도 하나를 포함하는 무기막일 수 있다.
터치 전극(TL) 중 일부는 제2 터치 절연층(SIL2) 상에 배치될 수 있다. 터치 전극(TL) 각각은 제1 내지 제3 발광 영역(EA1, EA2, EA3)과 중첩되지 않을 수 있다. 터치 전극(TL) 각각은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al), ITO(Indium Tin Oxide)의 단일층으로 형성되거나, 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)로 형성될 수 있다.
제3 터치 절연층(SIL3)은 터치 전극(TL), 및 제2 터치 절연층(SIL2)을 덮을 수 있다. 제3 터치 절연층(SIL3)은 절연 및 광학적 기능을 가질 수 있다. 제3 터치 절연층(SIL3)은 제2 터치 절연층(SIL2)에 예시된 물질로 이루어질 수 있다.
차광층(BM)은 터치 센싱층(TSU) 상에 배치될 수 있다. 차광층(BM)은 발광 영역(EA1, EA2, EA3)과 중첩하도록 배치된 복수의 개구홀(OPT1, OPT2, OPT3)들을 포함할 수 있다. 예를 들어, 제1 개구홀(OPT1)은 제1 발광 영역(EA1)과 중첩하도록 배치될 수 있다. 제2 개구홀(OPT2)은 제2 발광 영역(EA2)과 중첩하도록 배치되고, 제3 개구홀(OPT3)은 제3 발광 영역(EA3)과 중첩하도록 배치될 수 있다. 각 개구홀(OPT1, OPT2, OPT3)들의 면적 또는 크기는 화소 정의막(PDL)에 의해 정의된 발광 영역(EA1, EA2, EA3)들의 면적 또는 크기보다 클 수 있다. 차광층(BM)의 개구홀(OPT1, OPT2, OPT3)들이 발광 영역(EA1, EA2, EA3)들보다 크게 형성됨에 따라, 발광 영역(EA1, EA2, EA3)에서 방출된 광들이 표시 장치(10)의 정면뿐만 아니라 측면에서도 사용자에게 시인될 수 있다.
차광층(BM)은 광 흡수 물질을 포함할 수 있다. 예를 들어, 차광층(BM)은 무기 흑색 안료 또는 유기 흑색 안료를 포함할 수 있다. 무기 흑색 안료는 카본 블랙(Carbon Black)일 수 있고, 유기 흑색 안료는 락탐 블랙(Lactam Black), 페릴렌 블랙(Perylene Black), 및 아닐린 블랙(Aniline Black) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다. 차광층(BM)은 제1 내지 제3 발광 영역(EA1, EA2, EA3) 사이에 가시광이 침범하여 혼색되는 것을 방지함으로써, 표시 장치(10)의 색 재현율을 향상시킬 수 있다.
표시 장치(10)는 발광 영역(EA1, EA2, EA3) 상에 배치된 복수의 컬러 필터(CF1, CF2, CF3)들을 포함할 수 있다. 복수의 컬러 필터(CF1, CF2, CF3)들 각각은 발광 영역(EA1, EA2, EA3)에 대응하여 배치될 수 있다. 예를 들어, 컬러 필터(CF1, CF2, CF3)들은 발광 영역(EA1, EA2, EA3)에 대응하여 배치되는 복수의 개구홀(OPT1, OPT2, OPT3)들을 포함하는 차광층(BM) 상에 배치될 수 있다. 차광층(BM)의 홀은 발광 영역(EA1, EA2, EA3)과 중첩하도록 형성될 수 있고, 발광 영역(EA1, EA2, EA3)에서 방출된 광이 출사되는 출광 영역을 형성할 수 있다. 컬러 필터(CF1, CF2, CF3)들 각각은 차광층(BM)의 홀보다 큰 면적을 가질 수 있고, 컬러 필터(CF1, CF2, CF3)들 각각은 홀이 형성하는 출광 영역을 완전하게 덮을 수 있다.
컬러 필터(CF1, CF2, CF3)들은 서로 다른 발광 영역(EA1, EA2, EA3)에 각각 대응하여 배치된 제1 컬러 필터(CF1), 제2 컬러 필터(CF2), 및 제3 컬러 필터(CF3)를 포함할 수 있다. 컬러 필터(CF1, CF2, CF3)들은 특정 파장대의 광 이외의 다른 파장대의 광을 흡수하는 염료나 안료 같은 색재(colorant)를 포함할 수 있고, 발광 영역(EA1, EA2, EA3)에서 방출되는 광의 색에 대응하여 배치될 수 있다. 예를 들어, 제1 컬러 필터(CF1)는 제1 발광 영역(EA1)과 중첩하도록 배치되고, 적색의 제1 광만을 투과시키는 적색 컬러 필터일 수 있다. 제2 컬러 필터(CF2)는 제2 발광 영역(EA2)과 중첩하도록 배치되고, 녹색의 제2 광만을 투과시키는 녹색 컬러 필터이며, 제3 컬러 필터(CF3)는 제3 발광 영역(EA3)과 중첩하도록 배치되고, 청색의 제3 광만을 투과시키는 청색 컬러 필터일 수 있다.
복수의 컬러 필터(CF1, CF2, CF3)들은 인접한 다른 컬러 필터(CF1, CF2, CF3)와 차광층(BM) 상에서 서로 이격될 수 있다. 컬러 필터(CF1, CF2, CF3)들은 각각 차광층(BM)의 개구홀(OPT1, OPT2, OPT3)들은 덮으며 홀보다 큰 면적을 갖되, 차광층(BM) 상에서 다른 컬러 필터(CF1, CF2, CF3)와 이격될 정도의 면적을 가질 수 있다. 다만, 이에 제한되지 않는다. 복수의 컬러 필터(CF1, CF2, CF3)들은 인접한 다른 컬러 필터(CF1, CF2, CF3)와 부분적으로 중첩하도록 배치될 수 있다. 서로 다른 컬러 필터(CF1, CF2, CF3)들은 발광 영역(EA1, EA2, EA3)과 비중첩한 영역으로, 후술하는 차광층(BM) 상에서 서로 중첩될 수 있다. 표시 장치(10)는 컬러 필터(CF1, CF2, CF3)들이 중첩하여 배치됨에 따라 외광에 의한 반사광의 세기를 줄일 수 있다. 나아가, 컬러 필터(CF1, CF2, CF3)들의 평면도 상 배치, 형상, 및 면적 등을 조절하여 외광에 의한 반사광의 색감을 제어할 수도 있다.
컬러 필터(CF1, CF2, CF3)들은 차광층(BM) 상에 배치될 수 있다. 서로 다른 컬러 필터(CF1, CF2, CF3)들은 각각 서로 다른 발광 영역(EA1, EA2, EA3) 또는 개구부(OPE1, OPE2, OPE3), 및 차광층(BM)의 개구홀(OPT1, OPT2, OPT3)에 대응하여 배치될 수 있다. 예를 들어, 제1 컬러 필터(CF1)는 제1 발광 영역(EA1)에 대응하여 배치되고, 제2 컬러 필터(CF2)는 제2 발광 영역(EA2)에 대응하여 배치되며, 제3 컬러 필터(CF3)는 제3 발광 영역(EA3)에 대응하여 배치될 수 있다. 제1 컬러 필터(CF1)는 차광층(BM)의 제1 개구홀(OPT1)에 배치되고, 제2 컬러 필터(CF2)는 차광층(BM)의 제2 개구홀(OPT2)에 배치되며, 제3 컬러 필터(CF3)는 차광층(BM)의 제3 개구홀(OPT3)에 배치될 수 있다. 컬러 필터(CF1, CF2, CF3)들 각각은 차광층(BM)의 개구홀(OPT1, OPT2, OPT3)들보다 평면도 상 큰 면적을 갖도록 배치될 수 있고, 일부는 차광층(BM) 상에 직접 배치될 수 있다.
오버코트층(OC)은 컬러 필터(CF1, CF2, CF3)들 상에 배치되어, 컬러 필터(CF1, CF2, CF3)의 상단을 평탄화시킬 수 있다. 오버코트층(OC)은 가시광 대역의 색을 가지고 있지 않는 무색의 투광성 층일 수 있다. 예를 들어, 오버코트층(OC)은 아크릴 계열의 수지와 같은 무색의 투광성 유기물을 포함할 수 있다.
이상에서 설명한 메인 화소 회로부(EAC1, EAC2)의 구조는 메인 표시 영역(MDA)에 배치된 메인 화소(MPX)의 구조일 수 있다. 표시 장치(10)는 메인 표시 영역(MDA)과 다른 화소 배열, 및 구조를 갖는 서브 표시 영역(SDA)을 포함하고, 서브 표시 영역(SDA)의 서브 화소(SPX)는 메인 화소(MPX)와 다른 화소 회로부 및 배치 구조를 가질 수 있다.
도 12는 도 6의 서브 표시 영역에 배치된 서브 화소의 배치를 보여주는 개략적인 평면도이다. 도 13은 도 12의 일 서브 화소의 화소 전극과 컬러 필터의 배치를 보여주는 평면도이다.
도 12 및 도 13을 참조하면, 일 실시예에 따른 표시 장치(10)는 서브 표시 영역(SDA)에 배치된 복수의 서브 화소(SPX)들 및 복수의 투과부(EOA)들을 포함할 수 있다. 복수의 서브 화소(SPX)들 및 복수의 투과부(EOA)들은 서로 제1 방향(DR1) 및 제2 방향(DR2)으로 배열될 수 있다. 제1 방향(DR1) 및 제2 방향(DR2)을 따라 서브 화소(SPX)와 투과부(EOA)는 교대로 반복되어 배치될 수 있다. 표시 장치(10)는 메인 표시 영역(MDA)과 서브 표시 영역(SDA)에서 화소(MPX, SPX)들의 배열이 다르고, 투과부(EOA)가 배치된 점에서 차이가 있다. 서브 화소(SPX)는 메인 화소(MPX)와 유사하게 복수의 발광 소자들, 및 발광 영역들이 배치된 영역이고, 투과부(EOA)는 그렇지 않은 영역일 수 있다. 투과부(EOA)는 발광 소자(ED)들이 배치되지 않아 광이 방출되지 않는 영역이다. 표시 장치(10)는 단위 면적 당 배치된 발광 요소들의 수가 메인 표시 영역(MDA)과 서브 표시 영역(SDA)에서 차이가 있을 수 있다. 표시 장치(10)는 메인 표시 영역(MDA)과 서브 표시 영역(SDA)에서 화소(MPX, SPX)들의 배열 차이로 인한 패턴이 시인될 수 있으나, 후술할 바와 같이 제2 서브 표시 영역(SDA2)에 배치된 발광 요소를 통해 상기 패턴이 시인되는 것을 줄일 수 있다.
서브 화소(SPX)들 각각은 복수의 서브 발광 영역(SEA1, SEA2, SEA3)들을 포함할 수 있다. 서브 화소(SPX)는 제1 서브 발광 영역(SEA1), 제2 서브 발광 영역(SEA2) 및 제3 서브 발광 영역(SEA3)을 포함할 수 있다. 제1 서브 발광 영역(SEA1)은 적색 파장대의 광을 방출하는 제1 발광 소자(ED1)가 배치될 수 있고, 메인 화소(MPX)의 제1 발광 영역(EA1)에 대응될 수 있다. 제2 서브 발광 영역(SEA2)은 녹색 파장대의 광을 방출하는 제2 발광 소자(ED2)가 배치될 수 있고, 메인 화소(MPX)의 제2 발광 영역(EA2)에 대응될 수 있다. 제3 서브 발광 영역(SEA3)은 청색 파장대의 광을 방출하는 제3 발광 소자(ED3)가 배치될 수 있고, 메인 화소(MPX)의 제3 발광 영역(EA3)에 대응될 수 있다.
서브 화소(SPX)에서 제1 서브 발광 영역(SEA1)과 제2 서브 발광 영역(SEA2)은 서로 제2 방향(DR2)으로 이격될 수 있다. 제3 서브 발광 영역(SEA3)은 제1 서브 발광 영역(SEA1) 및 제2 서브 발광 영역(SEA2)과 각각 제1 방향(DR1)으로 이격될 수 있다. 제1 서브 발광 영역(SEA1)은 제2 방향(DR2)으로 측정된 길이가 제1 방향(DR1)으로 측정된 길이보다 작은 형상을 가질 수 있다. 제2 서브 발광 영역(SEA2)은 제2 방향(DR2)으로 측정된 길이가 제1 방향(DR1)으로 측정된 길이와 같은 형상을 가질 수 있다. 제3 서브 발광 영역(SEA3)은 제2 방향(DR2)으로 측정된 길이가 제1 방향(DR1)으로 측정된 길이보다 큰 형상을 가질 수 있다. 메인 표시 영역(MDA)에서 복수의 발광 영역(EA1, EA2, EA3)들이 서로 제4 방향(DR4) 및 제5 방향(DR5)으로 이격되어 배열된 것과 달리, 서브 표시 영역(SDA)에서는 제1 내지 제3 서브 발광 영역(SEA1, SEA2, SEA3)들이 제1 방향(DR1) 또는 제2 방향(DR2)으로 이격될 수 있다.
서브 화소(SPX)는 서브 발광 영역(SEA1, SEA2, SEA3)들 각각에 대응되어 배치된 서브 화소 전극(SAE1, SAE2, SAE3)들, 및 서브 컬러 필터(SCF1, SCF2, SCF3)들을 포함할 수 있다. 제1 서브 화소 전극(SAE1) 및 제1 서브 컬러 필터(SCF1)는 각각 제1 서브 발광 영역(SEA1)에 배치되고, 제2 서브 화소 전극(SAE2) 및 제2 서브 컬러 필터(SCF2)는 각각 제2 서브 발광 영역(SEA2)에 배치될 수 있다. 제3 서브 화소 전극(SAE3) 및 제3 서브 컬러 필터(SCF3)는 각각 제3 서브 발광 영역(SEA3)에 배치될 수 있다. 복수의 서브 화소 전극(SAE1, SAE2, SAE3)들 및 서브 컬러 필터(SCF1, SCF2, SCF3)들의 구조 및 역할은 그 배치 구조가 다른 점을 제외하고는 메인 표시 영역(MDA)의 화소 전극(AE1, AE2, AE3)들 및 컬러 필터(CF1, CF2, CF3)들과 동일하다.
도 14 내지 도 16은 일 실시예에 따른 표시 장치의 서브 화소의 레이아웃도이다. 도 17은 도 11의 서브 화소와 투과부의 구조를 보여주는 개략적인 단면도이다. 도 14 내지 도 17은 서브 표시 영역(SDA)의 각 서브 화소(SPX)들에 접속된 서브 화소 회로부(SEC)들을 보여주는 레이아웃도들이다. 도 17은 서브 표시 영역(SDA)에서 투과부(EOA)와 서브 화소(SPX)의 일부분을 가로지르는 단면도이다.
도 14 내지 도 17을 참조하면, 일 실시예에 따른 표시 장치(10)는 서브 표시 영역(SDA)에 배치되어 복수의 서브 화소(SPX)들에 접속된 서브 화소 회로부(SEC)를 포함할 수 있다. 서브 화소(SPX)의 서브 화소 회로부(SEC)는 서로 다른 3개의 서브 발광 영역(SEA1, SEA2, SEA3)에 배치된 발광 소자들에 각각 전기적으로 연결될 수 있다. 하나의 서브 발광 영역(SEA1, SEA2, SEA3)에 배치된 발광 소자들 각각은 도 5의 7T1C 화소 회로와 전기적으로 연결될 수 있고, 도 14 내지 도 17에 도시된 서브 화소 회로부(SEC)는 3개의 7T1C 화소 회로를 포함할 수 있다. 즉, 도 14 내지 도 17에 도시된 서브 화소 회로부(SEC)에는 27개의 트랜지스터와 3개의 커패시터가 배치될 수 있다. 서브 화소(SPX)의 각 발광 소자들이 연결된 화소 회로는 도 5에서 상술한 바와 동일하다. 이하에서는 서브 화소(SPX)의 서브 화소 회로부(SEC)에 배치된 반도체층들, 및 배선들의 배치와 연결에 대하여 설명하기로 한다. 또한, 단면 구조에서 버퍼층(BF1, BF2), 게이트 절연층(GI1, GI2), 층간 절연층(ILD1, ILD2, ILD3) 및 비아층(VIA1, VIA2, VIA3)에 대한 설명은 상술한 바와 동일하므로, 이하에서는 생략한다.
하부 금속층(BML)은 제1 버퍼층(BF1) 상에 배치될 수 있다. 하부 금속층(BML)은 메인 표시 영역(MDA)에서는 제1 반도체층(ACT1) 일부와 중첩하도록 배치되되, 서브 표시 영역(SDA)에서는 투과부(EOA)와 중첩하는 영역을 제외하고 전면적으로 배치될 수 있다. 하부 금속층(BML)은 서브 화소(SPX)의 서브 화소 회로부(SEC)와 중첩하되, 투과부(EOA)와 각각 중첩하는 복수의 개구 패턴(TMP)들을 포함할 수 있다. 개구 패턴(TMP)들은 투과부(EOA)와 같이 서브 표시 영역(SDA)에서 서브 화소(SPX)와 제1 방향(DR1) 및 제2 방향(DR2)으로 교대로 배치될 수 있다. 하부 금속층(BML)의 개구 패턴(TMP)은 광이 투과되는 영역으로, 투과부(EOA) 및 개구 패턴(TMP)을 통과한 광은 서브 표시 영역(SDA)의 하부에 배치된 광학 장치(500)에 수광될 수 있다.
제1 반도체층(ACT1)은 서브 화소 회로부(SEC)의 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 및 제6 트랜지스터(T6)의 액티브층을 포함할 수 있다.
제1 트랜지스터(T1)의 채널층은 제1 게이트 도전층의 제2 게이트 전극(GT2)과 중첩할 수 있다. 제2 트랜지스터(T2)의 채널층은 제1 게이트 도전층의 기입 스캔 배선(GWL)과 중첩할 수 있다. 기입 스캔 배선 중 일부분은 제2 트랜지스터(T2)의 게이트 전극의 역할을 할 수 있다. 제2 트랜지스터(T2)의 제1 전극은 제1 데이터 도전층의 제8 도전 패턴(CP8)과 접촉하고, 제8 도전 패턴(CP8)을 통해 제2 데이터 도전층의 데이터 배선(DTL)과 전기적으로 연결될 수 있다. 제5 트랜지스터(T5)의 채널층은 제1 게이트 도전층의 발광 제어 배선(ECL)과 중첩할 수 있다. 발광 제어 배선(ECL) 중 일부분은 제5 트랜지스터(T5)의 게이트 전극의 역할을 할 수 있다. 제5 트랜지스터(T5)의 제1 전극은 제1 데이터 도전층의 제7 도전 패턴(CP7)을 통해 제2 데이터 도전층의 제1 수직 배선(VDD_V)과 전기적으로 연결될 수 있다. 제6 트랜지스터(T6)의 채널층은 제1 게이트 도전층의 발광 제어 배선(ECL)과 중첩할 수 있다. 발광 제어 배선(ECL) 중 일부분은 제6 트랜지스터(T6)의 게이트 전극의 역할을 할 수 있다. 제6 트랜지스터(T6)의 제2 전극은 제1 데이터 도전층의 제13 도전 패턴(CP13)과 제2 데이터 도전층의 제2 연결 패턴(CNE2)을 통해 서브 화소 전극(SAE1, SAE2, SAE3)과 전기적으로 연결될 수 있다.
제1 게이트 도전층은 서브 표시 영역(SDA)에 배치된 기입 스캔 배선(GWL), 제1 트랜지스터(T1)의 제2 게이트 전극(GT2), 및 발광 제어 배선(ECL)을 포함할 수 있다.
제1 트랜지스터(T1)의 제2 게이트 전극(GT2)은 제1 반도체층(ACT1) 중 제1 트랜지스터(T1)의 채널층과 중첩하도록 배치될 수 있다. 제1 트랜지스터(T1)의 제2 게이트 전극(GT2)은 커패시터(C1)의 제1 정전 용량 전극과 일체로 형성될 수 있다. 커패시터(C1)의 제1 정전 용량 전극은 제1 트랜지스터(T1)의 제2 게이트 전극(GT2)의 일부일 수 있다.
기입 스캔 배선(GWL)은 제1 방향(DR1)으로 연장될 수 있다. 기입 스캔 배선(GWL)은 서브 표시 영역(SDA)에서 하부 금속층(BML)과 중첩하며 개구 패턴(TMP)을 우회하며 배치되고, 서브 화소 회로부(SEC)의 하측에서 제1 방향(DR1)으로 연장될 수 있다. 기입 스캔 배선(GWL)은 제2 트랜지스터(T2)의 채널층과 중첩하도록 배치될 수 있고, 기입 스캔 배선(GWL)의 일부는 제2 트랜지스터(T2)의 게이트 전극일 수 있다.
발광 제어 배선(ECL)은 제1 방향(DR1)으로 연장될 수 있다. 발광 제어 배선(ECL)은 서브 표시 영역(SDA)에서 하부 금속층(BML)과 중첩하며 개구 패턴(TMP)을 우회하며 배치되고, 서브 화소 회로부(SEC)의 상측에서 제1 방향(DR1)으로 연장될 수 있다. 발광 제어 배선(ECL)은 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)의 채널층과 중첩하도록 배치될 수 있고, 발광 제어 배선(ECL)의 일부는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)의 게이트 전극일 수 있다.
제2 게이트 도전층은 서브 표시 영역(SDA)에 배치된 제1 초기화 스캔 배선(GIL1), 제1 제어 스캔 배선(GCL1), 제2 수평 패턴(VDD_HP), 및 복수의 초기화 전압 분배 패턴(VIP1, VIP2)을 포함할 수 있다.
제1 초기화 스캔 배선(GIL1) 및 제1 제어 스캔 배선(GCL1)들도 각각 제1 방향(DR1)으로 연장될 수 있다. 제1 초기화 스캔 배선(GIL1) 및 제1 제어 스캔 배선(GCL1)은 서브 표시 영역(SDA)에서 하부 금속층(BML)과 중첩하며 개구 패턴(TMP)을 우회하며 배치될 수 있다. 제1 초기화 스캔 배선(GIL1)은 기입 스캔 배선(GWL)의 하측에서 제1 방향(DR1)으로 연장되고, 제1 제어 스캔 배선(GCL1)은 기입 스캔 배선(GWL)의 상측에서 제1 방향(DR1)으로 연장될 수 있다.
제2 수평 패턴(VDD_HP), 및 복수의 초기화 전압 분배 패턴(VIP1, VIP2)들은 각각 데이터 도전층의 도전 패턴들과 연결되어 전원 전압, 또는 초기화 전압이 전달될 수 있다. 제2 수평 패턴(VDD_HP)은 서브 화소 회로부(SEC)의 중앙에 배치되어 제1 방향(DR1)으로 연장된 형상을 가질 수 있다. 제2 수평 패턴(VDD_HP)은 제2 전원 연결 배선(CDL2) 및 제7 도전 패턴(CP7)과 각각 접촉할 수 있다. 제2 수평 패턴(VDD_HP)은 제2 전원 연결 배선(CDL2)을 통해 제1 전원 전압이 인가될 수 있다.
제1 초기화 전압 분배 패턴(VIP1)은 서브 화소 회로부(SEC)의 하측에 배치되어 제1 방향(DR1)으로 연장된 형상을 갖고, 제2 초기화 전압 분배 패턴(VIP2)은 서브 화소 회로부(SEC)의 상측에 배치되어 제1 방향(DR1)으로 연장된 형상을 가질 수 있다. 제1 초기화 전압 분배 패턴(VIP1)은 제1 초기화 전압 배선(VIL1)과 전기적으로 연결된 제3 초기화 전압 배선(VIL3)과 전기적으로 연결될 수 있다. 또한, 제1 초기화 전압 분배 패턴(VIP1)은 제10 도전 패턴(CP10)과 연결될 수 있다. 제2 초기화 전압 분배 패턴(VIP2)은 제2 초기화 전압 배선(VIL2)과 전기적으로 연결된 제4 초기화 전압 배선(VIL4)과 전기적으로 연결될 수 있다. 또한, 제2 초기화 전압 분배 패턴(VIP2)은 제12 도전 패턴(CP12)과 연결될 수 있다.
제2 반도체층(ACT2)은 서브 화소 회로부(SEC)에 배치된 제3 트랜지스터(T3), 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)의 액티브층을 포함할 수 있다.
제3 트랜지스터(T3)의 채널층은 제2 게이트 도전층의 제1 제어 스캔 배선(GCL1), 및 제3 게이트 도전층의 제2 제어 스캔 배선(GCL2)과 중첩할 수 있다. 제3 트랜지스터(T3)의 제2 전극은 제1 데이터 도전층의 제9 도전 패턴(CP9)을 통해 커패시터(C1)의 제1 정전 용량 전극, 제1 트랜지스터(T1)의 제2 게이트 전극(GT2)과 전기적으로 연결될 수 있다. 제3 트랜지스터(T3)의 제1 전극은 제1 데이터 도전층의 제11 도전 패턴(CP11)을 통해 제1 트랜지스터(T1)의 제2 전극에 전기적으로 연결될 수 있다.
제4 트랜지스터(T4)의 채널층은 제2 게이트 도전층의 제1 초기화 스캔 배선(GIL1), 및 제3 게이트 도전층의 제2 초기화 스캔 배선(GIL2)과 중첩할 수 있다. 제4 트랜지스터(T4)의 제2 전극은 제1 초기화 전압 배선(VIL1)과 전기적으로 연결될 수 있다. 제4 트랜지스터(T4)의 제2 전극은 제1 데이터 도전층의 제10 도전 패턴(CP10)을 통해 제1 초기화 전압 분배 패턴(VIP1)과 전기적으로 연결되거나, 제3 초기화 전압 배선(VIL3)과 전기적으로 연결될 수 있다.
제7 트랜지스터(T7)의 채널층은 제3 게이트 도전층의 바이어스 스캔 배선(GBL)과 중첩할 수 있다. 제7 트랜지스터(T7)의 제1 전극은 제2 초기화 전압 배선(VIL2)과 전기적으로 연결될 수 있다. 제7 트랜지스터(T7)의 제1 전극은 제1 데이터 도전층의 제12 도전 패턴(CP12)을 통해 제2 초기화 전압 분배 패턴(VIP2)과 전기적으로 연결되거나, 제4 초기화 전압 배선(VIL4)과 전기적으로 연결될 수 있다.
제3 게이트 도전층은 서브 표시 영역(SDA)에 배치된 제2 초기화 스캔 배선(GIL2), 제2 제어 스캔 배선(GCL2), 및 바이어스 스캔 배선(GBL)을 포함할 수 있다.
제2 초기화 스캔 배선(GIL2), 제2 제어 스캔 배선(GCL2), 및 바이어스 스캔 배선(GBL)들 각각은 제1 방향(DR1)으로 연장될 수 있다. 제2 초기화 스캔 배선(GIL2), 제2 제어 스캔 배선(GCL2), 및 바이어스 스캔 배선(GBL)은 서브 표시 영역(SDA)에서 하부 금속층(BML)과 중첩하며 개구 패턴(TMP)을 우회하며 배치될 수 있다. 제2 초기화 스캔 배선(GIL2)은 제1 초기화 스캔 배선(GIL1)과 유사한 패턴으로 연장되어 배치되고, 제2 제어 스캔 배선(GCL2)은 제2 초기화 스캔 배선(GIL2)과 유사한 패턴으로 연장되어 배치되며, 바이어스 스캔 배선(GBL)은 발광 제어 배선(ECL)과 유사한 패턴으로 연장되어 배치될 수 있다.
제1 데이터 도전층은 서브 표시 영역(SDA)에 배치된 제2 전압 연결 배선(CDL2), 복수의 도전 패턴(CP7, CP8, CP9, CP10, CP11, CP12, CP13, CP14), 제3 초기화 전압 배선(VIL3) 및 제4 초기화 전압 배선(VIL4)을 포함할 수 있다.
제2 전압 연결 배선(CDL2)은 서브 화소 회로부(SEC)의 중앙에서 제2 방향(DR2)으로 연장되어 배치될 수 있다.
제2 전압 연결 배선(CDL2) 중 일부는 제2 방향(DR2)으로 연장된 부분으로부터 제1 방향(DR1)의 일 측으로 돌출되고, 상기 돌출된 부분은 제2 수평 배선(VDD_HP)과 접촉할 수 있다. 제2 전압 연결 배선(CDL2)은 제22 컨택홀(CNT22)을 통해 제2 수평 배선(VDD_HP)과 직접 연결될 수 있다. 또한, 제2 전압 연결 배선(CDL2)은 후술하는 제1 수직 배선(VDD_V)과 전기적으로 연결될 수 있다.
제3 초기화 전압 배선(VIL3) 및 제4 초기화 전압 배선(VIL4)은 제2 방향(DR2)으로 연장될 수 있다. 제3 초기화 전압 배선(VIL3) 및 제4 초기화 전압 배선(VIL4)은 서브 표시 영역(SDA)에서 하부 금속층(BML)과 중첩하며 개구 패턴(TMP)을 우회하며 배치될 수 있다. 제3 초기화 전압 배선(VIL3)은 서브 화소 회로부(SEC)의 좌측에서 제2 방향(DR2)으로 연장되고, 제4 초기화 전압 배선(VIL4)은 서브 화소 회로부(SEC)의 우측에서 제2 방향(DR2)으로 연장될 수 있다. 제3 초기화 전압 배선(VIL3) 중 일부분은 제1 방향(DR1)으로 돌출되어 제1 초기화 전압 분배 패턴(VIP1) 및 제2 반도체층(ACT2)의 일부분과 접촉할 수 있다. 제4 초기화 전압 배선(VIL4) 중 일부분은 제1 방향(DR1)으로 돌출되어 제2 초기화 전압 분배 패턴(VIP2) 및 제2 반도체층(ACT2)의 일부분과 접촉할 수 있다.
도면에 도시하지 않았으나, 제3 초기화 전압 배선(VIL3) 및 제4 초기화 전압 배선(VIL4)은 서브 표시 영역(SDA)과 메인 표시 영역(MDA)의 경계에서 각각 제1 초기화 전압 배선(VIL1) 및 제2 초기화 전압 배선(VIL2)과 전기적으로 연결될 수 있다.
제7 내지 제13 도전 패턴(CP7, CP8, CP9, CP10, CP11, CP12, CP13)은 하부의 절연층들을 관통하는 컨택홀(CNT13~CNT23)을 통해 제1 데이터 도전층보다 하부에 배치된 층들과 연결될 수 있다. 복수의 컨택홀(CNT13~CNT22)들은 각각 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2), 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2), 및 제3 층간 절연층(ILD3) 중 적어도 일부를 관통할 수 있다.
예를 들어, 제7 도전 패턴(CP7)은 제22 컨택홀(CNT22)을 통해 제1 반도체층(ACT1) 및 제2 수평 패턴(VDD_HP)과 접촉할 수 있다. 제7 도전 패턴(CP7)은 제1 트랜지스터(T1) 및 제5 트랜지스터(T5)와 각각 전기적으로 연결될 수 있다. 제8 도전 패턴(CP8)은 제13 컨택홀(CNT8)을 통해 제1 반도체층(ACT1)과 접촉할 수 있다. 제8 도전 패턴(CP8)은 제2 트랜지스터(T2)와 전기적으로 연결될 수 있다.
제9 도전 패턴(CP9)은 제16 컨택홀(CNT16)을 통해 제1 트랜지스터(T1)의 제2 게이트 전극(GT2)과 접촉할 수 있다. 또한, 제9 도전 패턴(CP9)은 제17 컨택홀(CNT17)을 통해 제2 반도체층(ACT2)과 접촉할 수 있다. 제9 도전 패턴(CP9)은 제1 트랜지스터(T1)의 제2 게이트 전극(GT2), 및 제3 트랜지스터(T3)와 전기적으로 연결될 수 있다. 제10 도전 패턴(CP10)은 제19 컨택홀(CNT19)을 통해 제1 초기화 전압 분배 패턴(VIP1)과 연결될 수 있다. 또한, 제10 도전 패턴(CP10)은 제18 컨택홀(CNT18)을 통해 제2 반도체층(ACT2)과 연결될 수 있다. 제10 도전 패턴(CP10)은 제1 초기화 전압 분배 패턴(VIP1), 및 제4 트랜지스터(T4)와 각각 전기적으로 연결될 수 있다.
제11 도전 패턴(CP11)은 제14 컨택홀(CNT14)을 통해 제1 반도체층(ACT1)과 연결되고, 제15 컨택홀(CNT15)을 통해 제2 반도체층(ACT2)과 연결될 수 있다. 제11 도전 패턴(CP11)은 제3 트랜지스터(T3) 및 제6 트랜지스터(T6)와 각각 전기적으로 연결될 수 있다.
제12 도전 패턴(CP12)은 제23 컨택홀(CNT23)을 통해 제2 반도체층(ACT2) 및 제2 초기화 전압 분배 패턴(VIP2)과 각각 연결될 수 있다. 제12 도전 패턴(CP12)은 제4 초기화 전압 배선(VIL4)과 전기적으로 연결될 수 있다.
제13 도전 패턴(CP13)은 제21 컨택홀(CNT21)을 통해 제1 반도체층(ACT1)과 연결되고, 제20 컨택홀(CNT20)을 통해 제2 반도체층(ACT2)과 연결될 수 있다. 제13 도전 패턴(CP13)은 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)와 각각 전기적으로 연결될 수 있다.
제2 데이터 도전층은 서브 표시 영역(SDA)에 배치된 복수의 데이터 배선(DTL)들, 제1 수직 배선(VDD_V) 및 제2 연결 패턴(CNE2)을 포함할 수 있다.
복수의 데이터 배선(DTL)들은 제2 방향(DR2)으로 연장될 수 있다. 데이터 배선(DTL)들도 서브 표시 영역(SDA)에서 하부 금속층(BML)과 중첩하며 개구 패턴(TMP)을 우회하며 배치될 수 있다. 데이터 배선(DTL)들 중 어느 하나는 서브 화소 회로부(SEC)의 좌측에서 제2 방향(DR2)으로 연장되고, 다른 2개의 데이터 배선(DTL)들은 서브 화소 회로부(SEC)의 중앙을 가로지르며 제2 방향(DR2)으로 연장될 수 있다. 데이터 배선(DTL)들 각각은 제7 컨택부(CT7)를 통해 제8 도전 패턴(CP8)과 전기적으로 연결될 수 있다.
제1 수직 배선(VDD_V)은 제2 방향(DR2)으로 연장될 수 있다. 제1 수직 배선(VDD_V)도 서브 표시 영역(SDA)에서 하부 금속층(BML)과 중첩하며 개구 패턴(TMP)을 우회하며 배치될 수 있다. 제1 수직 배선(VDD_V)은 서브 화소 회로부(SEC)의 중앙을 가로지르며 제2 방향(DR2)으로 연장될 수 있다. 제1 수직 배선(VDD_V)은 제6 컨택부(CT6)를 통해 제2 전압 분배 라인(CDL2)과 전기적으로 연결될 수 있다.
제2 연결 패턴(CNE2)은 제5 컨택부(CT5)를 통해 제13 도전 패턴(CP13)과 연결될 수 있다. 제2 연결 패턴(CNE2)은 제13 도전 패턴(CP13)을 통해 제1 반도체층(ACT1)의 제6 트랜지스터(T6)와 전기적으로 연결될 수 있다.
서브 화소(SPX)의 발광 소자(ED1, ED2, ED3)은 각각 서브 화소 전극(SAE1, SAE2, SAE3)을 포함할 수 있다. 서브 화소 전극(SAE1, SAE2, SAE3)은 각각 서브 발광 영역(SEA1, SEA2, SEA3)에 대응하여 배치될 수 있다. 제1 서브 화소 전극(SAE1)과 제2 서브 화소 전극(SAE2)은 서로 제2 방향(DR2)으로 이격되어 배치되고, 제3 서브 화소 전극(SAE3)은 제1 서브 화소 전극(SAE1) 및 제2 서브 화소 전극(SAE2)과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 제1 내지 제3 서브 화소 전극(SAE1, SAE2, SAE3)들 각각은 제2 화소 컨택홀(CNTA2)을 통해 서로 다른 제2 연결 패턴(CNE2)과 연결될 수 있다.
한편, 서브 표시 영역(SDA)의 투과부(EOA)는 복수의 도전층들, 및 반도체층들이 배치되지 않은 영역일 수 있다. 투과부(EOA)는 하부 금속층(BML)의 개구 패턴(TMP)과 중첩하는 영역으로서, 제1 버퍼층(BF1) 상에 배치된 복수의 절연층들이 제거된 영역일 수 있다. 예를 들어, 투과부(EOA)는 제2 버퍼층(BF2), 제1 및 제2 게이트 절연층(GI1, GI2), 및 제1 내지 제3 층간 절연층(ILD1, ILD2, ILD3)이 제거된 영역일 수 있다. 투과부(EOA)에는 제1 버퍼층(BF1) 상에 제1 비아층(VIA1)이 직접 배치되며, 그 상에는 박막 봉지층(TFEL)이 배치될 수 있다. 표시 장치(10)는 서브 표시 영역(SDA)에서 서브 화소(SPX)들이 배치된 영역과 투과부(EOA) 간에 단차가 형성될 수 있다. 예를 들어, 제1 비아층(VIA1) 중 서브 화소(SPX)와 중첩하는 영역에 배치된 부분의 높이는 투과부(EOA)에 배치된 부분의 높이보다 높을 수 있다. 박막 봉지층(TFEL)의 제1 봉지층(TFE1)도 서브 화소(SPX)와 중첩하는 영역에 배치된 부분과 투과부(EOA)에 배치된 부분의 높이가 서로 다를 수 있다.
서브 표시 영역(SDA)에는 복수의 개구 패턴(TMP)들 및 투과부(EOA)들이 배치되고, 제1 서브 표시 영역(SDA1)과 제2 서브 표시 영역(SDA2)의 경계는 복수의 개구 패턴(TMP)들의 배치와 무관하게 형성될 수 있다. 즉, 제1 서브 표시 영역(SDA1)과 제2 서브 표시 영역(SDA2)의 경계는 몇몇 개구 패턴(TMP)들과 중첩하도록 형성될 수 있다. 개구 패턴(TMP)은 제1 서브 표시 영역(SDA1)과 제2 서브 표시 영역(SDA2)에 무관한 패턴이지만, 투과부(EOA)는 제1 서브 표시 영역(SDA1)에만 형성될 수 있다. 예를 들어, 개구 패턴(TMP) 중 제1 서브 표시 영역(SDA1)과 제2 서브 표시 영역(SDA2)의 경계와 중첩하는 개구 패턴(TMP)에서, 그 상에 배치된 투과부(EOA)는 평면도 상 크기가 상대적으로 작을 수 있다.
도 18은 일 실시예에 따른 표시 장치의 제1 서브 표시 영역과 제2 서브 표시 영역의 경계에서 투과부의 구조를 보여주는 개략적인 평면도이다. 도 19는 도 18의 S1-S1'선을 따라 자른 단면도이다. 도 18은 제1 서브 표시 영역(SDA1)과 제2 서브 표시 영역(SDA2)의 경계에 배치된 개구 패턴(TMP)들의 배치를 보여주는 평면도이고, 도 19는 제2 투과부(EOA2)를 가로지르는 단면도이다.
도 18 및 도 19를 참조하면, 표시 장치(10)는 서로 다른 크기의 제1 투과부(EOA1) 및 제2 투과부(EOA2)를 포함할 수 있다. 제1 투과부(EOA1)는 제1 서브 표시 영역(SDA1) 내에 배치된 개구 패턴(TMP)과 중첩하는 투과부일 수 있다. 제2 투과부(EOA2)는 제1 서브 표시 영역(SDA1)과 제2 서브 표시 영역(SDA2)의 경계에 걸쳐 배치된 개구 패턴(TMP)과 중첩하는 투과부일 수 있다. 표시 장치(10)는 투과부(EOA1, EOA2)들이 제1 서브 표시 영역(SDA1) 내에서만 개구 패턴(TMP) 상에 형성될 수 있고, 제1 서브 표시 영역(SDA1)과 제2 서브 표시 영역(SDA2)의 경계에 걸쳐 배치된 개구 패턴(TMP) 상에서는 투과부가 제2 서브 표시 영역(SDA2)에는 형성되지 않을 수 있다.
그에 따라, 제1 투과부(EOA1)는 개구 패턴(TMP)의 형상과 유사하게 평면도 상 완전한 원형의 형상을 가질 수 있다. 반면, 제2 투과부(EOA2)는 개구 패턴(TMP)의 형상과 달리 제1 서브 표시 영역(SDA1)과 제2 서브 표시 영역(SDA2)의 경계를 따른 형상을 가질 수 있다. 제2 투과부(EOA2)는 제2 서브 표시 영역(SDA2)과 접하도록 형성되며, 제1 투과부(EOA1)의 평면도 상 면적은 제2 투과부(EOA2)의 평면도 상 면적보다 클 수 있다.
표시 장치(10)는 서브 표시 영역(SDA)에 배치된 서브 화소(SPX)들 및 투과부(EOA)의 배열과 메인 표시 영역(MDA)에 배치된 메인 화소(MPX)들의 배열이 서로 다를 수 있다. 화소(MPX, SPX) 배열의 차이는 발광 영역들의 배열, 및 단위 면적 당 발광 영역의 밀도에 차이를 가져올 수 있고, 표시 장치(10)는 서로 다른 표시 영역 사이의 경계가 시인될 수 있다. 일 실시예에 따르면, 표시 장치(10)는 서브 표시 영역(SDA)의 최외곽부, 또는 제2 서브 표시 영역(SDA2)에 배치된 추가 발광 요소들을 더 포함하여 서로 다른 표시 영역들 간의 경계가 시인되는 것을 방지할 수 있다.
도 20은 일 실시예에 따른 표시 장치의 메인 표시 영역과 서브 표시 영역에 배치된 화소 전극들의 배치를 보여주는 평면도이다. 도 21은 도 20의 화소 전극들과 연결 전극들의 배치를 보여주는 평면도이다. 도 22는 일 실시예에 따른 표시 장치의 화소 전극들의 구조를 보여주는 단면도이다.
도 20 내지 도 22를 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 영역(DA) 중 메인 표시 영역(MDA)에 배치된 메인 화소 전극(AE)들, 및 서브 표시 영역(SDA)에 배치된 서브 화소 전극(SAE)들과 더미 화소 전극(DAE)들을 포함할 수 있다.
복수의 화소 전극(AE)들은 메인 표시 영역(MDA)에 배치되어 상술한 바와 같은 배열을 가질 수 있다. 예를 들어, 서로 다른 화소 전극(AE1, AE2, AE3)들 중 인접한 두 화소 전극(AE)은 제4 방향(DR4) 또는 제5 방향(DR5)으로 이격될 수 있다. 화소 전극(AE1, AE2, AE3)들은 후술하는 서브 화소 전극(SAE) 및 더미 화소 전극(DAE)과의 구분을 위해 '메인 화소 전극'이라 지칭될 수 있다.
복수의 서브 화소 전극(SAE)들은 서브 표시 영역(SDA), 예를 들어 제1 서브 표시 영역(SDA1)과 제2 서브 표시 영역(SDA2)에 배치될 수 있다. 서브 화소 전극(SAE)들은 화소 전극(AE)들과 달리 제1 방향(DR1) 또는 제2 방향(DR2)으로 이격되어 배치될 수 있다. 도 18에서는 제2 서브 표시 영역(SDA2)에 배치된 서브 화소 전극(SAE)들이 도시되어 있다.
복수의 더미 화소 전극(DAE)들은 서브 표시 영역(SDA) 중 제2 서브 표시 영역(SDA2)에 배치될 수 있다. 더미 화소 전극(DAE)들은 제1 서브 표시 영역(SDA1)에는 배치되지 않고, 제1 서브 표시 영역(SDA1)과 메인 표시 영역(MDA) 사이의 제2 서브 표시 영역(SDA2)에만 배치될 수 있다. 더미 화소 전극(DAE)들은 메인 화소 전극(AE)과 실질적으로 동일한 배열을 가질 수 있다. 예를 들어, 인접한 더미 화소 전극(DAE)들은 서로 제4 방향(DR4) 또는 제5 방향(DR5)으로 이격될 수 있다. 더미 화소 전극(DAE)들은 화소 전극(AE1, AE2, AE3)들과 함께 제4 방향(DR4) 또는 제5 방향(DR5)으로 배열될 수 있다.
메인 화소 전극(AE)과 더미 화소 전극(DAE)들의 배열이 동일함에 따라, 제1 메인 화소 전극(AE1)과 제2 방향(DR2)으로 이격된 더미 화소 전극(DAE)은 제3 더미 화소 전극(DAE3)일 수 있다. 제2 메인 화소 전극(AE2)과 제2 방향(DR2)으로 이격된 더미 화소 전극(DAE)은 제2 더미 화소 전극(DAE2)이고, 제3 메인 화소 전극(AE3)과 이격된 더미 화소 전극(DAE)은 제1 더미 화소 전극(DAE1)일 수 있다.
메인 화소 전극(AE), 서브 화소 전극(SAE), 및 더미 화소 전극(DAE)들 상에는 각각 발광층(EL1, EL2, EL3)과 공통 전극(CE)이 배치될 수 있다. 각 화소 전극들은 발광 소자(ED1, ED2, ED3)의 애노드 전극일 수 있고, 각 화소 전극들을 포함하는 발광 소자(ED1, ED2, ED3)들은 표시 영역(DA)에서 광을 방출할 수 있다. 다시 말해, 메인 표시 영역(MDA)은 메인 화소 전극(AE1, AE2, AE3)을 포함하는 발광 소자(ED1, ED2, ED3)들에 의해 광이 방출되고, 서브 표시 영역(SDA), 예를 들어 제2 서브 표시 영역(SDA2)에서는 서브 화소 전극(SAE) 및 더미 화소 전극(DAE)을 포함하는 발광 소자(ED1, ED2, ED3)들에 의해 광이 방출될 수 있다.
메인 표시 영역(MDA)에서 메인 화소 전극(AE)을 포함하는 발광 소자(ED1, ED2, ED3)들은 도 9 내지 도 11에서 상술한 화소 회로부(EAC1, EAC2)와 전기적으로 연결될 수 있다. 메인 표시 영역(MDA)의 메인 화소 전극(AE)들은 각각 화소 회로부(EAC1, EAC2)의 제1 트랜지스터(T1) 및 제6 트랜지스터(T6)와 전기적으로 연결될 수 있다. 서브 표시 영역(SDA)에서 서브 화소 전극(SAE)을 포함하는 발광 소자(ED1, ED2, ED3)들은 도 14 내지 도 17에서 상술한 서브 화소 회로부(SEC)와 전기적으로 연결될 수 있다. 서브 표시 영역(SDA)의 서브 화소 전극(SAE)들은 각각 서브 화소 회로부(SEC)의 제1 트랜지스터(T1) 및 제6 트랜지스터(T6)와 전기적으로 연결될 수 있다. 메인 화소 전극(AE)과 서브 화소 전극(SAE)은 각각 화소 회로부(EAC1, EAC2) 및 서브 화소 회로부(SEC)와 중첩하도록 배치된 화소 전극일 수 있다.
더미 화소 전극(DAE)들은 각각 서브 표시 영역(SDA)에 배치된 복수의 서브 화소(SPX)들의 주변을 둘러싸도록 배치될 수 있다. 도 20에서는 서브 표시 영역(SDA)의 일부분만을 도시하고 있으나, 도 5에 도시된 바와 같이 서브 표시 영역(SDA)의 최외곽부에는 복수의 더미 화소 전극(DAE)들에 의한 더미 발광 영역(DEA1, DEA2, DEA3)들이 배치될 수 있다. 더미 화소 전극(DAE)들은 메인 표시 영역(MDA)의 메인 화소 전극(AE1, AE2, AE3)들에 의해 둘러싸일 수 있다. 서브 표시 영역(SDA)의 중앙으로부터 메인 표시 영역(MDA)으로 갈수록 서브 화소 전극(SAE)들, 더미 화소 전극(DAE)들 및 메인 화소 전극(AE)들이 순차적으로 배치될 수 있다.
일 실시예에 따른 표시 장치(10)는 서브 표시 영역(SDA)에 배치되되 메인 표시 영역(MDA)의 메인 화소 전극(AE)과 전기적으로 연결된 더미 화소 전극(DAE)을 포함할 수 있다. 더미 화소 전극(DAE)은 화소 회로부와 중첩하지 않는 화소 전극일 수 있고, 메인 표시 영역(MDA)의 메인 화소 전극(AE1, AE2, AE3)과 동일한 전기 신호가 인가될 수 있다. 즉, 더미 화소 전극(DAE)은 화소 회로부로부터 직접 발광 신호가 전달되지 않고, 메인 표시 영역(MDA)의 메인 화소 전극(AE)으로부터 발광 신호를 전달받을 수 있다.
예시적인 실시예에서, 메인 화소 전극(AE)과 더미 화소 전극(DAE)은 연결 전극(BE1, BE2, BE3)을 통해 직접 연결될 수 있다. 제1 더미 화소 전극(DAE1)은 제1 연결 전극(BE1)을 통해 제1 메인 화소 전극(AE1)과 연결될 수 있다. 제2 더미 화소 전극(DAE2)은 제2 연결 전극(BE2)을 통해 제2 메인 화소 전극(AE2)과 연결되고, 제3 더미 화소 전극(DAE3)은 제3 연결 전극(BE3)을 통해 제3 메인 화소 전극(AE3)과 연결될 수 있다. 도 20 및 도 21의 표시 장치(10)는 더미 화소 전극(DAE)들과 메인 화소 전극(AE1, AE2, AE3)들, 및 연결 전극(BE1, BE2, BE3)들이 각각 제3 비아층(VIA3) 상에 직접 배치되고, 서로 일체화될 수 있다. 다만, 이에 제한되지 않는다. 적어도 더미 화소 전극(DAE)들과 메인 화소 전극(AE)들은 제3 비아층(VIA3) 상에 직접 배치되되, 연결 전극(BE1, BE2, BE3)은 다른 층에 배치될 수도 있다.
더미 화소 전극(DAE)들 각각은 인접한 메인 화소 전극(AE)과 연결될 수 있고, 이들을 연결하는 연결 전극(BE1, BE2, BE3)들은 더미 화소 전극(DAE)들 사이, 또는 더미 화소 전극(DAE)과 메인 화소 전극(AE) 사이에 배치될 수 있다. 연결 전극(BE1, BE2, BE3)들은 서브 표시 영역(SDA)에서 화소 전극들과 중첩하지 않도록 이들을 우회하여 배치될 수 있다. 예를 들어, 제1 메인 화소 전극(AE1)과 제1 더미 화소 전극(DAE1)을 연결하는 제1 연결 전극(BE1)은 제2 더미 화소 전극(DAE2)과 제3 더미 화소 전극(DAE3) 사이에 배치될 수 있다. 제1 연결 전극(BE1)은 제1 메인 화소 전극(AE1)과 제1 더미 화소 전극(DAE1) 사이에 배치된 제2 더미 화소 전극(DAE2)을 우회하여 배치될 수 있다. 이와 유사하게, 제2 메인 화소 전극(AE2)과 제2 더미 화소 전극(DAE2)을 연결하는 제2 연결 전극(BE2)은 제1 메인 화소 전극(AE1)과 제3 메인 화소 전극(DAE1) 사이에 배치될 수 있다. 제3 메인 화소 전극(AE3)과 제3 더미 화소 전극(DAE3)을 연결하는 제3 연결 전극(BE3)은 제1 더미 화소 전극(DAE1)을 우회하도록 배치될 수 있다. 제3 연결 전극(BE3)은 일부분이 인접하여 배치된 제1 더미 화소 전극(DAE1)과 제2 더미 화소 전극(DAE2) 사이에 배치될 수 있다. 제3 연결 전극(BE3)은 제1 더미 화소 전극(DAE1)을 둘러싸도록 배치될 수 있다.
연결 전극(BE1, BE2, BE3)이 메인 화소 전극(AE) 및 더미 화소 전극(DAE)과 동일한 층에 배치됨에 따라, 제3 비아층(VIA3) 상에 배치된 패턴들 사이의 간격이 서로 다를 수 있다. 예를 들어, 메인 표시 영역(MDA)에서 메인 화소 전극(AE)들 사이에는 연결 전극(BE1, BE2, BE3))이 배치되지 않고, 메인 표시 영역(MDA)에서 제3 비아층(VIA3) 상에 배치된 도전층의 패턴들 간격(D1)은 메인 화소 전극(AE)들 사이의 간격과 동일할 수 있다. 반면, 서브 표시 영역(SDA)에서 메인 화소 전극(AE)과 더미 화소 전극(DAE) 사이, 또는 더미 화소 전극(DAE)들 사이에는 연결 전극(BE1, BE2, BE3)이 배치될 수 있다. 서브 표시 영역(SDA) 중 더미 화소 전극(DAE)이 배치된 영역에서 제3 비아층(VIA3) 상에 배치된 도전층의 패턴들 간격(D2)은 메인 화소 전극(AE)과 더미 화소 전극(DAE) 사이, 또는 더미 화소 전극(DAE)들 사이의 간격보다 작을 수 있다.
다만, 이는 메인 화소 전극(AE)들과 더미 화소 전극(DAE)들, 및 연결 전극(BE1, BE2, BE3)의 배치에 대한 하나의 예시에 불과하며, 이들의 배치 및 구조는 다양하게 변형될 수 있다. 표시 장치(10)는 서브 표시 영역(SDA)의 최외곽에 배치된 복수의 더미 화소 전극(DAE)들을 포함하고, 더미 화소 전극(DAE)들은 인접한 메인 화소 전극(AE)과 연결된 구조를 갖는 범위 내에서 다양한 배치 구조를 가질 수 있다.
메인 표시 영역(MDA)의 메인 화소 전극(AE)에 발광 신호가 인가되어 메인 표시 영역(MDA)의 발광 소자(ED1, ED2, ED3)들이 발광할 때, 상기 발광 신호는 서브 표시 영역(SDA)의 더미 화소 전극(DAE)에도 전달될 수 있다. 더미 화소 전극(DAE)을 포함하는 발광 소자(ED1, ED2, ED3)들은 메인 표시 영역(MDA)의 발광 소자(ED1, ED2, ED3)들과 함께 발광할 수 있다. 메인 표시 영역(MDA)의 메인 화소(MPX)들과 서브 표시 영역(SDA)의 서브 화소(SPX)들에 배치된 발광 소자(ED1, ED2, ED3)들은 서로 개별적으로 발광할 수 있다. 다만, 서브 표시 영역(SDA)의 더미 화소 전극(DAE)을 포함하는 발광 소자(ED1, ED2, ED3)들은 메인 표시 영역(MDA)의 메인 화소(MPX)들 중 일부와 함께 발광할 수 있다. 표시 장치(10)는 메인 표시 영역(MDA)과 서브 표시 영역(SDA)의 경계에 배치된 추가 발광 요소들을 포함하여 구조적 차이로 인한 경계부가 시인되는 것을 줄일 수 있다.
일 실시예에 따르면, 표시 장치(10)의 메인 화소 전극(AE1, AE2, AE3)들은 더미 화소 전극(DAE)과 전기적으로 연결되지 않은 독립 화소 전극(AE#1), 및 더미 화소 전극(DAE)과 전기적으로 연결된 연결 화소 전극(AE#2)을 포함할 수 있다. 연결 화소 전극(AE#2)은 서브 표시 영역(SDA)과 인접하여 배치되어 연결 전극(BE1, BE2, BE3)을 통해 더미 화소 전극(DAE)과 전기적으로 연결된 화소 전극들일 수 있다. 독립 화소 전극(AE#1)은 메인 화소 전극(AE1, AE2, AE3)들 중 연결 화소 전극(AE#2) 이외의 화소 전극들일 수 있다. 독립 화소 전극(AE#1)은 메인 표시 영역(MDA) 전면에 걸쳐 배치되고, 연결 화소 전극(AE#2)들은 메인 표시 영역(MDA) 중 서브 표시 영역(SDA)을 둘러싸는 영역에만 배치될 수 있다.
독립 화소 전극(AE#1)은 하나의 발광 소자의 발광을 위한 전기 신호가 인가되는 반면, 연결 화소 전극(AE#2)은 하나 이상의 발광 소자의 발광을 위한 전기 신호가 인가될 수 있다. 예를 들어, 독립 화소 전극(AE#1)은 그에 대응되는 발광 소자(ED1, ED2, ED3)만을 위한 전기 신호가 인가될 수 있다. 반면, 연결 화소 전극(AE#2)은 그에 대응되는 발광 소자(ED1, ED2, ED3)에 더하여 이와 연결된 더미 화소 전극(DAE)에 대응되는 발광 소자의 발광을 위한 전기 신호가 인가될 수 있다. 그에 따라, 메인 화소 전극(AE1, AE2, AE3)과 연결된 화소 회로부(EAC1, EAC2)들 중, 독립 화소 전극(AE#1)과 연결된 화소 회로부와 연결 화소 전극(AE#2)과 연결된 화소 회로부의 구조가 다를 수 있다.
도 23은 일 실시예에 따른 표시 장치의 일 메인 화소의 반도체층을 보여주는 평면도이다.
도 23을 참조하면, 표시 장치(10)는 메인 표시 영역(MDA)에 배치된 화소 회로부(EAC#1, EAC#2)로서, 독립 화소 전극(AE#1)과 전기적으로 연결된 독립 화소 회로부(EAC#1), 및 연결 화소 전극(AE#2)과 전기적으로 연결된 연결 화소 회로부(EAC#2)를 포함할 수 있다. 독립 화소 회로부(EAC#1)의 제1 반도체층(ACT1_1)은 구동 트랜지스터인 제1 트랜지스터(T1_1)의 채널층을 포함할 수 있다. 독립 화소 회로부(EAC#1)의 제1 트랜지스터(T1_1) 채널층은 도 9 내지 도 11에서 상술한 바와 동일한 구조를 가질 수 있다. 연결 화소 회로부(EAC#2)의 제1 반도체층(ACT1_2)도 구동 트랜지스터인 제1 트랜지스터(T1_2)의 채널층을 포함할 수 있다. 일 실시예에 따르면 연결 화소 회로부(EAC#2)의 제1 트랜지스터(T1_2) 채널층은 독립 화소 회로부(EAC#1)의 제1 트랜지스터(T1_1) 채널층보다 길이가 더 길 수 있다. 연결 화소 회로부(EAC#2)의 제1 트랜지스터(T1_2) 채널층은 두개의 발광 소자, 예를 들어 메인 표시 영역(MDA)과 서브 표시 영역(SDA)에 배치된 발광 소자들에 각각 발광 신호를 전달하기 위해 더 긴 길이를 가질 수 있다.
도 24는 다른 실시예에 따른 표시 장치의 일부분을 보여주는 단면도이다.
도 24를 참조하면, 일 실시예에 따른 표시 장치(10)는 메인 화소 전극(AE)과 더미 화소 전극(DAE)을 연결하는 연결 전극(BE)이 화소 전극들과 다른 층에 배치될 수 있다. 일 예로, 연결 전극(BE)은 제2 데이터 도전층과 동일한 층에 배치될 수 있다. 연결 전극(BE)은 제1 비아층(VIA1) 상에 직접 배치될 수 있고, 메인 화소 전극(AE)과 더미 화소 전극(DAE)은 제2 비아층(VIA2)과 제3 비아층(VIA3)을 관통하는 컨택홀을 통해 각각 연결 전극(BE)과 연결될 수 있다. 다만, 이에 제한되지 않으며, 연결 전극(BE)은 제2 비아층(VIA2) 상에 직접 배치될 수도 있다.
연결 전극(BE)이 화소 전극보다 하부의 층에 배치됨에 따라, 제3 비아층(VIA3) 상에서 메인 화소 전극(AE)들 사이의 간격, 메인 화소 전극(AE)과 더미 화소 전극(DAE) 사이의 간격, 및 더미 화소 전극(DAE)들 사이의 간격은 서로 동일할 수 있다. 메인 화소 전극(AE)들과 더미 화소 전극(DAE)들이 동일한 배열을 가질 수 있다. 메인 화소 전극(AE)들과 더미 화소 전극(DAE)들 사이에 동일 층에서 연결 전극(BE)이 배치되지 않음에 따라, 화소 전극(AE, DAE)과 동일 층 상에서 인접한 패턴은 다른 화소 전극(AE, DAE)일 수 있다. 표시 장치(10)는 제3 비아층(VIA3) 상에 배치된 메인 화소 전극(AE)과 더미 화소 전극(DAE)들이 동일한 간격으로 패턴이 형성될 수 있다.
한편, 더미 화소 전극(DAE)들을 포함하는 발광 소자(ED1, ED2, ED3)들도 각각 제1 색, 제2 색, 또는 제3 색의 광을 방출할 수 있다. 더미 화소 전극(DAE)들의 배열은 인접한 메인 화소(MPX) 및 서브 화소(SPX)의 발광 영역에서 방출되는 광의 종류에 따라 달라질 수 있다.
도 25 내지 도 27은 일 실시예에 따른 표시 장치의 화소 전극들과 연결 전극들의 배치를 보여주는 평면도들이다. 도 25 내지 도 27에서는 각각 서브 표시 영역(SDA)의 좌상측, 좌측, 및 우측에 배치된 더미 화소 전극(DAE)들의 배열을 도시하고 있다.
도 25 내지 도 27을 참조하면, 메인 화소 전극(AE)들과 더미 화소 전극(DAE)들의 배열은 실질적으로 동일할 수 있다. 예를 들어, 메인 화소 전극(AE)들과 더미 화소 전극(DAE)들은 인접한 다른 화소 전극과 제4 방향(DR4) 또는 제5 방향(DR5)으로 이격될 수 있다. 다만, 서브 화소 전극(SAE)들의 배열은 메인 화소 전극(AE)들 및 더미 화소 전극(DAE)들의 배열과는 다를 수 있다. 서브 화소(SPX)에서 제1 색의 광을 방출하는 제1 서브 발광 영역(SEA1)과 제2 색의 광을 방출하는 제2 서브 발광 영역(SEA2)은 우측에 배치되고, 제3 색의 광을 방출하는 제3 서브 발광 영역(SEA3)은 좌측에 배치될 수 있다. 제1 서브 발광 영역(SEA1)은 제2 서브 발광 영역(SEA2)의 상측에 배치될 수 있다.
일 실시예에 따르면, 더미 화소 전극(DAE)들의 배열은 인접한 서브 화소(SPX)에서 서브 발광 영역(SEA1, SEA2, SEA3)들의 배열에 따라 다를 수 있다. 서로 인접한 서브 발광 영역(SEA)과 더미 발광 영역(DEA)이 서로 다른 색의 광을 방출하도록, 서브 화소 전극(SAE)과 더미 화소 전극(DAE)의 배열이 결정될 수 있다.
예를 들어, 도 25에 도시된 바와 같이, 서브 표시 영역(SDA)에 배치된 서브 화소(SPX)에서, 좌측 및 상측에 배치된 발광 영역은 제3 서브 발광 영역(SEA3) 및 제1 서브 발광 영역(SEA1)일 수 있다. 그에 대응하여, 제1 서브 표시 영역(SDA1)의 좌상측에 배치된 제2 서브 표시 영역(SDA2)에서, 제1 서브 표시 영역(SDA1)과의 경계에는 제2 더미 화소 전극(DAE2)들이 높은 밀도로 배치될 수 있다. 제2 더미 화소 전극(DAE2)들 사이에는 제1 더미 화소 전극(DAE1) 또는 제3 더미 화소 전극(DAE3)들이 배치될 수 있다. 제2 더미 화소 전극(DAE2)은 동일한 색의 광을 방출하는 제2 서브 화소 전극(SAE2)보다 다른 색의 광을 방출하는 제1 서브 화소 전극(SAE1) 및 제3 서브 화소 전극(SAE3)과 더 인접하여 배치될 수 있다.
도 26 및 도 27에 도시된 바와 같이, 서브 화소(SPX)에서 제1 방향(DR1) 일 측인 우측에는 제1 서브 화소 전극(SAE1) 및 제2 서브 화소 전극(SAE2)이 배치되고, 제1 방향(DR1) 타 측인 좌측에는 제3 서브 화소 전극(SAE3)이 배치된다. 이에 대응하여, 제2 서브 표시 영역(SDA2) 중 제1 서브 표시 영역(SDA1)의 우측에 배치된 제2 서브 표시 영역(SDA2)에는 제1 서브 표시 영역(SDA1)과의 경계에 인접하여 제2 더미 화소 전극(DAE2)들이 반복되어 배치될 수 있다. 반면, 제2 서브 표시 영역(SDA2) 중 제1 서브 표시 영역(SDA1)의 좌측에 배치된 제2 서브 표시 영역(SDA2)에는 제1 서브 표시 영역(SDA1)과의 경계에 인접하여 제1 더미 화소 전극(DAE1) 및 제3 더미 화소 전극(DAE3)들이 교번하여 배치될 수 있다.
제1 서브 표시 영역(SDA1)과 제2 서브 표시 영역(SDA2)의 경계들 중, 제1 서브 표시 영역(SDA1)의 좌측 경계에서 인접하여 배치된 더미 화소 전극(DAE)은 제2 더미 화소 전극(DAE2)이고, 제1 서브 표시 영역(SDA1)의 우측 경계에서 인접하여 배치된 더미 화소 전극(DAE)은 제1 더미 화소 전극(DAE1) 또는 제3 더미 화소 전극(DAE3)일 수 있다. 제1 서브 표시 영역(SDA1)의 좌측 및 우측에서 인접하여 배치된 더미 화소 전극들은 서로 다른 더미 화소 전극일 수 있다.
또한, 제2 서브 표시 영역(SDA2)에서 제2 더미 화소 전극(DAE2)과 인접한 제3 서브 화소 전극(SAE3) 사이의 간격(D3)은 제2 더미 화소 전극(DAE2)과 인접한 제2 서브 화소 전극(SAE2) 사이의 간격(D4)보다 작을 수 있다. 또한, 제2 서브 표시 영역(SDA2)에서 제3 더미 화소 전극(DAE3)과 인접한 제1 서브 화소 전극(SAE1) 사이의 간격(D5)은 제3 더미 화소 전극(DAE3)과 인접한 제3 서브 화소 전극(SAE3) 사이의 간격(D6)보다 작을 수 있다. 일 실시예에 따른 표시 장치(10)는 제2 서브 표시 영역(SDA2)에 배치된 발광 요소들로서, 복수의 더미 화소 전극(DAE)들을 포함하여 메인 표시 영역(MDA)과 서브 표시 영역(SDA) 사이의 발광 요소 밀도 차이에 의한 경계부가 시인되는 것을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
100: 표시 패널
100: 표시 패널
Claims (20)
- 메인 표시 영역, 및 상기 메인 표시 영역에 의해 둘러싸이고 복수의 투과부들이 배치된 서브 표시 영역;
상기 메인 표시 영역에 배치된 복수의 메인 화소 전극들;
상기 서브 표시 영역에 배치된 복수의 서브 화소 전극들, 및 상기 서브 표시 영역에 배치되고 상기 메인 화소 전극들 중 어느 하나와 전기적으로 연결된 복수의 더미 화소 전극들; 및
상기 복수의 메인 서브 화소 전극들 중 어느 하나 및 상기 복수의 더미 화소 전극들 중 어느 하나를 연결하는 복수의 연결 전극들을 포함하고,
상기 서브 표시 영역은 상기 투과부들 및 상기 서브 화소 전극들이 배치된 제1 서브 표시 영역, 및 상기 제1 서브 표시 영역을 둘러싸고 상기 서브 화소 전극들 및 상기 더미 화소 전극들이 배치된 제2 서브 표시 영역을 포함하고,
상기 복수의 연결 전극들은 적어도 일부분이 서로 인접한 상기 더미 화소 전극들 사이, 또는 상기 더미 화소 전극과 인접한 상기 메인 화소 전극 사이에 배치된 표시 장치. - 제1 항에 있어서,
서로 인접한 상기 메인 화소 전극들 사이의 간격, 및 서로 인접한 상기 더미 화소 전극들 사이의 간격은 상기 더미 화소 전극 및 상기 더미 화소 전극과 연결되지 않은 다른 상기 연결 전극 사이의 간격보다 큰 표시 장치. - 제1 항에 있어서,
상기 복수의 메인 화소 전극들 및 상기 복수의 더미 화소 전극들이 서로 이격되어 배치된 배열은 상기 복수의 서브 화소 전극들이 서로 이격되어 배치된 배열과 다른 표시 장치. - 제1 항에 있어서,
상기 복수의 메인 화소 전극들은 상기 메인 화소 전극과 전기적으로 연결된 화소 회로부와 중첩하도록 배치되고,
상기 복수의 서브 화소 전극들은 상기 서브 화소 전극과 전기적으로 연결된 서브 화소 회로부와 중첩하도록 배치되며,
상기 더미 화소 전극들은 상기 화소 회로부 및 상기 서브 화소 회로부와 중첩하지 않는 표시 장치. - 제1 항에 있어서,
상기 메인 화소 전극은 제1 색의 광을 방출하는 발광 소자의 제1 메인 화소 전극, 및 상기 제1 색과 다른 제2 색의 광을 방출하는 발광 소자의 제2 메인 화소 전극을 포함하고,
상기 더미 화소 전극은 상기 제1 메인 화소 전극과 연결되고 상기 제1 색의 광을 방출하는 발광 소자의 제1 더미 화소 전극, 및 상기 제2 메인 화소 전극과 연결되고 상기 제2 색의 광을 방출하는 발광 소자의 제2 더미 화소 전극을 포함하고,
상기 제1 메인 화소 전극과 상기 제1 더미 화소 전극 사이의 간격은 상기 제1 메인 화소 전극과 상기 제2 더미 화소 전극 사이의 간격보다 큰 표시 장치. - 제5 항에 있어서,
상기 서브 화소 전극은 상기 제1 색의 광을 방출하는 발광 소자의 제1 서브 화소 전극, 및 상기 제2 색의 광을 방출하는 발광 소자의 제2 서브 화소 전극을 포함하고,
상기 제1 서브 화소 전극과 상기 제1 더미 화소 전극 사이의 간격은 상기 제2 서브 화소 전극과 상기 제1 더미 화소 전극 사이의 간격보다 큰 표시 장치. - 제1 항에 있어서,
상기 메인 화소 전극은 제1 메인 화소 전극, 제2 메인 화소 전극, 및 상기 제1 메인 화소 전극과 제1 방향으로 이격된 제3 메인 화소 전극을 포함하고,
상기 더미 화소 전극은 상기 제3 메인 화소 전극과 제2 방향으로 이격되고 상기 제1 메인 화소 전극과 제1 연결 전극을 통해 연결된 제1 더미 화소 전극, 및 상기 제2 메인 화소 전극과 상기 제2 방향으로 이격되고 제2 연결 전극을 통해 연결된 제2 더미 화소 전극을 포함하고,
상기 제1 연결 전극은 상기 제2 더미 화소 전극과 상기 제2 방향으로 이격된 표시 장치. - 제7 항에 있어서,
상기 제2 연결 전극은 상기 제1 메인 화소 전극과 상기 제3 메인 화소 전극 사이에 배치된 표시 장치. - 제7 항에 있어서,
상기 더미 화소 전극은 상기 제1 메인 화소 전극과 상기 제2 방향으로 이격되고 제3 연결 전극을 통해 상기 제3 메인 화소 전극과 연결된 제3 더미 화소 전극을 포함하고,
상기 제3 연결 전극은 상기 제1 더미 화소 전극을 둘러싸도록 배치된 표시 장치. - 제7 항에 있어서,
상기 제1 서브 표시 영역과 상기 제2 서브 표시 영역의 경계 중, 상기 제1 서브 표시 영역의 상기 제1 방향의 일 측 경계에서 인접하여 배치된 더미 화소 전극과 상기 제1 서브 표시 영역의 상기 제1 방향의 타 측 경계에서 인접하여 배치된 더미 화소 전극은 서로 다른 표시 장치. - 제1 항에 있어서,
상기 복수의 메인 화소 전극은 상기 더미 화소 전극과 전기적으로 연결된 복수의 연결 화소 전극들, 및 상기 더미 화소 전극과 연결되지 않은 복수의 독립 화소 전극들을 포함하고,
상기 독립 화소 전극과 전기적으로 연결된 화소 회로부의 제1 트랜지스터는 상기 연결 화소 전극과 전기적으로 연결된 화소 회로부의 제1 트랜지스터와 채널 영역의 길이가 다른 표시 장치. - 제11 항에 있어서,
상기 연결 화소 전극들은 상기 서브 표시 영역을 둘러싸도록 배치되고,
상기 독립 화소 전극들은 상기 연결 화소 전극들을 둘러싸도록 배치된 표시 장치. - 제1 항에 있어서,
상기 서브 표시 영역은 상기 서브 화소 전극들을 포함하는 복수의 서브 화소들을 포함하고,
상기 투과부들 중 어느 하나는 일 방향으로 이격된 상기 복수의 서브 화소들 사이에 배치된 표시 장치. - 제13 항에 있어서,
상기 투과부들은 상기 제1 서브 표시 영역 내에 배치된 제1 투과부, 및 상기 제1 서브 표시 영역과 상기 제2 서브 표시 영역의 경계에서 상기 제2 서브 표시 영역과 접하도록 형성된 제2 투과부를 포함하고,
상기 제1 투과부의 면적은 상기 제2 투과부의 면적보다 큰 표시 장치. - 메인 표시 영역, 및 상기 메인 표시 영역에 의해 둘러싸이고 복수의 투과부들이 배치된 서브 표시 영역을 포함하는 기판;
상기 기판 상에서 상기 메인 표시 영역에 배치된 화소 회로부, 상기 기판 상에서 상기 서브 표시 영역 중 상기 투과부와 비중첩하도록 배치된 서브 화소 회로부, 및 상기 화소 회로부와 상기 서브 화소 회로부 상에 배치된 비아층을 포함하는 박막 트랜지스터층;
상기 비아층 상에 배치되고 상기 메인 표시 영역에서 서로 이격되어 배치된 복수의 메인 화소 전극들;
상기 비아층 상에 배치되고 상기 서브 표시 영역에서 서로 이격되어 배치된 복수의 서브 화소 전극들과 복수의 더미 화소 전극들, 및 상기 더미 화소 전극과 상기 복수의 메인 화소 전극들 중 어느 하나와 각각 전기적으로 연결된 복수의 연결 전극들;
상기 메인 화소 전극, 상기 서브 화소 전극, 및 상기 더미 화소 전극들 상에 각각 배치된 복수의 발광층; 및
상기 복수의 발광층들 상에 배치된 공통 전극을 포함하고,
상기 메인 화소 전극은 상기 화소 회로부와 중첩하고,
상기 서브 화소 전극은 상기 서브 화소 회로부와 중첩하되,
상기 더미 화소 전극은 상기 화소 회로부 및 상기 서브 화소 회로부와 중첩하지 않는 표시 장치. - 제15 항에 있어서,
상기 박막 트랜지스터층은 상기 기판 상에 배치된 하부 금속층,
상기 하부 금속층 상에 배치된 버퍼층,
상기 버퍼층 상에 배치된 제1 반도체층,
상기 제1 반도체층 상에 배치된 게이트 절연층,
상기 게이트 절연층 상에 배치된 게이트 도전층,
상기 게이트 도전층 상에 배치된 층간 절연층,
상기 층간 절연층 상에 배치된 데이터 도전층을 포함하고,
상기 비아층은 상기 데이터 도전층 상에 배치된 표시 장치. - 제16 항에 있어서,
상기 하부 금속층은 상기 화소 회로부 및 상기 서브 화소 회로부와 중첩하되, 상기 투과부와 비중첩하도록 배치된 표시 장치. - 제16 항에 있어서,
상기 투과부는 상기 제1 반도체층, 상기 게이트 절연층, 상기 게이트 도전층, 상기 층간 절연층, 및 상기 데이터 도전층이 배치되지 않고 상기 비아층 중 일부만이 배치된 표시 장치. - 제16 항에 있어서,
상기 서브 표시 영역은 상기 서브 화소 전극들 및 상기 투과부들이 배치된 제1 서브 표시 영역, 및
상기 제1 서브 표시 영역을 둘러싸며 상기 서브 화소 전극들 및 상기 더미 화소 전극들이 배치된 제2 서브 표시 영역을 포함하고,
상기 더미 화소 전극들은 상기 제1 서브 표시 영역을 둘러싸는 표시 장치. - 제19 항에 있어서,
상기 박막 트랜지스터층은 상기 기판 상에 배치되고 상기 투과부와 중첩하도록 형성된 복수의 개구 패턴들을 포함하는 하부 금속층을 포함하고,
상기 투과부는 상기 제1 서브 표시 영역 내에 배치된 제1 투과부, 및
상기 제2 서브 표시 영역과 접하도록 형성되고 면적이 상기 제1 투과부보다 작은 제2 투과부를 포함하는 표시 장치.
Priority Applications (3)
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