KR20240050989A - 표시 장치 - Google Patents
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Abstract
표시 장치가 제공된다. 표시 장치는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역, 상기 표시 영역에 배치되고 서로 이격된 애노드 전극들, 상기 표시 영역에 배치되고 일부분이 상기 애노드 전극 상에 배치된 무기 절연층, 상기 무기 절연층 상에 배치되고, 상기 애노드 전극과 각각 중첩하는 복수의 개구부들을 포함하는 뱅크 구조물, 상기 애노드 전극 상에 배치되고, 상기 뱅크 구조물의 상기 개구부 내에 배치된 복수의 발광층들, 상기 발광층 상에 배치되고, 상기 뱅크 구조물의 상기 개구부 내에 배치된 복수의 캐소드 전극들, 상기 비표시 영역에 배치되고 상기 표시 영역을 둘러싸는 제1 전원 라인, 및 상기 제1 전원 라인과 부분적으로 중첩하고 상기 제1 전원 라인과 상기 표시 영역 사이에 배치된 복수의 관통부들을 포함하는 전원 연결 전극을 포함하고, 상기 뱅크 구조물은 상기 비표시 영역에서 상기 전원 연결 전극 상에 배치되고, 상기 관통부와 중첩하는 복수의 홀 패턴들을 포함하고, 상기 뱅크 구조물은 제1 뱅크층, 및 상기 제1 뱅크층 상에 배치되고 상기 제1 뱅크층과 다른 금속 재료를 포함하는 제2 뱅크층을 포함하고, 상기 제2 뱅크층은 상기 제1 뱅크층의 측벽으로부터 돌출된 팁을 포함한다.
Description
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 전자 기기(Liquid Crystal Display Device), 전계 방출 전자 기기(Field Emission Display Device), 유기 발광 전자 기기(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 이러한 평판 표시 장치 중에서 발광 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함함으로써, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다.
본 발명이 해결하고자 하는 과제는 마스크 공정 없이 각 발광 영역마다 분리된 발광 소자들을 형성하고, 표시 영역에 배치된 구조물과 동일한 재료 및 층으로 이루어진 패드부를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역, 상기 표시 영역에 배치되고 서로 이격된 애노드 전극들, 상기 표시 영역에 배치되고 일부분이 상기 애노드 전극 상에 배치된 무기 절연층, 상기 무기 절연층 상에 배치되고, 상기 애노드 전극과 각각 중첩하는 복수의 개구부들을 포함하는 뱅크 구조물, 상기 애노드 전극 상에 배치되고, 상기 뱅크 구조물의 상기 개구부 내에 배치된 복수의 발광층들, 상기 발광층 상에 배치되고, 상기 뱅크 구조물의 상기 개구부 내에 배치된 복수의 캐소드 전극들, 상기 비표시 영역에 배치되고 상기 표시 영역을 둘러싸는 제1 전원 라인, 및 상기 제1 전원 라인과 부분적으로 중첩하고 상기 제1 전원 라인과 상기 표시 영역 사이에 배치된 복수의 관통부들을 포함하는 전원 연결 전극을 포함하고, 상기 뱅크 구조물은 상기 비표시 영역에서 상기 전원 연결 전극 상에 배치되고, 상기 관통부와 중첩하는 복수의 홀 패턴들을 포함하고, 상기 뱅크 구조물은 제1 뱅크층, 및 상기 제1 뱅크층 상에 배치되고 상기 제1 뱅크층과 다른 금속 재료를 포함하는 제2 뱅크층을 포함하고, 상기 제2 뱅크층은 상기 제1 뱅크층의 측벽으로부터 돌출된 팁을 포함한다.
상기 전원 연결 전극의 상기 관통부 상에 배치된 제1 절연 패턴, 및 상기 제1 절연 패턴 상에 배치된 제2 절연 패턴을 더 포함하고, 상기 홀 패턴은 상기 제1 절연 패턴 및 상기 제2 절연 패턴을 관통할 수 있다.
상기 무기 절연층은 상기 애노드 전극의 상면과 각각 접촉하지 않고, 상기 애노드 전극과 상기 무기 절연층 사이에 배치된 잔여 패턴을 더 포함할 수 있다.
상기 전원 연결 전극은 상기 애노드 전극과 동일한 층에 배치되고, 상기 제1 절연 패턴은 상기 잔여 패턴과 동일한 재료를 포함하고, 상기 제2 절연 패턴은 상기 무기 절연층과 동일한 재료를 포함할 수 있다.
상기 발광층은 일부분이 상기 애노드 전극과 상기 무기 절연층 사이에 배치될 수 있다.
상기 제1 절연 패턴은 상기 관통부의 내측 측벽을 덮도록 배치될 수 있다.
상기 비표시 영역에 배치되고 상기 제1 전원 라인과 상기 전원 연결 전극 사이에 배치된 브릿지 전극을 더 포함하고, 상기 브릿지 전극은 상기 제1 전원 라인 및 상기 전원 연결 전극과 직접 접촉할 수 있다.
상기 홀 패턴의 면적은 상기 관통부의 면적보다 작을 수 있다.
상기 제1 뱅크층은 알루미늄(Al)을 포함하고, 상기 제2 뱅크층은 티타늄(Ti)을 포함할 수 있다.
상기 캐소드 전극은 각각 상기 제1 뱅크층의 측면과 직접 접촉할 수 있다.
상기 홀 패턴들은 상기 제1 전원 라인과 중첩하지 않을 수 있다.
상기 비표시 영역에서 상기 제1 전원 라인과 상기 표시 영역 사이에 배치된 게이트 구동부를 더 포함하고, 상기 전원 연결 전극은 상기 게이트 구동부와 중첩하고, 상기 복수의 홀 패턴들 중 적어도 일부는 상기 게이트 구동부와 중첩할 수 있다.
상기 제2 뱅크층 상에서 상기 개구부를 둘러싸도록 배치되고, 상기 발광층과 동일한 재료를 포함하는 복수의 유기 패턴들; 및 상기 유기 패턴 상에 배치되고 상기 캐소드 전극과 동일한 재료를 포함하는 복수의 전극 패턴들을 더 포함할 수 있다.
상기 뱅크 구조물 상에 배치된 제1 봉지층, 상기 제1 봉지층 상에 배치된 제2 봉지층, 및 상기 제2 봉지층 상에 배치된 제3 봉지층을 포함하는 박막 봉지층; 및 상기 박막 봉지층 상에 배치되고 복수의 터치 절연층들 및 상기 터치 절연층들 사이에 배치된 터치 전극을 포함하는 터치층을 더 포함할 수 있다.
상기 터치층 상에서 상기 터치 전극과 중첩하도록 배치되고, 상기 뱅크 구조물의 상기 개구부와 각각 중첩하는 복수의 개구홀들을 포함하는 차광층; 및 상기 차광층 상에서 상기 개구홀들 각각에 배치된 복수의 컬러 필터를 더 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역, 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 상기 비표시 영역에 배치된 제1 전원 라인, 상기 표시 영역 및 상기 비표시 영역에서 상기 제1 전원 라인 상에 배치된 보호층, 상기 표시 영역에서 상기 보호층 상에 배치된 애노드 전극, 및 상기 비표시 영역에서 상기 보호층 상에 배치되고 상기 제1 전원 라인과 전기적으로 연결되며 복수의 관통부들을 포함하는 전원 연결 전극, 상기 애노드 전극 상에 부분적으로 배치된 잔여 패턴, 및 상기 비표시 영역에서 상기 관통부와 부분적으로 중첩하는 복수의 제1 절연 패턴들, 상기 잔여 패턴 상에 배치되고 상기 애노드 전극과 부분적으로 중첩하는 무기 절연층, 및 상기 제1 절연 패턴 및 상기 전원 연결 전극 상에 배치된 제2 절연 패턴들, 상기 무기 절연층 및 상기 전원 연결 전극 상에 배치되고, 상기 애노드 전극과 중첩하는 복수의 개구부들, 및 상기 관통부와 중첩하며 상기 제1 절연 패턴 및 상기 제2 절연 패턴을 관통하는 복수의 홀 패턴들을 포함하는 뱅크 구조물, 상기 뱅크 구조물의 상기 개구부 내에서 상기 애노드 전극 상에 배치된 활성층, 및 상기 활성층 상에 배치된 캐소드 전극을 포함하고, 상기 뱅크 구조물은 제1 뱅크층, 및 상기 제1 뱅크층 상에 배치되고 상기 제1 뱅크층과 다른 금속 재료를 포함하는 제2 뱅크층을 포함하고, 상기 제2 뱅크층은 상기 제1 뱅크층의 측벽으로부터 돌출된 팁을 포함한다.
상기 홀 패턴들은 상기 제1 전원 라인과 중첩하지 않고 상기 비표시 영역에서 상기 제1 전원 라인과 상기 표시 영역 사이에 배치될 수 있다.
상기 제1 절연 패턴은 상기 관통부의 내측 측벽을 덮도록 배치되고, 상기 홀 패턴의 면적은 상기 관통부의 면적보다 작을 수 있다.
상기 비표시 영역에 배치되고 상기 제1 전원 라인과 상기 전원 연결 전극 사이에 배치된 브릿지 전극을 더 포함할 수 있다.
상기 캐소드 전극은 상기 제1 뱅크층의 측면과 직접 접촉할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 금속 재료를 포함하는 뱅크 구조물이 표시 영역 및 비표시 영역에 걸쳐 배치되고, 표시 영역에 형성된 개구부들에 배치된 발광 소자들은 뱅크 구조물을 통해 비표시 영역에 배치된 전원 라인과 전기적으로 연결될 수 있다.
또한, 표시 장치는 비표시 영역에 배치된 뱅크 구조물을 관통하는 홀 패턴들을 포함하고, 박막 트랜지스터층에서 발생하는 가스들을 배출하는 경로를 형성할 수 있다. 그에 따라, 뱅크 구조물들이 박막 트랜지스터층을 덮도록 배치되더라도, 제조 공정 중에 발생하는 가스들에 의한 들뜸 현상이 방지되고, 신뢰성을 확보할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 전자 기기의 개략적인 사시도이다.
도 2는 일 실시예에 따른 전자 기기에 포함된 표시 장치를 보여주는 사시도이다.
도 3은 도 2의 표시 장치를 측면에서 바라본 단면도이다.
도 4는 일 실시예에 따른 표시 장치의 표시층을 나타내는 평면도이다.
도 5는 일 실시예에 따른 표시 장치의 표시 영역에서 발광 영역들 및 컬러 필터들의 배치를 나타내는 평면도이다.
도 6은 일 실시예에 따른 표시 장치의 일부분을 보여주는 단면도이다.
도 7은 도 6의 제1 발광 영역을 보여주는 확대도이다.
도 8은 일 실시예에 따른 표시 장치에 배치된 전원 배선들의 배치를 보여주는 평면도이다.
도 9는 도 8의 A 부분을 확대하여 보여주는 개략도이다.
도 10은 도 9의 X-X'선을 따라 자른 단면도이다.
도 11은 도 9의 B 부분을 확대하여 보여주는 개략도이다.
도 12는 도 11의 XII-XII'선을 따라 자른 단면도이다.
도 13은 도 12의 C 부분을 확대하여 보여주는 확대도이다.
도 14 내지 도 21은 일 실시예에 따른 표시 장치의 제조 공정 중 표시 영역을 순서대로 보여주는 단면도들이다.
도 22 내지 도 28은 일 실시예에 따른 표시 장치의 제조 공정 중 비표시 영역의 일부분을 보여주는 도면들이다.
도 29는 다른 실시예에 따른 표시 장치에 배치된 복수의 홀 패턴들의 배치를 보여주는 평면도이다.
도 2는 일 실시예에 따른 전자 기기에 포함된 표시 장치를 보여주는 사시도이다.
도 3은 도 2의 표시 장치를 측면에서 바라본 단면도이다.
도 4는 일 실시예에 따른 표시 장치의 표시층을 나타내는 평면도이다.
도 5는 일 실시예에 따른 표시 장치의 표시 영역에서 발광 영역들 및 컬러 필터들의 배치를 나타내는 평면도이다.
도 6은 일 실시예에 따른 표시 장치의 일부분을 보여주는 단면도이다.
도 7은 도 6의 제1 발광 영역을 보여주는 확대도이다.
도 8은 일 실시예에 따른 표시 장치에 배치된 전원 배선들의 배치를 보여주는 평면도이다.
도 9는 도 8의 A 부분을 확대하여 보여주는 개략도이다.
도 10은 도 9의 X-X'선을 따라 자른 단면도이다.
도 11은 도 9의 B 부분을 확대하여 보여주는 개략도이다.
도 12는 도 11의 XII-XII'선을 따라 자른 단면도이다.
도 13은 도 12의 C 부분을 확대하여 보여주는 확대도이다.
도 14 내지 도 21은 일 실시예에 따른 표시 장치의 제조 공정 중 표시 영역을 순서대로 보여주는 단면도들이다.
도 22 내지 도 28은 일 실시예에 따른 표시 장치의 제조 공정 중 비표시 영역의 일부분을 보여주는 도면들이다.
도 29는 다른 실시예에 따른 표시 장치에 배치된 복수의 홀 패턴들의 배치를 보여주는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 전자 기기(1)는 동영상이나 정지영상을 표시한다. 전자 기기(1)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 전자 기기(1)에 포함될 수 있다.
전자 기기(1)는 표시 화면을 제공하는 표시 장치(도 2의 '10')을 포함할 수 있다. 표시 장치의 예로는 무기 발광 다이오드 표시 장치, 유기발광 표시 장치, 양자점 발광 표시 장치, 플라즈마 표시 장치, 전계방출 표시 장치 등을 들 수 있다. 이하에서는 표시 장치 의 일 예로서, 유기 발광 다이오드 표시 장치가 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 장치에도 적용될 수 있다.
전자 기기(1)의 형상은 다양하게 변형될 수 있다. 예를 들어, 전자 기기(1)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 전자 기기(1)의 표시 영역(DA)의 형상 또한 전자 기기(1)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 전자 기기(1)가 예시되어 있다.
전자 기기(1)는 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DA)은 대체로 전자 기기(1)의 중앙을 차지할 수 있다.
표시 영역(DA)은 제1 표시 영역(DA1), 제2 표시 영역(DA2), 및 제3 표시 영역(DA3)을 포함할 수 있다. 제2 표시 영역(DA2) 및 제3 표시 영역(DA3)은 전자 기기(1)에 다양한 기능을 부가하기 위한 컴포넌트가 배치되는 영역으로, 제2 표시 영역(DA2) 및 제3 표시 영역(DA3)은 컴포넌트 영역에 해당할 수 있다.
도 2는 일 실시예에 따른 전자 기기에 포함된 표시 장치를 보여주는 사시도이다.
도 2를 참조하면, 일 실시예에 따른 전자 기기(1)는 표시 장치(10)를 포함할 수 있다. 표시 장치(10)는 전자 기기(1)에서 표시하는 화면을 제공할 수 있다. 표시 장치(10)는 전자 기기(1)와 유사한 평면 형태를 가질 수 있다. 예를 들어, 표시 장치(10)는 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변을 갖는 직사각형과 유사한 형태를 가질 수 있다. 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변이 만나는 모서리는 곡률을 갖도록 둥글게 형성될 수 있으나, 이에 제한되지 않고 직각으로 형성될 수도 있다. 표시 장치(10)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형과 유사하게 형성될 수 있다.
표시 장치(10)는 표시 패널(100), 표시 구동부(200), 회로 보드(300), 및 터치 구동부(400)를 포함할 수 있다.
표시 패널(100)은 메인 영역(MA) 및 서브 영역(SBA)을 포함할 수 있다.
메인 영역(MA)은 영상을 표시하는 화소들을 포함한 표시 영역(DA), 및 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 제1 표시 영역(DA1), 제2 표시 영역(DA2) 및 제3 표시 영역(DA3)을 포함할 수 있다. 표시 영역(DA)은 복수의 발광 영역 또는 복수의 개구 영역으로부터 광을 방출할 수 있다. 예를 들어, 표시 패널(100)은 스위칭 소자들을 포함하는 화소 회로, 발광 영역 또는 개구 영역을 정의하는 화소 정의막, 및 자발광 소자(Self-Light Emitting Element)를 포함할 수 있다.
예를 들어, 자발광 소자는 유기 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode), 양자점 발광층을 포함하는 양자점 발광 다이오드(Quantum dot LED), 무기 반도체를 포함하는 무기 발광 다이오드(Inorganic LED), 및 마이크로 발광 다이오드(Micro LED) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 메인 영역(MA)의 가장자리 영역으로 정의될 수 있다. 비표시 영역(NDA)은 게이트 라인들에 게이트 신호들을 공급하는 게이트 구동부(미도시), 및 표시 구동부(200)와 표시 영역(DA)을 연결하는 팬 아웃 라인들(미도시)을 포함할 수 있다.
서브 영역(SBA)은 메인 영역(MA)의 일측으로부터 연장된 영역일 수 있다. 서브 영역(SBA)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 물질을 포함할 수 있다. 예를 들어, 서브 영역(SBA)이 벤딩되는 경우, 서브 영역(SBA)은 메인 영역(MA)과 두께 방향(제3 방향(DR3))으로 중첩될 수 있다. 서브 영역(SBA)은 표시 구동부(200), 및 회로 보드(300)와 접속되는 패드부를 포함할 수 있다. 다른 실시예에서, 서브 영역(SBA)은 생략될 수 있고, 표시 구동부(200) 및 패드부는 비표시 영역(NDA)에 배치될 수 있다.
표시 구동부(200)는 표시 패널(100)을 구동하기 위한 신호들과 전압들을 출력할 수 있다. 표시 구동부(200)는 데이터 라인들에 데이터 전압들을 공급할 수 있다. 표시 구동부(200)는 전원 라인에 전원 전압을 공급하며, 게이트 구동부에 게이트 제어 신호를 공급할 수 있다. 표시 구동부(200)는 집적 회로(Integrated Circuit, IC)로 형성되어 COG(Chip on Glass) 방식, COP(Chip on Plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 실장될 수 있다. 예를 들어, 표시 구동부(200)는 서브 영역(SBA)에 배치될 수 있고, 서브 영역(SBA)의 벤딩에 의해 메인 영역(MA)과 두께 방향으로 중첩될 수 있다. 다른 예를 들어, 표시 구동부(200)는 회로 보드(300) 상에 실장될 수 있다.
회로 보드(300)는 이방성 도전 필름(Anisotropic Conductive Film, ACF)을 이용하여 표시 패널(100)의 패드부 상에 부착될 수 있다. 회로 보드(300)의 리드 라인들은 표시 패널(100)의 패드부에 전기적으로 연결될 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(Flexible Printed Circuit Board), 인쇄 회로 보드(Printed Circuit Board), 또는 칩 온 필름(Chip on Film)과 같은 연성 필름(Flexible Film)일 수 있다.
터치 구동부(400)는 회로 보드(300) 상에 실장될 수 있다. 터치 구동부(400)는 표시 패널(100)의 터치 센싱부에 연결될 수 있다. 터치 구동부(400)는 터치 센싱부의 복수의 터치 전극에 터치 구동 신호를 공급하고, 복수의 터치 전극 사이의 정전 용량의 변화량을 센싱할 수 있다. 예를 들어, 터치 구동 신호는 소정의 주파수를 갖는 펄스 신호일 수 있다. 터치 구동부(400)는 복수의 터치 전극 사이의 정전 용량의 변화량을 기초로 입력 여부 및 입력 좌표를 산출할 수 있다. 터치 구동부(400)는 집적 회로(IC)로 형성될 수 있다.
도 3은 도 2의 표시 장치를 측면에서 바라본 단면도이다.
도 3을 참조하면, 표시 패널(100)은 표시층(DU), 터치 센싱층(TSU), 및 컬러 필터층(CFL)을 포함할 수 있다. 표시층(DU)은 기판(SUB), 박막 트랜지스터층(TFTL), 발광 소자층(EML), 및 박막 봉지층(TFEL)을 포함할 수 있다.
기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지를 포함할 수 있으나, 이에 제한되지 않는다. 다른 실시예에서 기판(SUB)은 유리 재질 또는 금속 재질을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 기판(SUB) 상에 배치될 수 있다. 박막 트랜지스터층(TFTL)은 화소들의 화소 회로를 구성하는 복수의 박막 트랜지스터를 포함할 수 있다. 박막 트랜지스터층(TFTL)은 게이트 라인들, 데이터 라인들, 전원 라인들, 게이트 제어 라인들, 표시 구동부(200)와 데이터 라인들을 연결하는 팬 아웃 라인들, 및 표시 구동부(200)와 패드부를 연결하는 리드 라인들을 더 포함할 수 있다. 박막 트랜지스터들 각각은 반도체 영역, 소스 전극, 드레인 전극, 및 게이트 전극을 포함할 수 있다. 예를 들어, 게이트 구동부가 표시 패널(100)의 비표시 영역(NDA)의 일측에 형성되는 경우, 게이트 구동부는 박막 트랜지스터들을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 표시 영역(DA), 비표시 영역(NDA), 및 서브 영역(SBA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 화소들 각각의 박막 트랜지스터들, 게이트 라인들, 데이터 라인들, 및 전원 라인들은 표시 영역(DA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 게이트 제어 라인들 및 팬 아웃 라인들은 비표시 영역(NDA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 리드 라인들은 서브 영역(SBA)에 배치될 수 있다.
발광 소자층(EML)은 박막 트랜지스터층(TFTL) 상에 배치될 수 있다. 발광 소자층(EML)은 제1 전극, 제2 전극, 및 발광층을 포함하여 광을 발광하는 복수의 발광 소자, 및 화소들을 정의하는 화소 정의막을 포함할 수 있다. 발광 소자층(EML)의 복수의 발광 소자는 표시 영역(DA)에 배치될 수 있다.
일 실시예에서, 발광층은 유기 물질을 포함하는 유기 발광층일 수 있다. 발광층은 정공 수송층(Hole Transporting Layer), 유기 발광층(Organic Light Emitting Layer), 및 전자 수송층(Electron Transporting Layer)을 포함할 수 있다. 제1 전극이 박막 트랜지스터층(TFTL)의 박막 트랜지스터를 통해 전압을 수신하고, 제2 전극이 캐소드 전압을 수신하면, 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기 발광층으로 이동될 수 있고, 유기 발광층에서 서로 결합하여 발광할 수 있다.
다른 실시예에서, 발광 소자는 양자점 발광층을 포함하는 양자점 발광 다이오드, 무기 반도체를 포함하는 무기 발광 다이오드, 또는 마이크로 발광 다이오드를 포함할 수 있다.
일 실시예에 따른 표시 장치(10)는 발광 소자층(EML)의 발광 소자들 상에 배치된 복수의 컬러 필터(도 5 및 도 6의 CF1, CF2, CF3)들을 포함할 수 있다. 컬러 필터들 각각은 특정 파장의 광을 선택적으로 투과시키고, 다른 파장의 광을 차단하거나 흡수할 수 있다. 컬러 필터들은 표시 장치(10)의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다. 따라서, 컬러 필터는 외광 반사에 의한 색의 왜곡을 방지할 수 있다. 컬러 필터들이 발광 소자 상에 배치됨으로써, 표시 장치(10)는 컬러 필터를 위한 별도의 기판을 필요로 하지 않을 수 있다. 따라서, 표시 장치(10)의 두께는 상대적으로 작을 수 있다.
박막 봉지층(TFEL)은 발광 소자층(EML)의 상면과 측면을 덮을 수 있고, 발광 소자층(EML)을 보호할 수 있다. 박막 봉지층(TFEL)은 발광 소자층(EML)을 봉지하기 위한 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다.
터치 센싱층(TSU)은 봉지층(TFEL) 상에 배치될 수 있다. 터치 센싱층(TSU)은 정전 용량 방식으로 사용자의 터치를 감지하기 위한 복수의 터치 전극, 복수의 터치 전극과 터치 구동부(400)를 접속시키는 터치 라인들을 포함할 수 있다. 예를 들어, 터치 센싱층(TSU)은 상호 정전 용량(Mutual Capacitance) 방식 또는 자기 정전 용량(Self-Capacitance) 방식으로 사용자의 터치를 센싱할 수 있다.
다른 실시예에서, 터치 센싱층(TSU)은 표시층(DU) 상에 배치된 별도의 기판 상에 배치될 수 있다. 이 경우, 터치 센싱층(TSU)을 지지하는 기판은 표시층(DU)을 봉지하는 베이스 부재일 수 있다.
터치 센싱층(TSU)의 복수의 터치 전극은 표시 영역(DA)과 중첩되는 터치 센서 영역에 배치될 수 있다. 터치 센싱층(TSU)의 터치 라인들은 비표시 영역(NDA)과 중첩되는 터치 주변 영역에 배치될 수 있다.
몇몇 실시예에서, 표시 장치(10)는 광학 장치(500)를 더 포함할 수 있다. 광학 장치(500)는 제2 표시 영역(DA2) 또는 제3 표시 영역(DA3)에 배치될 수 있다. 광학 장치(500)는 적외선, 자외선, 가시광선 대역의 광을 방출하거나, 수광할 수 있다. 예를 들어, 광학 장치(500)는 근접 센서, 조도 센서, 및 카메라 센서 또는 이미지 센서와 같이 표시 장치(10)에 입사되는 광을 감지하는 광학 센서일 수 있다.
컬러 필터층(CFL)은 박막 봉지층(TFEL) 상에 배치될 수 있다. 컬러 필터층(CFL)은 복수의 발광 영역 각각에 대응되는 복수의 컬러 필터를 포함할 수 있다. 컬러 필터들 각각은 특정 파장의 광을 선택적으로 투과시키고, 다른 파장의 광을 차단하거나 흡수할 수 있다. 컬러 필터층(CFL)은 표시 장치(10)의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다. 따라서, 컬러 필터층(CFL)은 외광 반사에 의한 색의 왜곡을 방지할 수 있다.
컬러 필터층(CFL)은 박막 봉지층(TFEL) 상에 직접 배치됨으로써, 표시 장치(10)는 컬러 필터층(CFL)을 위한 별도의 기판을 필요로 하지 않을 수 있다. 따라서, 표시 장치(10)의 두께는 상대적으로 작을 수 있다.
도 4는 일 실시예에 따른 표시 장치의 표시층을 나타내는 평면도이다.
도 4를 참조하면, 표시층(DU)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 표시 패널(100)의 중앙에 배치될 수 있다. 표시 영역(DA)에는 복수의 화소(PX), 복수의 게이트 라인(GL), 복수의 데이터 라인(DL), 및 복수의 전원 라인들 중 일부(예를 들어, 제2 전원 라인(VL2))가 배치될 수 있다. 복수의 화소(PX)들 각각은 광을 방출하는 최소 단위로 정의될 수 있다.
복수의 게이트 라인(GL)은 게이트 구동부(210)로부터 수신된 게이트 신호를 복수의 화소(PX)에 공급할 수 있다. 복수의 게이트 라인(GL)은 제1 방향(DR1)으로 연장될 수 있고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 서로 이격될 수 있다.
복수의 데이터 라인(DL)은 표시 구동부(200)로부터 수신된 데이터 전압을 복수의 화소(PX)에 공급할 수 있다. 복수의 데이터 라인(DL)은 제2 방향(DR2)으로 연장될 수 있고, 제1 방향(DR1)으로 서로 이격될 수 있다.
복수의 전원 라인 중 제2 전원 라인(VL2)은 표시 구동부(200)로부터 수신된 전원 전압을 복수의 화소(PX)에 공급할 수 있다. 여기에서, 전원 전압은 구동 전압, 초기화 전압, 및 기준 전압 중 적어도 하나일 수 있다. 복수의 제2 전원 라인(VL2)은 제2 방향(DR2)으로 연장될 수 있고, 제1 방향(DR1)으로 서로 이격될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다. 비표시 영역(NDA)에는 복수의 전원 라인들 중 일부(예를 들어, 제1 전원 라인(VL1))게이트 구동부(210), 팬 아웃 라인들(FOL), 및 게이트 제어 라인들(GCL)들이 배치될 수 있다. 게이트 구동부(210)는 게이트 제어 신호를 기초로 복수의 게이트 신호를 생성할 수 있고, 복수의 게이트 신호를 설정된 순서에 따라 복수의 게이트 라인(GL)에 순차적으로 공급할 수 있다.
팬 아웃 라인들(FOL)은 표시 구동부(200)로부터 표시 영역(DA)까지 연장될 수 있다. 팬 아웃 라인들(FOL)은 표시 구동부(200)로부터 수신된 데이터 전압을 복수의 데이터 라인(DL)에 공급할 수 있다.
게이트 제어 라인(GCL)은 표시 구동부(200)로부터 게이트 구동부(210)까지 연장될 수 있다. 게이트 제어 라인(GCL)은 표시 구동부(200)로부터 수신된 게이트 제어 신호를 게이트 구동부(210)에 공급할 수 있다. 도면에서는 게이트 구동부(210)가 표시 영역(DA)의 좌측에 배치된 비표시 영역(NDA)에만 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 표시 장치(10)는 표시 영역(DA)의 좌측 및 우측에 각각 배치된 복수의 게이트 구동부(210)를 포함할 수도 있다.
복수의 전원 라인 중 제1 전원 라인(VL1)은 표시 영역(DA)을 둘러싸며 비표시 영역(NDA)에 배치될 수 있다. 제1 전원 라인(VL1)은 표시 구동부(200)로부터 수신된 전원 전압을 복수의 화소(PX)에 공급할 수 있다. 여기에서, 전원 전압은 저전위 전원 전압일 수 있다.
서브 영역(SBA)은 표시 구동부(200), 패드 영역(PA), 제1 및 제2 터치 패드 영역(TPA1, TPA2)을 포함할 수 있다.
표시 구동부(200)는 팬 아웃 라인들(FOL)에 표시 패널(100)을 구동하기 위한 신호들과 전압들을 출력할 수 있다. 표시 구동부(200)는 팬 아웃 라인들(FOL)을 통해 데이터 전압을 데이터 라인(DL)에 공급할 수 있다. 데이터 전압은 복수의 화소(PX)에 공급될 수 있고, 복수의 화소(PX)의 휘도를 제어할 수 있다. 표시 구동부(200)는 게이트 제어 라인(GCL)을 통해 게이트 제어 신호를 게이트 구동부(210)에 공급할 수 있다.
패드 영역(PA), 제1 터치 패드 영역(TPA1), 및 제2 터치 패드 영역(TPA2)은 서브 영역(SBA)의 가장자리에 배치될 수 있다. 패드 영역(PA), 제1 터치 패드 영역(TPA1), 및 제2 터치 패드 영역(TPA2)은 이방성 도전 필름 또는 SAP(Self Assembly Anisotropic Conductive Paste) 등과 같은 소재를 이용하여 회로 보드(300)에 전기적으로 연결될 수 있다.
패드 영역(PA)은 복수의 표시 패드부(DP)를 포함할 수 있다. 복수의 표시 패드부(DP)는 회로 보드(300)를 통해 그래픽 시스템에 접속될 수 있다. 복수의 표시 패드부(DP)는 회로 보드(300)와 접속되어 디지털 비디오 데이터를 수신할 수 있고, 디지털 비디오 데이터를 표시 구동부(200)에 공급할 수 있다.
도 5는 일 실시예에 따른 표시 장치의 표시 영역에서 발광 영역들 및 컬러 필터들의 배치를 나타내는 평면도이다.
도 5를 참조하면, 표시 장치(10)는 표시 영역(DA)에 배치된 복수의 발광 영역(EA1, EA2, EA3)들을 포함할 수 있다. 도 5에 도시된 표시 영역(DA)은 제1 표시 영역(DA1)으로서, 복수의 발광 영역(EA1, EA2, EA3)들은 제1 표시 영역(DA1)에 배치될 수 있다. 다만, 표시 영역(DA) 중 제2 표시 영역(DA2), 및 제3 표시 영역(DA3)에도 복수의 발광 영역(EA1, EA2, EA3)들이 배치될 수 있다.
발광 영역(EA1, EA2, EA3)은 서로 다른 색의 광을 방출하는 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3)을 포함할 수 있다. 제1 내지 제3 발광 영역(EA1, EA2, EA3)은 각각 적색, 녹색, 또는 청색의 광을 방출할 수 있고, 각 발광 영역(EA1, EA2, EA3)에서 방출하는 광의 색은 후술하는 발광 소자층(EML)에 배치된 발광 소자(도 6의 'ED1', 'ED2', 'ED3')의 종류에 따라 다를 수 있다. 예시적인 실시예에서, 제1 발광 영역(EA1)은 적색의 제1 광을 방출하고, 제2 발광 영역(EA2)은 녹색의 제2 광을 방출하며, 제3 발광 영역(EA3)은 청색의 제3 광을 방출할 수 있다. 다만, 이에 제한되지 않는다.
복수의 발광 영역(EA1, EA2, EA3)들은 펜타일TM 타입, 예를 들어 다이아몬드 펜타일TM 타입으로 배치될 수 있다. 예를 들어, 제1 발광 영역(EA1)과 제3 발광 영역(EA3)은 서로 제1 방향(DR1)으로 이격되어 배치되고, 이들은 서로 제1 방향(DR1) 및 제2 방향(DR2)으로 교번하여 배치될 수 있다. 발광 영역(EA1, EA2, EA3)들의 배열에 있어서, 제1 행(R1) 및 제3 행(R3)에는 제1 발광 영역(EA1)과 제3 발광 영역(EA3)이 제1 방향(DR1)으로 교대로 배치될 수 있다. 제1 열(C1) 및 제3 열(C3)에는 제1 발광 영역(EA1)과 제3 발광 영역(EA3)이 제2 방향(DR2)으로 교대로 배치될 수 있다.
제2 발광 영역(EA2)은 인접한 다른 제2 발광 영역(EA2)과 제1 방향(DR1) 및 제2 방향(DR2)으로 이격될 수 있고, 인접한 제1 발광 영역(EA1) 및 제3 발광 영역(EA3)과는 제4 방향(DR4) 또는 제5 방향(DR5)으로 이격될 수 있다. 복수의 제2 발광 영역(EA2)들은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 반복하여 배치될 수 있고, 제2 발광 영역(EA2)과 제1 발광 영역(EA1), 또는 제2 발광 영역(EA2)과 제3 발광 영역(EA3)은 제4 방향(DR4) 또는 제5 방향(DR5)을 따라 교대로 배치될 수 있다. 발광 영역(EA1, EA2, EA3)들의 배열에 있어서, 제2 행(R2) 및 제4 행(R4)에는 제2 발광 영역(EA2)이 제1 방향(DR1)으로 반복하여 배치되고, 제2 열(C2) 및 제4 열(C4)에는 제2 발광 영역(EA2)이 제2 방향(DR2)으로 반복하여 배치될 수 있다.
제1 내지 제3 발광 영역(EA1, EA2, EA3)은 각각 후술하는 발광 소자층(EML)의 뱅크 구조물(도 6의 'BNS')에 형성된 복수의 개구부(OPE1, OPE2, OPE3)들에 의해 정의될 수 있다. 예를 들어, 제1 발광 영역(EA1)은 화소 정의막의 제1 개구부(OPE1)에 의해 정의되고, 제2 발광 영역(EA2)은 화소 정의막의 제2 개구부(OPE2)에 의해 정의되며, 제3 발광 영역(EA3)은 화소 정의막의 제3 개구부(OPE3)에 의해 정의될 수 있다.
발광 영역(EA1, EA2, EA3)의 면적은 뱅크 구조물의 개구부(OPE1, OPE2, OPE3)의 크기에 따라 달라질 수 있다. 발광 영역(EA1, EA2, EA3)의 면적에 따라 해당 발광 영역(EA1, EA2, EA3)에서 방출되는 광의 세기가 달라질 수 있고, 발광 영역(EA1, EA2, EA3)의 면적을 조절하여 표시 장치(10), 또는 전자 기기(1)에서 표시되는 화면의 색감을 제어할 수 있다. 예시적인 실시예에서, 제1 내지 제3 발광 영역(EA1, EA2, EA3)의 면적, 또는 크기는 서로 동일할 수 있다. 도 6의 실시예에서, 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)은 그 면적 또는 직경이 서로 동일할 수 있다.
다만, 이에 제한되지 않는다. 표시 장치(10), 및 전자 기기(1)에서 요구되는 화면의 색감에 따라 발광 영역(EA1, EA2, EA3)의 면적은 자유롭게 조절될 수 있다. 또한, 발광 영역(EA1, EA2, EA3)의 면적은 광 효율, 발광 소자(ED)의 수명 등과 관련이 있으며 외광에 의한 반사와 트레이드 오프(Trade-off) 관계에 있을 수 있다. 발광 영역(EA1, EA2, EA3)의 면적은 상기 사항들을 고려하여 그 면적이 조절될 수 있다. 예를 들어, 표시 장치(10)는 제3 발광 영역(EA3)의 면적이 제1 발광 영역(EA1) 및 제2 발광 영역(EA2)의 면적보다 크고, 제1 발광 영역(EA1)의 면적은 제2 발광 영역(EA2)의 면적보다 클 수 있다.
도 5와 같은 발광 영역(EA1, EA2, EA3)의 배치를 갖는 표시 장치(10)는 서로 인접하여 배치된 하나의 제1 발광 영역(EA1), 2개의 제2 발광 영역(EA2), 및 하나의 제3 발광 영역(EA3)이 하나의 화소 그룹을 형성할 수 있다. 하나의 화소 그룹은 서로 다른 색의 광을 방출하는 발광 영역(EA1, EA2, EA3)들을 포함하여 백색 계조를 표현할 수 있다. 다만, 이에 제한되지 않으며, 하나의 화소 그룹을 구성하는 발광 영역(EA1, EA2, EA3)의 조합은 발광 영역(EA1, EA2, EA3)들의 배열, 및 이들이 방출하는 광의 색상 등에 따라 다양하게 변형될 수 있다.
표시 장치(10)는 발광 영역(EA1, EA2, EA3) 상에 배치된 복수의 컬러 필터(CF1, CF2, CF3)들을 포함할 수 있다. 복수의 컬러 필터(CF1, CF2, CF3)들 각각은 발광 영역(EA1, EA2, EA3)에 대응하여 배치될 수 있다. 예를 들어, 컬러 필터(CF1, CF2, CF3)들은 발광 영역(EA1, EA2, EA3), 또는 개구부(OPE1, OPE2, OPE3)에 대응하여 배치되는 차광층(BM)의 복수의 개구홀(OPT1, OPT2, OPT3)들에 배치될 수 있다. 차광층의 개구홀(OPT1, OPT2, OPT3)은 개구부(OPE1, OPE2, OPE3)와 중첩하도록 형성될 수 있고, 발광 영역(EA1, EA2, EA3)에서 방출된 광이 출사되는 출광 영역을 형성할 수 있다. 컬러 필터(CF1, CF2, CF3)들 각각은 개구부(OPE1, OPE2, OPE3)보다 큰 면적을 가질 수 있고, 컬러 필터(CF1, CF2, CF3)들 각각은 차광층(BM)의 개구홀(OPT1, OPT2, OPT3)이 형성하는 출광 영역을 완전하게 덮을 수 있다.
컬러 필터(CF1, CF2, CF3)들은 서로 다른 발광 영역(EA1, EA2, EA3)에 각각 대응하여 배치된 제1 컬러 필터(CF1), 제2 컬러 필터(CF2), 및 제3 컬러 필터(CF3)를 포함할 수 있다. 컬러 필터(CF1, CF2, CF3)들은 특정 파장대의 광 이외의 다른 파장대의 광을 흡수하는 염료나 안료 같은 색재(colorant)를 포함할 수 있고, 발광 영역(EA1, EA2, EA3)에서 방출되는 광의 색에 대응하여 배치될 수 있다. 예를 들어, 제1 컬러 필터(CF1)는 제1 발광 영역(EA1)과 중첩하도록 배치되고, 적색의 제1 광만을 투과시키는 적색 컬러 필터일 수 있다. 제2 컬러 필터(CF2)는 제2 발광 영역(EA2)과 중첩하도록 배치되고, 녹색의 제2 광만을 투과시키는 녹색 컬러 필터이며, 제3 컬러 필터(CF3)는 제3 발광 영역(EA3)과 중첩하도록 배치되고, 청색의 제3 광만을 투과시키는 청색 컬러 필터일 수 있다.
발광 영역(EA1, EA2, EA3)들의 배치와 유사하게, 컬러 필터(CF1, CF2, CF3)들은 펜타일TM 타입, 예를 들어 다이아몬드 펜타일TM 타입으로 배치될 수 있다. 예를 들어, 제1 컬러 필터(CF1)와 제3 컬러 필터(CF3)는 서로 제1 방향(DR1) 및 제2 방향(DR2)으로 교번하여 배치될 수 있다. 컬러 필터(CF1, CF2, CF3)들의 배열에 있어서, 제1 행(R1) 및 제3 행(R3)에는 제1 컬러 필터(CF1)와 제3 컬러 필터(CF3)가 제1 방향(DR1)으로 교대로 배치될 수 있다. 제1 열(C1) 및 제3 열(C3)에는 제1 컬러 필터(CF1)와 제3 컬러 필터(CF3)가 제2 방향(DR2)으로 교대로 배치될 수 있다.
제2 컬러 필터(CF2)는 인접한 다른 제2 컬러 필터(CF2)와 제1 방향(DR1) 및 제2 방향(DR2)으로 배열될 수 있고, 인접한 제1 컬러 필터(CF1) 및 제3 컬러 필터(CF3)와는 제4 방향(DR4) 또는 제5 방향(DR5)으로 배열될 수 있다. 복수의 제2 컬러 필터(CF2)들은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 반복하여 배치될 수 있고, 제2 컬러 필터(CF2)와 제1 컬러 필터(CF1), 또는 제2 컬러 필터(CF2)와 제3 컬러 필터(CF3)는 제4 방향(DR4) 또는 제5 방향(DR5)을 따라 교대로 배치될 수 있다. 컬러 필터(CF1, CF2, CF3)들의 배열에 있어서, 제2 행(R2) 및 제4 행(R4)에는 제2 컬러 필터(CF2)가 제1 방향(DR1)으로 반복하여 배치되고, 제2 열(C2) 및 제4 열(C4)에는 제2 컬러 필터(CF2)가 제2 방향(DR2)으로 반복하여 배치될 수 있다.
도 6은 일 실시예에 따른 표시 장치의 일부분을 보여주는 단면도이다. 도 7은 도 6의 제1 발광 영역을 보여주는 확대도이다. 도 6은 표시 장치(10)의 일부 단면도로서, 표시층(DU)의 기판(SUB), 박막 트랜지스터층(TFTL), 발광 소자층(EML), 박막 봉지층(TFEL), 터치 센싱층(TSU), 및 컬러 필터층(CFL)의 단면을 도시하고 있다. 도 7은 도 6에서 제1 발광 영역(EA1)에 배치된 제1 발광 소자(ED1) 및 그 주변의 뱅크 구조물(BNS) 일부를 도시하고 있다.
도 5에 더하여 도 6 및 도 7을 참조하면, 표시 장치(10)의 표시 패널(100)은 표시층(DU)을 포함할 수 있다. 표시층(DU)은 기판(SUB), 박막 트랜지스터층(TFTL), 발광 소자층(EML), 및 박막 봉지층(TFEL)을 포함할 수 있다. 표시 패널(100)은 박막 봉지층(TFEL) 상에 배치된 차광층(BM)을 포함하고, 컬러 필터층(CFL)의 컬러 필터(CF1, CF2, CF3)들은 차광층(BM) 상에 배치될 수 있다.
기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지를 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 기판(SUB)은 글라스 재질 또는 금속 재질을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 제1 버퍼층(BF1), 하부 금속층(BML), 제2 버퍼층(BF2), 제1 박막 트랜지스터(TFT1), 게이트 절연층(GI), 제1 층간 절연층(ILD1), 커패시터 전극(CPE), 제2 층간 절연층(ILD2), 제1 연결 전극(CNE1), 제1 보호층(PAS1), 제2 연결 전극(CNE2), 및 제2 보호층(PAS2)을 포함할 수 있다.
제1 버퍼층(BF1)은 기판(SUB) 상에 배치될 수 있다. 제1 버퍼층(BF1)은 공기 또는 수분의 침투를 방지할 수 있는 무기막을 포함할 수 있다. 예를 들어, 제1 버퍼층(BF1)은 교번하여 적층된 복수의 무기막을 포함할 수 있다.
하부 금속층(BML)은 제1 버퍼층(BF1) 상에 배치될 수 있다. 예를 들어, 하부 금속층(BML)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 버퍼층(BF2)은 제1 버퍼층(BF1) 및 하부 금속층(BML)을 덮을 수 있다. 제2 버퍼층(BF2)은 공기 또는 수분의 침투를 방지할 수 있는 무기막을 포함할 수 있다. 예를 들어, 제2 버퍼층(BF2)은 교번하여 적층된 복수의 무기막을 포함할 수 있다.
제1 박막 트랜지스터(TFT1)는 제2 버퍼층(BF2) 상에 배치될 수 있고, 복수의 화소 각각의 화소 회로를 구성할 수 있다. 예를 들어, 제1 박막 트랜지스터(TFT1)는 표시 영역(DA)에 배치된 화소 회로의 구동 트랜지스터 또는 스위칭 트랜지스터일 수 있다. 제1 박막 트랜지스터(TFT1)는 반도체층(ACT), 소스 전극(SE), 드레인 전극(DE), 및 게이트 전극(GE)을 포함할 수 있다.
반도체층(ACT)은 제2 버퍼층(BF2) 상에 배치될 수 있다. 반도체층(ACT)은 하부 금속층(BML) 및 게이트 전극(GE)과 두께 방향으로 중첩될 수 있고, 게이트 절연층(GI)에 의해 게이트 전극(GE)과는 절연될 수 있다. 반도체층(ACT)의 일부는 반도체층(ACT)의 물질이 도체화되어 소스 전극(SE) 및 드레인 전극(DE)을 형성할 수 있다.
게이트 전극(GE)은 게이트 절연층(GI) 상에 배치될 수 있다. 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고, 반도체층(ACT)과 중첩될 수 있다.
게이트 절연층(GI)은 반도체층(ACT) 상에 배치될 수 있다. 예를 들어, 게이트 절연층(GI)은 반도체층(ACT), 및 제2 버퍼층(BF2)을 덮을 수 있고, 반도체층(ACT)과 게이트 전극(GE)을 절연시킬 수 있다. 게이트 절연층(GI)은 제1 연결 전극(CNE1)이 관통하는 컨택홀을 포함할 수 있다.
제1 층간 절연층(ILD1)은 게이트 전극(GE) 및 게이트 절연층(GI)을 덮을 수 있다. 제1 층간 절연층(ILD1)은 제1 연결 전극(CNE1)이 관통하는 컨택홀을 포함할 수 있다. 제1 층간 절연층(ILD1)의 컨택홀은 게이트 절연층(GI)의 컨택홀 및 제2 층간 절연층(ILD2)의 컨택홀과 연결될 수 있다.
커패시터 전극(CPE)은 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 커패시터 전극(CPE)은 두께 방향에서 게이트 전극(GE)과 중첩될 수 있다. 커패시터 전극(CPE) 및 게이트 전극(GE)은 정전 용량을 형성할 수 있다.
제2 층간 절연층(ILD2)은 커패시터 전극(CPE) 및 제1 층간 절연층(ILD1)을 덮을 수 있다. 제2 층간 절연층(ILD2)은 제1 연결 전극(CNE1)이 관통하는 컨택홀을 포함할 수 있다. 제2 층간 절연층(ILD2)의 컨택홀은 제1 층간 절연층(ILD1)의 컨택홀 및 게이트 절연층(GI)의 컨택홀과 연결될 수 있다.
제1 연결 전극(CNE1)은 제2 층간 절연층(ILD2) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 박막 트랜지스터(TFT1)의 드레인 전극(DE)과 제2 연결 전극(CNE2)을 전기적으로 연결할 수 있다. 제1 연결 전극(CNE1)은 제2 층간 절연층(ILD2), 제1 층간 절연층(ILD1), 및 게이트 절연층(GI)에 형성된 컨택홀에 삽입되어 제1 박막 트랜지스터(TFT1)의 드레인 전극(DE)에 컨택될 수 있다.
제1 보호층(PAS1)은 제1 연결 전극(CNE1) 및 제2 층간 절연층(ILD2)을 덮을 수 있다. 제1 보호층(PAS1)은 제1 박막 트랜지스터(TFT1)를 보호할 수 있다. 제1 보호층(PAS1)은 제2 연결 전극(CNE2)이 관통하는 컨택홀을 포함할 수 있다.
제2 연결 전극(CNE2)은 제1 보호층(PAS1) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 연결 전극(CNE1) 및 발광 소자(ED)의 애노드 전극(AE1, AE2, AE3)을 전기적으로 연결할 수 있다. 제2 연결 전극(CNE2)은 제1 보호층(PAS1)에 형성된 컨택홀에 삽입되어 제1 연결 전극(CNE1)에 컨택될 수 있다.
제2 보호층(PAS2)은 제2 연결 전극(CNE2) 및 제1 보호층(PAS1)을 덮을 수 있다. 제2 보호층(PAS2)은 발광 소자(ED)의 애노드 전극(AE1, AE2, AE3)이 관통하는 컨택홀을 포함할 수 있다.
발광 소자층(EML)은 박막 트랜지스터층(TFTL) 상에 배치될 수 있다. 발광 소자층(EML)은 발광 소자(ED) 및 복수의 뱅크 구조물(BNS)들을 포함할 수 있다. 발광 소자(ED)는 애노드 전극(AE1, AE2, AE3), 발광층(EL1, EL2, EL3), 및 캐소드 전극(CE1, CE2, CE3)을 포함할 수 있다.
표시 장치(10)는 표시 영역(DA)에 배치된 복수의 발광 영역(EA1, EA2, EA3)들을 포함할 수 있다. 발광 영역(EA1, EA2, EA3)은 서로 다른 색의 광을 방출하는 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3)을 포함할 수 있다. 제1 내지 제3 발광 영역(EA1, EA2, EA3)은 각각 적색, 녹색, 또는 청색의 광을 방출할 수 있고, 각 발광 영역(EA1, EA2, EA3)에서 방출하는 광의 색은 발광 소자층(EML)에 배치된 발광 소자(ED)의 종류에 따라 다를 수 있다. 예시적인 실시예에서, 제1 발광 영역(EA1)은 적색의 제1 광을 방출하고, 제2 발광 영역(EA2)은 녹색의 제2 광을 방출하며, 제3 발광 영역(EA3)은 청색의 제3 광을 방출할 수 있다. 다만, 이에 제한되지 않는다.
제1 내지 제3 발광 영역(EA1, EA2, EA3)은 각각 발광 소자층(EML)의 뱅크 구조물(BNS)에 형성된 복수의 개구부(OPE1, OPE2, OPE3)들에 의해 정의될 수 있다. 예를 들어, 제1 발광 영역(EA1)은 뱅크 구조물(BNS)의 제1 개구부(OPE1)에 의해 정의되고, 제2 발광 영역(EA2)은 뱅크 구조물(BNS)의 제2 개구부(OPE2)에 의해 정의되며, 제3 발광 영역(EA3)은 뱅크 구조물(BNS)의 제3 개구부(OPE3)에 의해 정의될 수 있다.
예시적인 실시예에서, 제1 내지 제3 발광 영역(EA1, EA2, EA3)의 면적, 또는 크기는 서로 동일할 수 있다. 예를 들어, 표시 장치(10)는 뱅크 구조물(BNS)들의 개구부(OPE1, OPE2, OPE3)가 서로 동일한 직경을 갖고, 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)이 서로 동일한 면적을 가질 수 있다. 다만, 이에 제한되지 않는다. 표시 장치(10)는 제1 내지 제3 발광 영역(EA1, EA2, EA3)의 면적, 또는 크기가 서로 다를 수 있다. 예를 들어, 제2 발광 영역(EA2)의 면적은 제1 발광 영역(EA1) 및 제3 발광 영역(EA3)의 면적보다 크고, 제3 발광 영역(EA3)의 면적은 제1 발광 영역(EA1)의 면적보다 클 수 있다. 발광 영역(EA1, EA2, EA3)의 면적에 따라 해당 발광 영역(EA1, EA2, EA3)에서 방출되는 광의 세기가 달라질 수 있고, 발광 영역(EA1, EA2, EA3)의 면적을 조절하여 표시 장치(10), 또는 전자 기기(1)에서 표시되는 화면의 색감을 제어할 수 있다. 도 5의 실시예에서는 각 발광 영역(EA1, EA2, EA3)들의 면적이 서로 동일한 것이 예시되어 있으나, 이에 제한되지 않는다. 표시 장치(10), 및 전자 기기(1)에서 요구되는 화면의 색감에 따라 발광 영역(EA1, EA2, EA3)의 면적은 자유롭게 조절될 수 있다. 또한, 발광 영역(EA1, EA2, EA3)의 면적은 광 효율, 발광 소자(ED)의 수명 등과 관련이 있으며 외광에 의한 반사와 트레이드 오프(Trade-off) 관계에 있을 수 있다. 발광 영역(EA1, EA2, EA3)의 면적은 상기 사항들을 고려하여 그 면적이 조절될 수 있다.
표시 장치(10)는 서로 인접하여 배치된 하나의 제1 발광 영역(EA1), 하나의 제2 발광 영역(EA2), 및 하나의 제3 발광 영역(EA3)이 하나의 화소 그룹을 형성할 수 있다. 하나의 화소 그룹은 서로 다른 색의 광을 방출하는 발광 영역(EA1, EA2, EA3)들을 포함하여 백색 계조를 표현할 수 있다. 다만, 이에 제한되지 않으며, 하나의 화소 그룹을 구성하는 발광 영역(EA1, EA2, EA3)의 조합은 발광 영역(EA1, EA2, EA3)들의 배열, 및 이들이 방출하는 광의 색상 등에 따라 다양하게 변형될 수 있다.
표시 장치(10)는 서로 다른 발광 영역(EA1, EA2, EA3)에 배치된 복수의 발광 소자(ED1, ED2, ED3)들을 포함할 수 있다. 발광 소자(ED1, ED2, ED3)는 제1 발광 영역(EA1)에 배치된 제1 발광 소자(ED1), 제2 발광 영역(EA2)에 배치된 제2 발광 소자(ED2), 및 제3 발광 영역(EA3)에 배치된 제3 발광 소자(ED3)를 포함할 수 있다. 발광 소자(ED1, ED2, ED3)들 각각은 애노드 전극(AE1, AE2, AE3), 발광층(EL1, EL2, EL3), 및 캐소드 전극(CE1, CE2, CE3)을 포함하고, 서로 다른 발광 영역(EA1, EA2, EA3)에 배치된 발광 소자(ED1, ED2, ED3)들은 발광층(EL1, EL2, EL3)의 재료에 따라 서로 다른 색의 광을 방출할 수 있다. 예를 들어, 제1 발광 영역(EA1)에 배치된 제1 발광 소자(ED1)는 제1 색의 적색 광을 방출하고, 제2 발광 영역(EA2)에 배치된 제2 발광 소자(ED2)는 제2 색의 녹색 광을 방출하고, 제3 발광 영역(EA3)에 배치된 제3 발광 소자(ED3)는 제3 색의 청색 광을 방출할 수 있다. 하나의 화소를 구성하는 제1 내지 제3 발광 영역(EA1, EA2, EA3)들은 서로 다른 색의 광을 방출하는 발광 소자(ED1, ED2, ED3)들을 포함하여 백색 계조를 표현할 수 있다.
애노드 전극(AE1, AE2, AE3)은 제2 보호층(PAS2) 상에 배치될 수 있다. 애노드 전극(AE1, AE2, AE3)은 뱅크 구조물(BNS)의 개구부(OPE1, OPE2, OPE3) 중 어느 하나와 중첩하도록 배치될 수 있다. 애노드 전극(AE1, AE2, AE3)은 제1 및 제2 연결 전극(CNE1, CNE2)을 통해 제1 박막 트랜지스터(TFT1)의 드레인 전극(DE)에 전기적으로 연결될 수 있다.
애노드 전극(AE1, AE2, AE3)은 복수의 발광 영역(EA1, EA2, EA3)에 각각 배치될 수 있다. 애노드 전극(AE1, AE2, AE3)은 제1 발광 영역(EA1)에 배치된 제1 애노드 전극(AE1), 제2 발광 영역(EA2)에 배치된 제2 애노드 전극(AE2), 및 제3 발광 영역(EA3)에 배치된 제3 애노드 전극(AE3)을 포함할 수 있다. 제1 애노드 전극(AE1), 제2 애노드 전극(AE2), 및 제3 애노드 전극(AE3)은 각각 제2 보호층(PAS2) 상에서 서로 이격되어 배치될 수 있다. 애노드 전극(AE1, AE2, AE3)들 각각은 서로 다른 발광 영역(EA1, EA2, EA3)에 배치되어 서로 다른 색의 광을 방출하는 발광 소자(ED1, ED2, ED3)를 구성할 수 있다.
무기 절연층(ISL)은 제2 보호층(PAS2) 및 애노드 전극(AE1, AE2, AE3)들 상에 배치될 수 있다. 무기 절연층(ISL)은 제2 보호층(PAS2) 상에 전면적으로 배치되되, 일부분이 애노드 전극(AE1, AE2, AE3)과 중첩하면서 애노드 전극(AE1, AE2, AE3)의 상면 일부를 노출할 수 있다. 무기 절연층(ISL)은 뱅크 구조물(BNS)의 개구부(OPE1, OPE2, OPE3)와 중첩하는 부분에서 애노드 전극(AE1, AE2, AE3)을 노출할 수 있고, 애노드 전극(AE1, AE2, AE3) 상에 배치되는 발광층(EL1, EL2, EL3)은 애노드 전극(AE1, AE2, AE3) 상에 직접 배치될 수 있다. 무기 절연층(ISL)은 무기물 절연 물질을 포함할 수 있다. 일 예로, 무기 절연층(ISL)은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 및/또는 실리콘옥시나이트라이드를 포함할 수 있다.
일 실시예에 따르면, 무기 절연층(ISL)은 애노드 전극(AE1, AE2, AE3) 상에 배치되되, 애노드 전극(AE1, AE2, AE3)의 상면과는 이격될 수 있다. 무기 절연층(ISL)은 애노드 전극(AE1, AE2, AE3)과 부분적으로 중첩하면서 직접 접촉하지 않을 수 있고, 무기 절연층(ISL)과 애노드 전극(AE1, AE2, AE3) 사이에는 발광 소자(ED1, ED2, ED3)의 발광층(EL1, EL2, EL3) 일부가 배치될 수 있다. 표시 장치(10)의 제조 공정에서, 무기 절연층(ISL)을 형성하기 전에 애노드 전극(AE1, AE2, AE3) 상에 희생층(도 14의 'SFL')이 배치될 수 있다. 무기 절연층(ISL)은 희생층 일부를 덮도록 배치되었다가, 상기 희생층이 제거되면서 애노드 전극(AE1, AE2, AE3)의 상면과 이격될 수 있다. 무기 절연층(ISL)은 잔여 패턴(RP)으로부터 개구부(OPE1, OPE2, OPE3)의 내측을 향해 돌출된 형상을 가질 수 있다. 이후 발광층(EL1, EL2, EL3)의 증착 공정에서 발광층(EL1, EL2, EL3)을 형성하는 재료들이 무기 절연층(ISL)과 애노드 전극(AE1, AE2, AE3) 사이를 채우면서 무기 절연층(ISL)은 일부분이 발광층(EL1, EL2, EL3) 상에 배치될 수 있다. 다만, 무기 절연층(ISL)은 애노드 전극(AE1, AE2, AE3)의 측면과는 직접 접촉할 수 있다.
표시 장치(10)는 박막 트랜지스터층(TFTL), 또는 기판(SUB) 상에 배치되고 복수의 개구부(OPE1, OPE2, OPE3)들을 포함하는 복수의 뱅크 구조물(BNS)을 포함할 수 있다. 뱅크 구조물(BNS)은 서로 다른 재료를 포함한 뱅크층(BN1, BN2)들이 순차적으로 적층된 구조를 가질 수 있고, 발광 영역(EA1, EA2, EA3)을 형성하는 복수의 개구부(OPE1, OPE2, OPE3)들을 포함할 수 있다. 표시 장치(10)의 발광 소자(ED1, ED2, ED3)들은 뱅크 구조물(BNS)의 개구부(OPE1, OPE2, OPE3)와 중첩하도록 배치될 수 있다.
뱅크 구조물(BNS)은 무기 절연층(ISL) 상에 배치된 제1 뱅크층(BN1), 및 제1 뱅크층(BN1) 상에 배치된 제2 뱅크층(BN2)을 포함할 수 있다.
일 실시예에 따르면, 제1 뱅크층(BN1)과 제2 뱅크층(BN2)은 서로 다른 금속 재료를 포함할 수 있고, 뱅크 구조물(BNS)은 제2 뱅크층(BN2)이 제1 뱅크층(BN1)으로부터 개구부(OPE1, OPE2, OPE3)를 향해 돌출된 팁(TIP)을 포함할 수 있다. 뱅크 구조물(BNS)에서 제1 뱅크층(BN1)의 측변들은 제2 뱅크층(BN2)의 측변으로부터 내측으로 함몰된 형상을 가질 수 있다. 뱅크 구조물(BNS)에서, 제1 뱅크층(BN1)은 제2 뱅크층(BN2)보다 두께가 더 두꺼울 수 있고, 제2 뱅크층(BN2)은 상대적으로 얇은 두께를 갖고 제조 공정에서 팁(TIP)이 형성될 수 있다. 제2 뱅크층(BN2)이 제1 뱅크층(BN1)보다 개구부(OPE1, OPE2, OPE3)를 향해 돌출된 형상을 가짐에 따라, 뱅크 구조물(BNS)의 개구부(OPE1, OPE2, OPE3) 내측 측벽은 제2 뱅크층(BN2)의 팁(TIP) 하부에 언더컷(Undercut)이 형성될 수 있다.
뱅크 구조물(BNS)의 측벽 형상은 제1 뱅크층(BN1)과 제2 뱅크층(BN2)이 서로 다른 재료를 포함하여, 식각 공정에서 식각 속도 차이로 인하여 형성된 구조일 수 있다. 일 실시예에 따르면, 제2 뱅크층(BN2)은 제1 뱅크층(BN1)보다 식각 속도가 느린 재료를 포함할 수 있고, 뱅크 구조물(BNS)의 개구부(OPE1, OPE2, OPE3) 형성 공정에서 제1 뱅크층(BN1)이 더 식각되어 제2 뱅크층(BN2)의 팁(TIP) 하부에 언더컷이 형성될 수 있다. 예시적인 실시예에서, 제1 뱅크층(BN1)은 전기 전도도가 큰 금속 재료를 포함하고, 제2 뱅크층(BN2)은 반사율이 낮은 금속 재료를 포함할 수 있다. 일 예로, 제1 뱅크층(BN1)은 알루미늄(Al)을 포함하고, 제2 뱅크층(BN2)은 티타늄(Ti)을 포함할 수 있다. 뱅크 구조물(BNS)은 무기 절연층(ISL)으로부터 Al/Ti가 적층된 구조를 가질 수 있고, 제2 뱅크층(BN2)의 Ti 층에서 팁(TIP)이 형성될 수 있다.
뱅크 구조물(BNS)은 발광 영역(EA1, EA2, EA3)을 형성하는 개구부(OPE1, OPE2, OPE3)를 포함하고, 그 상에는 차광층(BM)이 배치될 수 있다. 뱅크 구조물(BNS)의 최상층에는 반사율이 낮은 재료를 포함하여 외광 반사를 줄일 수 있다. 또한, 뱅크 구조물(BNS)은 제1 뱅크층(BN1)이 서로 다른 발광 소자(ED1, ED2, ED3)들의 캐소드 전극(CE1, CE2, CE3)과 전기적으로 연결될 수 있다. 서로 다른 발광 영역(EA1, EA2, EA3)에 배치된 발광 소자(ED1, ED2, ED3)들은 캐소드 전극(CE1, CE2, CE3)들이 직접 연결되지 않으나, 뱅크 구조물(BNS)의 제1 뱅크층(BN1)을 통해 전기적으로 연결될 수 있다.
표시 장치(10)의 제조 공정에서 발광 영역(EA1, EA2, EA3)을 형성하는 화소 정의막을 유기물질로 형성하거나, 발광 소자(ED1, ED2, ED3)들의 발광층(EL1, EL2, EL3)을 각 발광 영역(EA1, EA2, EA3)마다 형성하기 위해 마스크 공정이 필요하다. 마스크 공정을 수행하기 위해 표시 장치(10)는 마스크를 거치하기 위한 구조물이 필요하거나, 마스크 공정에 따른 산포를 제어하기 위해 불필요하게 넓은 비표시 영역(NDA)의 면적이 요구될 수 있다. 이러한 마스크 공정을 최소화한다면 표시 장치(10)에서 불필요한 구성, 예컨대 마스크를 거치하기 위한 구조물을 생략할 수 있고, 산포 제어를 위한 비표시 영역(NDA)의 면적을 최소화할 수 있다.
일 실시예에 따른 표시 장치(10)는 발광 영역(EA1, EA2, EA3)을 형성하는 뱅크 구조물(BNS)을 포함하여, 이를 마스크 공정이 아닌 증착 및 식각 공정으로 형성할 수 있다. 또한, 뱅크 구조물(BNS)이 서로 다른 금속 재료를 포함하는 제1 뱅크층(BN1)과 제2 뱅크층(BN2)을 포함하여 개구부(OPE1, OPE2, OPE3)의 내측 측벽이 팁(TIP)을 포함한 구조를 가짐에 따라, 증착 공정으로도 서로 다른 발광 영역(EA1, EA2, EA3)에 개별적으로 다른 층을 형성하는 것이 가능하다. 예를 들어, 발광 소자(ED1, ED2, ED3)의 발광층(EL1, EL2, EL3), 및 캐소드 전극(CE1, CE2, CE3)을 마스크를 이용하지 않은 증착 공정으로 형성하더라도, 개구부(OPE1, OPE2, OPE3) 내측 측벽에 형성된 제2 뱅크층(BN2)의 팁(TIP)에 의해 증착된 재료들이 개구부(OPE1, OPE2, OPE3)들 사이에서 연결되지 않고 끊어질 수 있다. 특정 층을 형성하기 위한 물질을 표시 장치(10) 전면에 형성한 뒤, 원하지 않는 영역에 형성된 층은 식각하여 제거하는 공정을 통해 서로 다른 발광 영역(EA1, EA2, EA3)에 개별적으로 다른 층을 형성하는 것이 가능하다. 표시 장치(10)는 마스크 공정을 사용하지 않고 증착 및 식각 공정을 통해 각 발광 영역(EA1, EA2, EA3)마다 서로 다른 발광 소자(ED1, ED2, ED3)를 형성할 수 있고, 표시 장치(10)에서 불필요한 구성은 생략하고 비표시 영역(NDA)의 면적을 최소화할 수 있다.
발광 소자(ED1, ED2, ED3)들의 캐소드 전극(CE1, CE2, CE3) 상에는 박막 봉지층(TFEL)의 제1 봉지층(TFE1)이 배치될 수 있다. 제1 봉지층(TFE1)은 제1 발광 소자(ED1) 상에 배치된 제1 무기층(TL1), 제2 발광 소자(ED2) 상에 배치된 제2 무기층(TL2), 및 제3 발광 소자(ED3) 상에 배치된 제3 무기층(TL3)을 포함할 수 있다. 제1 내지 제3 무기층(TL1, TL2, TL3)은 뱅크 구조물(BNS) 상에 전면적으로 형성되었다가, 각 발광 영역(EA1, EA2, EA3)에서 발광 소자(ED1, ED2, ED3)들, 및 후술하는 유기 패턴(ELP1, ELP2, ELP3)과 전극 패턴(CEP1, CEP2, CEP3)만을 덮도록 배치되고, 발광 영역(EA1, EA2, EA3)들 사이에는 배치되지 않을 수 있다. 이러한 무기층(TL1, TL2, TL3)의 형상은 무기층(TL1, TL2, TL3)이 뱅크 구조물(BNS)을 완전히 덮도록 형성되었다가, 부분적으로 패터닝되어 형성될 수 있다.
표시 장치(10)는 뱅크 구조물(BNS)의 형상 및 증착 공정에 따른 그 흔적이 되는 패턴들을 포함할 수 있다. 상기 패턴들은 발광 소자(ED1, ED2, ED3)의 발광층(EL1, EL2, EL3) 및 캐소드 전극(CE1, CE2, CE3)과 동시에 형성되고, 뱅크 구조물(BNS) 상에 남을 수 있다. 이하, 발광층(EL1, EL2, EL3) 및 캐소드 전극(CE1, CE2, CE3)의 구조, 및 상기 패턴들에 대하여 설명하기로 한다.
발광층(EL1, EL2, EL3)은 애노드 전극(AE1, AE2, AE3) 상에 배치될 수 있다. 발광층(EL1, EL2, EL3)은 유기 물질로 이루어진 유기 발광층일 수 있고, 증착 공정을 통해 애노드 전극(AE1, AE2, AE3) 상에 형성될 수 있다. 발광층(EL1, EL2, EL3)은 제1 박막 트랜지스터(TFT1)가 발광 소자(ED1, ED2, ED3)의 애노드 전극(AE1, AE2, AE3)에 소정의 전압을 인가하고, 발광 소자(ED1, ED2, ED3)의 캐소드 전극(CE1, CE2, CE3)이 공통 전압 또는 캐소드 전압을 수신하면, 정공과 전자 각각이 정공 수송층과 전자 수송층을 통해 발광층(EL1, EL2, EL3)으로 이동할 수 있고, 정공과 전자가 발광층(EL1, EL2, EL3)에서 서로 결합하여 광을 방출할 수 있다.
발광층(EL1, EL2, EL3)은 서로 다른 발광 영역(EA1, EA2, EA3)에 배치된 제1 발광층(EL1), 제2 발광층(EL2), 및 제3 발광층(EL3)을 포함할 수 있다. 제1 발광층(EL1)은 제1 발광 영역(EA1)에서 제1 애노드 전극(AE1) 상에 배치되고, 제2 발광층(EL2)은 제2 발광 영역(EA2)에서 제2 애노드 전극(AE2) 상에 배치되고, 제3 발광층(EL3)은 제3 발광 영역(EA3)에서 제3 애노드 전극(AE3) 상에 배치될 수 있다. 제1 내지 제3 발광층(EL1, EL2, EL3)은 각각 제1 내지 제3 발광 소자(ED1, ED2, ED3)의 발광층일 수 있다. 제1 발광층(EL1)은 제1 색의 적색 광을 방출하는 발광층이고, 제2 발광층(EL2)은 제2 색의 녹색 광을 방출하는 발광층이며, 제3 발광층(EL3)은 제3 색의 청색 광을 방출하는 발광층일 수 있다.
일 실시예에 따르면, 발광 소자(ED1, ED2, ED3)의 발광층(EL1, EL2, EL3)은 일부분이 애노드 전극(AE1, AE2, AE3)과 무기 절연층(ISL) 사이에 배치될 수 있다. 무기 절연층(ISL)은 애노드 전극(AE1, AE2, AE3) 상에 배치되되 애노드 전극(AE1, AE2, AE3)의 상면과는 이격될 수 있다. 발광층(EL1, EL2, EL3)의 증착 공정은 발광층의 물질이 기판(SUB)의 상면에 수직한 방향이 아닌 기울어진 방향으로 증착되도록 수행될 수 있다. 그에 따라, 발광층(EL1, EL2, EL3)은 뱅크 구조물(BNS)의 개구부(OPE1, OPE2, OPE3)에 노출된 애노드 전극(AE1, AE2, AE3)의 상면, 및 애노드 전극(AE1, AE2, AE3)과 무기 절연층(ISL) 사이의 공간을 채우도록 배치될 수 있다.
상술한 바와 같이, 표시 장치(10)의 제조 공정에서, 무기 절연층(ISL)과 애노드 전극(AE1, AE2, AE3) 사이에는 희생층(도 14의 'SFL')이 배치되었다가, 희생층(SFL)이 일부 제거된 영역에 발광층(EL1, EL2, EL3)이 배치될 수 있다. 그에 따라, 무기 절연층(ISL)은 하면이 애노드 전극(AE1, AE2, AE3)과 이격될 수 있다. 다만, 희생층(SFL)은 무기 절연층(ISL)과 애노드 전극(AE1, AE2, AE3) 사이 영역에 일부 잔여 패턴(RP)으로 남을 수 있다. 무기 절연층(ISL)과 애노드 전극(AE1, AE2, AE3) 사이 영역은 일부의 잔여 패턴(RP)과 발광층(EL1, EL2, EL3)으로 채워질 수 있다.
일 실시예에 따른 표시 장치(10)는 발광층(EL1, EL2, EL3)과 동일한 물질을 포함하고 뱅크 구조물(BNS) 상에 배치된 복수의 유기 패턴(ELP1, ELP2, ELP3)들을 포함할 수 있다. 발광층(EL1, EL2, EL3)은 표시 장치(10)의 전면에 재료를 증착하는 공정으로 형성되므로, 발광층(EL1, EL2, EL3)을 형성하는 재료는 뱅크 구조물(BNS)의 개구부(OPE1, OPE2, OPE3)에 더하여, 뱅크 구조물(BNS) 상에도 증착될 수 있다.
예를 들어, 표시 장치(10)는 뱅크 구조물(BNS) 상부에 배치된 유기 패턴(ELP1, ELP2, ELP3)들을 포함할 수 있다. 유기 패턴(ELP1, ELP2, ELP3)은 뱅크 구조물(BNS)의 제2 뱅크층(BN2) 상에 배치된 제1 유기 패턴(ELP1), 제2 유기 패턴(ELP2), 및 제3 유기 패턴(ELP3)을 포함할 수 있다.
제1 유기 패턴(ELP1)은 제1 발광 소자(ED1)의 제1 발광층(EL1)과 동일한 재료를 포함할 수 있다. 제2 유기 패턴(ELP2)은 제2 발광 소자(ED2)의 제2 발광층(EL2)과 동일한 재료를 포함하고, 제3 유기 패턴(ELP3)은 제3 발광 소자(ED3)의 제3 발광층(EL3)과 동일한 재료를 포함할 수 있다. 유기 패턴(ELP1, ELP2, ELP3)들 각각은 동일한 재료를 포함하는 발광층(EL1, EL2, EL3)과 동일한 공정에서 형성될 수 있다.
제1 유기 패턴(ELP1), 제2 유기 패턴(ELP2), 및 제3 유기 패턴(ELP3)은 뱅크 구조물(BNS)의 제2 뱅크층(BN2) 상에 직접 배치될 수 있다. 유기 패턴(ELP1, ELP2, ELP3)들 각각은 동일한 재료를 포함하는 발광층(EL1, EL2, EL3)과 동일한 공정에서 형성되고, 각 발광층(EL1, EL2, EL3)이 배치된 발광 영역(EA1, EA2, EA3)에 인접하여 배치될 수 있다. 예를 들어, 제1 유기 패턴(ELP1)은 제1 발광 영역(EA1), 또는 제1 개구부(OPE1)의 주변에서 제1 개구부(OPE1)를 둘러싸며 제2 뱅크층(BN2) 상에 배치될 수 있다. 제2 유기 패턴(ELP2)은 제2 발광 영역(EA2), 또는 제2 개구부(OPE2)의 주변에서 제2 개구부(OPE2)를 둘러싸며 제2 뱅크층(BN2) 상에 배치되고, 제3 유기 패턴(ELP3)은 제3 발광 영역(EA3), 또는 제3 개구부(OPE3)의 주변에서 제3 개구부(OPE3)를 둘러싸며 제2 뱅크층(BN2) 상에 배치될 수 있다.
이러한 유기 패턴(ELP1, ELP2, ELP3)은 뱅크 구조물(BNS)이 팁(TIP)을 포함함에 따라, 발광층(EL1, EL2, EL3)과 연결되지 않고 끊어지며 형성된 흔적일 수 있다. 개구부(OPE1, OPE2, OPE3)들 내에서는 발광층(EL1, EL2, EL3)이 형성되고, 개구부(OPE1, OPE2, OPE3)들 측벽에 형성된 팁(TIP)에 의해 유기 패턴(ELP1, ELP2, ELP3)과 발광층(EL1, EL2, EL3)은 서로 끊어질 수 있다. 발광층(EL1, EL2, EL3)이 마스크를 이용하지 않은 증착 공정으로 형성됨에 따라, 발광층(EL1, EL2, EL3)의 재료들은 뱅크 구조물(BNS) 상에 전면적으로 형성될 수 있는데, 이를 각 발광 영역(EA1, EA2, EA3), 또는 개구부(OPE1, OPE2, OPE3) 주변에서 패터닝하여 형성된 것이 유기 패턴(ELP1, ELP2, ELP3)일 수 있다.
캐소드 전극(CE1, CE2, CE3)은 발광층(EL1, EL2, EL3) 상에 배치될 수 있다. 캐소드 전극(CE1, CE2, CE3)은 투명성 전도성 재료를 포함하여 발광층(EL1, EL2, EL3)에서 생성된 광이 출광될 수 있다. 캐소드 전극(CE1, CE2, CE3)은 공통 전압 또는 저전위 전압을 수신할 수 있다. 애노드 전극(AE1, AE2, AE3)이 데이터 전압에 대응되는 전압을 수신하고 캐소드 전극(CE1, CE2, CE3)이 저전위 전압을 수신하면, 전위 차가 애노드 전극(AE1, AE2, AE3)과 캐소드 전극(CE1, CE2, CE3) 사이에 형성됨으로써, 발광층(EL1, ED2, ED3)이 광을 방출할 수 있다.
캐소드 전극(CE1, CE2, CE3)은 서로 다른 발광 영역(EA1, EA2, EA3)에 배치된 제1 캐소드 전극(CE1), 제2 캐소드 전극(CE2), 및 제3 캐소드 전극(CE3)을 포함할 수 있다. 제1 캐소드 전극(CE1)은 제1 발광 영역(EA1)에서 제1 발광층(EL1) 상에 배치되고, 제2 캐소드 전극(CE2)은 제2 발광 영역(EA2)에서 제2 발광층(EL2) 상에 배치되고, 제3 캐소드 전극(CE3)은 제3 발광 영역(EA3)에서 제3 발광층(EL3) 상에 배치될 수 있다.
일 실시예에 따르면, 발광 소자(ED1, ED2, ED3)의 캐소드 전극(CE1, CE2, CE3)은 일부분이 뱅크 구조물(BNS)의 제1 뱅크층(BN1)의 측면 상에 배치될 수 있다. 발광층(EL1, EL2, EL3)과 유사하게, 캐소드 전극(CE1, CE2, CE3)도 증착 공정을 통해 형성될 수 있다. 캐소드 전극(CE1, CE2, CE3)의 증착 공정은 전극 물질이 기판(SUB)의 상면에 수직한 방향이 아닌 기울어진 방향으로 증착되도록 수행될 수 있다. 이에 따라, 캐소드 전극(CE1, CE2, CE3)은 뱅크 구조물(BNS)의 제2 뱅크층(BN2)의 팁(TIP) 하부에서 제1 뱅크층(BN1)의 측면 상에 배치될 수 있다. 캐소드 전극(CE1, CE2, CE3)은 제1 뱅크층(BN1)의 측면과 직접 접촉할 수 있다. 서로 다른 발광 소자(ED1, ED2, ED3)들의 캐소드 전극(CE1, CE2, CE3)들은 각각 뱅크 구조물(BNS)의 제1 뱅크층(BN1)과 직접 접촉할 수 있고, 캐소드 전극(CE1, CE2, CE3)들 각각은 서로 전기적으로 연결될 수 있다. 캐소드 전극(CE1, CE2, CE3)은 애노드 전극(AE1, AE2, AE3)과 달리 복수의 화소 별로 구분되지 않고 전체 화소에 전기적으로 공통되는 전극 형태로 구현될 수 있다.
일 실시예에 따르면, 캐소드 전극(CE1, CE2, CE3)과 제1 뱅크층(BN1)의 측면이 접촉하는 면적은 발광층(EL1, EL2, EL3)과 제1 뱅크층(BN1)의 측면이 접촉하는 면적보다 클 수 있다. 캐소드 전극(CE1, CE2, CE3)과 발광층(EL1, EL2, EL3)은 각각 물질이 기판(SUB)의 상면에 수직한 방향이 아닌 기울어진 방향으로 증착되도록 수행되는데, 상기 기울어진 각도에 따라 제1 뱅크층(BN1)의 측면 상에 배치되는 면적이 달라질 수 있다. 예시적인 실시예에서, 캐소드 전극(CE1, CE2, CE3)의 증착 공정은 발광층(EL1, EL2, EL3)의 증착 공정보다 더 기울어진 방향으로 수행될 수 있다. 개구부(OPE1, OPE2, OPE3)의 측벽들 상에서 캐소드 전극(CE1, CE2, CE3)들은 발광층(EL1, EL2, EL3)보다 더 많은 면적, 또는 개구부(OPE1, OPE2, OPE3)의 측벽에서 더 높은 위치까지 배치될 수 있다. 서로 다른 발광 소자(ED1, ED2, ED3)의 캐소드 전극(CE1, CE2, CE3)들은 제1 뱅크층(BN1)을 통해 전기적으로 연결되므로, 더 많은 면적에서 제1 뱅크층(BN1)과 접촉하는 것이 유리할 수 있다.
일 실시예에 따른 표시 장치(10)는 캐소드 전극(CE1, CE2, CE3)과 동일한 물질을 포함하고 뱅크 구조물(BNS) 상에 배치된 복수의 전극 패턴(CEP1, CPE2, CEP3)들을 포함할 수 있다. 캐소드 전극(CE1, CE2, CE3)은 표시 장치(10)의 전면에 재료를 증착하는 공정으로 형성되므로, 캐소드 전극(CE1, CE2, CE3)을 형성하는 재료는 뱅크 구조물(BNS)의 개구부(OPE1, OPE2, OPE3)에 더하여, 뱅크 구조물(BNS) 상에도 증착될 수 있다.
표시 장치(10)는 뱅크 구조물(BNS) 상부에 배치된 전극 패턴(CEP1, CPE2, CEP3)들을 포함할 수 있다. 전극 패턴(CEP1, CPE2, CEP3)은 뱅크 구조물(BNS)의 제2 뱅크층(BN2) 상에 배치된 제1 전극 패턴(CEP1), 제2 전극 패턴(CEP2), 및 제3 전극 패턴(CEP3)을 포함할 수 있다.
예를 들어, 제1 전극 패턴(CEP1), 제2 전극 패턴(CEP2), 및 제3 전극 패턴(CEP3)은 각각 제1 유기 패턴(ELP1), 제2 유기 패턴(ELP2), 및 제3 유기 패턴(ELP3) 상에 직접 배치될 수 있다. 전극 패턴(CEP1, CPE2, CEP3)들과 유기 패턴(ELP1, ELP2, ELP3)들의 배치 관계는 발광 소자(ED1, ED2, ED3)들의 발광층(EL1, EL2, EL3)과 캐소드 전극(CE1, CE2, CE3)의 배치 관계와 동일할 수 있다. 이러한 전극 패턴(CEP1, CPE2, CEP3)은 뱅크 구조물(BNS)이 팁(TIP)을 포함함에 따라, 증착된 재료가 캐소드 전극(CE1, CE2, CE3)과 연결되지 않고 끊어지며 형성된 흔적일 수 있다. 표시 장치(10)는 뱅크 구조물(BNS)의 팁(TIP)에 의해 마스크를 사용하지 않는 증착 공정에서도 서로 다른 영역마다 개별적으로 캐소드 전극(CE1, CE2, CE3)을 형성할 수 있다.
캡핑층(CPL)은 캐소드 전극(CE1, CE2, CE3) 상에 배치될 수 있다. 캡핑층(CPL)은 무기물 절연 물질을 포함하여 발광 소자(ED1, ED2, ED3)들과 뱅크 구조물(BNS) 상에 배치된 패턴들을 덮을 수 있다. 캡핑층(CPL)은 외기로부터 발광 소자(ED1, ED2, ED3)들이 손상되는 것을 방지할 수 있고, 뱅크 구조물(BNS) 상에 배치되는 패턴들이 표시 장치(10)의 제조 공정 중에 박리되는 것을 방지할 수 있다. 예시적인 실시예에서, 캡핑층(CPL)은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 및/또는 실리콘옥시나이트라이드를 포함할 수 있다.
표시 장치(10)는 뱅크 구조물(BNS) 상부에 배치된 캡핑 패턴(CLP)을 포함할 수 있다. 캡핑 패턴(CLP)은 뱅크 구조물(BNS)의 제2 뱅크층(BN2) 상에 배치된 제1 전극 패턴(CEP1), 제2 전극 패턴(CEP2), 및 제3 전극 패턴(CEP3) 상에 직접 배치될 수 있다. 캡핑 패턴(CLP)과 전극 패턴(CEP1, CEP2, CEP3)들의 배치 관계는 발광 소자(ED1, ED2, ED3)들의 캐소드 전극(CE1, CE2, CE3)과 캡핑층(CPL)의 배치 관계와 동일할 수 있다. 이러한 캡핑 패턴(CLP)은 뱅크 구조물(BNS)이 팁(TIP)을 포함함에 따라, 증착된 재료가 캡핑층(CPL)과 연결되지 않고 끊어지며 형성된 흔적일 수 있다.
복수의 유기 패턴(ELP1, ELP2, ELP3), 전극 패턴(CEP1, CPE2, CEP3)들, 및 캡핑 패턴(CLP)은 뱅크 구조물(BNS) 상에 배치되며, 발광 영역(EA1, EA2, EA3) 또는 개구부(OPE1, OPE2, OPE3)들의 주변을 둘러싸도록 배치될 수 있다. 발광 영역(EA1, EA2, EA3)의 주변에 배치된 유기 패턴(ELP1, ELP2, ELP3), 전극 패턴(CEP1, CPE2, CEP3)들, 및 캡핑 패턴(CLP)의 적층 구조는 표시 장치(10)의 제조 공정에서 부분적으로 식각되어 패턴 형상이 달라질 수 있다. 그에 따라, 뱅크 구조물(BNS)의 제2 뱅크층(BN2)은 상면 일부가 유기 패턴(ELP1, ELP2, ELP3), 전극 패턴(CEP1, CPE2, CEP3)들, 및 캡핑 패턴(CLP)에 의해 덮이지 않을 수 있다.
박막 봉지층(TFEL)은 발광 소자(ED1, ED2, ED3)들 및 뱅크 구조물(BNS) 상에 배치되고, 복수의 발광 소자(ED1, ED2, ED3)들 및 뱅크 구조물(BNS)을 덮을 수 있다. 박막 봉지층(TFEL)은 적어도 하나의 무기막을 포함하여, 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지할 수 있다. 박막 봉지층(TFEL)은 적어도 하나의 유기막을 포함하여 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호할 수 있다.
예시적인 실시예에서, 박막 봉지층(TFEL)은 순차적으로 적층된 제1 봉지층(TFE1), 제2 봉지층(TFE2) 및 제3 봉지층(TFE3)을 포함할 수 있다. 제1 봉지층(TFE1)과 제3 봉지층(TFE3)은 무기 봉지층이고, 이들 사이에 배치된 제2 봉지층(TFE2)은 유기 봉지층일 수 있다.
제1 봉지층(TFE1)과 제3 봉지층(TFE3)은 각각 하나 이상의 무기 절연물을 포함할 수 있다. 무기 절연물은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 및/또는 실리콘옥시나이트라이드를 포함할 수 있다.
제2 봉지층(TFE2)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 예컨대, 제2 봉지층(TFE2)은 아크릴계 수지, 예컨대 폴리메틸메타크릴레이트, 폴리아크릴산 등을 포함할 수 있다. 제2 봉지층(TFE2)은 모노머를 경화하거나, 폴리머를 도포하여 형성할 수 있다.
제1 봉지층(TFE1)은 발광 소자(ED1, ED2, ED3)들, 복수의 패턴들, 및 뱅크 구조물(BNS) 상에 배치될 수 있다. 제1 봉지층(TFE1)은 서로 다른 발광 영역(EA1, EA2, EA3)에 각각 대응하여 배치된 제1 무기층(TL1), 제2 무기층(TL2), 및 제3 무기층(TL3)을 포함할 수 있다.
제1 무기층(TL1), 제2 무기층(TL2), 및 제3 무기층(TL3)은 각각 무기물 절연 물질을 포함하여 발광 소자(ED1, ED2, ED3)들을 덮을 수 있다. 제1 무기층(TL1), 제2 무기층(TL2), 및 제3 무기층(TL3)은 외기로부터 발광 소자(ED1, ED2, ED3)들이 손상되는 것을 방지할 수 있고, 뱅크 구조물(BNS) 상에 배치되는 패턴들이 표시 장치(10)의 제조 공정 중에 박리되는 것을 방지할 수 있다. 예시적인 실시예에서, 제1 무기층(TL1), 제2 무기층(TL2), 및 제3 무기층(TL3)은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 및/또는 실리콘옥시나이트라이드를 포함할 수 있다.
제1 무기층(TL1), 제2 무기층(TL2), 및 제3 무기층(TL3)은 유기 패턴(ELP1, ELP2, ELP3)들, 전극 패턴(CEP1, CPE2, CEP3)들, 및 캡핑 패턴(CLP)을 덮도록 배치될 수 있다. 제1 무기층(TL1), 제2 무기층(TL2), 및 제3 무기층(TL3)은 화학 기상 증착법(CVD)을 통해 형성될 수 있으므로, 증착되는 층의 단차를 따라 균일한 두께로 형성될 수 있다. 예를 들어, 제1 무기층(TL1), 제2 무기층(TL2), 및 제3 무기층(TL3)은 뱅크 구조물(BNS)의 팁(TIP)에 의한 언더컷 하부에도 박막을 형성할 수 있다.
제1 무기층(TL1)은 제1 발광 소자(ED1), 및 제1 전극 패턴(CEP1) 상에 배치될 수 있다. 제1 무기층(TL1)은 제1 발광 소자(ED1) 및 제1 개구부(OPE1)의 내측 측벽을 따라 이들을 덮도록 배치되고, 제1 유기 패턴(ELP1), 제1 전극 패턴(CEP1) 및 캡핑 패턴(CLP)도 덮도록 배치될 수 있다. 다만, 제1 무기층(TL1)은 제2 개구부(OPE2) 및 제3 개구부(OPE3)와는 중첩하지 않고, 제1 개구부(OPE1) 및 그 주변의 뱅크 구조물(BNS) 상에만 배치될 수 있다.
제2 무기층(TL2)은 제2 발광 소자(ED2), 및 제2 전극 패턴(CEP2) 상에 배치될 수 있다. 제2 무기층(TL2)은 제2 발광 소자(ED2) 및 제2 개구부(OPE2)의 내측 측벽을 따라 이들을 덮도록 배치되고, 제2 유기 패턴(ELP2), 제2 전극 패턴(CEP2) 및 캡핑 패턴(CLP)도 덮도록 배치될 수 있다. 다만, 제2 무기층(TL2)은 제1 개구부(OPE1) 및 제3 개구부(OPE3)와는 중첩하지 않고, 제2 개구부(OPE2) 및 그 주변의 뱅크 구조물(BNS) 상에만 배치될 수 있다.
제3 무기층(TL3)은 제3 발광 소자(ED3), 및 제3 전극 패턴(CEP3) 상에 배치될 수 있다. 제3 무기층(TL3)은 제3 발광 소자(ED3) 및 제3 개구부(OPE3)의 내측 측벽을 따라 이들을 덮도록 배치되고, 제3 유기 패턴(ELP3), 제3 전극 패턴(CEP3) 및 캡핑 패턴(CLP)도 덮도록 배치될 수 있다. 다만, 제3 무기층(TL3)은 제1 개구부(OPE1) 및 제2 개구부(OPE2)와는 중첩하지 않고, 제3 개구부(OPE3) 및 그 주변의 뱅크 구조물(BNS) 상에만 배치될 수 있다.
제1 무기층(TL1)은 제1 캐소드 전극(CE1) 형성 이후에 형성되고, 제2 무기층(TL2)은 제2 캐소드 전극(CE2) 형성 이후에 형성되며, 제3 무기층(TL3)은 제3 캐소드 전극(CE3) 형성 이후에 형성될 수 있다. 그에 따라, 제1 내지 제3 무기층(TL1, TL2, TL3)은 서로 다른 전극 패턴(CEP1, CPE2, CEP3)들 및 유기 패턴(ELP1, ELP2, ELP3)들을 각각 덮도록 배치될 수 있다. 평면도 상 제1 무기층(TL1), 제2 무기층(TL2), 및 제3 무기층(TL3) 각각은 뱅크 구조물(BNS)의 개구부(OPE1, OPE2, OPE3)들보다 큰 면적을 가질 수 있다. 뱅크 구조물(BNS) 상에서 제1 무기층(TL1), 제2 무기층(TL2), 및 제3 무기층(TL3)은 서로 이격되어 배치될 수 있다. 그에 따라, 뱅크 구조물(BNS)의 제2 뱅크층(BN2)은 일부분이 무기층(TL1, TL2, TL3)과 비중첩할 수 있고, 상면 일부가 무기층(TL1, TL2, TL3)에 의해 덮이지 않고 노출될 수 있다. 제2 뱅크층(BN2)은 일부분이 후술하는 박막 봉지층(TFEL)의 제2 봉지층(TFE2)과 직접 접촉할 수 있다.
터치 센싱층(TSU)은 봉지층(TFEL) 상에 배치될 수 있다. 터치 센싱층(TSU)은 제1 터치 절연층(SIL1), 제2 터치 절연층(SIL2), 터치 전극(TEL), 및 제3 터치 절연층(SIL3)을 포함할 수 있다.
제1 터치 절연층(SIL1)은 봉지층(TFEL) 상에 배치될 수 있다. 제1 터치 절연층(SIL1)은 절연 및 광학적 기능을 가질 수 있다. 제1 터치 절연층(SIL1)은 적어도 하나의 무기막을 포함할 수 있다. 선택적으로, 제1 터치 절연층(SIL1)은 생략될 수 있다.
제2 터치 절연층(SIL2)은 제1 터치 절연층(SIL1)을 덮을 수 있다. 도면에 도시되지 않았으나, 제1 터치 절연층(SIL1) 상에는 다른 층의 터치 전극이 더 배치될 수 있고, 제2 터치 절연층(SIL2)은 이러한 터치 전극(TEL)을 덮을 수 있다. 제2 터치 절연층(SIL2)은 절연 및 광학적 기능을 가질 수 있다. 예를 들어, 제2 터치 절연층(SIL2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 적어도 하나를 포함하는 무기막일 수 있다.
터치 전극(TEL) 중 일부는 제2 터치 절연층(SIL2) 상에 배치될 수 있다. 터치 전극(TEL) 각각은 제1 내지 제3 발광 영역(EA1, EA2, EA3)과 중첩되지 않을 수 있다. 터치 전극(TEL) 각각은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al), ITO(Indium Tin Oxide)의 단일층으로 형성되거나, 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)로 형성될 수 있다.
제3 터치 절연층(SIL3)은 터치 전극(TEL), 및 제2 터치 절연층(SIL2)을 덮을 수 있다. 제3 터치 절연층(SIL3)은 절연 및 광학적 기능을 가질 수 있다. 제3 터치 절연층(SIL3)은 제2 터치 절연층(SIL2)에 예시된 물질로 이루어질 수 있다.
차광층(BM)은 터치 센싱층(TSU) 상에 배치될 수 있다. 차광층(BM)은 발광 영역(EA1, EA2, EA3)과 중첩하도록 배치된 복수의 개구홀(OPT1, OPT2, OPT3)들을 포함할 수 있다. 예를 들어, 제1 개구홀(OPT1)은 제1 발광 영역(EA1)과 중첩하도록 배치될 수 있다. 제2 개구홀(OPT2)은 제2 발광 영역(EA2)과 중첩하도록 배치되고, 제3 개구홀(OPT3)은 제3 발광 영역(EA3)과 중첩하도록 배치될 수 있다. 각 개구홀(OPT1, OPT2, OPT3)들의 면적 또는 크기는 뱅크 구조물(BNS)에 의해 정의된 발광 영역(EA1, EA2, EA3)들의 면적 또는 크기보다 클 수 있다. 차광층(BM)의 개구홀(OPT1, OPT2, OPT3)들이 발광 영역(EA1, EA2, EA3)들보다 크게 형성됨에 따라, 발광 영역(EA1, EA2, EA3)에서 방출된 광들이 표시 장치(10)의 정면뿐만 아니라 측면에서도 사용자에게 시인될 수 있다.
차광층(BM)은 광 흡수 물질을 포함할 수 있다. 예를 들어, 차광층(BM)은 무기 흑색 안료 또는 유기 흑색 안료를 포함할 수 있다. 무기 흑색 안료는 카본 블랙(Carbon Black)일 수 있고, 유기 흑색 안료는 락탐 블랙(Lactam Black), 페릴렌 블랙(Perylene Black), 및 아닐린 블랙(Aniline Black) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다. 차광층(BM)은 제1 내지 제3 발광 영역(EA1, EA2, EA3) 사이에 가시광이 침범하여 혼색되는 것을 방지함으로써, 표시 장치(10)의 색 재현율을 향상시킬 수 있다.
표시 장치(10)는 발광 영역(EA1, EA2, EA3) 상에 배치된 복수의 컬러 필터(CF1, CF2, CF3)들을 포함할 수 있다. 복수의 컬러 필터(CF1, CF2, CF3)들 각각은 발광 영역(EA1, EA2, EA3)에 대응하여 배치될 수 있다. 예를 들어, 컬러 필터(CF1, CF2, CF3)들은 발광 영역(EA1, EA2, EA3)에 대응하여 배치되는 복수의 개구홀(OPT1, OPT2, OPT3)들을 포함하는 차광층(BM) 상에 배치될 수 있다. 차광층의 홀은 발광 영역(EA1, EA2, EA3), 또는 뱅크 구조물(BNS)들의 개구부와 중첩하도록 형성될 수 있고, 발광 영역(EA1, EA2, EA3)에서 방출된 광이 출사되는 출광 영역을 형성할 수 있다. 컬러 필터(CF1, CF2, CF3)들 각각은 차광층(BM)의 홀보다 큰 면적을 가질 수 있고, 컬러 필터(CF1, CF2, CF3)들 각각은 홀이 형성하는 출광 영역을 완전하게 덮을 수 있다.
컬러 필터(CF1, CF2, CF3)들은 서로 다른 발광 영역(EA1, EA2, EA3)에 각각 대응하여 배치된 제1 컬러 필터(CF1), 제2 컬러 필터(CF2), 및 제3 컬러 필터(CF3)를 포함할 수 있다. 컬러 필터(CF1, CF2, CF3)들은 특정 파장대의 광 이외의 다른 파장대의 광을 흡수하는 염료나 안료 같은 색재(colorant)를 포함할 수 있고, 발광 영역(EA1, EA2, EA3)에서 방출되는 광의 색에 대응하여 배치될 수 있다. 예를 들어, 제1 컬러 필터(CF1)는 제1 발광 영역(EA1)과 중첩하도록 배치되고, 적색의 제1 광만을 투과시키는 적색 컬러 필터일 수 있다. 제2 컬러 필터(CF2)는 제2 발광 영역(EA2)과 중첩하도록 배치되고, 녹색의 제2 광만을 투과시키는 녹색 컬러 필터이며, 제3 컬러 필터(CF3)는 제3 발광 영역(EA3)과 중첩하도록 배치되고, 청색의 제3 광만을 투과시키는 청색 컬러 필터일 수 있다.
복수의 컬러 필터(CF1, CF2, CF3)들은 인접한 다른 컬러 필터(CF1, CF2, CF3)와 차광층(BM) 상에서 서로 이격될 수 있다. 컬러 필터(CF1, CF2, CF3)들은 각각 차광층(BM)의 개구홀(OPT1, OPT2, OPT3)들은 덮으며 홀보다 큰 면적을 갖되, 차광층(BM) 상에서 다른 컬러 필터(CF1, CF2, CF3)와 이격될 정도의 면적을 가질 수 있다. 다만, 이에 제한되지 않는다. 복수의 컬러 필터(CF1, CF2, CF3)들은 인접한 다른 컬러 필터(CF1, CF2, CF3)와 부분적으로 중첩하도록 배치될 수 있다. 서로 다른 컬러 필터(CF1, CF2, CF3)들은 발광 영역(EA1, EA2, EA3)과 비중첩한 영역으로, 후술하는 차광층(BM) 상에서 서로 중첩될 수 있다. 표시 장치(10)는 컬러 필터(CF1, CF2, CF3)들이 중첩하여 배치됨에 따라 외광에 의한 반사광의 세기를 줄일 수 있다. 나아가, 컬러 필터(CF1, CF2, CF3)들의 평면도 상 배치, 형상, 및 면적 등을 조절하여 외광에 의한 반사광의 색감을 제어할 수도 있다.
컬러 필터층(CFL)의 컬러 필터(CF1, CF2, CF3)들은 차광층(BM) 상에 배치될 수 있다. 서로 다른 컬러 필터(CF1, CF2, CF3)들은 각각 서로 다른 발광 영역(EA1, EA2, EA3) 또는 개구부(OPE1, OPE2, OPE3), 및 차광층(BM)의 개구홀(OPT1, OPT2, OPT3)에 대응하여 배치될 수 있다. 예를 들어, 제1 컬러 필터(CF1)는 제1 발광 영역(EA1)에 대응하여 배치되고, 제2 컬러 필터(CF2)는 제2 발광 영역(EA2)에 대응하여 배치되며, 제3 컬러 필터(CF3)는 제3 발광 영역(EA3)에 대응하여 배치될 수 있다. 제1 컬러 필터(CF1)는 차광층(BM)의 제1 개구홀(OPT1)에 배치되고, 제2 컬러 필터(CF2)는 차광층(BM)의 제2 개구홀(OPT2)에 배치되며, 제3 컬러 필터(CF3)는 차광층(BM)의 제3 개구홀(OPT3)에 배치될 수 있다. 컬러 필터(CF1, CF2, CF3)들 각각은 차광층(BM)의 개구홀(OPT1, OPT2, OPT3)들보다 평면도 상 큰 면적을 갖도록 배치될 수 있고, 일부는 차광층(BM) 상에 직접 배치될 수 있다.
오버코트층(OC)은 컬러 필터(CF1, CF2, CF3)들 상에 배치되어, 컬러 필터(CF1, CF2, CF3)의 상단을 평탄화시킬 수 있다. 오버코트층(OC)은 가시광 대역의 색을 가지고 있지 않는 무색의 투광성 층일 수 있다. 예를 들어, 오버코트층(OC)은 아크릴 계열의 수지와 같은 무색의 투광성 유기물을 포함할 수 있다.
표시 장치(10)는 표시 영역(DA)에 배치된 복수의 발광 소자(ED1, ED2, ED3)들이 뱅크 구조물(BNS)들에 의해 형성된 발광 영역(EA1, EA2, EA3)에 배치될 수 있다. 상술한 바와 같이, 각 발광 소자(ED1, ED2, ED3)들의 캐소드 전극(CE1, CE2, CE3)은 뱅크 구조물(BNS)의 제1 뱅크층(BN1)을 통해 서로 전기적으로 연결될 수 있다. 발광 소자(ED1, ED2, ED3)들의 캐소드 전극(CE1, CE2, CE3)들과 제1 뱅크층(BN1)은 표시 영역(DA)에서 공통 전극을 형성할 수 있다.
한편, 표시 장치(10)는 뱅크 구조물(BNS)이 표시 영역(DA)을 넘어 비표시 영역(NDA)까지 배치될 수 있다. 뱅크 구조물(BNS)의 제1 뱅크층(BN1)은 발광 소자(ED1, ED2, ED3)들의 캐소드 전극(CE1, CE2, CE3)과 공통 전극을 형성하며 비표시 영역(NDA)까지 연장되어 배치되고, 비표시 영역(NDA)에 배치된 제1 전원 라인(VL1)과 전기적으로 연결될 수 있다. 그에 따라, 발광 소자(ED1, ED2, ED3)들은 비표시 영역(NDA)에 배치된 제1 전원 라인(VL1)과 전기적으로 연결되고, 제1 전원 라인(VL1)을 통해 저전위 전압을 전달받을 수 있다. 또한, 발광 소자(ED1, ED2, ED3)들은 박막 트랜지스터층(TFTL)의 제1 박막 트랜지스터(TFT1)와 전기적으로 연결되며, 표시 영역(DA)에 배치된 제2 전원 라인(VL2)을 통해 전원 전압, 예컨대 고전위 전압을 전달받을 수 있다. 이하, 표시 장치(10)의 비표시 영역(NDA)의 구조에 대하여 설명하기로 한다.
도 8은 일 실시예에 따른 표시 장치에 배치된 전원 배선들의 배치를 보여주는 평면도이다.
도 8을 참조하면, 표시 장치(10)의 표시층(DU)은 표시 영역(DA) 및 이를 둘러싸는 비표시 영역(NDA)을 포함할 수 있다. 도 4를 참조하여 상술한 바와 같이, 표시 영역(DA)에는 복수의 화소(PX)들과 복수의 배선들, 예를 들어 제2 전원 라인(VL2)들과 게이트 라인(GL), 및 데이터 라인(DL)들이 배치될 수 있다. 비표시 영역(NDA)에는 표시 구동부(200)와 게이트 구동부(210), 복수의 패드부(DP)들, 및 제1 전원 라인(VL1)이 배치될 수 있다.
제1 전원 라인(VL1)은 표시 영역(DA)을 둘러싸며 비표시 영역(NDA)에 배치될 수 있다. 제1 전원 라인(VL1)은 표시 영역(DA)의 하측에 배치된 비표시 영역(NDA)에서 표시 구동부(200)와 전기적으로 연결되고, 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 제1 전원 라인(VL1)은 표시층(DU)의 좌측 및 우측 외곽부에서 뱅크 구조물(BNS)과 전기적으로 연결될 수 있다. 제1 전원 라인(VL1)은 뱅크 구조물(BNS)을 통해 표시 영역(DA)의 복수의 화소(PX)들과 전기적으로 연결될 수 있다.
제2 전원 라인(VL2)은 제2 방향(DR2)으로 연장되며 표시 영역(DA)에 배치될 수 있다. 제2 전원 라인(VL2)은 표시 영역(DA)의 하측에 배치된 비표시 영역(NDA)에서 표시 구동부(200)와 전기적으로 연결될 수 있다. 표시 장치(10)는 복수의 제2 전원 라인(VL2)들을 포함할 수 있고, 복수의 제2 전원 라인(VL2)은 표시 영역(DA)에서 서로 제1 방향(DR1)으로 이격될 수 있다. 제2 전원 라인(VL2)은 표시 영역(DA)에서 제1 박막 트랜지스터(TFT1)와 전기적으로 연결될 수 있다. 제2 전원 라인(VL2)은 제1 박막 트랜지스터(TFT1)를 통해 표시 영역(DA)의 복수의 화소(PX)들과 전기적으로 연결될 수 있다.
예를 들어, 제2 전원 라인(VL2)은 제1 박막 트랜지스터(TFT1)를 통해 표시 영역(DA)에 배치된 복수의 발광 소자(ED1, ED2, ED3)들의 애노드 전극(AE1, AE2, AE3)과 전기적으로 연결될 수 있다. 발광 소자(ED1, ED2, ED3)들은 제2 전원 라인(VL2)을 통해 고전위 전압을 전달받을 수 있다. 제1 전원 라인(VL1)은 뱅크 구조물(BNS)의 제1 뱅크층(BN1)과 전기적으로 연결될 수 있고, 제1 뱅크층(BN1)을 통해 발광 소자(ED1, ED2, ED3)들과 전기적으로 연결될 수 있다. 발광 소자(ED1, ED2, ED3)들의 캐소드 전극(CE1, CE2, CE3)들은 뱅크 구조물(BNS)의 제1 뱅크층(BN1)과 공통 전극을 형성하고, 제1 전원 라인(VL1)을 통해 저전위 전압이 전달될 수 있다. 도 8에 도시되지 않았으나, 뱅크 구조물(BNS)은 표시 영역(DA)에 배치된 복수의 개구부(OPE1, OPE2, OPE3)들을 포함하여 발광 소자(ED1, ED2, ED3)들이 배치되는 발광 영역(EA1, EA2, EA3)을 형성할 수 있다. 또한, 뱅크 구조물(BNS)은 표시 영역(DA)을 넘어 비표시 영역(NDA)까지 연장되어 배치될 수 있고, 비표시 영역(NDA)에서 게이트 구동부(210)와 중첩하고 제1 전원 라인(VL1)과 전기적으로 연결될 수 있다.
도 9는 도 8의 A 부분을 확대하여 보여주는 개략도이다. 도 10은 도 9의 X-X'선을 따라 자른 단면도이다. 도 9는 표시 영역(DA)의 좌측에 배치된 비표시 영역(NDA) 중 일부를 확대하여 도시하고 있다. 도 10은 비표시 영역(NDA)과 표시 영역(DA) 중 일부를 제1 방향(DR1)으로 자른 단면을 도시하고 있다.
도 9 및 도 10을 참조하면, 표시 장치(10)는 표시 영역(DA)에 배치된 복수의 발광 소자(ED)들과 비표시 영역(NDA)에 배치된 게이트 구동부(210), 제1 전원 라인(VL1), 브릿지 전극(BE), 전원 연결 전극(CAE), 및 댐 구조물(DAM1, DAM2)들을 포함할 수 있다. 또한, 표시 장치(10)는 표시 영역(DA) 및 비표시 영역(NDA)에 배치된 뱅크 구조물(BNS)을 포함할 수 있다. 표시 영역(DA)에 배치된 발광 소자(ED)들, 뱅크 구조물(BNS), 및 제1 박막 트랜지스터(TFT1)에 대한 설명은 상술한 바와 같다.
게이트 구동부(210)는 제2 박막 트랜지스터(TFT2), 및 복수의 게이트 구동 전극(211, 212)들을 포함할 수 있다. 제2 박막 트랜지스터(TFT2)는 제2 버퍼층(BF2) 상에 배치될 수 있고, 게이트 구동부(210)의 구동 회로를 구성할 수 있다. 예를 들어, 제2 박막 트랜지스터(TFT2)는 비표시 영역(NDA)에 배치된 게이트 구동부 구동 회로의 스위칭 트랜지스터일 수 있다. 제1 박막 트랜지스터(TFT1)와 유사하게, 제2 박막 트랜지스터(TFT2)는 반도체층(ACT), 소스 전극(SE), 드레인 전극(DE), 및 게이트 전극(GE)을 포함할 수 있다.
게이트 구동 전극(211, 212)은 제2 층간 절연층(ILD2) 상에 배치된 복수의 제1 게이트 구동 전극(211)들, 및 제1 보호층(PAS1) 상에 배치된 복수의 제2 게이트 구동 전극(212)들을 포함할 수 있다. 제1 게이트 구동 전극(211)은 표시 영역(DA)의 제1 연결 전극(CNE1)과 동일한 층에 배치되고, 제2 게이트 구동 전극(212)은 표시 영역(DA)의 제2 연결 전극(CNE2)과 동일한 층에 배치될 수 있다. 제1 게이트 구동 전극(211)과 제2 게이트 구동 전극(212)은 각각 게이트 구동부(210)의 구동 회로 중 연결 전극의 역할을 할 수 있다.
제1 전원 라인(VL1)은 비표시 영역(NDA) 중 게이트 구동부(210)의 외측에 배치될 수 있다. 제1 전원 라인(VL1)은 제2 층간 절연층(ILD2) 상에 배치되고, 비표시 영역(NDA)에서 후술하는 제1 댐 구조물(DAM1)과 부분적으로 중첩할 수 있다. 제1 전원 라인(VL1)은 제1 보호층(PAS1) 및 제2 보호층(PAS2)을 관통하는 홀을 통해 상면 일부가 노출될 수 있고, 상기 노출된 상면은 브릿지 전극(BE)과 접촉할 수 있다. 상술한 바와 같이, 제1 전원 라인(VL1)은 표시 구동부(200)와 전기적으로 연결되어 저전위 전압이 인가될 수 있다.
브릿지 전극(BE)은 비표시 영역(NDA)에서 제1 전원 라인(VL1) 상에 배치될 수 있다. 도면으로 도시하지 않았으나, 브릿지 전극(BE)은 평면도 상 제1 전원 라인(VL1)과 유사하게 비표시 영역(NDA)에서 표시 영역(DA)을 둘러싸도록 연장되어 배치될 수 있다. 브릿지 전극(BE)은 게이트 구동부(210)와는 중첩하지 않으며, 게이트 구동부(210)의 외측에 배치될 수 있다. 다만, 이에 제한되지 않으며, 브릿지 전극(BE)은 제1 전원 라인(VL1) 중 일부와만 중첩하도록 배치되고, 연장되지 않고 서로 이격된 복수의 패턴들로 형성될 수도 있다. 브릿지 전극(BE)은 제1 보호층(PAS1) 상에 배치되되, 제1 보호층(PAS1)을 관통하는 홀을 통해 제1 전원 라인(VL1)과 직접 접촉할 수 있다. 브릿지 전극(BE)은 제1 전원 라인(VL1)과 전원 연결 전극(CAE) 사이에 배치되어 이들을 서로 전기적으로 연결하는 브릿지 역할을 할 수 있다.
전원 연결 전극(CAE)은 비표시 영역(NDA)에서 게이트 구동부(210), 브릿지 전극(BE), 및 제1 전원 라인(VL1)과 중첩하도록 배치될 수 있다. 전원 연결 전극(CAE)은 브릿지 전극(BE)보다 큰 폭을 갖고 게이트 구동부(210) 및 제1 전원 라인(VL1)과 동시에 중첩할 수 있다. 도면으로 도시하지 않았으나, 전원 연결 전극(CAE)은 평면도 상 비표시 영역(NDA)에서 표시 영역(DA)을 둘러싸도록 연장되어 배치될 수 있다. 전원 연결 전극(CAE)은 제2 보호층(PAS2) 상에 배치되어 표시 영역(DA)의 애노드 전극(AE)과 동일한 층에 배치될 수 있다. 전원 연결 전극(CAE)은 제2 보호층(PAS2)을 관통하는 홀을 통해 브릿지 전극(BE)과 직접 접촉할 수 있다. 전원 연결 전극(CAE)은 브릿지 전극(BE)과 제1 뱅크층(BN1) 사이에 배치되어 이들을 서로 전기적으로 연결하는 브릿지 역할을 할 수 있다. 전원 연결 전극(CAE)은 제1 전원 라인(VL1)과 전기적으로 연결될 수 있다.
뱅크 구조물(BNS)은 표시 영역(DA)으로부터 비표시 영역(NDA)의 외측까지 연장되어 배치될 수 있다. 뱅크 구조물(BNS)은 비표시 영역(NDA)에서 게이트 구동부(210), 전원 연결 전극(CAE), 브릿지 전극(BE) 및 제1 전원 라인(VL1)과 중첩할 수 있다. 뱅크 구조물(BNS)의 제1 뱅크층(BN1)은 비표시 영역(NDA)에서 전원 연결 전극(CAE) 상에 직접 배치될 수 있다. 예를 들어, 뱅크 구조물(BNS)은 제1 전원 라인(VL1)이 배치된 부분까지 연장되고, 제1 보호층(PAS1) 및 제2 보호층(PAS2)을 관통하는 홀 상에도 배치될 수 있다. 제1 뱅크층(BN1)은 게이트 구동부(210) 및 상기 홀 상에서 전원 연결 전극(CAE)과 직접 접촉할 수 있다.
상술한 바와 같이, 제1 뱅크층(BN1)은 금속 재료를 포함하고, 전원 연결 전극(CAE) 및 브릿지 전극(BE)을 통해 제1 전원 라인(VL1)과 전기적으로 연결될 수 있다. 제1 뱅크층(BN1)은 발광 소자(ED)들의 캐소드 전극(CE)과 공통 전극을 형성하므로, 제1 전원 라인(VL1)은 제1 뱅크층(BN1)을 통해 발광 소자(ED)들과 전기적으로 연결될 수 있다.
한편, 몇몇 실시예에서, 박막 트랜지스터층(TFTL)의 제1 보호층(PAS1)과 제2 보호층(PAS2)은 유기 절연 물질을 포함할 수 있고, 표시 장치(10)의 제조 공정 중에 가스(gas)가 발생할 수 있다. 보호층(PAS1, PAS2)에서 발생한 가스(gas)가 원활하게 배출되지 않을 경우, 가스에 의한 보호층(PAS1, PAS2)의 들뜸 현상이 발생할 수 있다. 그에 따라, 보호층(PAS1, PAS2)들의 하부에 배치된 도전층들, 예를 들어 표시 영역(DA)에 배치된 제1 박막 트랜지스터(TFT1)의 전극들, 및 비표시 영역(NDA)에 배치된 게이트 구동부(210)의 전극들이 손상될 우려가 있다.
표시 장치(10)는 뱅크 구조물(BNS)이 제1 전원 라인(VL1)과 부분적으로 중첩하도록 비표시 영역(NDA)의 외측까지 연장되므로, 표시 영역(DA)과 제1 전원 라인(VL1) 사이, 또는 게이트 구동부(210)가 배치된 영역은 뱅크 구조물(BNS)에 의해 덮일 수 있다. 또한, 전원 연결 전극(CAE)도 게이트 구동부(210)를 덮도록 배치되므로, 표시 영역(DA)과 제1 전원 라인(VL1) 사이 영역은 전원 연결 전극(CAE)에 의해서도 덮일 수 있다. 금속 재료를 포함하는 뱅크 구조물(BNS)들이 비표시 영역(NDA)도 덮도록 배치됨에 따라, 보호층(PAS1, PAS2)들에서 발생하는 가스의 배출 경로가 형성되지 않는다면 상기 들뜸 현상에 취약할 수 있다. 일 실시예에 따른 표시 장치(10)는 비표시 영역(NDA)에 배치된 전원 연결 전극(CAE) 및 뱅크 구조물(BNS)을 관통하는 복수의 홀 패턴(OH)들을 포함할 수 있다. 홀 패턴(OH)들은 표시 장치(10)의 제조 공정 중 보호층(PAS1, PAS2)에서 발생한 가스의 배출 경로를 형성할 수 있다.
도 11은 도 9의 B 부분을 확대하여 보여주는 개략도이다. 도 12는 도 11의 XII-XII'선을 따라 자른 단면도이다. 도 13은 도 12의 C 부분을 확대하여 보여주는 확대도이다. 도 11은 도 9에서 전원 연결 전극(CAE)에 형성된 홀 패턴(OH)들 일부를 확대하여 도시하고 있고, 도 12는 복수의 홀 패턴(OH)들을 제1 방향(DR1)으로 가로지르는 단면을 도시하고 있다.
도 11 내지 도 13을 참조하면, 복수의 홀 패턴(OH)들은 비표시 영역(NDA)에 배치되어 서로 제1 방향(DR1) 및 제2 방향(DR2)으로 이격될 수 있다. 예를 들어, 서로 이격된 복수의 홀 패턴(OH)들은 제1 방향(DR1) 및 제2 방향(DR2)으로 배열되며, 홀 패턴(OH)들의 배열은 비표시 영역(NDA)에서 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 평면도 상 복수의 홀 패턴(OH)들의 배열은 전원 연결 전극(CAE)과 실질적으로 동일한 형상을 가질 수 있다. 다만, 이에 제한되지 않는다. 복수의 홀 패턴(OH)들은 비표시 영역(NDA) 중 표시 영역(DA)의 좌측 및 우측 비표시 영역(NDA)에서만 배치될 수도 있다. 또한, 복수의 홀 패턴(OH)들은 반드시 제1 방향(DR1) 및 제2 방향(DR2)으로만 이격되지 않을 수 있다. 도 5에 도시된 발광 영역(EA1, EA2, EA3)들의 배열과 유사하게, 복수의 홀 패턴(OH)들은 제1 방향(DR1), 제2 방향(DR2), 제4 방향(DR4) 또는 제5 방향(DR5) 중 어느 한 방향으로 서로 이격될 수 있다.
복수의 홀 패턴(OH)들은 전원 연결 전극(CAE)을 관통하도록 배치되며, 일부는 게이트 구동부(210)와 두께 방향으로 중첩할 수 있다. 다만, 홀 패턴(OH)들 중 일부는 게이트 구동부(210)와 제1 전원 라인(VL1) 사이에 배치되어 이들과 중첩하지 않을 수 있다. 복수의 홀 패턴(OH)들은 비표시 영역(NDA)에서 무작위로 배치되나, 적어도 제1 전원 라인(VL1)과 중첩하지 않을 수 있다. 홀 패턴(OH)들은 제1 전원 라인(VL1)과 중첩하지 않도록 배치되고, 전원 연결 전극(CAE)은 브릿지 전극(BE)과 접촉하는 면적이 클 수 있다.
전원 연결 전극(CAE)은 복수의 관통부(PT)들을 포함하고, 홀 패턴(OH)은 관통부(PT) 내에 배치될 수 있다. 홀 패턴(OH)과 동일하게 복수의 관통부(PT)들도 제1 방향(DR1) 또는 제2 방향(DR2)으로 이격되어 배열될 수 있다. 평면도 상 관통부(PT)의 면적은 홀 패턴(OH)의 면적보다 클 수 있다. 홀 패턴(OH)은 관통부(PT) 상에 배치되는 다른 층들을 관통하도록 형성될 수 있다.
일 실시예에 따르면, 표시 장치(10)는 비표시 영역(NDA)에서 홀 패턴(OH)들 주변에 배치된 복수의 절연 패턴(IP1, IP2)들을 포함할 수 있다. 절연 패턴(IP1, IP2)은 전원 연결 전극(CAE) 상에 직접 배치된 제1 절연 패턴(IP1), 및 제1 절연 패턴(IP1) 상에 배치된 제2 절연 패턴(IP2)을 포함할 수 있다. 제1 절연 패턴(IP1)과 제2 절연 패턴(IP2)은 각각 전원 연결 전극(CAE)의 관통부(PT), 및 홀 패턴(OH)들 각각에 대응되어 배치될 수 있다. 하나의 제1 절연 패턴(IP1)과 하나의 제2 절연 패턴(IP2)은 한 쌍의 패턴을 형성하며, 복수의 패턴 쌍들은 전원 연결 전극(CAE) 상에서 홀 패턴(OH) 또는 관통부(PT)와 동일하게 배열될 수 있다.
제1 절연 패턴(IP1)은 전원 연결 전극(CAE)의 관통부(PT) 상에 직접 배치될 수 있다. 제1 절연 패턴(IP1)은 평면도 상 관통부(PT)보다 큰 면적을 갖도록 형성되고, 일부분이 전원 연결 전극(CAE) 상에 직접 배치될 수 있다. 제1 절연 패턴(IP1)은 관통부(PT)의 측벽을 덮음으로써, 관통부(PT)가 형성됨에 따라 전원 연결 전극(CAE)의 측변이 노출되는 것을 방지할 수 있다. 상술한 바와 같이, 전원 연결 전극(CAE)은 발광 소자(ED)의 애노드 전극(AE)과 동일한 층에 배치되며, 이와 동일한 재료, 또는 구조를 가질 수 있다. 몇몇 실시예에서, 애노드 전극(AE)과 전원 연결 전극(CAE)은 ITO/Ag/ITO의 적층 구조를 가질 수 있고, 제1 절연 패턴(IP1)은 전원 연결 전극(CAE)의 Ag 층 측면이 노출되는 것을 방지할 수 있다.
제2 절연 패턴(IP2)은 제1 절연 패턴(IP1) 상에 배치될 수 있다. 제2 절연 패턴(IP2)은 평면도 상 제1 절연 패턴(IP1)보다 면적이 크도록 형성될 수 있고, 제1 절연 패턴(IP1)의 외측 측면들을 덮을 수 있다. 제2 절연 패턴(IP2)은 일부분이 전원 연결 전극(CAE) 상에 직접 배치될 수 있다.
홀 패턴(OH)은 제1 절연 패턴(IP1) 및 제2 절연 패턴(IP2)을 관통할 수 있다. 표시 장치(10)의 제조 공정에서, 제1 절연 패턴(IP1)과 제2 절연 패턴(IP2)은 관통부(PT)를 덮으며 전원 연결 전극(CAE) 상에 순차적으로 적층되었다가, 홀 패턴(OH)의 형성 시 함께 관통될 수 있다. 평면도 상 절연 패턴(IP1, IP2)들이 홀 패턴(OH)을 둘러싸도록 배치된 것은 제조 공정 중 식각 공정에서 절연 패턴(IP1, IP2)들이 관통되었기 때문일 수 있다.
뱅크 구조물(BNS)은 비표시 영역(NDA)에서 전원 연결 전극(CAE), 및 절연 패턴(IP1, IP2)들 상에 배치될 수 있다. 홀 패턴(OH)들은 뱅크 구조물(BNS)도 관통하도록 형성될 수 있고, 홀 패턴(OH)의 내측 측벽에서 제2 뱅크층(BN2)이 돌출된 팁도 형성될 수 있다. 홀 패턴(OH)이 뱅크 구조물(BNS)도 관통함에 따라, 보호층(PAS1, PAS2)들에서 발생하는 가스들은 홀 패턴(OH)을 통해 외부로 유출될 수 있다.
일 실시예에 따르면, 제1 절연 패턴(IP1)과 제2 절연 패턴(IP2)은 각각 표시 영역(DA)에 배치된 잔여 패턴(RP) 및 무기 절연층(ISL)과 동일한 층에 배치되고, 각각 동일한 재료를 포함할 수 있다. 제1 절연 패턴(IP1)은 애노드 전극(AE) 상에 직접 배치된 잔여 패턴(RP)과 동일한 재료를 포함하고, 제2 절연 패턴(IP2)은 무기 절연층(ISL)과 동일한 재료를 포함할 수 있다. 표시 영역(DA)에서 애노드 전극(AE), 잔여 패턴(RP), 및 무기 절연층(ISL)의 적층 순서는 비표시 영역(NDA)에서 전원 연결 전극(CAE), 제1 절연 패턴(IP1), 및 제2 절연 패턴(IP2)의 적층 순서와 동일할 수 있다. 전원 연결 전극(CAE)이 애노드 전극(AE)과 동시에 형성된 것처럼, 제1 절연 패턴(IP1)은 잔여 패턴(RP), 또는 희생층(도 14의 'SFL')과 동시에 형성되고, 제2 절연 패턴(IP2)은 무기 절연층(ISL)과 동시에 형성될 수 있다.
표시 장치(10)의 제조 공정에서, 비표시 영역(NDA)에서 홀 패턴(OH)을 형성하는 식각 공정은 표시 영역(DA)의 개구부(OPE1, OPE2, OPE3)들을 형성하는 식각 공정과 동시에 수행될 수 있다. 후술할 바와 같이, 애노드 전극(AE), 희생층(도 14의 'SFL'), 무기 절연층(ISL), 및 뱅크 구조물(BNS)을 순차적으로 형성한 뒤, 이를 식각하는 공정을 통해 개구부(OPE1, OPE2, OPE3)들이 형성될 수 있다. 그와 동시에, 비표시 영역(NDA)에서는 전원 연결 전극(CAE), 제1 절연 패턴(IP1), 제2 절연 패턴(IP2) 및 뱅크 구조물(BNS)이 순차적으로 형성된 뒤, 이들을 관통하는 식각 공정을 통해 홀 패턴(OH)이 형성될 수 있다.
표시 영역(DA)에서는 희생층(SFL)이 애노드 전극(AE)과 중첩하도록 배치되는 반면, 비표시 영역(NDA)에서는 제1 절연 패턴(IP1)이 전원 연결 전극(CAE)의 관통부(PT)의 측변만을 덮도록 배치될 수 있다. 그에 따라, 표시 영역(DA)과 비표시 영역(NDA)에서 동일한 식각 공정이 수행되지만, 표시 영역(DA)에서는 개구부(OPE1, OPE2, OPE3)와 중첩하는 영역에 애노드 전극(AE)이 배치되고, 비표시 영역(NDA)에서는 전원 연결 전극(CAE)의 관통부(PT)가 위치하여 제2 보호층(PAS2)의 상면이 노출되는 차이가 있다. 다만, 표시 영역(DA)의 개구부(OPE1, OPE2, OPE3)와 비표시 영역(NDA)의 홀 패턴(OH)에서 식각되는 층들은 서로 동일할 수 있고, 비표시 영역(NDA)에서 제2 보호층(PAS2)이 노출되더라도 표시 영역(DA)에 비하여 제2 보호층(PAS2)이 더 식각되지 않을 수 있다. 표시 영역(DA)과 비표시 영역(NDA)에서 동일한 식각 공정이 수행됨에 따라 제2 보호층(PAS2)의 단차는 생기지 않지만, 표시 영역(DA)에서는 애노드 전극(AE)이 남아 발광 소자(ED)를 형성하고, 비표시 영역(NDA)에서는 전원 연결 전극(CAE)의 관통부(PT) 내에서 가스의 배출 경로인 홀 패턴(OH)이 형성될 수 있다.
한편, 표시 장치(10)의 제조 공정 중, 희생층(SFL)이 일부 제거됨에 따라 무기 절연층(ISL)은 하면이 애노드 전극(AE1, AE2, AE3)과 이격될 수 있다. 이와 동일하게, 비표시 영역(NDA)에서도 홀 패턴(OH)을 형성하는 식각 공정에서 제1 절연 패턴(IP1)은 제2 절연 패턴(IP2)보다 더 식각될 수 있다. 그에 따라, 제2 절연 패턴(IP2)은 제1 절연 패턴(IP1)보다 홀 패턴(OH)의 내측을 향해 돌출된 형상을 가질 수 있다. 제2 절연 패턴(IP2)의 하면과 제2 보호층(PAS2) 사이에는 제1 절연 패턴(IP1)이 제거되어 공간이 형성될 수 있고, 제2 절연 패턴(IP2)의 하면과 제2 보호층(PAS2)의 상면은 서로 이격될 수 있다. 제2 보호층(PAS2), 제1 절연 패턴(IP1) 및 제2 절연 패턴(IP2)의 프로파일은 표시 영역(DA)에서 애노드 전극(AE), 잔여 패턴(RP), 및 무기 절연층(ISL)이 형성하는 프로파일과 실질적으로 동일할 수 있다.
뱅크 구조물(BNS) 상에 배치되는 제1 봉지층(TFE1)은 비표시 영역(NDA)에서 홀 패턴(OH) 내부에도 배치될 수 있다. 예를 들어, 제1 봉지층(TFE1)은 비표시 영역(NDA)에서 홀 패턴(OH)에 의해 노출된 제2 보호층(PAS2) 상면에 직접 배치되며, 제1 절연 패턴(IP1), 제2 절연 패턴(IP2) 및 뱅크 구조물(BNS)의 내측 측벽 상에도 배치될 수 있다. 제1 봉지층(TFE1)은 홀 패턴(OH)을 통해 보호층(PAS1, PAS2)에서 발생하는 가스들이 모두 배출된 뒤, 이를 봉지하기 위해 배치될 수 있다.
표시 장치(10)는 비표시 영역(NDA)에 배치된 제1 댐(DAM1) 및 제2 댐(DAM2)을 포함할 수 있다. 제1 댐(DAM1)과 제2 댐(DAM2)은 표시 영역(DA)의 최외곽부에 배치되고, 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 제1 댐(DAM1)과 제2 댐(DAM2)은 박막 봉지층(TFEL)의 제2 봉지층(TFE2)이 비표시 영역(NDA)으로 넘쳐 흐르는 것을 방지할 수 있다.
제1 댐(DAM1)은 제1 서브 댐(SDAM1)과 제2 서브 댐(SDAM2)을 포함하고, 제2 댐(DAM2)은 제1 서브 댐(SDAM1), 제2 서브 댐(SDAM2), 및 제3 서브 댐(SDAM3)을 포함할 수 있다. 제1 서브 댐(SDAM1)은 제1 보호층(PAS1)과 동일한 물질을 포함하고, 동일한 층 상에 배치될 수 있다. 제2 서브 댐(SDAM2)은 제2 보호층(PAS2)과 동일한 물질을 포함하고, 동일한 층 상에 배치될 수 있다. 제3 서브 댐(SDAM3)은 제2 서브 댐(SDAM2) 상에 배치되며, 제2 서브 댐(SDAM2)과 동일한 물질을 포함할 수 있다. 제3 서브 댐(SDAM3)은 표시 영역(DA)에 배치된 무기 절연층(ISL)과 동일한 높이에 위치할 수 있다. 다른 실시예에서, 제3 서브 댐(SDAM3)은 무기 절연층(ISL)과 동일한 물질을 포함하고 동일한 층에 배치될 수 있다.
제1 댐(DAM1)의 높이는 제2 댐(DAM2)의 높이보다 낮을 수 있다. 다만, 이에 제한되지 않는다. 제1 댐(DAM1)의 높이는 제2 댐(DAM2)의 높이와 실질적으로 동일하거나 제2 댐(DAM2)의 높이보다 높을 수 있다.
제1 봉지층(TFE1) 및 제3 봉지층(TFE3)은 표시 영역(DA)의 최외곽에 배치된 제1 댐(DAM1) 및 제2 댐(DAM2)을 덮을 수 있다. 제1 봉지층(TFE1) 및 제3 봉지층(TFE3)은 제1 댐(DAM1) 및 제2 댐(DAM2)을 넘어 표시 패널(100)의 최외곽 가장자리까지 연장될 수 있다.
제2 봉지층(TFE2)은 제1 댐(DAM1)의 상면을 덮고, 제2 댐(DAM2)의 상면을 덮지 않도록 배치될 수 있다. 다만, 이에 제한되지 않는다. 제2 봉지층(TFE2)은 제1 댐(DAM1)의 상면과 제2 댐(DAM2)의 상면을 모두 덮지 않을 수 있다. 제2 봉지층(TFE2)은 제1 댐(DAM1)과 제2 댐(DAM2)으로 인해, 표시 패널(100)의 가장자리로 넘쳐 흐르지 않을 수 있다.
박막 트랜지스터층(TFTL) 중, 게이트 절연층(GI), 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2), 제1 보호층(PAS1), 및 제2 보호층(PAS2)은 제2 댐(DAM2)의 외곽에서는 제거될 수 있다. 제2 댐(DAM2)의 외측에는 박막 트랜지스터층(TFTL)의 버퍼층(BF1, BF2)들만이 배치될 수 있고, 표시 패널(100)의 최외곽 가장자리까지 연장된 제1 봉지층(TFE1) 및 제3 봉지층(TFE3)은 제2 버퍼층(BF2) 상에 직접 배치될 수 있다.
일 실시예에 따른 표시 장치(10)는 표시 영역(DA)에 배치된 뱅크 구조물(BNS)이 비표시 영역(NDA)까지 연장되고, 캐소드 전극(CE)과 공통 전극을 형성하며 제1 전원 라인(VL1)과 전기적으로 연결될 수 있다. 뱅크 구조물(BNS)들이 비표시 영역(NDA)도 덮도록 배치되지만, 비표시 영역(NDA)에서 뱅크 구조물(BNS)을 관통하는 홀 패턴(OH)들이 배치되어 박막 트랜지스터층(TFTL)에서 발생하는 가스가 홀 패턴(OH)을 통해 배출될 수 있다. 표시 장치(10)는 뱅크 구조물(BNS)을 포함하는 구조를 가지면서 제조 공정 중 발생할 수 있는 들뜸 현상을 방지하고, 제품 신뢰성을 확보할 수 있다.
이하, 다른 도면들을 참조하여 일 실시예에 따른 표시 장치(10)의 제조 공정에 대하여 설명하기로 한다.
도 14 내지 도 21은 일 실시예에 따른 표시 장치의 제조 공정 중 표시 영역을 순서대로 보여주는 단면도들이다.
도 14 내지 도 21에서는 표시 장치(10)의 발광 소자층(EML)으로서 뱅크 구조물(BNS), 및 발광 소자(ED)들의 형성 공정에 대하여 개략적으로 도시하고 있다. 이하에서는 표시 장치(10)의 제조 공정에 대하여 각 층의 형성 공정에 대한 설명은 생략하고, 각 층별 형성 순서에 대하여 설명하기로 한다.
도 14를 참조하면, 박막 트랜지스터층(TFTL) 상에 복수의 애노드 전극(AE1, AE2, AE3)들, 희생층(SFL), 무기 절연층(ISL), 및 복수의 뱅크 물질층(BNL1, BNL2)들을 형성한다.
도면에 도시하지 않았으나, 박막 트랜지스터층(TFTL)은 기판(SUB) 상에 배치될 수 있고, 박막 트랜지스터(TFTL)의 구조는 도 6을 참조하여 상술한 바와 동일하다. 이들에 대한 자세한 설명은 생략하기로 한다.
복수의 애노드 전극(AE1, AE2, AE3)들은 박막 트랜지스터층(TFTL) 상에서 서로 이격되어 배치될 수 있다. 애노드 전극(AE1, AE2, AE3)은 서로 다른 발광 소자(ED1, ED2, ED3)들의 제1 애노드 전극(AE1), 제2 애노드 전극(AE2), 및 제3 애노드 전극(AE3)을 포함할 수 있다. 제1 내지 제3 애노드 전극(AE1, AE2, AE3)은 박막 트랜지스터층(TFTL) 상에서 서로 이격되어 배치될 수 있다.
애노드 전극(AE1, AE2, AE3)들 상에는 희생층(SFL)이 배치될 수 있다. 희생층(SFL)은 애노드 전극(AE1, AE2, AE3) 상에 배치되었다가, 후속 공정에서 일부분이 제거되어 발광층(EL1, EL2, EL3)이 배치되는 공간을 형성할 수 있다. 희생층(SFL)은 애노드 전극(AE1, AE2, AE3)의 상면과 무기 절연층(ISL)을 서로 맞닿지 않도록 할 수 있고, 희생층(SFL)이 제거되어 애노드 전극(AE1, AE2, AE3)과 무기 절연층(ISL) 사이에 공간이 형성될 수 있다. 예시적인 실시예에서, 희생층(SFL)은 산화물 반도체를 포함할 수 있다. 예를 들어, 희생층(SFL)은 인듐-갈륨-아연 산화물(IGZO, Indium Gallium Zinc Oxide), 아연-주석 산화물(ZTO, Zinc Tin Oxide), 인듐-주석 산화물(IZO, Indium Tin Oxide) 등 중 적어도 하나를 포함하여 이루어질 수 있다.
희생층(SFL) 상에는 무기 절연층(ISL) 및 뱅크 물질층(BNL1, BNL2)들이 배치될 수 있다. 무기 절연층(ISL)은 희생층(SFL) 및 박막 트랜지스터층(TFTL)을 전면적으로 덮도록 배치되고, 복수의 뱅크 물질층(BNL1, BNL2)들은 무기 절연층(ISL)을 전면적으로 덮도록 배치될 수 있다. 뱅크 물질층(BNL1, BNL2)은 순차적으로 적층된 제1 뱅크 물질층(BNL1), 및 제2 뱅크 물질층(BNL2)을 포함할 수 있다. 무기 절연층(ISL) 상에는 제1 뱅크 물질층(BNL1)이 직접 배치되고, 제1 뱅크 물질층(BNL1) 상에는 제2 뱅크 물질층(BNL2)이 배치될 수 있다. 뱅크 물질층(BNL1, BNL2)들은 후속 공정에서 일부 식각되어 각각 도 6에 예시된 뱅크 구조물(BNS)의 뱅크층(BN1, BN2)을 형성할 수 있다. 제1 뱅크 물질층(BNL1)과 제2 뱅크 물질층(BNL2)은 각각 서로 다른 금속 재료를 포함하여 제1 뱅크층(BN1)과 제2 뱅크층(BN2)을 형성할 수 있다.
다음으로, 도 15를 참조하면, 뱅크 물질층(BNL1, BNL2)들 상에 포토 레지스트(PR)를 형성하고, 포토 레지스트(PR)를 마스크로 하여 뱅크 물질층(BNL1, BNL2)들 중 일부를 식각하는 제1 식각 공정(1st etching)을 수행하고 제1 홀(HOL1)을 형성한다.
포토 레지스트(PR)는 뱅크 물질층(BNL1, BNL2)들 상에서 서로 이격되어 배치될 수 있다. 포토 레지스트(PR)들은 제2 뱅크 물질층(BNL2) 상에서 제1 애노드 전극(AE1)과는 비중첩하며, 뱅크 물질층(BNL1, BNL2) 중 제1 애노드 전극(AE1)과 중첩하는 부분을 노출하도록 배치될 수 있다.
예시적인 실시예에서, 제1 식각 공정(1st etching)은 건식 식각(Dry etching)으로 수행될 수 있다. 제1 식각 공정(1st etching)은 건식 식각 공정으로 수행됨에 따라, 서로 다른 재료를 포함한 뱅크 물질층(BNL1, BNL2)은 이방성으로 식각될 수 있다. 본 공정에서 뱅크 물질층(BNL1, BNL2)들과 무기 절연층(ISL) 일부가 함께 식각되어 하부의 희생층(SFL)이 부분적으로 노출될 수 있다. 제1 홀(HOL1)은 애노드 전극(AE1, AE2, AE3)들과 중첩하는 영역에 형성될 수 있고, 제1 홀(HOL1)은 뱅크 구조물(BNS)의 개구부(OPE1, OPE2, OPE3)를 형성할 수 있다.
이어, 도 16을 참조하면, 제1 애노드 전극(AE1) 상에 배치된 희생층(SFL)을 제거하는 제2 식각 공정(2nd etching)을 수행한다. 예시적인 실시예에서, 희생층(SFL)은 산화물 반도체층을 포함하고, 제2 식각 공정(2nd etching)은 습식 식각(Wet etching) 공정으로 수행될 수 있다. 본 공정에서 희생층(SFL)이 제거되면서 제1 홀(HOL1)의 내측 측벽이 등방성으로 식각될 수 있다. 복수의 뱅크 물질층(BNL1, BNL2)들 중 제1 뱅크 물질층(BNL1)이 다른 뱅크 물질층들보다 식각 속도가 빠를 수 있고, 제2 뱅크 물질층(BNL2)은 제1 뱅크 물질층(BNL1)의 측변보다 더 돌출된 팁(TIP)이 형성될 수 있다. 제1 뱅크 물질층(BNL1)의 측변은 제2 뱅크 물질층(BNL2)의 팁(TIP) 하부에 언더컷이 형성될 수 있다. 제2 식각 공정(2nd etching)에 의해 제1 홀(HOL1)은 제1 개구부(OPE1), 또는 제1 발광 영역(EA1)을 형성할 수 있다.
희생층(SFL)은 제1 홀(HOL1)에 의해 노출된 부분, 및 무기 절연층(ISL)과 제1 애노드 전극(AE1) 사이의 일부가 제거될 수 있다. 다만, 희생층(SFL)은 완전히 제거되지 않고, 무기 절연층(ISL)과 제1 애노드 전극(AE1) 사이에서 일부 잔여 패턴(RP)으로 남을 수 있다. 희생층(SFL)이 제거되고 난 부분으로서, 제1 애노드 전극(AE1)과 그 상에 배치된 무기 절연층(ISL) 사이에는 공간이 형성될 수 있다. 후속 공정에서 제1 애노드 전극(AE1) 상에 배치되는 제1 발광층(EL1)은 상기 공간을 채우도록 형성될 수 있다.
다음으로, 도 17을 참조하면, 제1 애노드 전극(AE1) 상에 제1 발광층(EL1), 제1 캐소드 전극(CE1) 및 캡핑층(CPL)을 증착하여 제1 발광 소자(ED1)를 형성한다. 제1 발광층(EL1)과 제1 캐소드 전극(CE1)은 제1 개구부(OPE1) 내에 형성되고, 상기 증착 공정에서 제1 발광층(EL1)과 제1 캐소드 전극(CE1)을 형성하는 물질들은 제2 뱅크 물질층(BNL2)들 상에도 증착되어 복수의 패턴들을 형성할 수 있다. 예를 들어, 상기 물질들 중 일부는 제2 뱅크 물질층(BNL2) 상에 증착되어 제1 유기 패턴(ELP1) 및 제1 전극 패턴(CEP1)을 형성할 수 있다. 캡핑층(CPL)은 일부분이 제1 개구부(OPE1) 내에 배치되어 제1 발광 소자(ED1)를 덮고, 다른 일부분은 제2 뱅크 물질층(BNL2) 상에 배치되어 제1 유기 패턴(ELP1) 및 제1 전극 패턴(CEP1)을 덮을 수 있다. 제1 발광층(EL1)과 제1 캐소드 전극(CE1), 제1 유기 패턴(ELP1)과 제1 전극 패턴(CEP1)의 구조에 대한 설명은 상술한 바와 동일하다.
한편, 제1 발광층(EL1)과 제1 캐소드 전극(CE1)은 증착 공정을 통해 형성될 수 있다. 제1 개구부(OPE1)에는 제2 뱅크 물질층(BNL2)의 팁(TIP)에 의해 재료의 증착이 원활하지 않을 수 있다. 다만, 제1 발광층(EL1)과 제1 캐소드 전극(CE1)의 재료들은 기판의 상면에 수직한 방향이 아닌 기울어진 방향으로 증착되므로, 제1 뱅크 물질층(BNL1) 중 팁(TIP)에 가려진 영역에도 증착이 이루어질 수 있다.
예를 들어, 제1 발광층(EL1)을 형성하는 증착 공정은 재료들이 제1 애노드 전극(AE1)의 상면에 수직하지 않은 방향, 예를 들어 제1 각도로 기울어진 방향으로 증착되도록 수행될 수 있다. 예시적인 실시예에서, 발광층(EL1, EL2, EL3)을 형성하는 공정에서 재료의 증착은 애노드 전극(AE1, AE2, AE3)의 상면으로부터 45° 내지 50°의 각도로 기울어져 수행될 수 있다. 제1 발광층(EL1)은 제1 애노드 전극(AE1)과 무기 절연층(ISL) 사이의 공간을 채우도록 형성될 수 있고, 제2 뱅크 물질층(BNL2)의 팁(TIP)에 가려진 영역에도 형성될 수 있다. 예를 들어, 제1 발광층(EL1)은 팁(TIP)에 가려진 영역으로, 제1 뱅크 물질층(BNL1)의 측면 상에 부분적으로 배치될 수 있다.
제1 캐소드 전극(CE1)을 형성하는 증착 공정은 재료들이 제1 애노드 전극(AE1)의 상면에 수직하지 않은 방향, 예를 들어 제2 각도로 기울어진 방향으로 증착되도록 수행될 수 있다. 예시적인 실시예에서, 캐소드 전극(CE1, CE2, CE3)을 형성하는 공정에서 재료의 증착은 애노드 전극(AE1, AE2, AE3)의 상면으로부터 30° 이하의 각도로 기울어져 수행될 수 있다. 제1 캐소드 전극(CE1)은 제1 발광층(EL1) 상에 배치되며 제2 뱅크 물질층(BNL2)의 팁(TIP)에 가려진 영역에도 형성될 수 있다. 예를 들어, 제1 캐소드 전극(CE1)은 팁(TIP)에 가려진 영역으로, 제1 뱅크 물질층(BNL1)의 측면 상에 부분적으로 배치될 수 있다.
발광층(EL1, EL2, EL3)을 형성하는 증착 공정보다, 캐소드 전극(CE1, CE2, CE3)을 형성하는 증착 공정이 상대적으로 더 수평한 방향에 가깝도록 기울어져 수행될 수 있다. 그에 따라, 캐소드 전극(CE1, CE2, CE3)들은 발광층(EL1, EL2, EL3)보다 제1 뱅크 물질층(BNL1), 또는 제1 뱅크층(BN1)의 측면과 접촉하는 면적이 클 수 있다. 또는, 캐소드 전극(CE1, CE2, CE3)들은 발광층(EL1, EL2, EL3)보다 제1 뱅크 물질층(BNL1), 또는 제1 뱅크층(BN1)의 측면에서 더 높은 위치까지 증착될 수 있다. 서로 다른 캐소드 전극(CE1, CE2, CE3)들은 전도성이 높은 제1 뱅크 물질층(BNL1), 또는 제1 뱅크층(BN1)과 접촉하여 서로 전기적으로 연결될 수 있다.
다음으로, 도 18을 참조하면, 제1 발광 소자(ED1) 및 캡핑층(CPL)을 덮는 제1 무기층(TL1)을 형성한다. 제1 무기층(TL1)은 발광층(EL1, EL2, EL3) 및 캐소드 전극(CE1, CE2, CE3)과 달리 화학 기상 증착(CVD) 공정으로 수행될 수 있고, 제1 무기층(TL1)은 증착되는 부분의 단차에 무관하게 균일한 막을 형성할 수 있다. 제1 무기층(TL1)은 제1 발광 소자(ED1) 및 뱅크 물질층(BNL1, BNL2)과 캡핑층(CPL)들의 외면을 완전하게 덮도록 형성될 수 있다. 특히, 제1 무기층(TL1)은 제2 뱅크 물질층(BNL2)의 팁(TIP) 하부에도 증착될 수 있다.
이어, 도 19를 참조하면, 제1 무기층(TL1) 상에 포토 레지스트(PR)를 형성하고, 뱅크 물질층(BNL1, BNL2) 상에 배치된 제1 유기 패턴(ELP1), 제1 전극 패턴(CEP1), 캡핑층(CPL), 및 제1 무기층(TL1) 일부를 제거하는 제3 식각 공정(3rd etching)을 수행한다.
본 공정에서는 포토 레지스트(PR)가 제1 개구부(OPE1), 또는 제1 발광 소자(ED1)와 중첩하도록 배치될 수 있다. 뱅크 물질층(BNL1, BNL2)들 상에 배치된 제1 유기 패턴(ELP1), 제1 전극 패턴(CEP1), 캡핑 패턴(CLP), 및 제1 무기층(TL1)은 제1 개구부(OPE1), 또는 제1 발광 소자(ED1) 주변을 제외하고 모두 제거될 수 있다. 본 공정에서, 제2 뱅크 물질층(BNL2) 중 제1 개구부(OPE1), 또는 제1 발광 소자(ED1) 주변을 제외한 영역은 노출될 수 있다. 예시적인 실시예에서, 뱅크 물질층(BNL1, BNL2) 상에 배치된 제1 무기층(TL1)을 제거하는 제3 식각 공정(3rd etching)은 불소(F)계 식각액을 통한 건식 식각(Dry etching)공정으로 수행될 수 있다.
이상의 공정을 통해 제1 발광 소자(ED1)와, 제1 발광 소자(ED1), 제1 유기 패턴(ELP1), 제1 전극 패턴(CEP1) 및 캡핑층(CPL)을 덮는 제1 무기층(TL1)을 형성할 수 있다. 도 20 및 도 21을 참조하면, 상술한 공정들과 유사한 공정들을 반복하여 제2 발광 소자(ED2), 제3 발광 소자(ED3), 제2 및 제3 유기 패턴(ELP2, ELP3), 제2 및 제3 전극 패턴(CEP2, CEP3), 제2 무기층(TL2)과 제3 무기층(TL3)을 형성할 수 있다.
이어, 도면으로 도시하지 않았으나, 제1 봉지층(TFE1)들 및 뱅크 구조물(BNS) 상에 제2 봉지층(TFE2), 및 제3 봉지층(TFE3)을 형성하여 박막 봉지층(TFEL)을 형성하고, 터치 센싱층(TSU), 차광층(BM), 컬러 필터층(CFL), 및 오버코트층(OC)을 형성하여 표시 장치(10)를 제조할 수 있다.
상술한 바와 같이, 비표시 영역(NDA)에서 홀 패턴(OH)을 형성하는 공정은 표시 영역(DA)에서 개구부(OPE1, OPE2, OPE3)를 형성하는 공정과 동시에 형성될 수 있다. 이하에서는 비표시 영역(NDA)에서 홀 패턴(OH)을 형성하는 공정에 대하여 설명한다.
도 22 내지 도 28은 일 실시예에 따른 표시 장치의 제조 공정 중 비표시 영역의 일부분을 보여주는 도면들이다.
도 22 및 도 23을 참조하면, 박막 트랜지스터층(TFTL) 상에 복수의 관통부(PT)를 포함하는 전원 연결 전극(CAE)을 형성하고, 관통부(PT) 각각에 대응되어 배치되는 복수의 제1 절연 패턴(IP1)들을 형성한다.
박막 트랜지스터층(TFTL)은 비표시 영역(NDA)에 배치된 복수의 게이트 구동 전극(211, 212)들을 포함하고, 도면에 도시되지 않았으나, 게이트 구동부(210)의 제2 박막 트랜지스터(TFT2)도 포함할 수 있다. 이들에 대한 설명은 도 10을 참조하여 상술한 바와 동일하다.
전원 연결 전극(CAE)은 비표시 영역(NDA)에서 표시 영역(DA)을 둘러싸도록 배치되고, 복수의 관통부(PT)들은 서로 이격되어 배치될 수 있다. 전원 연결 전극(CAE)의 관통부(PT)는 후속 공정에서 그 상에 배치되는 층들이 관통되어 홀 패턴(OH)이 형성되는 공간이 될 수 있다.
제1 절연 패턴(IP1)은 관통부(PT)를 완전히 덮도록 배치될 수 있으며, 일부분은 전원 연결 전극(CAE) 상에 직접 배치되고, 다른 일부는 제2 보호층(PAS2) 상에 직접 배치될 수 있다. 제1 절연 패턴(IP1)은 관통부(PT)의 내측 측변을 덮도록 배치되며, 전원 연결 전극(CAE)의 측면이 노출되는 것을 방지할 수 있다. 특히, 전원 연결 전극(CAE) 및 애노드 전극(AE)이 ITO/Ag/ITO 적층 구조를 갖는 실시예에서, 제1 절연 패턴(IP1)은 전원 연결 전극(CAE)의 Ag 층이 노출되는 것을 방지할 수 있다. 제1 절연 패턴(IP1)은 표시 영역(DA)에서 희생층(SFL)과 동일한 층, 동일한 공정에서 형성될 수 있다.
이어, 도 24 및 도 25를 참조하면, 전원 연결 전극(CAE) 및 제1 절연 패턴(IP1) 상에 제2 절연 패턴(IP2) 및 뱅크 구조물(BNS)을 형성한다.
제2 절연 패턴(IP2)은 관통부(PT) 및 제1 절연 패턴(IP1)과 중첩하도록 배치되며, 평면도 상 면적이 제1 절연 패턴(IP1)보다 크게 형성될 수 있다. 제2 절연 패턴(IP2)은 제1 절연 패턴(IP1)을 완전히 커버하도록 배치되며, 일부분이 전원 연결 전극(CAE) 상에 배치될 수 있다. 제2 절연 패턴(IP2)은 표시 영역(DA)의 무기 절연층(ISL)과 동일한 층, 동일한 공정에서 형성될 수 있다.
뱅크 구조물(BNS)은 순차적으로 적층된 제1 뱅크층(BN1) 및 제2 뱅크층(BN2)을 포함할 수 있다. 홀 패턴(OH)이 형성되지 않은 뱅크 구조물(BNS)은 도 19의 뱅크 물질층(BNL1, BNL2)과 동일할 수 있다.
다음으로, 도 26 및 도 27을 참조하면, 뱅크 구조물(BNS), 및 제2 절연 패턴(IP2)을 관통하는 제1 식각 공정(1st etching)을 수행한다. 제1 식각 공정(1st etching)에 의해 제1 뱅크층(BN1), 제2 뱅크층(BN2) 및 제2 절연 패턴(IP2)이 관통되고, 제1 절연 패턴(IP1)은 상면이 노출될 수 있다. 도면에 도시되지 않았으나, 도 15와 같이 제1 식각 공정(1st etching)은 포토 레지스트층을 형성하고, 이를 마스크로 하여 식각하는 공정으로 수행될 수 있다. 표시 영역(DA)에서는 제1 식각 공정(1st etching)에서 제1 홀(HOL1)이 형성될 수 있다.
이어, 도 28을 참조하면, 관통부(PT)에 배치된 제1 절연 패턴(IP1) 일부를 제거하는 제2 식각 공정(2nd etching)을 수행한다. 예시적인 실시예에서, 제1 절연 패턴(IP1)은 희생층(SFL)과 동일하게 산화물 반도체층을 포함하고, 제2 식각 공정(2nd etching)은 습식 식각(Wet etching) 공정으로 수행될 수 있다. 본 공정에서 제1 절연 패턴(IP1) 일부가 제거되면서 제2 보호층(PAS2)의 상면이 노출되고, 제1 뱅크층(BN1)의 내측 측벽이 등방성으로 식각될 수 있다. 제1 절연 패턴(IP1)은 제2 절연 패턴(IP2)보다 더 많이 식각될 수 있고, 제2 절연 패턴(IP2)은 제1 절연 패턴(IP1)보다 홀 패턴(OH)의 내측으로 돌출된 부분을 포함할 수 있다.
상술한 바와 같이, 제1 뱅크층(BN1)은 제2 뱅크층(BN2)보다 식각 속도가 빠를 수 있고, 비표시 영역(NDA)에서도 제2 뱅크층(BN2)은 제1 뱅크층(BN1)의 측변보다 더 돌출된 팁(TIP)이 형성될 수 있다.
제2 보호층(PAS2)의 상면이 노출되면서 비표시 영역(NDA)에는 가스의 배출 경로인 홀 패턴(OH)이 형성될 수 있다. 표시 장치(10)의 제조 공정에서 제2 보호층(PAS2) 상에서 복수의 공정들이 수행되는 동안 보호층(PAS1, PAS2)에서 발생한 가스들은 홀 패턴(OH)을 통해 배출될 수 있다. 표시 장치(10)는 뱅크 구조물(BNS)이 금속 재료들을 포함하더라도 가스 배출 경로를 확보하여 박막 트랜지스터층(TFTL)의 들뜸 현상을 방지하고, 제품 신뢰성을 확보할 수 있다.
도 29는 다른 실시예에 따른 표시 장치에 배치된 복수의 홀 패턴들의 배치를 보여주는 평면도이다.
도 29를 참조하면, 표시 장치(10)는 인접한 홀 패턴(OH)들이 제1 방향(DR1) 및 제2 방향(DR2)에 더하여, 제4 방향(DR4) 또는 제5 방향(DR5)으로 이격되어 배치될 수 있다. 도 11의 실시예와 달리, 인접한 홀 패턴(OH)들이 반드시 제1 방향(DR1) 또는 제2 방향(DR2)으로만 배열되지 않을 수 있다. 홀 패턴(OH)들이 표시 영역(DA)의 개구부(OPE1, OPE2, OPE3)들 형성 공정과 동시에 수행되는 점을 고려하여, 홀 패턴(OH)들의 평면 배열은 도 5의 발광 영역(EA1, EA2, EA3)들의 배열과 유사할 수 있다. 다만, 이에 제한되지 않고, 홀 패턴(OH)들의 평면 배열은 다양하게 변형될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 전자 기기
10: 표시 장치
100: 표시 패널
EML: 발광 소자층
ED: 발광 소자
BM: 차광층
BNS: 뱅크 구조물
BN1, BN2: 뱅크층
OH: 홀 패턴
PT: 관통부
CAE: 전원 연결 전극
10: 표시 장치
100: 표시 패널
EML: 발광 소자층
ED: 발광 소자
BM: 차광층
BNS: 뱅크 구조물
BN1, BN2: 뱅크층
OH: 홀 패턴
PT: 관통부
CAE: 전원 연결 전극
Claims (20)
- 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역;
상기 표시 영역에 배치되고 서로 이격된 애노드 전극들;
상기 표시 영역에 배치되고 일부분이 상기 애노드 전극 상에 배치된 무기 절연층;
상기 무기 절연층 상에 배치되고, 상기 애노드 전극과 각각 중첩하는 복수의 개구부들을 포함하는 뱅크 구조물;
상기 애노드 전극 상에 배치되고, 상기 뱅크 구조물의 상기 개구부 내에 배치된 복수의 발광층들;
상기 발광층 상에 배치되고, 상기 뱅크 구조물의 상기 개구부 내에 배치된 복수의 캐소드 전극들;
상기 비표시 영역에 배치되고 상기 표시 영역을 둘러싸는 제1 전원 라인; 및
상기 제1 전원 라인과 부분적으로 중첩하고 상기 제1 전원 라인과 상기 표시 영역 사이에 배치된 복수의 관통부들을 포함하는 전원 연결 전극을 포함하고,
상기 뱅크 구조물은 상기 비표시 영역에서 상기 전원 연결 전극 상에 배치되고, 상기 관통부와 중첩하는 복수의 홀 패턴들을 포함하고,
상기 뱅크 구조물은 제1 뱅크층, 및 상기 제1 뱅크층 상에 배치되고 상기 제1 뱅크층과 다른 금속 재료를 포함하는 제2 뱅크층을 포함하고,
상기 제2 뱅크층은 상기 제1 뱅크층의 측벽으로부터 돌출된 팁을 포함하는 표시 장치. - 제1 항에 있어서,
상기 전원 연결 전극의 상기 관통부 상에 배치된 제1 절연 패턴, 및 상기 제1 절연 패턴 상에 배치된 제2 절연 패턴을 더 포함하고,
상기 홀 패턴은 상기 제1 절연 패턴 및 상기 제2 절연 패턴을 관통하는 표시 장치. - 제2 항에 있어서,
상기 무기 절연층은 상기 애노드 전극의 상면과 각각 접촉하지 않고,
상기 애노드 전극과 상기 무기 절연층 사이에 배치된 잔여 패턴을 더 포함하는 표시 장치. - 제3 항에 있어서,
상기 전원 연결 전극은 상기 애노드 전극과 동일한 층에 배치되고,
상기 제1 절연 패턴은 상기 잔여 패턴과 동일한 재료를 포함하고,
상기 제2 절연 패턴은 상기 무기 절연층과 동일한 재료를 포함하는 표시 장치. - 제3 항에 있어서,
상기 발광층은 일부분이 상기 애노드 전극과 상기 무기 절연층 사이에 배치된 표시 장치. - 제2 항에 있어서,
상기 제1 절연 패턴은 상기 관통부의 내측 측벽을 덮도록 배치된 표시 장치. - 제1 항에 있어서,
상기 비표시 영역에 배치되고 상기 제1 전원 라인과 상기 전원 연결 전극 사이에 배치된 브릿지 전극을 더 포함하고,
상기 브릿지 전극은 상기 제1 전원 라인 및 상기 전원 연결 전극과 직접 접촉하는 표시 장치. - 제1 항에 있어서,
상기 홀 패턴의 면적은 상기 관통부의 면적보다 작은 표시 장치. - 제1 항에 있어서,
상기 제1 뱅크층은 알루미늄(Al)을 포함하고, 상기 제2 뱅크층은 티타늄(Ti)을 포함하는 표시 장치. - 제1 항에 있어서,
상기 캐소드 전극은 각각 상기 제1 뱅크층의 측면과 직접 접촉하는 표시 장치. - 제1 항에 있어서,
상기 홀 패턴들은 상기 제1 전원 라인과 중첩하지 않는 표시 장치. - 제1 항에 있어서,
상기 비표시 영역에서 상기 제1 전원 라인과 상기 표시 영역 사이에 배치된 게이트 구동부를 더 포함하고,
상기 전원 연결 전극은 상기 게이트 구동부와 중첩하고,
상기 복수의 홀 패턴들 중 적어도 일부는 상기 게이트 구동부와 중첩하는 표시 장치. - 제1 항에 있어서,
상기 제2 뱅크층 상에서 상기 개구부를 둘러싸도록 배치되고, 상기 발광층과 동일한 재료를 포함하는 복수의 유기 패턴들; 및
상기 유기 패턴 상에 배치되고 상기 캐소드 전극과 동일한 재료를 포함하는 복수의 전극 패턴들을 더 포함하는 표시 장치. - 제1 항에 있어서,
상기 뱅크 구조물 상에 배치된 제1 봉지층, 상기 제1 봉지층 상에 배치된 제2 봉지층, 및 상기 제2 봉지층 상에 배치된 제3 봉지층을 포함하는 박막 봉지층; 및
상기 박막 봉지층 상에 배치되고 복수의 터치 절연층들 및 상기 터치 절연층들 사이에 배치된 터치 전극을 포함하는 터치층을 더 포함하는 표시 장치. - 제14 항에 있어서,
상기 터치층 상에서 상기 터치 전극과 중첩하도록 배치되고, 상기 뱅크 구조물의 상기 개구부와 각각 중첩하는 복수의 개구홀들을 포함하는 차광층; 및
상기 차광층 상에서 상기 개구홀들 각각에 배치된 복수의 컬러 필터를 더 포함하는 표시 장치. - 표시 영역, 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판;
상기 비표시 영역에 배치된 제1 전원 라인;
상기 표시 영역 및 상기 비표시 영역에서 상기 제1 전원 라인 상에 배치된 보호층;
상기 표시 영역에서 상기 보호층 상에 배치된 애노드 전극, 및 상기 비표시 영역에서 상기 보호층 상에 배치되고 상기 제1 전원 라인과 전기적으로 연결되며 복수의 관통부들을 포함하는 전원 연결 전극;
상기 애노드 전극 상에 부분적으로 배치된 잔여 패턴, 및 상기 비표시 영역에서 상기 관통부와 부분적으로 중첩하는 복수의 제1 절연 패턴들;
상기 잔여 패턴 상에 배치되고 상기 애노드 전극과 부분적으로 중첩하는 무기 절연층, 및 상기 제1 절연 패턴 및 상기 전원 연결 전극 상에 배치된 제2 절연 패턴들;
상기 무기 절연층 및 상기 전원 연결 전극 상에 배치되고, 상기 애노드 전극과 중첩하는 복수의 개구부들, 및 상기 관통부와 중첩하며 상기 제1 절연 패턴 및 상기 제2 절연 패턴을 관통하는 복수의 홀 패턴들을 포함하는 뱅크 구조물;
상기 뱅크 구조물의 상기 개구부 내에서 상기 애노드 전극 상에 배치된 활성층; 및
상기 활성층 상에 배치된 캐소드 전극을 포함하고,
상기 뱅크 구조물은 제1 뱅크층, 및 상기 제1 뱅크층 상에 배치되고 상기 제1 뱅크층과 다른 금속 재료를 포함하는 제2 뱅크층을 포함하고,
상기 제2 뱅크층은 상기 제1 뱅크층의 측벽으로부터 돌출된 팁을 포함하는 표시 장치. - 제16 항에 있어서,
상기 홀 패턴들은 상기 제1 전원 라인과 중첩하지 않고 상기 비표시 영역에서 상기 제1 전원 라인과 상기 표시 영역 사이에 배치된 표시 장치. - 제16 항에 있어서,
상기 제1 절연 패턴은 상기 관통부의 내측 측벽을 덮도록 배치되고,
상기 홀 패턴의 면적은 상기 관통부의 면적보다 작은 표시 장치. - 제16 항에 있어서,
상기 비표시 영역에 배치되고 상기 제1 전원 라인과 상기 전원 연결 전극 사이에 배치된 브릿지 전극을 더 포함하는 표시 장치. - 제16 항에 있어서,
상기 캐소드 전극은 상기 제1 뱅크층의 측면과 직접 접촉하는 표시 장치.
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