KR20240048077A - 발광 소자 및 발광 소자의 제조 방법 - Google Patents

발광 소자 및 발광 소자의 제조 방법 Download PDF

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Abstract

본 발명의 발광 소자는, 제1 반도체층; 상기 제1 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 반도체층; 및 제1 방향으로 순차적으로 배치된 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층의 일부를 둘러싸는 절연막을 포함하고, 상기 활성층은 제1 장벽층; 제2 장벽층; 및 상기 제1 장벽층 및 상기 제2 장벽층 사이에 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 불균일한 인듐 조성비를 갖고, 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 불균일한 인듐 밀도를 갖는 제1 우물층을 포함할 수 있다.

Description

발광 소자 및 발광 소자의 제조 방법{LIGHT EMITTING ELEMENT AND MANUFACTURING METHOD OF LIGHT EMITTING ELEMENT}
본 발명은 발광 소자 및 발광 소자의 제조 방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명의 일 목적은 발광 소자로부터 방출되는 빛의 휘도 변화율이 저하되는 것을 방지하여 신뢰성있는 발광 소자를 제공하는 데 있다.
본 발명의 다른 목적은 상기 발광 소자의 제조 방법을 제공하는 데 있다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 실시예들에 의한 발광 소자는 제1 반도체층; 상기 제1 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 반도체층; 및 제1 방향으로 순차적으로 배치된 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층의 일부를 둘러싸는 절연막을 포함하고, 상기 활성층은 제1 장벽층; 제2 장벽층; 및 상기 제1 장벽층 및 상기 제2 장벽층 사이에 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 불균일한 인듐 조성비를 갖고, 상기 제1 방향 및 상기 제2 방향과과 교차하는 제3 방향으로 불균일한 인듐 밀도를 갖는 제1 우물층을 포함할 수 있다.
일 실시예에서, 상기 제1 우물층은 상기 제1 방향으로 순차적으로 배치된 제1 인듐 조성비를 갖는 제1 우물 수평 영역 및 상기 제1 인듐 조성비와 다른 제2 인듐 조성비를 갖는 제2 우물 수평 영역을 포함할 수 있다.
일 실시예에서, 상기 제1 우물층은 상기 제3 방향으로 제1 인듐 밀도를 갖는 제1 인듐 클러스터 및 상기 제1 인듐 밀도와 다른 제2 인듐 밀도를 갖는 제2 인듐 클러스터를 포함할 수 있다.
일 실시예에서, 상기 제1 인듐 클러스터 및 상기 제2 인듐 클러스터는 상기 제1 우물 수평 영역 및 상기 제2 우물 수평 영역 중 적어도 일 영역에 형성될 수 있다.
일 실시예에서, 상기 우물층은 상기 제1 우물 수평 영역 및 상기 제2 우물 수평 영역 중 인듐 조성비가 낮은 영역에 높이 보상층을 더 포함할 수 있다.
일 실시예에서, 상기 제1 우물 영역의 두께는 상기 제2 우물 영역의 두께와 동일할 수 있다.
일 실시예에서, 상기 제1 장벽층 및 상기 제2 장벽층의 인듐 조성비는 상기 제1 인듐 조성비 및 상기 제2 인듐 조성비보다 낮을 수 있다.
일 실시예에서, 상기 제1 장벽층은 상기 제1 반도체층과 상기 제1 우물 수평 영역 사이에 배치되고, 상기 제2 장벽층은 상기 제2 우물 수평 영역과 상기 제2 반도체층 사이에 배치될 수 있다.
일 실시예에서, 상기 제1 장벽층의 두께는 상기 제2 장벽층의 두께와 동일하고, 상기 제1 장벽층의 두께는 상기 제1 우물 영역 및 상기 제2 우물 영역의 두께보다 두꺼울 수 있다.
일 실시예에서, 상기 활성층은 제3 장벽층 및 제2 우물층을 더 포함하고, 상기 제2 우물층은 상기 제2 장벽층과 상기 제3 장벽층 사이에 배치될 수 있다.
본 발명의 실시예들에 의한 발광 소자의 제조 방법은 적층 기판을 준비하는 단계; 제1 방향으로 상기 적층 기판 상에 제1 타입의 반도체를 포함하는 제1 반도체층을 형성하는 단계; 제1 반도체층 상에 활성층을 형성하는 단계; 및 상기 활성층 상에 상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는 제2 반도체층을 형성하는 단계를 포함하고, 상기 활성층을 형성하는 단계는: 제1 장벽층을 형성하는 단계; 상기 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 불균일한 인듐 조성비 및 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 불균일한 인듐 밀도를 갖는 제1 우물층을 형성하는 단계; 및 상기 제1 우물층 상에 제2 장벽층을 형성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 제1 우물층을 형성하는 단계는: 상기 제1 방향으로 제1 인듐 조성비를 갖도록 제1 성장 조건으로 제1 우물 수평 영역을 형성하는 단계; 및 제2 인듐 조성비를 갖도록 제2 성장 조건으로 제2 우물 수평 영역을 형성하는 단계를 포함하고, 상기 제1 성장 조건은 성장 온도, 인듐(In) 주입량, 갈륨(Ga) 주입량, 및 소스 가스의 주입량 중 적어도 하나가 상기 제2 성장 조건과 구별될 수 있다.
일 실시예에서, 상기 제1 우물층을 형성하는 단계는 제1 온도에서 제2 온도까지 온도 상승 구간을 포함할 수 있다.
일 실시예에서, 상기 제1 우물 영역을 형성하는 단계는 상기 제1 온도에서 상기 제1 우물 수평 영역이 형성되고, 상기 제2 우물 수평 영역을 형성하는 단계는 상기 제1 온도와 상기 제2 온도의 사이의 제3 온도에서 상기 제1 우물 수평 영역 상에 상기 제2 우물 수평 영역이 형성될 수 있다.
일 실시예에서, 상기 제1 장벽층 및 상기 제2 장벽층은 상기 제2 온도보다 높은 제4 온도에서 형성될 수 있다.
일 실시예에서, 상기 소스 가스는 수소 가스를 포함할 수 있다.
일 실시예에서, 상기 제1 우물층을 형성하는 단계는, 상기 제1 우물 수평 영역 및 상기 제2 우물 수평 영역 중 인듐 조성비가 낮은 영역에 높이 보상층을 형성하는 단계를 더 포함할 수 있다.
일 실시예에서, 상기 제1 우물 영역의 두께는 상기 제2 우물 영역의 두께와 동일할 수 있다.
일 실시예에서, 상기 제3 방향으로 제1 인듐 밀도를 갖는 제1 인듐 클러스터 및 상기 제1 인듐 밀도와 다른 제2 인듐 밀도를 갖는 제2 인듐 클러스터가 상기 제1 우물 수평 영역 및 상기 제2 우물 수평 영역 중 적어도 하나의 영역에 형성될 수 있다.
일 실시예에서, 상기 제1 장벽층 및 제2 장벽층을 형성하는 단계는 상기 제4 온도로 온도가 유지되는 온도 유지 구간을 포함할 수 있다.
본 발명의 실시예들에 의한 발광 소자 및 발광 소자의 제조 방법은, 발광 소자의 활성층을 형성하는 우물층을 불균일한 인듐 밀도를 갖도록 형성함에 따라, 우물층의 가장자리를 향하여 형성되는 전류 패스(current path)를 억제(또는 차단)할 수 있다. 즉, 우물층에 형성되는 전류 패스를 억제함으로써 우물층 내에 주입된 전자가 상기 전류 패스를 따라 우물층의 가장자리를 따라 전자가 이동하는 것을 방지(또는 예방)할 수 있다.
본 발명은 우물층의 가장자리를 따라 전자가 이동함에 따라 활성층에서 발광하는 광의 휘도 변화율에 의해 활성층에서 발광하는 광의 신뢰성이 저하되는 현상을 개선할 수 있다. 다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 발광 소자를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 발광 소자의 일 예를 나타내는 단면도이다.
도 3은 본 발명의 실시예들에 따른 표시 장치를 나타내는 개략적인 평면도이다.
도 4는 도 3의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 5a 내지 도 5b는 도 1의 발광 소자의 활성층의 일 예를 나타낸 단면도이다.
도 6a는 도 1의 활성층을 구성하는 우물층의 일 예를 나타낸 단면도이다.
도 6b는 도 1의 활성층을 구성하는 우물층의 일 예를 나타낸 평면도이다.
도 7은 도 1의 우물층의 다른 일 예를 나타낸 단면도이다.
도 8은 도 1의 활성층의 제조 공정 상에서 온도 제어에 따른 인듐(In)의 조성을 나타낸다.
도 9는 비교예와 도 1의 활성층을 구성하는 우물층 내에 형성된 전류 패스를 나타낸다.
도 10은 도 1의 발광 소자를 제조 하는 방법을 나타내는 순서도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 발광 소자를 개략적으로 나타내는 사시도이다. 도 2는 도 1의 발광 소자의 일 예를 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 및 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체(또는 적층 패턴)로 구현될 수 있다.
일 실시예에서, 발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 길이 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(11)과 제2 반도체층(13) 중 하나의 반도체층이 위치할 수 있고, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(11)과 제2 반도체층(13) 중 나머지 반도체층이 위치할 수 있다.
일 실시예에서, 발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 도 1에 도시된 바와 같이 길이 방향(예: 제1 방향(DR1))으로 긴(또는 종횡비가 1보다 큰) 로드 형상(rod-like shape), 바 형상(bar-like shape), 또는 기둥 형상을 가질 수 있다. 다른 예로, 발광 소자(LD)는 길이 방향으로 짧은(또는 종횡비가 1보다 작은) 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다. 또 다른 예로, 발광 소자(LD)는 종횡비가 1인 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다.
이러한 발광 소자(LD)는 일 예로 나노 스케일(nano scale)(또는 나노 미터) 내지 마이크로 스케일(micro scale)(또는 마이크로 미터) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
일 실시예에서, 발광 소자(LD)가 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 경우, 발광 소자(LD)의 직경(D)은 약 0.5㎛ 내지 6㎛ 정도일 수 있으며, 그 길이(L)는 약 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
일 실시예에서, 제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다. 제1 반도체층(11)의 하부 면은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
일 실시예에서, 활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(multiple quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 활성층(12)은 장벽층(barrier layer), 스트레인 강화층(strain reinforcing layer), 및 우물층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 우물층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
일 실시예에서, 활성층(12)은 약 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
일 실시예에서, 활성층(12)은 제1 반도체층(11)에서 주입되는 전자와 제2 반도체층(13)에서 주입되는 정공이 활성층(12)의 양자 우물(quntum well)에서 재결합하여 양자 우물의 밴드갭 에너지에 해당하는 빛이 발광할 수 있다.
일 실시예에서, 활성층(12)에서 방출되는 광의 파장 영역은 활성층(12)에 포함되는 인듐(In)의 함량에 따라 장파장 내지 단파장의 범위에서 결정될 수 있다. 즉, 활성층(12)에 포함된 인듐(In)의 함량이 높을수록 밴드갭이 작아져 활성층(12)에서 방출되는 광의 파장 영역은 장파장에 가까워질 수 있다. 활성층(12)에 포함된 인듐(In)의 함량이 낮을수록 밴드갭이 커져 활성층(12)에서 방출되는 광의 파장 영역은 단파장에 가까워질 수 있다.
일 실시예에서, 활성층(12)에서 방출되는 광의 파장에 따라 발광 소자(LD)의 색(또는, 출광색)이 결정될 수 있다. 이러한 발광 소자(LD)의 색은 이에 대응하는 화소의 색을 결정할 수 있다. 예를 들어, 발광 소자(LD)는 적색 광, 녹색 광, 또는 청색 광을 방출할 수 있다.
일 실시예에서, 발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
일 실시예에서, 제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다.
일 실시예에서, 제2 반도체층(13)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 여기서, 제2 반도체층(13)의 상부 면은 발광 소자(LD)의 타 단부(또는 상 단부)일 수 있다.
일 실시예에서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
일 실시예에서, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 일 예시에서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에서, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13) 상부에 배치되는 컨택 전극(이하 "제1 컨택 전극" 이라 함)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 컨택 전극(이하 "제2 컨택 전극"이라 함)을 더 포함할 수도 있다.
일 실시예에서, 제1 및 제2 컨택 전극들 각각은 오믹(ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 컨택 전극들은 쇼트키(schottky) 컨택 전극일 수 있다. 제1 및 제2 컨택 전극들은 도전성 물질을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)는 절연막(14)(또는 절연 피막)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
일 실시예에서, 절연막(14)은 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
일 실시예에서, 절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면의 적어도 일부를 둘러쌀 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 이에 한정되는 것은 아니다.
일 실시예에서, 절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 하프늄 산화물(HfOx), 티탄스트론튬 산화물 (SrTiOx), 코발트 산화물(CoxOy), 마그네슘 산화물(MgO), 아연 산화물(ZnOx), 루세늄 산화물(RuOx), 니켈 산화물(NiO), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 가돌리늄 산화물(GdOx), 지르코늄 산화물(ZrOx), 갈륨 산화물(GaOx), 바나듐 산화물(VxOy), ZnO:Al, ZnO:B, InxOy:H, 니오븀 산화물(NbxOy), 플루오린화 마그네슘(MgFX), 플루오린화 알루미늄(AlFx), Alucone 고분자 필름, 티타늄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄 질화물(AlNX), 갈륨 질화물(GaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 나이오븀 질화물(NbN), 가돌리늄 질화물(GdN), 지르코늄 질화물(ZrN), 바나듐 질화물(VN) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
일 실시예에서, 절연막(14)은 단일층의 형태로 제공되거나 이중층을 포함한 다중층의 형태로 제공될 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원(또는 광원)으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자(LD)들을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 부화소의 발광 영역)에 공급할 때, 상기 발광 소자(LD)들이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광부(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자(LD)들을 배치하는 경우, 상기 발광 소자(LD)들은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로하는 다른 종류의 전자 장치에도 이용될 수 있다.
다만, 이는 예시적인 것으로서, 본 발명의 실시예들에 따른 표시 장치에 적용되는 발광 소자(LD)가 이에 한정되는 것은 아니다. 예를 들어, 발광 소자는 플립 칩(flip chip) 타입의 마이크로 발광 다이오드 또는 유기 발광층을 포함하는 유기 발광 소자일 수 있다.
도 3은 본 발명의 실시예들에 따른 표시 장치를 나타내는 개략적인 평면도이다.
도 1, 도 2, 및 도 3을 참조하면, 표시 장치(DD)는 기판(SUB), 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 각각 포함하는 화소들(PXL1, PXL2, PXL3), 기판(SUB) 상에 제공되며 화소들(PXL1, PXL2, PXL3)을 구동하는 구동부, 및 화소들(PXL1, PXL2, PXL3)과 구동부를 연결하는 배선부를 포함할 수 있다.
일 실시예에서, 기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
일 실시예에서, 표시 영역(DA)은 영상을 표시하는 화소들(PXL1, PXL2, PXL3)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL1, PXL2, PXL3)을 구동하기 위한 구동부 및 화소들(PXL1, PXL2, PXL3)과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다.
일 실시예에서, 비표시 영역(NDA)은 표시 영역(DA)에 인접하게 위치할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 일 예로, 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장 자리)를 둘러쌀 수 있다.
일 실시예에서, 배선부는 구동부와 화소들(PXL1, PXL2, PXL3)을 전기적으로 연결할 수 있다. 배선부는 화소들(PXL1, PXL2, PXL3)에 신호를 제공하며 화소들(PXL1, PXL2, PXL3) 각각에 연결된 신호선들, 일 예로, 주사선, 데이터선, 발광 제어선 등과 연결된 팬아웃선을 포함할 수 있다.
일 실시예에서, 기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
일 실시예에서, 화소들(PXL1, PXL2, PXL3)은 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)를 포함할 수 있다. 일 예시에서, 제1 화소(PXL1)는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색 화소일 수 있다. 다만, 이에 한정되는 것은 아니며, 화소들(PXL1, PXL2, PXL3)은 각각 적색, 녹색, 및 청색이 아닌 다른 색으로 발광할 수도 있다.
일 실시예에서, 화소들(PXL1, PXL2, PXL3) 각각은 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 나노 스케일(또는 나노 미터) 내지 마이크로 스케일(또는 마이크로 미터) 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 한정되는 것은 아니다. 발광 소자(LD)는 화소들(PXL1, PXL2, PXL3) 각각의 광원을 구성할 수 있다.
도 4는 도 3의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
이하의 실시예에서는, 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)를 포괄하여 명명할 때에는 화소(PXL)라고 한다.
도 1, 도 2, 도 3, 및 도 4를 참조하면, 화소(PXL)는 화소 회로(PXC) 및 발광부(EMU, 또는, 발광 유닛)를 포함할 수 있다.
도 1 내지 도 4를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)(또는 발광층)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 제1 구동 전원(VDD)에 접속하여 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원선(PL1)과 제2 구동 전원(VSS)에 접속하여 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원선(PL2) 사이에 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(PXC) 및 제1 전원선(PL1)을 경유하여 제1 구동 전원(VDD)에 접속된 제1 화소 전극(ELT1), 제2 전원선(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 화소 전극(ELT2), 제1 및 제2 화소 전극들(ELT1, ELT2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 실시예에 있어서, 제1 화소 전극(ELT1)은 애노드(anode)일 수 있고, 제2 화소 전극(ELT2)은 캐소드(cathode)일 수 있다.
일 실시예에서, 발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은 제1 화소 전극(ELT1)을 통하여 제1 구동 전원(VDD)에 연결된 일 단부 및 제2 화소 전극(ELT2)을 통하여 제2 구동 전원(VSS)에 연결된 타 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 서로 상이한 전원의 전압이 공급되는 제1 화소 전극(ELT1)과 제2 화소 전극(ELT2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다.
일 실시예에서, 발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)의 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급되는 구동 전류는 발광 소자들(LD) 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
상술한 실시예에서는, 발광 소자들(LD)의 양 단부가 제1 및 제2 구동 전원들(VDD, VSS)의 사이에 동일한 방향으로 연결된 실시예에 대하여 설명하였으나, 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDr)를 더 포함할 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 화소 전극들(ELT1, ELT2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(PXC)는 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 또한, 화소 회로(PXC)는 화소(PXL)의 제어 라인(CLi) 및 센싱 라인(SENj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치되는 경우, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si), j번째 데이터 라인(Dj), i번째 제어 라인(CLi), 및 j번째 센싱 라인(SENj)에 접속될 수 있다.
화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 ~ T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 발광 유닛(EMU)으로 인가되는 구동 전류를 제어하기 위한 구동 트랜지스터로써, 제1 구동 전원(VDD)과 발광 유닛(EMU) 사이에 연결될 수 있다. 구체적으로, 제1 트랜지스터(T1)의 제1 단자는 제1 전원선(PL1)을 통하여 제1 구동 전원(VDD)에 연결(또는 접속)될 수 있고, 제1 트랜지스터(T1)의 제2 단자는 제2 노드(N2)와 연결되며, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)에 인가되는 전압에 따라, 제1 구동 전원(VDD)에서 제2 노드(N2)를 통하여 발광 유닛(EMU)으로 인가되는 구동 전류의 양을 제어할 수 있다. 실시예에 있어서, 제1 트랜지스터(T1)의 제1 단자는 드레인 전극이고, 제1 트랜지스터(T1)의 제2 단자는 소스 전극일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 단자가 소스 전극일 수 있고 제2 단자가 드레인 전극일 수도 있다.
제2 트랜지스터(T2)는 스캔 신호에 응답하여 화소(PXL)를 선택하고, 화소(PXL)를 활성화하는 스위칭 트랜지스터로써 데이터 라인(Dj)과 제1 노드(N1) 사이에 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자는 데이터 라인(Dj)에 연결되고, 제2 트랜지스터(T2)의 제2 단자는 제1 노드(N1)에 연결되며, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(Si)에 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있다.
이와 같은 제2 트랜지스터(T2)는, 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 제1 노드(N1)는 제2 트랜지스터(T2)의 제2 단자와 제1 트랜지스터(T1)의 게이트 전극이 연결되는 지점으로써, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 게이트 전극에 데이터 신호를 전달할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)를 센싱 라인(SENj)에 연결함으로써, 센싱 라인(SENj)을 통하여 센싱 신호를 획득하고, 센싱 신호를 이용하여 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 화소(PXL)의 특성을 검출할 수 있다. 화소(PXL)의 특성에 대한 정보는 화소(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데 이용될 수 있다. 제3 트랜지스터(T3)의 제2 단자는 제1 트랜지스터(T1)의 제2 단자에 연결될 수 있고, 제3 트랜지스터(T3)의 제1 단자는 센싱 라인(SENj)에 연결될 수 있으며, 제3 트랜지스터(T3)의 게이트 전극은 제어 라인(CLi)에 연결될 수 있다. 또한, 제3 트랜지스터(T3)의 제1 단자는 초기화 전원에 연결될 수 있다. 제3 트랜지스터(T3)는 제2 노드(N2)를 초기화할 수 있는 초기화 트랜지스터로써, 제어 라인(CLi)으로부터 센싱 제어 신호가 공급될 때 턴-온되어 초기화 전원의 전압을 제2 노드(N2)에 전달할 수 있다. 이에 따라, 제2 노드(N2)에 연결된 스토리지 커패시터(Cst)의 제2 스토리지 전극은 초기화될 수 있다.
스토리지 커패시터(Cst)의 제1 스토리지 전극은 제1 노드(N1)에 연결될 수 있고, 스토리지 커패시터(Cst)의 제2 스토리지 전극은 제2 노드(N2)에 연결될 수 있다. 이러한 스토리지 커패시터(Cst)는 한 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 데이터 전압을 충전한다. 이에 따라, 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극의 전압과 제2 노드(N2)의 전압 차이에 해당하는 전압을 저장할 수 있다.
도 4에서는, 발광 유닛(EMU)을 구성하는 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬단(또는 스테이지)을 포함하도록 구성될 수 있다. 즉, 발광 유닛(EMU)은 직/병렬 혼합 구조로 구성될 수도 있다.
도 5a 내지 도 5b는 도 1의 발광 소자의 활성층의 일 예를 나타낸 단면도이다.
도 5a를 참고하면, 활성층(12)은 장벽층(QB) 및 장벽층(QB) 사이에 배치된 우물층(QW)이 배치된 단일 양자우물구조일 수 있다. 도 5b를 참고하면, 활성층(12)은 장벽층(QB) 및 우물층(QW)이 서로 복수 번 교번하여 순차적으로 적층된 다중 양자우물구조일 수 있다.
도 1 및 도 5a를 참고하면, 장벽층(QB)은 제1 장벽층(QB1) 및 제2 장벽층(QB2)을 포함할 수 있다. 제1 장벽층(QB1)은 제1 반도체층(11)과 우물층(QW) 사이에 배치될 수 있다. 제2 장벽층(QB2)은 우물층(QW)과 제2 반도체층(13) 사이에 배치될 수 있다.
도 1 및 도 5b를 참고하면, 장벽층(QB)은 제1 내지 제4 장벽층들(QB1 내지 QB4)을 포함할 수 있으며, 우물층(QW)은 제1 내지 제3 우물층들(QW1 내지 QW3)을 포함할 수 있다. 일 예시에서, 활성층(12)은 제1 내지 제4 장벽층들(QB1 내지 QB4) 및 제1 내지 제3 우물층들(QW1 내지 QW3)이 서로 교번하여 순차 적층된 다층구조일 수 있다.
일 실시예에서, 제1 장벽층(QB1) 및 제2 장벽층(QB2)은 제1 우물층(QW1)을 사이에 두고 제1 반도체층(11) 상에 형성될 수 있다. 일 예시에서, 제2 장벽층(QB2) 및 제3 장벽층(QB3)은 제2 우물층(QW2)을 사이에 두고 제1 우물층(QW1) 상에 형성될 수 있다. 일 예시에서, 제3 장벽층(QB3) 및 제4 장벽층(QB4)은 제3 우물층(QW3)을 사이에 두고 제2 우물층(QW2) 상에 형성될 수 있다.
일 실시예에서, 제1 내지 제4 장벽층(QB1 내지 QB4)은 제1 방향(DR1)으로의 두께가 동일할 수 있다. 다른 일 예시에서, 제1 내지 제4 장벽층(QB1 내지 QB4)은 제1 방향(DR1)으로의 두께가 각각 다를 수 있다. 예를 들어, 제1 장벽층(QB1)은 제2 장벽층(QB2)보다 제1 방향(DR1)으로의 두께가 얇거나 두꺼울 수 있다.
이하, 제1, 제2 및 제3 우물층(QW1, QW2, QW3)을 포괄하여 명명할 때는 우물층(QW)이라고 하며, 제1, 제2, 제3, 및 제4 장벽층(QB1, QB2, QB3, QB4)을 포괄하여 명명할 때는 장벽층(QB)이라 한다.
일 실시예에서, 제1 방향(DR1)으로의 장벽층(QB)의 두께는 우물층(QW)의 두께보다 두꺼울 수 있다.
일 실시예에서, 우물층(QW)은 InGaN, InAlGaN, 및 InGaP 중 적어도 어느 하나를 포함할 수 있다. 장벽층(QB)은 GaN, InGaN, AlGaP, 및 AlGaAs 중 적어도 하나를 포함할 수 있다.
도 5a 및 도 5b를 참고하면, 활성층(12)은 장벽층(QB) 및 장벽층(QB) 사이에 배치된 우물층(QW)을 포함할 수 있다. 일 예시에서, 장벽층(QB) 및 우물층(QW)은 서로 다른 조성을 가질 수 있다. 예를 들어, 우물층(QW)은 장벽층(QB)보다 높은 인듐(In) 조성비를 가질 수 있다.
일 실시예에서, 우물층(QW)은 제1 방향(DR1) 및 제2 방향(DR2)으로 불균일한 인듐 밀도를 가질 수 있다.
도 5a를 참고하면, 활성층(12) 내에서 제1 장벽층(QB1)에 인접한 우물층(QW)의 일 영역은 제2 장벽층(QB2)에 인접한 우물층(QW)의 타 영역보다 인듐 조성비가 높을 수 있다. 다른 일 예시에서, 제2 장벽층(QB2)에 인접한 우물층(QW)의 타 영역은 제1 장벽층(QB1)에 인접한 우물층(QW)의 일 영역보다 인듐 조성비가 더 높을 수 있다. 일 예시에서, 제1 장벽층(QB1)에 인접한 우물층(QW)의 일 영역에서 제2 방향(DR2)으로 인듐 밀도 또한 불균일할 수 있다.
도 5b를 참고하면, 제1 장벽층(QB1)에 인접한 제1 우물층(QW1)의 일 영역은 제2 장벽층(QB2)에 인접한 제1 우물층(QW1)의 타 영역보다 인듐 조성비가 높을 수 있다. 제1 우물층(QW1)에 적용되는 기술적 특징은 제2 내지 제4 우물층(QW2 내지 QW4)에도 동일하게 적용될 수 있다. 도 6a는 도 1의 활성층을 구성하는 우물층의 일 예를 나타낸 단면도이다. 도 6b는 도 1의 활성층을 구성하는 우물층의 일 예를 나타낸 평면도이다.
도 6a 및 도 6b를 참고하면, 우물층(QW)은 도 5a의 단일 양자우물의 구조의 우물층(QW) 또는 도 5b의 다중 양자우물의 구조에서 제1, 제2, 및 제3 우물층들(QW1, QW2, QW3) 중 적어도 하나의 우물층을 나타낼 수 있다.
일 실시예에서, 도 1의 활성층(12)은 우물층(QW)으로 이동된 전자와 정공이 재결합하면서 빛을 발광하는 영역이다. 일 실시예에서, 우물층(QW)은 InGaN으로 구성될 수 있으며, 이에 한정되지 않는다. 예를 들어, 우물층(QW)은 AlGaInP 또는 GaInP으로 구성될 수 있다. 활성층(예: 도 1의 활성층(12))에서 방출하는 파장은 우물층(QW)의 인듐 비율에 의해 의존한다. 예를 들어, 장파장 영역의 광을 방출하기 위해 우물층(QW)에는 상대적으로 높은 인듐이 도핑될 수 있다. 단파장 영역의 광을 방출하기 우물층(QW)에는 상대적으로 낮은 인듐이 도핑될 수 있다. 즉, 활성층(12)에서 방출되는 파장 영역대에 따라 우물층(QW)에 도핑되는 인듐 조성비가 제어될 수 있다.
도 6a를 참고하면, 우물층(QW)은 제1 인듐 조성비를 갖는 제1 우물 수직 영역(QWVA1) 및 상기 제1 인듐 조성비와 구별되는 제2 인듐 조성비를 갖는 제2 우물 수직 영역(QWVA2)을 포함할 수 있다. 일 예시에서, 제1 우물 수직 영역(QWVA1) 및 제2 우물 수직 영역(QWVA2)은 제2 방향(DR2)으로 배치될 수 있다.
일 실시예에서, 상기 제1 인듐 조성비는 상기 제2 인듐 조성비보다 낮을 수 있다. 즉, 우물층(QW)의 성장 과정에서 제1 우물 수직 영역(QWVA1)에는 제2 우물 수직 영역(QWVA2)보다 상대적으로 낮은 조성비로 인듐이 도핑될 수 있다.
도 6a를 참고하면, 우물층(QW)은 제3 인듐 조성비를 갖는 제1 우물 수평 영역(QWHA1) 및 상기 제3 인듐 조성비와 구별되는 제4 인듐 조성비를 갖는 제2 우물 수평 영역(QWHA2)을 포함할 수 있다. 일 예시에서, 제1 우물 수평 영역(QWHA1)은 제1 우물 수직 영역(QWVA1)에 포함되는 제1_1 우물 수평 영역(QWHA1a) 및 제2 우물 수직 영역(QWVA2)에 포함되는 제1_2 우물 수평 영역(QWHA1b)을 포함할 수 있다. 일 예시에서, 제2 우물 수평 영역(QWHA2)은 제1 우물 수직 영역(QWVA1)에 포함되는 제2_1 우물 수평 영역(QWHA2a) 및 제2 우물 수직 영역(QWVA2)에 포함되는 제2_2 우물 수평 영역(QWHA2b)을 포함할 수 있다. 일 예시에서, 제3 인듐 조성비는 상기 제4 인듐 조성비보다 낮을 수 있다. 예를 들어, 제1 우물 수평 영역(QWHA1)에는 인듐이 도피되지 않거나 소량의 인듐이 도핑될 수 있다. 이에 한정되는 것은 아니며, 제3 인듐 조성비는 상기 제4 인듐 조성비보다 높거나 같을 수 있다.
일 실시예에서, 제1 우물 수평 영역(QWHA1) 및 제2 우물 수평 영역(QWHA2)은 제1 방향(DR1)으로 배치될 수 있다. 일 예시에서, 제1 우물 수평 영역(QWHA1)의 상면(예: 제1 방향(DR1))에는 장벽층(QB)이 배치될 수 있다. 제2 우물 수평 영역(QWHA2)의 하면(예: 제1 방향(DR1)과 반대 방향))에는 장벽층(QB)이 배치될 수 있다.
일 실시예에서, 상기 제3 인듐 조성비는 상기 제4 인듐 조성비보다 낮을 수 있다. 즉, 우물층(QW)의 성장 과정에서 제1 우물 수평 영역(QWHA1)에는 제2 우물 수평 영역(QWHA2)보다 상대적으로 낮은 조성비로 인듐이 도핑될 수 있다.
일 실시예에서, 우물층(QW)에는 제1 방향(DR1) 및 제2 방향(DR2)으로 불균일하게 인듐이 분포될 수 있다.
도 6b를 참고하면, 우물층(QW)의 제1 우물 수평 영역(QWHA1)에 대한 단면도를 나타낸다.
일 실시예에서, 제1 우물 수평 영역(QWHA1)은 불균일한 인듐 클러스터들(clusters)(또는 응집(aggregation))을 포함할 수 있다. 일 예시에서, 제1_1 우물 수평 영역(QWHA1a) 및 제1_2 우물 수평 영역(QWHA1b) 각각은 불균일한 크기를 갖는 인듐 클러스터들(C1, C2, C3, C4, C5, C6)을 포함할 수 있다. 일 예시에서 인듐 클러스터들(C1, C2, C3, C4, C5, C6) 각각은 서로 다른 인듐 밀도 및/또는 서로 다른 크기를 가질 수 있다. 예를 들어, 제1 클러스터(C1)는 제2 클러스터(C2)보다 작은 크기를 가질 수 있다. 제1 클러스터(C1)는 제1 인듐 밀도를 가지고, 제2 클러스터(C2)는 제2 인듐 밀도를 가질 수 있다. 상기 제1 인듐 밀도는 제2 인듐 밀도보다 낮을 수 있다.
일 실시예에서, 제1 우물 수평 영역(QWHA1)에 포함된 인듐 클러스터들은 인듐 조성이 없거나 인듐 조성이 매주 낮은 영역과 인듐 조성이 높은 영역 사이의 에너지 밴드갭 차이에 의해 형성될 수 있다. 일 예시에서, 제1_2 우물 수평 영역(QWHA1b)은 제1_1 우물 수평 영역(QWHA1a)보다 높은 인듐 조성비를 가지며, 인듐의 자기 응집(self-assembly) 특성에 의해 제1_2 우물 수평 영역(QWHA1b) 내에는 상대적으로 크기가 큰 클러스터들이 형성될 수 있다.
일 실시예에서, 우물층(QW)은 유기금속 화학 증착법(MOCVD, metal organic chemical vapor deposition)으로 실시될 수 있다.
일 실시예에서, 활성층(12)의 우물층(QW)의 성장시에 우물층(QW)을 형성하는 일 구성인 인듐의 불균일도를 확보하기 위해 성장 조건을 제어할 수 있다. 상기 성장 조건은 인듐(In) 주입량, 갈륨(Ga) 주입량, 성장 온도, 및/또는 소스 가스(source gas)의 유입량 중 적어도 하나에 대한 제어를 포함할 수 있다.
일 실시예에서, 제1 방향(DR1)으로 제1 우물 수평 영역(QWHA1) 및 제2 우물 수평 영역(QWHA2)이 성장하는 과정에서 제2 우물 수직 영역(QWVA2)에 제1 우물 수직 영역(QWVA1)보다 상대적으로 많은 인듐의 양을 주입할 수 있다. 이 경우, 제2 우물 수직 영역(QWVA2)이 제1 우물 수직 영역(QWVA1)보다 높은 인듐 조성비를 가질 수 있다. 일 예시에서, 제2 우물 수평 영역(QWHA2)에 제1 우물 수평 영역(QWHA1)보다 상대적으로 많은 인듐의 양을 주입할 수 있다. 이 경우, 제2 우물 수평 영역(QWHA2)이 제1 우물 수평 영역(QWHA1)보다 높은 인듐 조성비를 가질 수 있다.
일 실시예에서, 제1 방향(DR1)으로 제1 우물 수평 영역(QWHA1) 및 제2 우물 수평 영역(QWHA2)이 성장하는 과정에서 제2 우물 수직 영역(QWVA2)에 제1 우물 수직 영역(QWVA1)보다 상대적으로 많은 갈륨의 양을 주입할 수 있다. 이 경우, 인듐과 주입되는 갈륨의 양이 많을수록 인듐이 휘발되는 것을 방지하므로, 제2 우물 수직 영역(QWVA2)이 제1 우물 수직 영역(QWVA1)보다 높은 인듐 조성비를 가질 수 있다. 일 예시에서, 제1 우물 수평 영역(QWHA1)에 제2 우물 수평 영역(QWHA2)보다 상대적으로 많은 갈륨의 양을 주입할 수 있다. 이 경우, 제2 우물 수평 영역(QWHA2)이 제1 우물 수평 영역(QWHA1)보다 높은 인듐 조성비를 가질 수 있다.
일 실시예에서, 제1 방향(DR1)으로 제1 우물 수평 영역(QWHA1) 및 제2 우물 수평 영역(QWHA2)이 성장하는 과정에서 제1 우물 수평 영역(QWHA1)이 제1 성장 온도로 형성되고, 제2 우물 수평 영역(QWHA2)이 상기 제1 성장 온도 보다 낮은 제2 성장 온도로 형성될 수 있다. 이 경우, 성장 온도가 낮을수록 상대적으로 휘발되는 인듐의 양을 줄일 수 있으므로, 제2 우물 수평 영역(QWHA2)이 제1 우물 수평 영역(QWHA1)보다 높은 인듐 조성비를 가질 수 있다.
일 실시예에서, 제1 방향(DR1)으로 제1 우물 수평 영역(QWHA1) 및 제2 우물 수평 영역(QWHA2)이 성장하는 과정에서 제1 우물 수평 영역(QWHA1)에 제2 우물 수평 영역(QWHA2)보다 상대적으로 많은 소스 가스를 주입할 수 있다. 소스 가스가 인듐의 휘발성을 촉진하므로, 제2 우물 수평 영역(QWHA2)이 제1 우물 수평 영역(QWHA1)보다 높은 인듐 조성비를 가질 수 있다. 일 예시에서, 상기 소스 가스는 수소(H2) 및 질소(N2) 중 적어도 하나를 포함할 수 있다.
도 6a 및 도 6b를 참고하면, 우물층(QW)은 제1 방향 내지 제3 방향(DR1, DR2, DR3)으로 불균일한 인듐 밀도를 갖도록 형성될 수 있다. 우물층(QW)이 제1 방향(DR1) 및 제2 방향(DR2)으로 불균일한 인듐 조성비를 갖도록 형성되고, 불균일한 인듐 조성비로 인해 제3 방향(DR3)(예: in-plane 방향)으로 형성된 클러스터들(C1, C2, C3, C4, C5, C6)에 의해 우물층(QW)의 가장자리를 향하여 형성되는 전류 패스(current path)를 억제(또는 차단)할 수 있다. 즉, 우물층(QW)에 형성되는 전류 패스(current path)를 억제함으로써 우물층(QW) 내에 주입된 전자가 상기 전류 패스를 따라 우물층(QW)의 가장자리를 따라 전자가 이동하는 것을 방지(또는 예방)할 수 있다. 본 발명은 우물층(QW)의 가장자리를 따라 전자가 이동함에 따라 활성층(12)에서 발광하는 광의 휘도 변화율에 의해 활성층(12)에서 발광하는 광의 신뢰성이 저하되는 현상을 개선할 수 있다.
도 7은 도 1의 우물층의 다른 일 예를 나타낸 단면도이다.
일 실시예에서, 우물층(QW)의 제1 방향(DR1)으로의 높이는 균일한 인듐 조성비를 갖도록 형성된 우물층의 높이보다 낮을 수 있다. 따라서, 불균일한 인듐 조성비에 의한 높이 편차를 보상하기 위해 우물층(QW)은 높이 보상층(CL)을 포함할 수 있다. 일 예시에서, 높이 보상층(CL)은 우물층(QW)에서 인듐 조성비가 낮은 우물 수평 영영의 일 영역에 배치될 수 있다.
일 실시예에서, 제1 우물 수평 영역(QWHA1) 및 제2 우물 수평 영역(QWHA2) 중 제1 우물 수평 영역(QWHA1)이 제2 우물 수평 영역(QWHA2)보다 인듐 조성비가 작은 경우, 제1 우물 수평 영역(QWHA1)이 제2 우물 수평 영역(QWHA2)보다 제1 방향(DR1)으로의 두께가 얇을 수 있으나, 이에 한정되는 것은 아니며, 제1 우물 수평 영역(QWHA1)은 제2 우물 수평 영역(QWHA2)과 제1 방향(DR1)으로의 두께가 동일할 수 있다.
일 실시예에서, 제1 우물 수평 영역(QWHA1) 및 제2 우물 수평 영역(QWHA2) 중 제1 우물 수평 영역(QWHA1)이 제2 우물 수평 영역(QWHA2)보다 인듐 조성비가 작은 경우, 높이 보상층(CL)은 제1 우물 수평 영역(QWHA1)의 일면에 배치될 수 있으나 이에 제한되는 것을 아니다. 예를 들어, 제1 우물 수평 영역(QWHA1) 및 제2 우물 수평 영역(QWHA2) 중 제1 우물 수평 영역(QWHA1)이 제2 우물 수평 영역(QWHA2)보다 인듐 조성비가 작은 경우, 제2 우물 수평 영역(QWHA2)의 일면에 배치될 수 있다. 일 예시에서, 제1 우물 수평 영역(QWHA1)과 제2 우물 수평 영역(QWHA2)의 제1 방향(DR1)으로의 두께는 약 1.6 nm 일 수 있으나, 이에 한정되는 것은 아니며, 우물 수평 영역(QWHA1)과 제2 우물 수평 영역(QWHA2)의 제1 방향(DR1)으로의 두께는 1.6 nm 이상일 수 있다.
도 8은 도 1의 활성층의 제조 공정 상에서 온도 제어에 따른 인듐(In)의 조성을 나타낸다.
일 실시예에서, 제1 반도체층(예: 도 1의 제1 반도체층(11))이 형성되고 난 뒤 제1 반도체층(11) 상에 활성층(12)이 형성될 수 있다.
도 8을 참고하면, 활성층(12)의 성장 공정은 장벽층(QB)이 성장되는 구간 및 우물층(QW)이 성장되는 구간이 교차하여 진행될 수 있다.
일 실시예에서, 장벽층(QB)과 우물층(QW) 각각은 서로 다른 온도에서 형성될 수 있다. 제3 구간(c)은 장벽층(QB) 중 제1 반도체층(11)과 접하여 형성되는 제1 장벽층(QB1)이 성장하는 구간일 수 있다. 제2 구간(b)은 제1 장벽층(QB1)과 접하여 형성되는 우물층(QW)이 성장하는 구간일 수 있다. 제1 구간(a)은 우물층(QW)과 접하여 제2 장벽층(QB2)이 성장되는 구간일 수 있다.
일 실시예에서, 제1 및 제2 장벽층들(QB1, QB2)은 제3 온도(T3)가 유지되는 구간에서 성장될 수 있다. 우물층(QW)은 제3 온도(T3)보다 낮은 제1 온도(T1)와 제2 온도(T2) 사이의 구간에서 성장될 수 있다. 제1 온도(T1)는 제2 온도(T2)보다 낮을 수 있다.
일 실시예에서, 장벽층(QB)이 성장하는 제1 구간(a) 및 제3 구간(c)은 온도 유지 구간을 포함할 수 있다. 우물층(QW)이 성장하는 제2 구간(b)은 제1 온도(T1)에서 제2 온도(T2) 까지 온도 상승 구간을 포함할 수 있다. 온도 상승 구간(또는 온도 감소 구간)은 우물층(QW)이 성장되는 구간인 제2 구간(b)에만 나타날 수 있다.
일 실시예에서, 제3 온도(T3)에서 제1 장벽층(QB1)이 형성되고 난 뒤 성장 온도는 제3 온도(T3)에서 제1 온도(T1)으로 낮아질 수 있다. 우물층(QW)의 성장 온도를 제1 온도(T1)에서 제2 온도(T2)로 점진적으로 상승시킴으로써 우물층(QW)이 제1 장벽층(QB1) 상에서 성장될 수 있다.
일 실시예에서, 우물층(QW)이 성장하는 구간인 제2 구간(b)에서 성장 온도가 제1 온도(T1)에서 제2 온도(T2)로 상승함에 따라 인듐 조성비는 우물층(QW) 내에서 불균일하게 형성될 수 있다.
일 실시예에서, 제2 구간(b)에서 제1 온도(T1)에서 제1 온도(T1)와 제2 온도(T2)의 사이의 온도까지 성장 온도를 점진적으로 상승시킴으로써 제4 인듐 조성비를 갖는 제2 우물 수평 영역(QWHA2)이 형성될 수 있다. 제2 구간(b)에서 제1 온도(T1)와 제2 온도(T2) 사이의 온도에서 제2 온도(T2)까지 성장 온도를 점진적으로 성장시킴으로써 상기 제4 인듐 조성비보다 낮은 제3 인듐 조성비를 갖는 제1 우물 수평 영역(QWHA1)이 형성될 수 잇다.
일 실시예에서, 우물층(QW)이 형성되고 난 뒤 성장 온도는 제2 온도(T2)에서 제3 온도(T3)로 높아질 수 있다. 제3 온도(T3)에서 제2 장벽층(QB2)이 우물층(QW) 상에서 성장될 수 있다.
일 실시예에서, 제1 및 제2 장벽층들(QB1, QB2)의 인듐 조성비는 우물층(QW)의 인듐 조성비보다 낮을 수 있다.
도 9는 비교예와 도 1의 활성층을 구성하는 우물층 내에 형성된 전류 패스를 나타낸다.
도 9의 (a)는 비교예로서 우물층 내에 인듐이 균일하게 형성된 경우 가장 자리를 따라 형성되는 전류 패스를 나타낸다. 즉, 우물층을 형성하는 인듐이 균일하게 형성됨으로써 우물층의 가장자리를 향하는 전류 패스가 상대적으로 형성되기 쉬워 상기 전류 패스를 통해 이동하는 전자의 양이 많아질 수 있다. 그 결과 활성층(12)을 통해 방출되는 광의 휘도 변화율이 커져 신뢰성이 저하될 수 있다.
도 9의 (b)는 본원의 인듐이 불균일하게 형성된 우물층(QW)을 나타낸다. 우물층(QW)이 불균일한 인듐 조성비를 갖도록 형성되고, 제3 방향(DR3)(예: in-plane 방향)으로 형성된 클러스터들(C1, C2, C3, C4, C5, C6)에 의해 우물층(QW)의 가장자리를 향하여 형성되는 전류 패스(current path)를 억제(또는 차단)할 수 있다. 즉, 우물층(QW)의 가장자리를 따라 형성되는 전류패스가 클러스터(C1, C2, C3, C4, C5, C6)에 의해 형성되기 어렵다. 즉, 우물층(QW)에 형성되는 전류 패스(current path)를 억제함으로써 우물층(QW) 내에 주입된 전자가 상기 전류 패스를 따라 우물층(QW)의 가장자리를 따라 전자가 이동하는 것을 방지(또는 예방)할 수 있다. 본 발명은 우물층(QW)의 가장자리를 따라 전자가 이동함에 따라 활성층(12)에서 발광하는 광의 휘도 변화율이 저하되어 신뢰성이 저하되는 현상을 개선할 수 있다. 활성층(12)에서 출력되는 광의 신뢰성을 향상시킬 수 있다.
도 10은 도 1의 발광 소자를 제조 하는 방법을 나타내는 순서도이다.
일 실시예에서, 단계 1001에서 적층 기판을 준비한다. 적층 기판은 대상 물질을 적층하기 위한 베이스 판일 수 있다. 적층 기판은 소정의 물질에 대한 에피택셜 성장(epitaxial growth)을 위한 웨이퍼(wafer)일 수 있다. 일 예에 따르면, 적층 기판은 사파이어(sapphire) 기판, GaAs 기판, Ga 기판, InP 기판 중 어느 하나일 수 있으나 이에 한정되지 않는다.
일 실시예에서, 적층 기판상에 제1 반도체층(예: 도 1의 제1 반도체층(11)), 활성층(예: 도 1의 활성층(12)), 및 제2 반도체층(예: 도 1의 제2 반도체층(13))이 순차적으로 적층될 수 있다. 상기 제1 반도체층(11), 활성층(12) 및 제2 반도체층(13)은 유기 금속 화학 증착법(MOCVD; Metal Organic Chemicla Vapor-phase Deposition), 분자선 에피택시법(MBE; Molecular Beam Epitaxy), 기상 에피택시법(VPE; Vapor Phase Epitaxy), 및 액상 에피택시법(LPE; Liquid Phase Epitaxy) 중 어느 하나의 방법에 의해 형성될 수 있다.
일 실시예에서, 단계 1003에서 적층 기판 상에 제1 반도체층(11)을 형성할 수 있다.
일 실시예에서, 단계 1005에서 제1 반도체층(11) 상에 활성층(12)을 형성할 수 있다. 일 예시에서, 제1 반도체층(11) 상에 장벽층(예: 도 5a 및 도 5b의 장벽층(QB)) 및 우물층(예: 도 5a 및 도 5b의 우물층(QW))이 서로 교번하여 배치될 수 있다.
일 실시예에서, 제1 반도체층(11)상에 제1 장벽층(QB1)이 형성된 후 제1 장벽층(QB1) 상에 제1 방향으로 불균일한 인듐 조성비를 갖고 및 상기 제1 방향과 교차하는 제2 방향으로 불균일한 인듐 밀도를 갖도록 우물층(QW)이 형성될 수 있다.
일 실시예에서, 우물층(QW)이 형성되는 과정에서 우물층(QW) 내의 인듐의 불균일도를 높이기 위해 우물층(QW)의 성장 조건을 변경시킬 수 있다. 일예시에서, 우물층(QW)을 형성하는 과정에서 인듐(In) 주입량, 갈륨(Ga) 주입량, 성장 온도, 및/또는 소스 가스(source gas)의 유입량 중 적어도 하나를 제어할 수 있다. 일 실시예에서, 우물층(QW)은 제1 방향(예: 도 6a의 제1 방향(DR1)) 및/또는 제2 방향(예: 도 6a의 제2 방향(DR2))으로 서로 다른 인듐 조성비를 갖는 우물 영역들을 포함할 수 있다. 일 예시에서, 우물층(QW)은 상기 제1 방향 및 제2 방향과 교차하는 제3 방향(예: 도 6b의 제3 방향(DR3))으로 크기 및/또는 밀도가 서로 다른 인듐 클러스터(예: 도 6b의 클러스터들(C1, C2, C3, C4, C5, C6))가 형성될 수 있다.
일 실시예에서, 우물층(QW)이 형성된 후 우물층(QW) 상에 제2 장벽층(QB2)이 형성될 수 있다.
일 실시예에서, 장벽층(QB)은 우물층(QW) 내 결함 발생을 억제하기 위해, 도펀트가 제공되지 않은 반도체층일 수 있다. 일 예시에서, 장벽층(QB)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료을 포함하되, 장벽층(QB)에는 별도의 도펀트가 제공되지 않을 수 있다.
일 실시예에서, 장벽층(QB) 내의 인듐 조성비는 우물층(QW) 내의 인듐 조성비보다 작을 수 있다.
일 실시예에서, 단계 1007에서 활성층(12) 상에 제2 반도체층(13)이 형성될 수 있다. 일 예시에서, 제2 장벽층(QB2) 상에 제2 반도체층(13)이 형성될 수 있다.
본 발명의 실시예들에 의한 발광 소자 및 발광 소자의 제조 방법은, 활성층을 형성하는 우물층이 불균일한 인듐 밀도를 갖도록 형성됨에 따라, 우물층(QW)의 가장자리를 향하여 형성되는 전류 패스(current path)를 억제(또는 차단)할 수 있다. 즉, 우물층(QW)에 형성되는 전류 패스(current path)를 억제함으로써 우물층(QW) 내에 주입된 전자가 상기 전류 패스를 따라 우물층(QW)의 가장자리를 따라 전자가 이동하는 것을 방지(또는 예방)할 수 있다. 본 발명은 우물층(QW)의 가장자리를 따라 전자가 이동함에 따라 활성층(12)에서 발광하는 광의 휘도 변화율에 의해 활성층(12)에서 발광하는 광의 신뢰성이 저하되는 현상을 개선할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
LD: 발광 소자
11: 제1 반도체층
12: 활성층
13: 제2 반도체층
QB: 장벽층
QW: 우물층
QWHA1: 제1 우물 수평 영역
QWHA2: 제2 우물 수평 영역
C1, C2, C3, C4, C5, C6: 클러스터들

Claims (20)

  1. 제1 반도체층;
    상기 제1 반도체층 상에 배치된 활성층;
    상기 활성층 상에 배치된 제2 반도체층; 및
    제1 방향으로 순차적으로 배치된 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층의 일부를 둘러싸는 절연막을 포함하고,
    상기 활성층은
    제1 장벽층;
    제2 장벽층; 및
    상기 제1 장벽층 및 상기 제2 장벽층 사이에 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 불균일한 인듐 조성비를 갖고, 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 불균일한 인듐 밀도를 갖는 제1 우물층을 포함하는, 발광 소자.
  2. 제1 항에 있어서,
    상기 제1 우물층은 상기 제1 방향으로 순차적으로 배치된 제1 인듐 조성비를 갖는 제1 우물 수평 영역 및 상기 제1 인듐 조성비와 다른 제2 인듐 조성비를 갖는 제2 우물 수평 영역을 포함하는, 발광 소자.
  3. 제2 항에 있어서,
    상기 제1 우물층은 상기 제3 방향으로 제1 인듐 밀도를 갖는 제1 인듐 클러스터 및 상기 제1 인듐 밀도와 다른 제2 인듐 밀도를 갖는 제2 인듐 클러스터를 포함하는, 발광 소자.
  4. 제3 항에 있어서,
    상기 제1 인듐 클러스터 및 상기 제2 인듐 클러스터는 상기 제1 우물 수평 영역 및 상기 제2 우물 수평 영역 중 적어도 일 영역에 형성되는, 발광 소자.
  5. 제2 항에 있어서,
    상기 우물층은 상기 제1 우물 수평 영역 및 상기 제2 우물 수평 영역 중 인듐 조성비가 낮은 영역에 높이 보상층을 더 포함하는, 발광 소자.
  6. 제5 항에 있어서,
    상기 제1 우물 영역의 두께는 상기 제2 우물 영역의 두께와 동일한, 발광 소자.
  7. 제2 항에 있어서,
    상기 제1 장벽층 및 상기 제2 장벽층의 인듐 조성비는 상기 제1 인듐 조성비 및 상기 제2 인듐 조성비보다 낮은, 발광 소자.
  8. 제2 항에 있어서,
    상기 제1 장벽층은 상기 제1 반도체층과 상기 제1 우물 수평 영역 사이에 배치되고, 상기 제2 장벽층은 상기 제2 우물 수평 영역과 상기 제2 반도체층 사이에 배치되는, 발광 소자.
  9. 제8 항에 있어서,
    상기 제1 장벽층의 두께는 상기 제2 장벽층의 두께와 동일하고,
    상기 제1 장벽층의 두께는 상기 제1 우물 영역 및 상기 제2 우물 영역의 두께보다 두꺼운, 발광 소자.
  10. 제2 항에 있어서,
    상기 활성층은 제3 장벽층 및 제2 우물층을 더 포함하고,
    상기 제2 우물층은 상기 제2 장벽층과 상기 제3 장벽층 사이에 배치되는, 발광 소자.
  11. 적층 기판을 준비하는 단계;
    제1 방향으로 상기 적층 기판 상에 제1 타입의 반도체를 포함하는 제1 반도체층을 형성하는 단계;
    제1 반도체층 상에 활성층을 형성하는 단계; 및
    상기 활성층 상에 상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는 제2 반도체층을 형성하는 단계를 포함하고,
    상기 활성층을 형성하는 단계는:
    제1 장벽층을 형성하는 단계;
    상기 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 불균일한 인듐 조성비 및 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 불균일한 인듐 밀도를 갖는 제1 우물층을 형성하는 단계; 및
    상기 제1 우물층 상에 제2 장벽층을 형성하는 단계를 포함하는, 발광 소자의 제조 방법.
  12. 제11 항에 있어서,
    상기 제1 우물층을 형성하는 단계는:
    상기 제1 방향으로 제1 인듐 조성비를 갖도록 제1 성장 조건으로 제1 우물 수평 영역을 형성하는 단계; 및
    제2 인듐 조성비를 갖도록 제2 성장 조건으로 제2 우물 수평 영역을 형성하는 단계를 포함하고,
    상기 제1 성장 조건은 성장 온도, 인듐(In) 주입량, 갈륨(Ga) 주입량, 및 소스 가스의 주입량 중 적어도 하나가 상기 제2 성장 조건과 구별되는, 발광 소자의 제조 방법.
  13. 제12 항에 있어서,
    상기 제1 우물층을 형성하는 단계는 제1 온도에서 제2 온도까지 온도 상승 구간을 포함하는, 발광 소자의 제조 방법.
  14. 제13 항에 있어서,
    상기 제1 우물 영역을 형성하는 단계는 상기 제1 온도에서 상기 제1 우물 수평 영역이 형성되고,
    상기 제2 우물 수평 영역을 형성하는 단계는 상기 제1 온도와 상기 제2 온도의 사이의 제3 온도에서 상기 제1 우물 수평 영역 상에 상기 제2 우물 수평 영역이 형성되는, 발광 소자의 제조 방법.
  15. 제14 항에 있어서,
    상기 제1 장벽층 및 상기 제2 장벽층은 상기 제2 온도보다 높은 제4 온도에서 형성되는, 발광 소자의 제조 방법.
  16. 제12 항에 있어서,
    상기 소스 가스는 수소 가스를 포함하는, 발광 소자의 제조 방법.
  17. 제12 항에 있어서,
    상기 제1 우물층을 형성하는 단계는,
    상기 제1 우물 수평 영역 및 상기 제2 우물 수평 영역 중 인듐 조성비가 낮은 영역에 높이 보상층을 형성하는 단계를 더 포함하는, 발광 소자의 제조 방법.
  18. 제17 항에 있어서,
    상기 제1 우물 영역의 두께는 상기 제2 우물 영역의 두께와 동일한, 발광 소자의 제조 방법.
  19. 제12 항에 있어서,
    상기 제3 방향으로 제1 인듐 밀도를 갖는 제1 인듐 클러스터 및 상기 제1 인듐 밀도와 다른 제2 인듐 밀도를 갖는 제2 인듐 클러스터가 상기 제1 우물 수평 영역 및 상기 제2 우물 수평 영역 중 적어도 하나의 영역에 형성되는, 발광 소자의 제조 방법.
  20. 제15 항에 있어서,
    상기 제1 장벽층 및 제2 장벽층을 형성하는 단계는 상기 제4 온도로 온도가 유지되는 온도 유지 구간을 포함하는, 발광 소자의 제조 방법.
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