KR20240045410A - 플립칩 비지에이 기판의 비비티 검사 방법 - Google Patents

Abstract

본 발명은 솔더 프린트 및 리플로우 진행 후, 라운드 솔더( round solder )형태에서 F 타입의 팁으로 BBT 검사를 진행하고, 코이닝 공정을 BBT 검사 전에 진행하는 종래기술과 달리 BBT 공정 이후에 코이닝 공정을 진행함으로써 '찍힘' 불량을 개선한다.

Description

플립칩 비지에이 기판의 비비티 검사 방법{BARE BOARD TEST METHOD FOR FLIP-CHIP BALL GRID ARRAY PACKAGE SUBSTRATE}

본 발명은 회로기판(printed circuit board; PCB) 검사 방법에 관한 것으로, 특히 플립칩 비지에이(FCBGA; flip-chip ball grid array) 패키지 기판에 있어서 비비티(BBT; bare board test) 검사를 수행하는 방법에 관한 것이다.

전자기기의 고기능화, 고속화 변화가 요구에 따라 고밀도 회로 연결을 요구하는 CPU(중앙처리장치) 및 GPU(그래픽처리장치)를 비롯해서 네트워크, 전장 등의 하이엔드급 제품에 플립칩 비지에이(FCBGA; flip-chip ball grid array) 패키지 기판이 적용되고 있다.

플립칩 비지에이 기판은 일반 제품에 대비해서 높은 가격이 형성되어 있으며 제작 프로세스에 대해 간단화, 간편화, 높은 수율 확보를 위한 끊임없는 개발이 진행되고 있다.

제작 공정 중 전기적으로 검사하는 비비티 테스트는 아래와 같이 불량을 검출하는 공정이다.

개방(open) : 연결되어야 하는 신호선이 단선 된 불량.

단락(short) : 신호선과 신호선 또는 신호선과 연결되지 않아야 할 부분(ground)으로 연결이 되어 신호 잡음이 발생된 불량.

그런데 해당 비비티(BBT) 공정은 금속 재질의 핀을 직접 PCB에 접촉한 상태로 일정 전류를 인가한 후 테스트를 진행하게 되며, 이로 인해서 "찍힘"으로 인한 외관불량 발생의 위험을 내포하고 있다.

도1a는 FCBGA 기판에 대해 종래기술에 따른 비비티 검사 중 솔더에 찍힘 불량이 발생하는 모습을 나타낸 도면이고, 도1b는 찍힘 불량의 현미경 사진을 나타낸 도면이다.

도1a 및 도1b를 참조하면, BBT 공정 진행 간 메탈 핀(metal Pin)이 솔더에 접촉하면서, 설비와 제품의 물리적 'z' 값, 거리 값 편차에 따라 스크래치('찍힘')가 빈번히 발생하며, 이로 인해 고객사로부터 불량 판정을 받는 비율이 상당 비율을 차지한다.

1. 대한민국 특허 10-1547604. 2. 대한민국 특허 10-1338332. 3. 대한민국 특허 10-2277916.

따라서, 본 발명의 목적은 플립칩 비지에이(FCBGA; flip-chip ball grid array) 패키지 기판에 있어서 BBT 검사를 실시하되 스크래치('찍힘') 불량의 발생을 최소화할 수 있는 공법을 제공하는 데 있다.

본 발명은 솔더 프린트 및 리플로우 진행 후, 라운드 솔더( round solder )형태에서 F 타입의 팁으로 BBT 검사를 진행하고, 코이닝 공정을 BBT 검사 전에 진행하는 종래기술과 달리 BBT 공정 이후에 코이닝 공정을 진행함으로써 '찍힘' 불량을 개선한다.

본 발명에 따른 BBT 프로세스는, 솔더 리플로우 이후에 BBT 를 실시하고, 코이닝 공정을 진행하기 때문에 찍힘에 의한 불량을 개선하는 효과가 있다.

도1a는 FCBGA 기판에 대해 종래기술에 따른 비비티 검사 중 솔더에 찍힘 불량이 발생하는 모습을 나타낸 도면.
도1b는 찍힘 불량의 현미경 사진을 나타낸 도면.
도2a 내지 도2c는 종래기술에 따른 BBT 검사 프로세스 순서를 나타낸 도면.
도2d는 '찍힘'이 발생한 불량 발생 부위를 촬영한 현미경 사진.
도3a 내지 도3c는 본 발명에 따른 BBT 검사 프로세스 순서를 나타낸 도면.
도3d는 '찍힘'이 없는 모습을 보여주는 현미경 사진.
도4는 BBT 공정에 사용되는 팁의 다양한 종류를 예시한 도표.

본 발명은 솔더 프린트 및 리플로우 진행 후, 라운드 솔더( round solder )형태에서 F 타입의 팁으로 BBT 검사를 진행하고, 코이닝 공정을 BBT 검사 전에 진행하는 종래기술과 달리 BBT 공정 이후에 코이닝 공정을 진행함으로써 '찍힘' 불량문제를 해결한다.

이하에서는 첨부 도면 도2 내지 도4를 참조해서 본 발명에 따른 동도금 두께 편차 개선 기술을 상세히 설명한다. 도2a 내지 도2c는 종래기술에 따른 BBT 검사 프로세스 순서를 나타낸 도면이고, 도2d는 '찍힘'이 발생한 불량 발생 부위를 촬영한 현미경 사진이다.

도3a 내지 도3c는 본 발명에 따른 BBT 검사 프로세스 순서를 나타낸 도면이고, 도3d는 '찍힘'이 없는 모습을 보여주는 현미경 사진이다.

도2a와 도3a을 참조하면, 회로 패턴에 따라 솔더 잉크를 페이스트하고 리플로우 공정을 진행함으로써 라운드 형태의 솔더볼을 형성한다. 도2b를 참조하면, 종래기술의 경우에는 코이닝 공정을 진행하지만, 본 발명의 경우에는 라운드 솔더 형태에서 BBT 를 진행하는데 특징이 있다.

이때에 본 발명은 F 타입의 핀을 사용하는 것이 바람직하다. 이어서 도3c를 참조하면, 본 발명의 경우 BBT 검사를 완료한 후 코이닝 공정을 진행한다. 반면에 종래기술의 경우, 도2c를 참조하면 N 타입의 핀을 사용해서 BBT 공정을 진행하고 이때에 빈번히 스크래치를 발생시킨다. 도4는 BBT 공정에 사용되는 팁의 다양한 종류를 예시하였다. 본 발명은 F 타입의 핀을 사용하는 것이 바람직하다.

전술한 내용은 후술할 발명의 특허 청구 범위를 더욱 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개선하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술 될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.

또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용될 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 진화, 치환 및 변경이 가능하다.

본 발명은 솔더 프린트 및 리플로우 진행 후, 라운드 솔더( round solder )형태에서 F 타입의 팁으로 BBT 검사를 진행하고, 코이닝 공정을 BBT 검사 전에 진행하는 종래기술과 달리 BBT 공정 이후에 코이닝 공정을 진행함으로써 '찍힘' 불량을 개선한다.

Claims (1)

1. 회로기판에 솔더볼을 형성하고 BBT 검사를 하는 방법에 있어서,
   (a) 솔더를 프린트하고 리플로우 공정을 진행해서 라운드 형태의 솔더볼을 패드 위에 형성하는 단계;
   (b) F 타입의 핀을 사용해서 BBT 검사를 하는 단계;
   (c) BBT 검사를 하고 난 후 상기 솔더볼을 코이닝하는 단계
   를 포함하는 회로기판 제조방법.