KR20240038827A - 메모리 모듈에 대한 구성 가능한 데이터 경로 - Google Patents

메모리 모듈에 대한 구성 가능한 데이터 경로 Download PDF

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KR20240038827A
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data
crc
nibbles
memory device
bits
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토마스 에이치. 킨슬리
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마이크론 테크놀로지, 인크
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Publication date
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Abstract

메모리 모듈 또는 시스템에 통합된 메모리 디바이스를 활성화하여 메모리 디바이스의 하나 이상의 데이터 비트, 니블들 또는 바이트를 비활성화하는 시스템 및 방법이 설명된다. 메모리 디바이스는 비활성화된 데이터 비트, 니블들 또는 바이트와 관련된 오류 또는 리던던시 검사를 비활성화하고 비활성화된 데이터 비트, 니블들 또는 바이트와 관련된 오류를 마스킹하고 및/또는 비활성화된 데이터 비트, 니블들 또는 바이트와 관련된 메모리 어레이 부분의 리프레시를 억제하도록 더 구성될 수 있다.

Description

메모리 모듈에 대한 구성 가능한 데이터 경로{CONFIGURABLE DATA PATH FOR MEMORY MODULES}
관련 출원(들)에 대한 상호 참조
본 출원은 2018년 12월 31일에 출원된 미국 가출원 번호 제62/787,039호의 이익을 주장하며, 이는 그 전체가 본원에 참조로 포함된다.
기술 분야
본 개시는 일반적으로 반도체 메모리 디바이스들에 관한 것이고, 특히 메모리가 사용되는 시스템 또는 메모리 모듈들에 대한 구성 가능한 데이터 경로를 위한 시스템 및 방법에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스들과 관련된 정보를 저장하는 데 널리 사용된다. 메모리 디바이스는 종종 컴퓨터 또는 기타 전자 디바이스에서 내부, 반도체, 집적 회로 및/또는 외부 이동식 디바이스로 제공된다. 휘발성 및 비 휘발성 메모리를 포함하여, 다양한 유형의 메모리가 있다. 랜덤 액세스 메모리(RAM), 정적 랜덤 액세스 메모리(SRAM), 동적 랜덤 액세스 메모리(DRAM) 및 동기식 동적 랜덤 액세스 메모리(SDRAM) 등을 포함하는 휘발성 메모리는 데이터를 유지하기 위해 적용된 전원이 필요할 수 있다. 대조적으로 비 휘발성 메모리는 외부 전원이 공급되지 않는 경우에도 저장된 데이터를 유지할 수 있다. 특히 플래시 메모리(예를 들어, NAND 및 NOR), 위상 변화 메모리(PCM), 강유전성 랜덤 액세스 메모리(FeRAM), 저항성 랜덤 액세스 메모리(RRAM) 및 자기 랜덤 액세스 메모리(MRAM)를 포함하는 비 휘발성 메모리는 다양한 기술에서 사용될 수 있다. 일반적으로 메모리 디바이스를 개선하는 것은 특히 이익들 중에서 메모리 셀 밀도를 높이는 것, 판독/기록 속도를 높이거나 작동 레이턴시를 줄이는 것, 신뢰성을 향상시키는 것, 데이터 보존을 증가시키는 것, 전력 소비를 감소시키는 것 또는 제조 비용을 절감시키는 것을 포함할 수 있다.
도 1은 메모리 디바이스를 개략적으로 예시하는 대표적인 블록도이다.
도 2는 메모리 모듈에 대한 구성 가능한 데이터 경로를 개략적으로 예시하는 대표적인 블록도이다.
도 3은 메모리 모듈에 통합된 x16 메모리 디바이스들의 채널을 개략적으로 나타내는 대표적인 블록도이다.
도 4 및 도 5는 메모리 모듈에 통합된 메모리 디바이스의 니블(nibble)들을 비활성화하는 방법을 설명하는 대표적인 흐름도이다.
다수의 비트를 병렬로 전송할 수 있는 데이터 경로들은 메모리 디바이스들 안팎으로 정보를 빠르게 전송하는 데 자주 사용된다. 이러한 여러 메모리 디바이스를 메모리 패키지, 메모리 모듈 등에 통합함으로써, 넓은 데이터 버스가 제공될 수 있다(예를 들어, 구성 메모리 디바이스들의 각각의 데이터 경로 폭의 합과 동일한 비트 수로). 일부 메모리 모듈들 및/또는 메모리 패키지들은 미리 결정된 수의 비트를 가진 데이터 버스를 사용하도록 제한될 수 있다(예를 들어, 제조 또는 산업 표준에 의해). 구성 메모리 디바이스들이 데이터 버스를 완전히 채우는 데 필요한 것보다 더 많은 대역폭을 제공하거나 어플리케이션에 필요한 것보다 더 많은 비트를 제공하는 경우, 메모리 디바이스들 중 적어도 일부는 사용되지 않은 데이터 경로를 갖게 된다. 이러한 미사용 데이터 경로들에 대응하는 회로들에 의해 소비되는 전력은 여전히 메모리 모듈 또는 메모리 패키지의 총 전력 소비에 기여할 수 있다.
이러한 문제와 다른 문제들을 극복하기 위해, 듀얼 인라인 메모리 모듈(DIMM) 및/또는 메모리가 사용되는 시스템을 포함하는, 메모리 모듈들에 대한 구성 가능한 데이터 경로를 위한 시스템 및 방법이 본원에 개시된다. 개시된 시스템 및 방법은 메모리 디바이스들의 적어도 일부를 비활성화함으로써 메모리 디바이스들의 데이터 경로를 구성하는 메커니즘을 제공한다(예를 들어, 호스트 명령, 모드 레지스터 설정 또는 패키징/어셈블리 과정에서 제조업체가 만든 구성에 응답하여). 일 실시 예에서, 데이터 경로의 구성은 또한 ECC(Error Correcting Code) 또는 CRC(Cyclic Redundancy Check) 기능을 비활성화하여 데이터 경로의 비활성화된 부분이 부정확한 오류 감지를 트리거링하는 것을 방지하는 것을 포함한다.
아래에서 더 자세히 설명되는 바와 같이, 특정 단락 및/또는 도면의 맥락에서 설명된 현재 개시된 기술의 요소는 다른 단락 및/또는 도면의 맥락에서 설명된 요소와 결합될 수 있다. 또한, 본원에 개시된 기술의 모든 요소들이 기술을 실행하는 데 필요한 것은 아니다. 추가로, 잘 알려져 있고 종종 메모리 디바이스와 연관되지만 본 기술의 일부 중요한 측면을 불필요하게 모호하게 할 수 있는 구조 및/또는 프로세스를 설명하는 몇 가지 세부 사항은 명확성을 위해 다음 설명에서 기술되지 않는다. 더욱이, 다음 개시는 본 기술의 여러 실시 예를 설명하지만, 기술의 몇몇 다른 실시 예는 이 섹션에서 설명된 것과 다른 구성 또는 다른 구성 요소를 갖는다. 따라서, 본 기술은 추가 요소를 갖는 및/또는 도면을 참조하여 아래에 설명된 여러 요소를 갖지 않는 다른 실시 예를 가질 수 있다.
도 1은 본 기술의 일 실시 예에 따른 메모리 디바이스(100)를 개략적으로 예시하는 블록도이다. 메모리 디바이스(100)는 메모리 어레이(150)와 같은 메모리 셀들의 어레이를 포함할 수 있다. 메모리 어레이(150)는 복수의 뱅크들을 포함 할 수 있으며, 각 뱅크는 복수의 워드 라인들(WL), 복수의 비트 라인들(BL) 및 워드 라인들과 비트 라인들의 교차점들에 배열된 복수의 메모리 셀들을 포함 할 수 있다. 메모리 셀들은 용량성, 자기저항성, 강유전성, 상 변화 등을 포함하는 다수의 서로 다른 메모리 매체 유형들 중 어느 하나를 포함할 수 있다. 워드 라인(WL)의 선택은 로우(row) 디코더(140)에 의해 수행될 수 있고, 비트 라인(BL)의 선택은 컬럼(column) 디코더(145)에 의해 수행될 수 있다. 감지 증폭기(SAMP)들은 대응되는 비트 라인(BL)에 제공될 수 있으며 적어도 하나의 각각의 로컬 I/O 라인 쌍(LIOT/B)에 연결될 수 있고, 이는 차례로 스위치 역할을 할 수 있는 전송 게이트(TG)들을 통해 적어도 각각의 하나의 메인 I/O 라인 쌍(MIOT/B)에 연결될 수 있다. 메모리 어레이(150)는 또한 플레이트 라인들 및 그들의 동작을 관리하기 위한 대응하는 회로를 포함할 수 있다.
메모리 디바이스(100)는 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하기 위해 커맨드 버스 및 어드레스 버스에 결합된 커맨드 및 어드레스 단자(C/A)를 포함하는 복수의 외부 단자들을 사용할 수 있다. 메모리 디바이스는 칩 선택 신호(CS)를 수신하기 위한 칩 선택 단자, 클록 신호들(CK 및 CKF)을 수신하기 위한 클록 단자, 데이터 단자들(DQ 및 DQS), 전력 공급 단자들(VDD, VSS, VDDQ 및 VPP)을 더 포함할 수 있다.
커맨드 및 어드레스 터미널(C/A)에는 어드레스 신호와 뱅크 어드레스 신호가 제공될 수 있다. 어드레스 단자들에 공급되는 어드레스 신호 및 뱅크 어드레스 신호는 커맨드/어드레스 입력 회로(105)를 통해 어드레스 디코더(110)로 전송될 수 있다. 어드레스 디코더(110)는 어드레스 신호를 수신하고 디코딩된 로우 어드레스 신호(XADD)를 로우 디코더(140)에 공급하고, 디코딩된 컬럼 어드레스 신호(YADD)를 컬럼 디코더(145)에 공급할 수 있다. 어드레스 디코더(110)는 또한 뱅크 어드레스 신호(BADD)를 수신하고 뱅크 어드레스 신호를 로우 디코더(140) 및 컬럼 디코더(145) 모두에 공급할 수 있다.
커맨드/어드레스 입력 회로(105)는 메모리 제어기로부터 칩 선택 신호(CS) 및 커맨드 및 어드레스 신호들(C/A)을 공급받을 수 있다. 커맨드 신호들은 메모리 제어기로부터의 다양한 메모리 커맨드들을 나타낼 수 있다(예를 들어, 판독 및 기록 커맨드를 포함할 수 있는 액세스 커맨드들, 리프레시 커맨드들을 포함하는). 선택 신호(CS)는 커맨드 및 어드레스 단자에 제공된 커맨드 및 어드레스에 응답할 메모리 디바이스(100)를 선택하는데 사용될 수 있다. 활성 CS 신호가 메모리 디바이스(100)에 제공될 때, 커맨드들 및 어드레스들이 디코딩될 수 있고 메모리 동작들이 수행될 수 있다. 커맨드 신호(CMD)는 커맨드/어드레스 입력 회로(105)를 통해 커맨드 디코더(115)로 내부 커맨드 신호(ICMD)로서 제공될 수 있다. 커맨드 디코더(115)는, 예를 들어, 워드 라인을 선택하는 로우 커맨드 신호와 비트 라인을 선택하는 컬럼 커맨드 신호와 같은, 메모리 동작들을 수행하기 위한 다양한 내부 신호들 및 커맨드들을 생성하기 위해 내부 커맨드 신호(ICMD)를 디코딩하는 회로를 포함할 수 있다. 내부 커맨드 신호들은 클록킹 커맨드(clocked command)(CMDCK)와 같은 출력 및 입력 활성화 커맨드들 또한 포함할 수 있다. 커맨드 디코더(115)는 다양한 카운트들 또는 값들을 추적하기 위한 하나 이상의 레지스터들(117)을 더 포함할 수 있다(예를 들어, 메모리 디바이스(100)에 의해 수신된 리프레시 커맨드들의 카운트 또는 메모리 디바이스(100)에 의해 수행된 자체 리프레시 동작들의 카운트).
메모리 디바이스(100)는 또한 데이터 경로의 일부를 비활성화하고 비활성화된 데이터 경로와 관련된 기능을 비활성화하기 위해 데이터 경로 비활성화 회로(168)를 포함할 수 있다. 예를 들어, 아래의 도 2 내지 도 4와 관련하여 추가로 설명되는 일부 실시 예들에서, 데이터 경로 비활성화 회로(168)는 모드 레지스터(118)로 프로그래밍된 비트 또는 비트들을 사용하여(또는 나중에 설명되는 다른 신호들), I/O 회로(160)가 하나 이상의 DQ의 니블(nibble)들을 비활성화 하게 하고, 1 바이트가 비활성화될 때, 비활성화된 바이트, 예를 들어 DQSU와 연관된 데이터 스트로브를 비활성화하게 한다. 데이터 경로 비활성화 회로(168)는 또한, 예를 들면 비활성화된 데이터 부분과 관련된 ECC 또는 CRC 오류를 마스킹 또는 억제하고 오류 경고 신호, 예를 들어 오류 제어기(162)로부터의 ALERT의 활성화를 억제함으로써, 비활성화된 데이터 경로 부분과 관련된 CRC(Cyclic Redundancy Check) 코드 및 ECC 기능을 비활성화 할 수 있다. 데이터 경로 비활성화 회로(168)는 또한 리프레시 제어기(112)가 비활성화된 데이터와 관련된 메모리 어레이(150)의 부분의 리프레시를 스킵하고 및/또는 그러한 리프레시 동작들로부터 생성된 임의의 ECC 오류를 마스킹하도록 할 수 있다.
판독 커맨드가 발행되고 로우 어드레스와 컬럼 어드레스가 판독 커맨드와 함께 적시에 제공되면, 판독 데이터는 이러한 로우 어드레스 및 컬럼 어드레스에 의해 지정된 메모리 어레이(150)의 메모리 셀들로부터 판독될 수 있다. 판독 커맨드는 명령 디코더(115)에 의해 수신될 수 있으며, 이는 입력/출력 회로(160)에 내부 커맨드를 제공할 수 있어서 판독 데이터가 DQS 스트로브 신호에 따라 판독/기록 증폭기들(155) 및 입력/출력 회로(160)를 통해 데이터 단자들(DQ 및 DQS)로부터 출력될 수 있다.
기록 커맨드가 발행되고 로우 어드레스와 컬럼 어드레스가 커맨드와 함께 적시에 제공되면, 기록 데이터는 데이터 단자들에 제공될 수 있다. 기록 커맨드는 커맨드 디코더(115)에 의해 수신될 수 있으며, 이는 입력/출력 회로(160)에 내부 커맨드들을 제공할 수 있어서 기록 데이터가 입력/출력 회로(160)의 데이터 수신기들에 의해 수신될 수 있고, 입력/출력 회로(160) 및 판독/기록 증폭기들(155)을 통해 메모리 어레이(150)에 공급될 수 있다. 기록 데이터는 로우 어드레스와 컬럼 어드레스에 의해 지정된 메모리 셀에 기록될 수 있다. 기록 데이터는 기록 레이턴시(WL) 정보에 의해 정의된 시간에서 데이터 단자들에 제공될 수 있다. 기록 레이턴시(WL) 정보는 메모리 디바이스(100), 예를 들어, 모드 레지스터(118)에 프로그래밍될 수 있다. 기록 레이턴시(WL) 정보는 CK 클록 신호의 클록 사이클들로 정의될 수 있다. 예를 들어, 기록 레이턴시(WL) 정보는 연관된 기록 데이터가 수신될 때 기록 커맨드가 메모리 디바이스(100)에 의해 수신된 후에 CK 신호의 여러 클록 사이클들일 수 있다.
아래의 도 2 내지 도 4와 관련하여 추가로 설명되는 일부 실시 예들에서, 데이터 경로 비활성화 회로(168)는 모드 레지스터(118)의 필드 값에 기초하여 또는 연결된 호스트 디바이스로부터의 커맨드에 응답하여 데이터 단자들(DQ 및 DQS)의 일부를 비활성화 할 수 있다. 예를 들어, 도 3과 관련하여 추가로 논의되는 바와 같이, DIMMS 또는 채널당 40 비트 데이터 버스가 있는 시스템에 사용되는 X16 SDRAM 메모리 디바이스들(16 비트 데이터 버스 DQ를 갖는)의 경우, 모드 레지스터(118)는 설정될 때 데이터 경로 비활성화 회로(168)로 하여금 I/O 회로(160)가 데이터 버스 DQ의 상위 바이트를 비활성화하게 할 수 있는 경로 비활성화 비트를 포함할 수 있다. 데이터 경로 비활성화 회로(168)는 또한 I/O 회로(160)가 비활성화된 상위 바이트와 연관된 상위 데이터 스트로브 DQSU를 비활성화 하게 할 수 있다. DIMM 또는 시스템은 3개의 X16 SDRAM들을 사용할 수 있으며, 3개의 SDRAM들 중 하나는 모드 레지스터(118)에서 경로 비활성화 비트가 설정되어 있어서 제3 SDRAM의 상위 바이트는 비활성화되어 40 비트의 출력 데이터 DQ가 초래된다(즉, 2개의 SDRAM들에 대해 각각 16 비트, 세 번째에 대해 8 비트).
전력 공급 장치 단자에는 전력 공급 전위들(VDD 및 VSS)이 공급될 수 있다. 이러한 전력 공급 전위들(VDD 및 VSS)은 내부 전압 생성기 회로(170)에 공급될 수 있다. 내부 전압 생성기 회로(170)는 전력 공급 전위들(VDD, VSS)에 기초하여 다양한 내부 전위들(VPP, VOD, VARY, VPERI 등)을 생성할 수 있다. 내부 전위(VPP)는 로우 디코더(140)에서 사용될 수 있고, 내부 전위들(VOD 및 VARY)은 메모리 어레이(150)에 포함된 감지 증폭기들에서 사용될 수 있으며, 내부 전위(VPERI)는 많은 다른 회로 블록들에서 사용될 수 있다.
전력 공급 단자에는 전력 공급 전위(VDDQ)가 공급될 수도 있다. 전력 공급 전위(VDDQ)는 전력 공급 전위(VSS)와 함께 입력/출력 회로(160)에 공급될 수 있다. 전력 공급 전위(VDDQ)는 본 기술의 실시 예에서 전력 공급 전위(VDD)와 동일한 전위일 수 있다. 전력 공급 전위(VDDQ)는 본 기술의 다른 실시 예에서 전력 공급 전위(VDD)와 다른 전위일 수 있다. 그러나, 입력/출력 회로(160)에 의해 발생하는 전력 공급 노이즈가 다른 회로 블록들로 전파되지 않도록 전용 전력 공급 전위(VDDQ)가 입출력 회로(160)에 대해 사용될 수 있다.
클록 입력 회로(120)에 포함된 입력 버퍼들은 외부 클록 신호들을 수신할 수 있다. 예를 들어, 입력 버퍼는 CK 및 CKF 신호들을 수신할 수 있다. 클록 입력 회로(120)는 외부 클록 신호들을 수신하여 내부 클록 신호(ICLK)를 생성할 수 있다. 내부 클록 신호(ICLK)는 내부 클록 회로(130)에 공급될 수 있다. 내부 클록 회로(130)는 수신된 내부 클록 신호(ICLK)에 기초하여 다양한 위상들 및 주파수 제어 내부 클록 신호를 제공할 수 있다. 예를 들어, 내부 클록 회로(130)는 내부 클록 신호(ICLK)를 수신하고 커맨드 디코더(115)에 다양한 클록 신호들을 제공하는 클록 경로(도 1에 도시되지 않음)를 포함할 수 있다. 내부 클록 회로(130)는 입력/출력(IO) 클록 신호들을 더 제공할 수 있다. IO 클록 신호들은 입력/출력 회로(160)에 공급될 수 있으며, 판독 데이터의 출력 타이밍과 기록 데이터의 입력 타이밍을 결정하기 위한 타이밍 신호로 사용될 수 있다. IO 클록 신호들은 데이터가 상이한 데이터 속도로 메모리 디바이스(100)로부터 출력 및 그에 대해 입력될 수 있도록 다수의 클록 주파수들에서 제공될 수 있다. 높은 메모리 속도가 필요한 경우 더 높은 클록 주파수가 바람직할 수 있다. 더 낮은 전력 소비가 요구될 때 더 낮은 클록 주파수가 바람직할 수 있다. 내부 클록 신호(ICLK)는 또한 타이밍 생성기(135)에 공급될 수 있고, 따라서 다양한 내부 클록 신호들이 생성될 수 있다.
메모리 디바이스(100)는 정보의 임시 또는 영구 저장을 위해 메모리를 이용할 수 있는 다수의 전자 디바이스들 중 어느 하나 또는 그 구성 요소에 연결될 수 있다. 예를 들어, 메모리 디바이스(100)의 호스트 디바이스는 데스크탑 또는 휴대용 컴퓨터, 서버, 핸드 헬드 디바이스(예를 들어, 휴대폰, 태블릿, 디지털 판독기, 디지털 미디어 플레이어) 또는 그 일부 구성 요소(예를 들어, 중앙 처리 장치, 보조-프로세서, 전용 메모리 제어기 등)와 같은 컴퓨팅 디바이스일 수 있다. 호스트 디바이스는 네트워킹 디바이스(예를 들어, 스위치, 라우터 등) 또는 디지털 이미지, 오디오 및/또는 비디오의 레코더, 차량, 가전 제품, 장난감 또는 기타 여러 제품들 중 하나 일 수 있다. 일 실시 예에서, 호스트 디바이스는 메모리 디바이스(100)에 직접 연결될 수 있지만, 다른 실시 예에서, 호스트 디바이스는 메모리 디바이스에 간접적으로 연결될 수 있다(예를 들어, 네트워크 연결을 통해 또는 중간 디바이스를 통해).
도 2는 메모리 모듈(210)에 대한 구성 가능한 데이터 경로를 개략적으로 예시하는 대표적인 블록도(200)이다. 메모리 모듈(210)은 채널(250) 당 M개의 SDRAM 메모리 디바이스들을 통합하고; 도 2는 채널(S=0)(250)에 통합된 도 1의 메모리 디바이스(100)의 두개의 인스턴스들, 메모리 디바이스 #0(220a) 및 메모리 디바이스 #(M-1)(220b)를 도시한다. 각 메모리 디바이스(220a 및 220b)는 다수의 데이터 단자들 또는 비트들(DQ)을 포함하며, 그 수는, 이하에서 논의되는 다른 요인들 중에서, 메모리 모듈(210) 내의 메모리 디바이스의 위치에 의존한다. 예를 들어, 메모리 디바이스 #0(220a)는 Nx4 데이터 비트(225a)를 포함하고, 메모리 디바이스 #(M-1)(220b)는(N-K)x4 데이터 비트(225b)를 포함하며, 여기서 K는 아래에서 논의되는 바와 같이 메모리 디바이스#(M-1)(220b)로부터 비활성화된 데이터 비트들의 니블(nibble)들의 수다. 메모리 모듈(210)은 또한 각 메모리 디바이스의 비트에 결합 된 P-비트 데이터 버스(240)를 포함한다. 즉, 메모리 디바이스(220a)의 Nx4 비트 및 메모리 디바이스(220b)의(N-K)x4 비트는 P-비트 데이터 버스(240)에 연결되며, 메모리 모듈 또는 시스템에서 이들 두개의 메모리 디바이스들만 있는 예에서, P는(Nx4)+((NK)x4) 비트와 같다. 일부 실시 예에서, 메모리 디바이스(220b)의(N-K)x4 데이터 비트(225b)와 같은 비-비활성화된 비트만이 데이터 버스(240)에 연결되는 반면, 비활성화된 Kx4 비트는 연결되지 않은 채로 유지되거나 정적 전압으로 유지된다. 다른 실시 예들에서, 모든 통합 메모리 디바이스들의 모든 데이터 비트는, 비활성화된 Kx4 데이터 비트가 내부적으로 비활성화될 수 있지만, 데이터 버스(240)에 연결된다.
메모리 디바이스들(220a 및 220b)은 상이한 실시 예들에서 상이한 수의 데이터 비트(DQ)를 포함한다. 예를 들어 x4 장치는 4 데이터 비트(1 데이터 니블)를 포함하고, x8 장치는 8 데이터 비트(2 데이터 니블들)를 포함하고, x16 장치는 16 데이터 비트(2 데이터 바이트 또는 4 데이터 니블들)를 포함하고, 그리고 x32 장치는 32 데이터 비트(4 데이터 바이트 또는 8 데이터 니블들)을 포함한다. 위에서 논의된 바와 같이, N은 메모리 디바이스들의 데이터 비트에서 데이터 니블들의 수를 나타낼 수 있으며, 따라서 일부 예에서는, 메모리 디바이스(220a)가 x4 디바이스로 구성되면, N=1이고 데이터 비트(225a)는 4 비트와 같고; 다른 예들에서, x8 디바이스로서 구성된다면, N=2이고 데이터 비트(225a)는 8 비트와 같고; 다른 예들에서, x16 디바이스로 구성된다면, N=4이고 데이터 비트(225a)는 16 비트와 같고; 그리고 다른 예에서, x32 디바이스로 구성된다면, N=8이고 데이터 비트(225a)는 32 비트와 같다.
일부 실시 예들에서 데이터 버스(240)의 데이터 비트 P의 수는 ECC가 활성화되지 않을 때 32 비트일 수 있으며, 데이터 버스(240)의 데이터 비트 P의 수는 36 비트, 40 비트, 또는 ECC가 활성화될 때 시스템에 의해 요구되는 다른 것일 수 있다. 일반적으로, 8 비트(바이트)의 데이터 비트마다 1 ECC 비트가 있다. ECC가 없는 듀얼 채널 메모리 모듈의 경우, 데이터 버스(240)는 64 비트일 수 있고; ECC가 있는 듀얼 채널 메모리 모듈의 경우, 데이터 버스(240)는 72 비트, 80 비트 또는 8 비트가 오류 정정에 사용될 수 있는 다른 것일 수 있다. DRAM 구성은 모드 레지스터(118)(도 1), 공장 테스트 동안 퓨즈 블로우 구성(fuse blow configuration) 또는 다이 패드 또는 패키지 핀(들)의 외부 전압 레벨을 통해 설정될 수 있다.
예를 들어, ECC가 활성화되고 데이터 버스(240)가 72 비트인 실시 예에서, x4 메모리 디바이스가 메모리 모듈(210)에서 사용되는 경우(x4 메모리 디바이스는 1 니블의 데이터 비트를 가지므로, N=1), 9개의 메모리 디바이스들이 메모리 모듈(210)의 각 채널을 채우기 위해 사용될 수 있고, 즉, M=9이다. 각각 4개의 데이터 비트를 가진 9개의 메모리 디바이스들(각각 1개의 데이터 니블)은 채널당 36 비트가 된다(M*N*4 =9*1*4=36). 9개의 메모리 디바이스들이 듀얼 채널 메모리 모듈(210)의 채널 당 필요한 모든 데이터 및 ECC 비트를 제공하는 이러한 예의 경우, 추가 메모리 모듈이 필요하지 않으므로, K=0이다(이러한 시나리오에서는 추가 메모리 모듈이 필요하지 않기 때문에 비활성화 할 니블 없음).
x16 메모리 디바이스들이 메모리 모듈(210)에서 사용되는 실시 예에서(x16 메모리 디바이스들은 4개의 데이터 니블을 가지므로, N=4), 메모리 모듈(210)의 각 채널을 채우기 위해 3개의 메모리 디바이스들이 사용될 수 있고, 즉, M=3이다. 각각 16 데이터 비트를 가진 3개의 메모리 디바이스들(각각 4 데이터 니블들)은 채널당 48 비트가 된다(M*N*4=3*4*4=48). 예를 들어 메모리 디바이스가 ECC가 활성화된 채널당 36 비트 데이터 버스가 있는 시스템 또는 DIMM에서 사용되는 경우, 3개의 메모리 디바이스들 중 하나의 12 비트(3 니블들)가 비활성화될 수 있으므로, K=3이다. 한 메모리 디바이스의 세 개의 니블들이 비활성화 된 후 이용 가능한 데이터 비트의 수는((M*N)-K)*4=((3*4)-3)*4=36 비트로 지정된다. 대신 채널당 40 비트 데이터 버스가 있는 시스템 또는 DIMM에서 메모리 디바이스들을 사용하는 경우, 세 개의 메모리 디바이스들 중 하나의 8 비트(2 니블들 또는 1 바이트)가 비활성화될 수 있으므로, K=2이다. 한 메모리 디바이스의 2 니블들이 비활성화된 후 이용 가능한 데이터 비트의 수는((M*N)-K)*4=((3*4)-2)*4=40 비트로 지정된다. 이는 도 3과 관련하여 아래에서 자세히 설명된다.
다른 실시 예들에서, 상이한 관계들 또는 값들이 사용될 수 있다. 예를 들어, x32 메모리 디바이스들이 채널당 36 비트 데이터 버스가 있는 시스템 또는 DIMM에서 사용되는 경우, M=2(두 개의 X32 모듈들 사용)이고, N=8(각 X32 메모리 디바이스는 8개의 니블들을 가짐)이고, 그리고 K=7(하나의 메모리 디바이스로부터 7개의 비활성화된 니블들)이다. 즉, 메모리 모듈(210)에서 사용되는 각 메모리 디바이스의 데이터 니블의 수가 주어진 경우(각 메모리 디바이스는 동일한 수의 데이터 니블들을 가짐), 데이터 버스(240)의 데이터 비트(P)는 다음 방정식에 의해 충족될 수 있고: P=4*((M*N)-K), 여기서, M은 메모리 모듈에 사용된 N-데이터-니블 메모리 디바이스들의 수이고, K는 M 메모리 디바이스들 중 하나의 데이터 니블들로부터 비활성화될 수 있는 니블들의 수이다.
각각의 메모리 디바이스(100)는 위에서 도 1과 관련하여 논의된 바와 같이 모드 레지스터(118)에 경로 비활성 비트(들)를 포함할 수 있다. 다음 논의를 단순화하기 위해, 메모리 디바이스(220a)의 모드 레지스터는 도 2에서 230a로 표시되고, 메모리 디바이스(220b)의 모드 레지스터는 230b로 표시된다. 모드 레지스터들(230a 및 230b)은 각각의 메모리 디바이스(220a 및 220b)에서 어떤 데이터 니블들을, 존재한다면, 비활성화 할 것인지를 결정하기 위해 하나 이상의 비트를 포함할 수 있다. 일부 실시 예들에서, 모드 레지스터들(230a 및 230b)는 설정될 때 데이터 DQ의 상위 바이트 및 상위 데이터 스트로브 DQSU를 비활성화 할 수 있을 뿐만 아니라 도 1과 관련하여 위에서 설명한 ECC 및 CRC 오류 경고를 마스킹 할 수 있는 바이트 비활성화 비트를 포함한다. 다른 실시 예들에서, 모드 레지스터들(230a 및 230b)은 어느 니블을 비활성화 할지(그리고 이러한 비활성화된 니블들과 관련된 ECC/CRC 오류를 마스킹하기 위해)를 나타내는 여러 비트를 포함할 수 있다. 예를 들어, X16 메모리 디바이스는 비활성화할 4 니블들 중 하나를 표시하기 위해 모드 레지스터(118)에 2-비트 데이터 경로 비활성화 비트를 포함한다. 예를 들어, 1'b00의 데이터 경로 비활성화 비트 설정은 니블들을 비활성화하지 않음을 나타낼 수 있고(예를 들어, 도 3에 도시된 40 비트 채널의 처음 두 X16 메모리 디바이스들에 대한 모드 레지스터 경로 비활성화 필드 설정); 1'b01는 상위 니블만의 비활성화를 나타내고, 1'b10는 상위 바이트의 비활성화를 나타내고(예를 들어, 도 3에 도시된 40 비트 채널의 세 번째 X16 메모리 디바이스들에 대한 모드 레지스터 경로 비활성화 필드 설정), 그리고 1'b11는 상위 세 니블들의 비활성화를 나타낸다(예를 들어, 도 3의 메모리 디바이스들이 36 비트 채널에 통합된 경우 이는 세 번째 X16 메모리 디바이스의 설정이다).
일부 실시 예들에서, 모드 레지스터는 특정 니블들을 비활성화 하지 않을지 여부뿐만 아니라 비활성화 할 니블을 나타낼 수 있는 여러 비트를 포함할 수 있다. 예를 들어, 2-비트 니블 비활성화 필드는 비활성화 할 3개의 서로 다른 니블 위치들을 나타낼 수 있다(예를 들어, 1'b00은 니블들을 비활성화하지 않음을 나타낼 수 있고, 1'b01은 상위 3 니블들을 비활성화하는 것을 나타낼 수 있고, 1'b10은 하위 3 니블들을 비활성화하는 것을 나타낼 수 있으며, 1'b11은 상위 및 하위 니블들을 비활성화하는 것을 나타낼 수 있다). 비활성화 할 니블들을 선택하는 능력은 예를 들어 신호 무결성 기준 또는 공장 테스트 결과를 고려하는 데 사용될 수 있다. 예를 들어, 메모리 디바이스의 특정 데이터 비트에 어떤식으로든 결함이 있는 경우 이는 비활성화를 위해 선택된 니블일 수 있다. 또한 인접 회로들로의 누화(cross-talk) 및 노이즈 주입을 최소화하려면, 특정 니블들을 다른 것들보다 비활성화하는 것이 좋다. 일부 실시 예들에서, 비활성화 할 니블의 선택은 메모리 모듈(210)의 메모리 디바이스(100)의 레이아웃에 의해 결정된다. 예를 들어, 메모리 디바이스들의 어드레싱에 따라 상위 바이트는(예를 들어, x16 장치가 사용되는 경우) 비활성화를 위해 선택된 바이트에 대응할 수 있는 최상위 어드레스 비트를 가질 수 있다(예를 들어, 6개의 X16 DDR5 SDRAM들의 경우, 3 개 DRAM의 각 랭크의 데이터 비트 DQ [47:40]를 비활성화될 수 있으며, DQ [39:0]는 남김).
일부 실시 예들에서, 예를 들어 공장 테스트 동안 끊어지는 구성 퓨즈로부터 니블 비활성화 신호를 생성하는 것을 포함하여, 메모리 디바이스의 니블들 또는 바이트를 비활성화하는 다른 방법이 가능하다. 추가적으로 또는 대안적으로, 공급 또는 접지(예를 들어, PCB에 납땜 됨)와 같은 정전압에 연결된 신호를 사용하여 니블/바이트 비활성화 여부 및/또는 비활성화 할 니블/바이트를 결정할 수 있다.
일부 실시 예들에서, 메모리 디바이스(220a 및 220b)는 DDR4 또는 DDR5 SDRAM 메모리이고, 메모리 모듈(210)은 SODIMM(small-outline dual in-line memory module), 레지스터링된(registered) DIMM 또는 다수의 DDR4 또는 DDR5 SDRAM 메모리 디바이스들을 통합하는 기타 단일 또는 듀얼 채널 메모리 모듈이다. 듀얼 채널 DDR5 SODIMM의 경우, 메모리 채널(250)은 각각 0 번째 또는 첫 번째 채널에 대해 0(도 2에 표시된 S=0) 또는 1 일 수 있다.
일부 실시 예들에서, 메모리 디바이스들의 니블들 또는 데이터 바이트를 비활성화하는 것은 비활성화된 니블들로부터 생성될 수 있는 임의의 오류 경고를 마스킹, 억제 또는 비활성화하는 것을 포함한다. 예를 들어, ECC가 활성화될 때, P-비트 데이터 버스(240)의 일부가 아닌 이러한 미사용 데이터 비트는 특히 리프레시 동안 알 수 없는 상태를 가질 수 있기 때문에, 그들은 잘못된 ECC 오류, 패리티 오류 또는 기타 오류 상태를 트리거링 할 수 있다. 이러한 실시 예들에서, 이러한 오류 경고는 오류 마스크 로직에 의해 마스킹되어 메모리 제어기 또는 호스트로 전파되는 것을 방지할 수 있거나, 이러한 오류가 처음에 발생하지 않도록 오류 생성 로직이 게이트될 수 있다. 추가적으로, 이러한 오류 이벤트에 대한 응답으로 트리거링되는 일반적인 응답이 발생하지 않도록 방지될 수 있다. 예를 들어, 기록 CRC 오류가 DRAM 메모리 디바이스 모드 레지스터(118)(도 1)에서 활성화되고 메모리 디바이스가 어레이에 데이터를 기록하기 전에 CRC를 계산하는 경우, CRC 오류로 인해 메모리 디바이스가 기록 동작을 차단하고 데이터를 폐기할 수 있다. 대신, CRC 오류가 데이터 경로 비활성화 회로(168)(도 1)에 의해 비활성화된 데이터 니블과 연관된 경우에, 이 전형적인 응답은 오류 제어기(162)(도 1)에 의해 무시될 수 있다. 다른 실시 예들에서, CRC 생성기는 데이터 니블과 연관된 CRC 코드를 생성할 때 비활성화된 니블들을 무시할 수 있고, 오류 제어기는 CRC 코드들을 비교할 때 비활성화된 데이터 니블들을 무시하여 비활성화된 데이터 니블들과 관련된 CRC 오류를 피할 수 있다. 다른 실시 예들에서, 이러한 미사용 데이터 비트의 효과 또는 동작을 비활성화하는 다른 방법은 이러한 데이터 단자들에 대한 리프레시를 비활성화하는 것, 이러한 데이터 단자들에만 관련된 회로의 전원을 끄는 것, 이러한 데이터 비트를 알려진 상태, 예를 들어, 접지 또는 VDDQ로 래칭하는 것, 스트로브 신호를 래칭하는 것, 데이터 마스크 신호 비활성화하는 것 등을 포함할 수 있다.
도 3은 ECC가 활성화된 메모리 모듈(310)에 통합된 3개의 x16 메모리 디바이스들(320a, 320b, 320c)의 채널을 개략적으로 도시하는 대표적인 블록도(300)이다. 채널당 40 비트 데이터 버스(340)와 3개의 메모리 디바이스들을 보여주는 도 3에 도시된 예에서, x16 메모리 디바이스의 데이터 니블들의 수가 4 개이고, 하나의 데이터 바이트(2 데이터 니블들)는 메모리 디바이스들 중 하나로부터 비활성화될 수 있다(도 3은 마지막 메모리 디바이스(320c)의 비활성화를 보여준다). 메모리 디바이스들(320a 및 320b)의 각각은 모드 레지스터(330a 및 330b)를 각각 포함할 수 있으며, 이러한 모드 레지스터들의 n 번째 비트, MR(n)은 로직 0과 동일하다. 이 예시적인 구성에서, 메모리 디바이스(320a 및 320b)의 각각의 데이터 단자들(DQ)(325a 및 325b)은(각각) 16 비트(DQ[15:0])일 수 있다. 세 번째 x16 메모리 디바이스(320c)가 로직 1과 동일한 n 번째 비트(MR(n))를 갖는 모드 레지스터(330c)를 포함하는 경우, 이것은 1 바이트(두 니블들)를 비활성화 함을 나타낼 수 있다. 이 구성에서, 메모리 디바이스(320C)의 데이터 단자(DQ)(325C)는 8 비트(DQ[7:0])일 수 있다. 예를 들어, DSQU(도 3에 도시되지 않음)와 같은 비활성화된 상위 바이트와 관련된 데이터 스트로브도 비활성화될 수 있다. 두 번째 채널(도 3에 도시되지 않음)은 첫 번째 채널과 결합될 때 80-비트 데이터 버스를 생성하도록 유사하게 구성될 수 있다.
도 4는 본원의 실시 예들에 따라 메모리 모듈(310)에 통합된 메모리 디바이스(100)의 데이터 비트들을 비활성화하기 위한 방법을 예시하는 대표적인 흐름도(400)이다. 이 방법은 예를 들어 데이터 경로 비활성화 회로(168)(도 1), I/O 회로(160)(도 1), 리프레시 제어기(112)(도 1), 및/또는 오류 제어기(162)(도 1)에서 조합 또는 순차 논리 회로들을 사용하여 구현될 수 있다. 블록(410)에서, 메모리 디바이스(100)는 메모리 디바이스(100)의 데이터 경로 비활성화 신호를 검출한다. 도 2와 관련하여 위에서 논의된 바와 같이, 데이터 경로 비활성화 신호는 모드 레지스터(118)(도 1)의 데이터 경로 비활성화 필드에 저장된 데이터 경로 비활성화 비트로부터, 예를 들어 단일 상위 바이트 비활성화 비트, 하나 이상의 니블 비활성화 비트 또는 하나 이상의 비트 비활성화 비트로부터 생성될 수 있다. 예를 들어, 데이터 경로 비활성화 비트를 포함하는 레지스터 출력은 데이터 경로 비활성화 회로(168)(도 1)의 입력에 연결될 수 있다. 다른 실시 예에서, 데이터 경로 비활성화 신호는 퓨즈 출력 또는 고정 배선(static hard-wired) 신호와 같은 다른 신호를 포함한다. 데이터 경로 비활성화 회로(168)(도 1에서)는 모드 레지스터(118) 데이터 경로 비활성화 필드의 값 또는 전원을 켤 때(즉, 비동기적으로) 다른 데이터 경로 비활성화 신호를 판독할 수 있으며, 또는 데이터 경로 비활성화 필드 또는 신호는 메모리 디바이스(100)의 클록에 동기적으로 래칭될 수 있다.
블록(420)에서, 메모리 디바이스(100)는 검출된 경로 비활성화 신호에 대응하는 데이터 경로의 일부를 비활성화한다. 예를 들어, 단일 데이터 경로 비활성화 신호가 사용되는 경우, 신호의 극성을 사용하여 16 비트 데이터 경로의 1 바이트를 비활성화할지 여부를 나타낼 수 있다. 예를 들어, 일부 실시 예들에서, 신호가 로직 하이(logic high)일 때, 16 비트 데이터 경로의 상위 바이트를 비활성화하고 비활성화된 바이트와 연관된 상위 바이트 스트로브를 비활성화하도록 나타낼 수 있다. 다른 실시 예들에서, 단일 경로 비활성화 신호(또는 도 1의 모드 레지스터(118)의 단일 경로 비활성화 비트)의 로직 하이 값은 16 비트(4-니블) 데이터 경로의 상위 3개의 니블들을 비활성화하도록 표시할 수 있다. 또 다른 실시 예들에서, 다수의 경로 비활성화 신호들은 블록(410)에서 검출될 수 있고, 이는 데이터 경로의 다양한 위치들로부터 비활성화 할 데이터 경로 비트의 미리 결정된 조합을 나타낼 수 있다. 예를 들어, 3-비트 데이터 경로 비활성화 신호는 다양한 비트 길이들의 최대 7개의 서로 다른 비트 패턴 조합들을 비활성화하도록 나타낼 수 있고; 8 비트 데이터 경로 비활성화 신호는 최대 255개의 서로 다른 비트 패턴 조합들을 비활성화하도록 나타낼 수 있고, 또는 데이터 경로 비활성화 신호의 비트 위치에 해당하는 데이터 경로 비트를 비활성화하도록 나타낼 수 있다(예를 들어, 8'b0000_0000은 데이터 경로 비트를 비활성화하지 않음을 나타낼 수 있고, 8'b0000_0001은 LSB를 비활성화하도록 나타낼 수 있고, 8'b1000_0000은 MSB를 비활성화하도록 나타낼 수 있고, 8'B1111_0000은 상위 니블을 비활성화하도록 나타낼 수 있다). 데이터 경로 비활성화 신호의 수 및 값을 비활성화된 데이터 경로 비활성화 비트의 수 및 비트 위치에 매핑하기 위해 상이한 비트 코딩 패턴들 및 최적화들이 이용될 수 있다는 것이 이해될 것이다.
블록(420)에서, 검출된 데이터 경로 비활성화 신호에 대응하는 데이터 경로의 일부를 비활성화하는 것에 추가하여, 메모리 디바이스(100)는 또한 데이터 경로의 비활성화된 부분과 관련된 오류를 마스킹 할 수 있으며 또한 리프레시 제어기(112)(도 1에서)가 비활성화된 데이터 경로와 연관된 메모리 어레이(150)의 리프레시를 비활성화 하게 할 수 있다. 예를 들어, 데이터 경로 비활성화 회로(168)(도 1)는 대응하는 데이터 스트로브 또는 오류 경고를 게이트하기 위해 조합 로직과 함께 사용될 수 있는 내부 데이터 경로 비활성화 신호를 생성할 수 있다(예를 들어, ALERT, DQ 및 DQSU는 데이터 경로 비활성화가 활성화된 경우 1'b1인 내부 데이터 경로 비활성화 신호로 논리적으로 NOR'd될 수 있음). 일부 실시 예들에서, IO 회로(160)(도 1)는 대응하는 데이터 바이트가 비활성화될 때 데이터 스트로브(예를 들어, DQSU/DQSL)를 조건부로 비활성화 할 수 있다(예를 들어, 상위 8 비트가 모두 비활성화되면, IO 회로 160도 DQSU를 비활성화 할 수 있음).
도 5는 본원의 실시 예에 따른 메모리 모듈(310)(예를 들어, 채널당 40 비트 데이터 버스의 DIMM)에 통합된 메모리 디바이스(100)(예를 들어, X16 SDRAM)의 데이터 니블들을 비활성화하는 방법을 예시하는 대표적인 흐름도(500)이다. 이 방법은 예를 들어 데이터 경로 불능 회로(168)(도 1), I/O 회로(160)(도 1), 리프레시 제어기(112)(도 1), 및/또는 오류 제어기(162)(도 1)에서 조합 또는 순차 논리 회로들을 사용하여 구현될 수 있다. 블록(510)에서, 메모리 디바이스(100)는 메모리 디바이스(100)의 데이터 경로 비활성화 신호를 검출한다. 도 2와 관련하여 위에서 논의된 바와 같이, 데이터 경로 비활성화 신호는 모드 레지스터(118)(도 1)의 데이터 경로 비활성화 필드에 저장된 데이터 경로 비활성화 비트로부터, 예를 들어 단일 상위 바이트 비활성화 비트 또는 하나 이상의 상위 3 니블 비활성화 비트로부터 생성될 수 있다. 예를 들어, 데이터 경로 비활성화 비트를 포함하는 레지스터 출력은 데이터 경로 비활성화 회로(168)(도 1)의 입력에 연결될 수 있다. 다른 실시 예들에서, 데이터 경로 비활성화 신호는 퓨즈 출력 또는 고정 배선 신호와 같은 다른 신호를 포함한다. 데이터 경로 비활성화 회로(168)(도 1에서)는 모드 레지스터(118) 데이터 경로 비활성화 필드의 값 또는 전원을 켤 때(즉, 비동기적으로) 다른 데이터 경로 비활성화 신호를 판독할 수 있고, 또는 데이터 경로 비활성화 필드 또는 신호는 메모리 디바이스(100)의 클록에 동기적으로 래칭될 수 있다.
블록(520)에서, 메모리 디바이스(100)는 데이터 경로 비활성화 신호(예를 들어, 도 1의 모드 레지스터(118)의 데이터 경로 비활성화 필드의 비트로부터 생성된)가 상위 데이터 바이트를 비활성화하는 것을 나타내는 지 여부를 결정한다. 예를 들어, 데이터 경로 비활성화 회로(168)(도 1)는 데이터 경로 비활성화 필드 비트 또는 데이터 경로 비활성화 신호의 극성을 디코딩하여 비트/신호 패턴이 상위 바이트 비활성화 모드를 나타내는 미리 정의된 패턴에 대응하는지 결정하기 위한 조합 논리를 포함할 수 있다. 즉, 블록(510)에서, 메모리 디바이스(100)가 데이터 경로 비활성화 신호를 수신한 후 수신된 신호의 수(예를 들어, 비트 수 또는 신호 라인 수)를 결정하고 수신된 신호 또는 비트의 극성을 검출한다. 그 후 블록(520)에서 수신된 이 입력을 미리 구성된 커맨드들 또는 동작들의 세트와 비교한다. 블록(510) 및 블록(520)은 디지털 또는 아날로그 비교기 로직 또는 비교기들 및 먹스(mux)들의 일부일 수 있고, 여기서 비트/신호 패턴이 입력 값과 비교되고, 매칭된 경우, 매칭된 패턴에 대응하는 커맨드 또는 동작이 실행되거나 활성화된다. 예를 들어, 도 4와 관련하여 위에서 설명된 것처럼, 수신된 비트 또는 신호의 일부는 메모리 디바이스에 의해 수행되거나 실행될 커맨드 또는 동작을 나타낼 수 있고 비트 또는 신호의 나머지는 입력 수신에 대한 응답으로 비활성화되는 비트, 니블, 바이트를 나타낼 수 있다. 커맨드들 또는 동작들은, 블록들(530, 533 및 534)과 관련하여 아래에서 더 설명되는 바와 같이, 예를 들어, 특정 비트를 비활성화하거나, 특정 니블을 비활성화하거나, 특정 바이트를 비활성화할 수 있다.
블록(533)에서, 데이터 경로 비활성화 신호가 상위 데이터 바이트를 비활성화하도록 나타내면, 메모리 디바이스(100)는 상위 8 비트의 DQ(DQ[15:8]) 및 상위 데이터 바이트 스트로브 DQSU를 비활성화 할 수 있다. 메모리 디바이스(100)는 또한 비활성화 된 데이터 바이트와 연관된 오류를 마스킹할 수 있고 리프레시 제어기(112)(도 1에서)가 비활성화된 데이터 바이트와 관련된 메모리 어레이(150)의 리프레시를 비활성화 하게 할 수 있다. 예를 들어, 데이터 경로 비활성화 회로(168)(도 1)는 데이터 스트로브 또는 오류 경고를 게이트하기 위해 조합 로직과 함께 사용될 수 있는 내부 데이터 경로 비활성화 신호를 생성할 수 있다(예를 들어, ALERT, DQ 및 DQSU는 데이터 경로 비활성화가 활성화된 경우 1'b1인 내부 데이터 경로 비활성화 신호로 논리적으로 NOR'd될 수 있음).
블록(520)에서, 메모리 디바이스(100)가 데이터 경로 비활성화 신호가 상위 데이터 바이트를 비활성화하는 것을 나타내지 않는다고 결정하면, 메모리 디바이스(100)는 블록(530)에서 데이터 경로 비활성화 신호가 상위 3개의 데이터 니블들을 비활성화하는 것을 나타내는 지 여부를 결정한다. 블록(532)에서, 메모리 디바이스(100)는 데이터 경로 비활성화 신호가 상위 3개의 니블들을 비활성화 하도록 나타내지 않는다고 결정하는 경우 일부를 비활성화 하거나 오류를 마스킹하지 않는다. 대안적으로, 블록(534)에서, 메모리 디바이스(100)는 데이터 경로 비활성화 신호가 상위 3개의 니블들을 비활성화하도록 나타내는 것을 블록(530)에서 결정하면 상위 3개의 데이터 니블들(DQ[15:4])을 비활성화 할 수 있다. 메모리 디바이스(100)는 또한 비활성화된 데이터 니블들과 관련된 CRC/ECC 오류를 마스킹할 수 있으며, 리프레시 제어기(112)(도 1에서)가 비활성화된 데이터 니블과 연관된 메모리 어레이(150)의 리프레시를 비활성화 하게 한다.
본 개시는 많은 대표적인 예시들을 포함하지만, 이들은 임의의 개시된 방법의 범위 또는 청구될 수 있는 것에 대한 제한으로 해석되어서는 안되며, 오히려 특정 개시된 방법의 특정 실시 예에 특정할 수 있는 특징의 설명으로 해석되어야 한다. 개별 실시 예의 맥락에서 이 문서에 설명된 특정 특징은 단일 실시 예에서 조합하여 구현될 수도 있다. 반대로, 단일 실시 예의 맥락에서 설명된 다양한 특징은 또한 다중 실시 예에서 개별적으로 또는 임의의 적절한 하위 조합으로 구현될 수 있다. 더욱이, 특징이 특정 조합으로 작용하는 것으로 위에서 설명될 수 있고 심지어 처음에 그렇게 주장될 수도 있지만, 청구된 조합으로부터의 하나 이상의 특징은 일부 경우에 조합으로부터 절제될 수 있고, 청구된 조합은 하위 조합 또는 하위 조합의 변형으로 지시될 수 있다.
유사하게, 동작이 특정 순서로 도면에 도시되어 있지만, 이는 바람직한 결과를 달성하기 위해 그러한 동작이 도시된 특정 순서 또는 순차적 순서로 수행되거나 모든 예시된 동작이 수행될 것을 요구하는 것으로 이해되어서는 안 된다. 더욱이, 본 특허 문헌 및 첨부된 부록에 설명된 실시 예에서 다양한 시스템 구성 요소의 분리는 모든 실시 예에서 그러한 분리를 요구하는 것으로 이해되어서는 안 된다.
전술한 바로부터, 본 기술의 특정 실시 예가 예시의 목적으로 여기에 설명되었지만, 기술의 범위를 벗어나지 않고 다양한 수정이 이루어질 수 있다는 것을 이해할 것이다. 또한, 기술의 특정 실시 예와 관련된 이점이 이러한 실시 예의 맥락에서 설명되었지만, 다른 실시 예도 그러한 이점을 나타낼 수 있으며, 모든 실시 예가 본 기술의 범위 내에 속하기 위해 반드시 그러한 이점을 나타낼 필요는 없다. 따라서, 본 개시 및 관련 기술은 본원에 명시적으로 도시되거나 설명되지 않은 다른 실시 예를 포함할 수 있다.

Claims (20)

  1. 메모리 디바이스에 있어서,
    메모리 어레이;
    상기 메모리 어레이에 결합되고 복수의 데이터 스트로브 신호들에 기초하여 복수의 데이터 니블들을 입력 또는 출력하도록 구성된 입력/출력 회로;
    복수의 비트들을 저장하도록 구성된 모드 레지스터 - 각각의 비트는 상기 복수의 데이터 니블들 중 대응되는 하나에서 CRC(Cyclic Redundancy Check)가 활성화되었는지를 나타냄 - ;
    상기 복수의 비트들 중 대응하는 비트가 CRC가 활성화되었음을 나타내는 복수의 데이터 니블 각각에 대한 CRC 코드를 생성하도록 구성된 오류 제어기를 포함하는, 메모리 디바이스.
  2. 제1항에 있어서,
    상기 메모리 디바이스는 x8 메모리 디바이스이며, 상기 복수의 데이터 니블들은 2개의 데이터 니블들을 포함하는, 메모리 디바이스.
  3. 제2항에 있어서,
    상기 2개의 데이터 니블들은 상위 데이터 니블과 하위 데이터 니블을 포함하며, 상기 복수의 비트들은 상위 데이터 니블 CRC 활성화 상태 비트와 하위 데이터 니블 CRC 활성화 상태 비트를 포함하는, 메모리 디바이스.
  4. 제1항에 있어서,
    상기 오류 제어기는 상기 복수의 비트들 중 대응하는 비트가 CRC가 비활성화되었음을 나타내는 복수의 데이터 니블 각각에 대한 CRC 코드의 생성을 배제하도록 더 구성된, 메모리 디바이스.
  5. 제1항에 있어서,
    상기 오류 제어기는 상기 복수의 비트들 중 대응하는 비트가 CRC가 비활성화되었음을 나타내는 복수의 데이터 니블 각각에 대해 생성된 CRC 코드와 관련된 오류들을 억제하도록 더 구성된, 메모리 디바이스.
  6. 제5항에 있어서,
    상기 오류들의 억제는, 오류가 상기 복수의 비트들 중 대응하는 비트가 CRC가 비활성화되었음을 나타내는 데이터 니블과 관련될 때, ECC(error correcting code) 오류로부터 생성된 오류 경고의 활성화의 방지를 포함하는, 메모리 디바이스.
  7. 제5항에 있어서,
    상기 오류들의 억제는, 오류 경고가 상기 복수의 비트들 중 대응하는 비트가 CRC가 비활성화되었음을 나타내는 데이터 니블과 관련될 때, CRC 오류로부터 생성된 오류 경고의 활성화의 방지를 포함하는, 메모리 디바이스.
  8. 제5항에 있어서,
    상기 오류들의 억제는, 오류가 상기 복수의 비트들 중 대응하는 비트가 CRC가 비활성화되었음을 나타내는 데이터 니블과 관련될 때, 오류에 응답하여 트리거된 동작의 무시를 포함하는, 메모리 디바이스.
  9. 제8항에 있어서,
    상기 동작의 무시는, 상기 메모리 어레이로의 기록 커맨드의 차단의 무시를 포함하는, 메모리 디바이스.
  10. 방법으로서,
    메모리 디바이스의 모드 레지스터에 저장된 비트들의 세트의 로직 값들을 판독하는 단계 - 상기 비트들의 세트의 각각의 비트는 데이터 니블들의 세트의 데이터 니블에 대응함 -;
    상기 로직 값들을 판독하는 단계에 적어도 부분적으로 기초하여, 상기 데이터 니블들의 세트의 데이터 니블 각각을 위해 CRC가 활성화되었는지를 결정하는 단계; 및
    상기 데이터 니블들의 세트의 제1 서브셋을 위해 CRC가 활성화되었음을 결정하는 것에 적어도 부분적으로 기초하여, 상기 데이터 니블들의 세트의 상기 제1 서브셋을 위한 CRC 코드를 생성하는 단계를 포함하는, 방법.
  11. 제10항에 있어서,
    상기 메모리 디바이스는 x8 메모리 디바이스이며, 상기 데이터 니블들의 세트는 2개의 데이터 니블들을 포함하는, 방법.
  12. 제11항에 있어서,
    상기 2개의 데이터 니블들은 상위 데이터 니블과 하위 데이터 니블을 포함하며, 상기 비트들의 세트는 상위 데이터 니블 CRC 활성화 상태 비트와 하위 데이터 니블 CRC 활성화 상태 비트를 포함하는, 방법.
  13. 제10항에 있어서,
    상기 데이터 니블들의 세트의 제2 서브셋을 위한 CRC가 비활성화되었음을 결정하는 것에 적어도 부분적으로 기초하여, 상기 데이터 니블들의 세트의 상기 제2 서브셋을 위한 CRC 코드의 생성을 억제하는 단계를 더 포함하는, 방법.
  14. 제10항에 있어서,
    상기 데이터 니블들의 세트의 제2 서브셋을 위한 CRC 코드를 생성하는 단계; 및
    상기 데이터 니블들의 세트의 제2 서브셋을 위한 CRC 가 비활성화되었음을 결정하는 것에 적어도 부분적으로 기초하여, 상기 데이터 니블들의 세트의 상기 제2 서브셋을 위한 CRC 코드와 관련된 오류들을 억제하는 단계를 더 포함하는, 방법.
  15. 제14항에 있어서,
    상기 오류들을 억제하는 단계는:
    오류가 상기 데이터 니블들의 세트의 상기 제2 서브셋의 데이터 니블과 관련될 때, 오류 경고를 방지하는 단계를 포함하는, 방법.
  16. 제14항에 있어서,
    상기 오류들을 억제하는 단계는:
    오류가 상기 데이터 니블들의 세트의 상기 제2 서브셋의 데이터 니블과 관련될 때, 상기 오류에 응답하여 트리거된 동작을 무시하는 단계를 포함하는, 방법.
  17. 제16항에 있어서,
    상기 동작을 무시하는 단계는:
    상기 메모리 디바이스의 메모리 어레이로의 기록 커맨드의 차단을 무시하는 단계를 포함하는, 방법.
  18. 메모리 장치로서,
    메모리 디바이스; 및
    상기 메모리 디바이스에 결합된 제어기로서, 상기 제어기는 상기 메모리 장치로 하여금:
    상기 메모리 디바이스의 모드 레지스터에 저장된 비트들의 세트의 로직 값들을 판독하도록 - 상기 비트들의 세트의 각각의 비트는 데이터 니블들의 세트의 데이터 니블에 대응함 -;
    상기 로직 값들의 판독에 적어도 부분적으로 기초하여, 상기 데이터 니블들의 세트의 데이터 니블 각각을 위해 CRC가 활성화되었는지를 결정하도록; 및
    상기 데이터 니블들의 세트의 제1 서브셋을 위해 CRC가 활성화되었음을 결정하는 것에 적어도 부분적으로 기초하여, 상기 데이터 니블들의 세트의 상기 제1 서브셋을 위한 CRC 코드를 생성하게 하도록
    구성되는, 메모리 장치.
  19. 제18항에 있어서,
    상기 제어기는:
    상기 데이터 니블들의 세트의 제2 서브셋을 위한 CRC가 비활성화되었음을 결정하는 것에 적어도 부분적으로 기초하여, 상기 데이터 니블들의 세트의 상기 제2 서브셋을 위한 CRC 코드의 생성을 억제하도록 더 구성되는, 메모리 장치.
  20. 제18항에 있어서,
    상기 제어기는:
    상기 데이터 니블들의 세트의 제2 서브셋을 위한 CRC 코드를 생성하도록; 및
    상기 데이터 니블들의 세트의 제2 서브셋을 위한 CRC가 비활성화되었음을 결정하는 것에 적어도 부분적으로 기초하여, 상기 데이터 니블들의 세트의 상기 제2 서브셋을 위한 CRC 코드와 관련된 오류들을 억제하도록 더 구성되는, 메모리 장치.


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