KR20240036792A - 반도체 메모리 장치 및 이의 제조 방법 - Google Patents

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Abstract

본 기술은 제1 주변 영역 및 제2 주변 영역이 정의된 하부 기판; 상기 하부 기판 상에 형성된 주변 회로부; 상기 제2 주변 영역의 상기 주변 회로부 상에 형성된 하부 캐패시터 구조를 포함하는 하부 본딩층; 상기 하부 본딩층과 접합되고, 상부 캐패시터 구조를 포함하는 상부 본딩층; 상기 상부 본딩층 상에 형성된 복수 개의 셀들 및 더미 절연층; 및 상기 복수 개의 셀들 및 상기 더미 절연층 상에 형성되고, 셀 영역 및 더미 영역이 정의된 상부 기판을 포함하며, 상기 상부 캐패시터 구조는 상기 더미 영역에 형성되어 상기 하부 캐패시터 구조와 서로 연결되는 반도체 메모리 장치 및 이의 제조 방법을 포함한다.

Description

반도체 메모리 장치 및 이의 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 이의 제조 방법에 관한 것으로, 보다 구체적으로는 더미 영역에 미세 패턴으로 형성된 캐패시터를 포함하는 반도체 메모리 장치 및 이의 제조 방법에 관한 것이다.
반도체 메모리 장치는 전원공급이 중단되면 저장된 데이터가 소멸되는 휘발성(Volatile) 메모리 장치와, 전원공급이 중단되더라도 저장된 데이터가 유지되는 비휘발성(Non-volatile) 메모리 장치를 포함할 수 있다.
이 중에서, 비휘발성 메모리 장치는 휴대폰, 노트북 등 휴대용 전자 장치의 사용량이 증가하면서 대용량 및 고집적도가 더욱 요구되고 있다.
이에, 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 장치의 집적도 개선이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 구조의 비휘발성 메모리 장치가 제안되고 있으며, 제한된 칩 영역에 더 많은 회로들을 형성할 수 있는 방안이 제안되고 있다.
본 발명의 실시 예는 더미 영역에 미세 패턴으로 캐패시터를 형성함으로써, 반도체 메모리 장치의 공간을 보다 효율적으로 활용하고, 반도체 메모리 장치의 크기를 감소시켜, 고집적화되고 신뢰성이 향상된 반도체 메모리 장치 및 이의 제조 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는, 제1 주변 영역 및 제2 주변 영역이 정의된 하부 기판; 상기 하부 기판 상에 형성된 주변 회로부; 상기 제2 주변 영역의 상기 주변 회로부 상에 형성된 하부 캐패시터 구조를 포함하는 하부 본딩층; 상기 하부 본딩층과 접합되고, 상부 캐패시터 구조를 포함하는 상부 본딩층; 상기 상부 본딩층 상에 형성된 복수 개의 셀들 및 더미 절연층; 및 상기 복수 개의 셀들 및 상기 더미 절연층 상에 형성되고, 셀 영역 및 더미 영역이 정의된 상부 기판을 포함하며, 상기 상부 캐패시터 구조는 상기 더미 영역에 형성되어 상기 하부 캐패시터 구조와 서로 연결될 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조 방법은, 제1 주변 영역 및 제2 주변 영역이 정의된 하부 기판 상에 주변 회로부를 형성하는 단계; 상기 주변 회로부 상에 상기 제2 주변 영역에 형성된 하부 캐패시터 구조를 포함하는 하부 본딩층을 형성하는 단계; 셀 영역 및 더미 영역이 정의된 상부 기판 상에 복수 개의 셀들 및 상기 복수 개의 셀들이 형성되지 않은 더미 절연층을 형성하는 단계; 상기 복수 개의 셀들 및 상기 더미 절연층 상에 상기 더미 영역에 형성된 상부 캐패시터 구조를 포함하는 상부 본딩층을 형성하는 단계; 및 상기 하부 캐패시터 구조 및 상기 상부 캐패시터 구조가 서로 연결되도록 상기 하부 본딩층 및 상기 상부 본딩층을 접합하는 단계를 포함할 수 있다.
본 기술은 더미 영역에 미세 패턴으로 캐패시터를 형성하여, 반도체 메모리 장치의 공간을 보다 효율적으로 활용하고 반도체 메모리 장치의 크기를 감소시킴으로써, 반도체 메모리 장치가 보다 고집적화되고 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 2는 메모리 블록의 구성 및 메모리 블록과 주변 회로들 간 연결 관계를 설명하기 위한 도면들이다.
도 3는 본 발명의 실시 예에 따른 구조를 설명하기 위한 도면이다.
도 4 내지 도 11은 본 발명의 실시 예에 따른 하부 구조체의 제조 방법을 설명하기 위한 도면들이다.
도 12 내지 도 19는 본 발명의 실시 예에 따른 상부 구조체의 제조 방법을 설명하기 위한 도면들이다.
도 20 내지 도 21은 본 발명의 실시 예에 따른 하부 구조체 및 상부 구조체가 접합하는 방법을 설명하기 위한 도면들이다.
도 22는 본 발명의 실시 예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 실시 예를 설명하기 위한 도면이다.
도 23은 본 발명의 실시 예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 메모리 장치(1100)는 데이터를 저장할 수 있는 메모리 셀 어레이(Memory Cell Array; 100)와, 메모리 셀 어레이(100)의 프로그램, 리드 또는 소거 동작을 수행할 수 있는 주변 회로들(110)을 포함할 수 있다.
메모리 셀 어레이(100)는 불휘발성 메모리 셀들을 포함하는 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각에는 로컬 라인들(LL)이 연결될 수 있고, 비트라인들(BL)이 공통으로 연결될 수 있다.
주변 회로들(110)은 제어 로직(Control Logic; 111), 전압 생성부(Voltage Generator; 112), 로우 디코더(Row Decoder; 113), 페이지 버퍼 그룹(Page Buffer Group; 114), 컬럼 디코더(Column Decoder; 115) 및 입출력 회로(Input/output Circuit; 116)를 포함할 수 있다.
제어 로직(111)은 커맨드(CMD) 및 어드레스(ADD)에 따라 전압 생성부(112), 로우 디코더(113), 페이지 버퍼 그룹(114), 컬럼 디코더(115) 및 입출력 회로(116)를 제어할 수 있다. 예를 들면, 제어 로직(111)은 커맨드(CMD)에 응답하여 동작 신호(OPS) 및 페이지 버퍼 제어 신호(PBSIG)를 출력할 수 있고, 어드레스(ADD)에 응답하여 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 출력할 수 있다.
전압 생성부(112)는 동작 신호(OPS)에 응답하여 프로그램, 리드 또는 소거 동작에 필요한 동작 전압들(Vop)을 생성 및 출력할 수 있다. 예를 들면, 전압 생성부(112)는 프로그램 전압, 리드 전압, 소거 전압 및 패스 전압 등의 동작 전압들(Vop)을 생성 및 출력할 수 있다.
로우 디코더(113)는 로우 어드레스(RADD)에 응답하여 로컬 라인들(LL)을 통해, 동작 전압들(Vop)을 선택된 메모리 블록으로 전달할 수 있다.
페이지 버퍼 그룹(114)은 비트라인들(BL)에 연결된 복수의 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼 그룹(114)은 페이지 버퍼 제어 신호(PBSIG)에 응답하여 프로그램 또는 리드 동작 시 데이터를 임시로 저장할 수 있다.
컬럼 디코더(115)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼 그룹(114)과 입출력 회로(116) 사이에서 데이터를 전송할 수 있다.
입출력 회로(116)는 외부 장치로부터 커맨드(CMD) 및 어드레스(ADD)를 수신받아 제어 로직(111)으로 전송할 수 있다. 입출력 회로(116)는 프로그램 동작 시 외부 장치로부터 수신된 데이터(DATA)를 컬럼 디코더(115)로 전송할 수 있고, 리드 동작 시 컬럼 디코더(115)로부터 수신된 데이터(DATA)를 외부 장치로 출력할 수 있다.
도 2는 메모리 블록의 구성 및 메모리 블록과 주변 회로들 간 연결 관계를 설명하기 위한 도면이다.
도 2를 참조하면, 3차원 구조로 형성된 메모리 블록(BLKn)은 메모리 셀들이 포함된 셀 영역(cell region; CR)과, 주변 회로들(110) 및 셀 영역(CR)을 전기적으로 서로 연결하기 위한 슬리밍 영역(slimming region; SR)을 포함할 수 있다. 예를 들어, 셀 영역(CR)에는 메모리 셀들과 셀렉트 트랜지스터들이 적층된 복수의 수직 스트링들(Vertical Strings)이 포함될 수 있고, 슬리밍 영역(SR)에는 메모리 셀들 및 셀렉트 트랜지스터들에 연결된 복수의 게이트 라인들의 끝 단이 포함될 수 있다. 예를 들어, 슬리밍 영역(SR)에서 게이트 라인들은 계단 구조로 적층될 수 있으며, 상대적으로 하부에 위치한 게이트 라인이 상부에 위치한 게이트 라인보다 길게 연장되는 계단 구조로 형성될 수 있다. 계단 구조에 의해 노출된 게이트 라인들은 콘택 플러그들(contact plugs)을 통해 주변 회로들(110)에 연결될 수 있다.
주변 회로들(110)이 메모리 블록(BLKn)과 수평 방향(X 방향)으로 배치된 경우(210), 슬리밍 영역(SR)과 주변 회로들(110)을 전기적으로 서로 연결하기 위한 복수의 배선들(ML)이 형성될 수 있다. 예를 들면, 210 구조에서 복수의 배선들(ML)은 X 방향을 따라 연장되고 Y 방향을 따라 서로 이격되도록 배치될 수 있다.
주변 회로들(110)이 메모리 블록(BLKn)의 하부에(Y 방향) 배치된 경우(220), 슬리밍 영역(SR)과 주변 회로들(110)을 전기적으로 서로 연결하기 위한 복수의 배선들(ML)은 Z 방향을 따라 연장되고 Y 방향을 따라 서로 이격되도록 배치될 수 있다.
도 3은 본 발명의 실시 예에 따른 구조를 설명하기 위한 도면이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 반도체 메모리 장치는, 하부 캐패시터 구조(CAP1)를 포함하는 하부 구조체(300) 및 하부 구조체(300) 상에 형성되고 상부 캐패시터 구조(CAP2)를 포함하는 상부 구조체(400)를 포함할 수 있다. 실시 예에 따라, 하부 구조체(300)는 주변 회로부(PE1_1, PE1_2)를 포함할 수 있으며, 상부 구조체(400)는 복수 개의 셀들(CE)을 포함할 수 있다. 하부 구조체(300)는 실시 예에 따라, 일 방향(예를 들어, X방향)을 따라 정의된 제1 주변 영역(PEA_1) 및 제2 주변 영역(PEA_2)을 포함할 수 있고, 상부 구조체(400)는 실시 예에 따라, 일 방향(예를 들어, X방향)을 따라 정의된 셀 영역(CEA) 및 더미 영역(DMA)을 포함할 수 있다.
하부 구조체(300)는 실시 예에 따라, 제1 주변 영역(PEA_1)에 형성된 제1 하부 구조체(300_1) 및 제2 주변 영역(PEA_2)에 형성된 제2 하부 구조체(300_2)를 포함할 수 있다.
제1 주변 영역(PEA_1)에는 제1 하부 기판(BS1_1)이 제공될 수 있다. 제1 하부 기판(BS1_1) 상에 제1 주변 회로부(PE1_1) 및 제1 하부 본딩층(BON1_1)이 순차적으로 일 방향과 수직한 방향(예를 들어, Z방향)으로 적층되어 제1 하부 구조체(300_1)가 형성될 수 있다.
제1 하부 기판(BS1_1)은 반도체 물질을 포함하는 기판일 수 있으며, 반도체 물질은 예를 들어, 실리콘을 함유하는 물질일 수 있다.
제1 주변 회로부(PE1_1)는 예를 들어, 반도체 기판이거나, 반도체 기판 상에 형성된 주변 회로들에 해당하는 구조물을 포함할 수 있다. 제1 주변 회로부(PE1_1)는 제1 하부 기판(BS1_1) 상에 형성되어, 복수의 제1 하부 연결 구조들(31_1, 32_1, 33_1) 및 제1 절연층(301)을 포함할 수 있다.
제1 절연층(301)은 제1 주변 영역(PEA_1)에서 제1 하부 기판(BS1_1) 상에 형성될 수 있다. 제1 절연층(301)은 적층된 다수의 절연막들(미도시)을 포함할 수 있다. 제1 절연층(301)은 불순물들이 소량으로 함유된 실리콘 산화물 또는 불순물이 미함유된 실리콘 산화물로 형성될 수 있다. 제1 절연층(301)은 예를 들어, BSG (boron silicate glass), PSG (phosphorous silicate glass), BPSG (boron phosphorous silicate glass), SiOF (silicon oxy fluoride), SiCHO (silicon carbonic hydro oxide), TEOS (tetra ethyl ortho silicate), USG (undoped silicate glass) 중에서 선택된 적어도 하나의 물질로 형성될 수 있다. 제1 절연층(301)은 열 또는 플라즈마를 이용한 화학 증착 방법 또는 스핀 코팅 방법을 포함한 다양한 증착 방법으로 형성될 수 있다.
복수의 제1 하부 연결 구조들(31_1, 32_1, 33_1)은 제1 주변 영역(PEA_1)에서 제1 절연층(301)의 내부에 형성될 수 있다. 복수의 제1 하부 연결 구조들(31_1, 32_1, 33_1)은 예를 들어, 텅스텐(W)을 함유하는 물질일 수 있다. 복수의 제1 하부 연결 구조들(31_1, 32_1, 33_1)은 제1 하부 기판(BS1_1) 상에 형성되어 후술할 하부 본딩 구조(CAP1_1)와 연결될 수 있다.
제1 하부 본딩층(BON1_1)은 제1 주변 영역(PEA_1)에서 제1 주변 회로부(PE1_1) 상에 형성되고, 하부 본딩 구조(CAP1_1), 제3 절연층(311) 및 제5 절연층(321)을 포함할 수 있다.
하부 본딩 구조(CAP1_1)는 제1 주변 회로부(PE1_1) 상에 형성되어 복수의 제1 하부 연결 구조들(31_1, 32_1, 33_1)과 연결될 수 있다. 또한, 하부 본딩 구조(CAP1_1)는 제1 하부 구조체(300_1)와 제1 상부 구조체(400_1)가 접합할 때, 후술할 제1 상부 본딩 구조(CAP2_1)와 연결될 수 있다.
하부 본딩 구조(CAP1_1)는 일 방향(예를 들어, X방향)으로 서로 나란하게 배열된 제1 하부 도전 패턴들(CAP1_1a, CAP1_1b) 및 제1 하부 도전 패턴들(CAP1_1a, CAP1_1b) 사이에 형성된 제1 하부 절연 패턴들(INS1_1a, INS1_1b)을 포함할 수 있다.
제1 하부 도전 패턴들(CAP1_1a, CAP1_1b)은 제1 주변 영역(PEA_1)에서 제3 절연층(311) 및 제5 절연층(321)의 내부에 형성될 수 있다. 제1 하부 도전 패턴들(CAP1_1a, CAP1_1b)은 복수의 제1 하부 연결 구조들(31_1, 32_1, 33_1)과 연결될 수 있다. 제1 하부 도전 패턴들(CAP1_1a, CAP1_1b)은 복수의 제1 하부 연결 구조들(31_1, 32_1, 33_1)과 동일한 물질로 형성될 수 있으며, 예를 들어, 텅스텐(W)을 함유하는 물질일 수 있다.
제1 하부 절연 패턴들(INS1_1a, INS1_1b)은 불순물들이 소량으로 함유된 실리콘 산화물 또는 불순물이 미함유된 실리콘 산화물로 형성될 수 있다. 제1 하부 절연 패턴들(INS1_1a, INS1_1b)은 예를 들어, BSG (boron silicate glass), PSG (phosphorous silicate glass), BPSG (boron phosphorous silicate glass), SiOF (silicon oxy fluoride), SiCHO (silicon carbonic hydro oxide), TEOS (tetra ethyl ortho silicate), USG (undoped silicate glass) 중에서 선택된 적어도 하나의 물질로 형성될 수 있다.
제3 절연층(311) 및 제5 절연층(321)은 서로 동일한 물질로 형성될 수 있으며, 동일한 공정으로 형성될 수 있다. 또한, 제3 절연층(311) 및 제5 절연층(321)은 제1 절연층(301)과 동일한 물질로 형성될 수 있으며, 동일한 공정으로 형성될 수 있다. 제3 절연층(311) 및 제5 절연층(321)은 불순물들이 소량으로 함유된 실리콘 산화물 또는 불순물이 미함유된 실리콘 산화물로 형성될 수 있다. 제3 절연층(311) 및 제5 절연층(321)은 예를 들어, BSG (boron silicate glass), PSG (phosphorous silicate glass), BPSG (boron phosphorous silicate glass), SiOF (silicon oxy fluoride), SiCHO (silicon carbonic hydro oxide), TEOS (tetra ethyl ortho silicate), USG (undoped silicate glass) 중에서 선택된 적어도 하나의 물질로 형성될 수 있다. 제3 절연층(311) 및 제5 절연층(321)은 열 또는 플라즈마를 이용한 화학 증착 방법 또는 스핀 코팅 방법을 포함한 다양한 증착 방법으로 형성될 수 있다.
제2 주변 영역(PEA_2)에는 제2 하부 기판(BS1_2)이 제공될 수 있다. 제2 하부 기판(BS1_2) 상에 제2 주변 회로부(PE1_2) 및 제2 하부 본딩층(BON1_2)이 순차적으로 일 방향과 수직한 방향(예를 들어, Z방향)으로 적층되어 제2 하부 구조체(300_2)가 형성될 수 있다.
제2 하부 기판(BS1_2)은 제1 하부 기판(BS1_1)으로부터 연장된 동일한 기판일 수 있다. 제2 하부 기판(BS1_2)은 반도체 물질을 포함하는 기판일 수 있으며, 반도체 물질은 예를 들어, 실리콘을 함유하는 물질일 수 있다.
제2 주변 회로부(PE1_2)는 제1 주변 회로부(PE1_1)와 동일할 수 있으며, 동일한 층에 동일한 공정으로 동시에 형성될 수 있다. 제2 주변 회로부(PE1_2)는 예를 들어, 반도체 기판이거나, 반도체 기판 상에 형성된 주변 회로들에 해당하는 구조물을 포함할 수 있다. 제2 주변 회로부(PE1_2)는 제2 하부 기판(BS1_2) 상에 형성되어, 복수의 제2 하부 연결 구조들(31_2, 32_2, 33_2) 및 제2 절연층(302)을 포함할 수 있다.
제2 절연층(302)은 제1 절연층(301)과 동일할 수 있으며, 동일한 층에 동일한 공정으로 동시에 형성될 수 있다. 제2 절연층(302)은 제2 주변 영역(PEA_2)에서 제2 하부 기판(BS1_2) 상에 형성될 수 있다. 제2 절연층(302)은 적층된 다수의 절연막들(미도시)을 포함할 수 있다. 제2 절연층(302)은 불순물들이 소량으로 함유된 실리콘 산화물 또는 불순물이 미함유된 실리콘 산화물로 형성될 수 있다. 제2 절연층(302)은 예를 들어, BSG (boron silicate glass), PSG (phosphorous silicate glass), BPSG (boron phosphorous silicate glass), SiOF (silicon oxy fluoride), SiCHO (silicon carbonic hydro oxide), TEOS (tetra ethyl ortho silicate), USG (undoped silicate glass) 중에서 선택된 적어도 하나의 물질로 형성될 수 있다. 제2 절연층(302)은 열 또는 플라즈마를 이용한 화학 증착 방법 또는 스핀 코팅 방법을 포함한 다양한 증착 방법으로 형성될 수 있다.
복수의 제2 하부 연결 구조들(31_2, 32_2, 33_2)은 복수의 제1 하부 연결 구조들(31_1, 32_1, 33_1)과 동일할 수 있으며, 동일한 층에 동일한 공정으로 동시에 형성될 수 있다. 복수의 제2 하부 연결 구조들(31_2, 32_2, 33_2)은 제2 주변 영역(PEA_2)에서 제2 절연층(302)의 내부에 형성될 수 있다. 또한, 복수의 제2 하부 연결 구조들(31_2, 32_2, 33_2)은 예를 들어, 텅스텐(W)을 함유하는 물질일 수 있다. 복수의 제2 하부 연결 구조들(31_2, 32_2, 33_2)은 제2 하부 기판(BS1_2) 상에 형성되어 후술할 하부 캐패시터 구조(CAP1_2)와 연결될 수 있다.
제2 하부 본딩층(BON1_2)은 제2 주변 영역(PEA_2)에서 제2 주변 회로부(PE1_2) 상에 형성되고, 하부 캐패시터 구조(CAP1_2), 제4 절연층(312) 및 제6 절연층(322)을 포함할 수 있다.
하부 캐패시터 구조(CAP1_2)는 하부 본딩 구조(CAP1_1)와 동일한 물질을 포함할 수 있으며, 동일한 층에 동일한 공정으로 동시에 형성될 수 있다. 하부 캐패시터 구조(CAP1_2)는 제2 주변 회로부(PE1_2) 상에 형성되어 복수의 제2 하부 연결 구조들(31_2, 32_2, 33_2)과 연결될 수 있다. 또한, 하부 캐패시터 구조(CAP1_2)는 제2 하부 구조체(300_2)와 제2 상부 구조체(400_2)가 접합할 때, 후술할 제2 상부 본딩 구조(CAP2_2)와 연결될 수 있다.
하부 캐패시터 구조(CAP1_2)는 일 방향(예를 들어, X방향)으로 서로 나란하게 배열된 제2 하부 도전 패턴들(CAP1_2a, CAP1_2b) 및 제2 하부 도전 패턴들(CAP1_2a, CAP1_2b) 사이에 형성된 제2 하부 절연 패턴들(INS1_2a, INS1_2b)을 포함할 수 있다.
제2 하부 도전 패턴들(CAP1_2a, CAP1_2b)은 제1 하부 도전 패턴들(CAP1_1a, CAP1_1b)과 동일한 물질을 포함할 수 있으며, 동일한 층에 동일한 공정으로 동시에 형성될 수 있다. 제2 하부 도전 패턴들(CAP1_2a, CAP1_2b)은 제2 주변 영역(PEA_2)에서 제4 절연층(312) 및 제6 절연층(322)의 내부에 형성될 수 있다. 제2 하부 도전 패턴들(CAP1_2a, CAP1_2b)은 복수의 제2 하부 연결 구조들(31_2, 32_2, 33_2)과 연결될 수 있다. 제2 하부 도전 패턴들(CAP1_2a, CAP1_2b)은 복수의 제2 하부 연결 구조들(31_2, 32_2, 33_2)과 동일한 물질로 형성될 수 있으며, 예를 들어, 텅스텐(W)을 함유하는 물질일 수 있다.
제2 하부 절연 패턴들(INS1_2a, INS1_2b)은 제1 하부 절연 패턴들(INS1_1a, INS1_1b)과 동일한 물질을 포함할 수 있으며, 동일한 층에 동일한 공정으로 동시에 형성될 수 있다. 제2 하부 절연 패턴들(INS1_2a, INS1_2b)은 불순물들이 소량으로 함유된 실리콘 산화물 또는 불순물이 미함유된 실리콘 산화물로 형성될 수 있다. 제2 하부 절연 패턴들(INS1_2a, INS1_2b)은 예를 들어, BSG (boron silicate glass), PSG (phosphorous silicate glass), BPSG (boron phosphorous silicate glass), SiOF (silicon oxy fluoride), SiCHO (silicon carbonic hydro oxide), TEOS (tetra ethyl ortho silicate), USG (undoped silicate glass) 중에서 선택된 적어도 하나의 물질로 형성될 수 있다.
제4 절연층(312) 및 제6 절연층(322)은 각각 제3 절연층(311) 및 제5 절연층(321)과 동일한 물질을 포함할 수 있으며, 동일한 층에 동일한 공정으로 동시에 형성될 수 있다. 또한, 제4 절연층(312) 및 제6 절연층(322)은 서로 동일한 물질로 형성될 수 있으며, 동일한 공정으로 형성될 수 있다. 또한, 제4 절연층(312) 및 제6 절연층(322)은 제2 절연층(302)과 동일한 물질로 형성될 수 있으며, 동일한 공정으로 형성될 수 있다. 제4 절연층(312) 및 제6 절연층(322)은 불순물들이 소량으로 함유된 실리콘 산화물 또는 불순물이 미함유된 실리콘 산화물로 형성될 수 있다. 제4 절연층(312) 및 제6 절연층(322)은 예를 들어, BSG (boron silicate glass), PSG (phosphorous silicate glass), BPSG (boron phosphorous silicate glass), SiOF (silicon oxy fluoride), SiCHO (silicon carbonic hydro oxide), TEOS (tetra ethyl ortho silicate), USG (undoped silicate glass) 중에서 선택된 적어도 하나의 물질로 형성될 수 있다. 제4 절연층(312) 및 제6 절연층(322)은 열 또는 플라즈마를 이용한 화학 증착 방법 또는 스핀 코팅 방법을 포함한 다양한 증착 방법으로 형성될 수 있다.
상부 구조체(400)는 하부 구조체(300) 상에 형성되며, 실시 예에 따라, 셀 영역(CEA)에 형성된 제1 상부 구조체(400_1) 및 더미 영역(DMA)에 형성된 제2 상부 구조체(400_2)를 포함할 수 있다.
셀 영역(CEA)에는 제1 상부 본딩층(BON2_1) 상에 복수 개의 셀들(CE) 및 제1 상부 기판(BS2_1)이 순차적으로 일 방향과 수직한 방향(예를 들어, Z방향)으로 적층되어 제1 상부 구조체(400_1)가 형성될 수 있다. 제1 상부 구조체(400_1)는 제1 하부 구조체(300_1) 상에 형성될 수 있다. 또한, 실시 예에 따라, 제1 상부 구조체(400_1)는 제1 상부 기판(BS2_1) 상에 복수 개의 셀들(CE) 및 제1 상부 본딩층(BON2_1)이 순차적으로 일 방향과 수직한 방향(예를 들어, Z방향)으로 적층된 후, 제1 상부 본딩층(BON2_1)이 제1 하부 구조체(300_1)와 접하도록 배치되어 형성될 수 있다.
제1 상부 본딩층(BON2_1)은 제1 하부 구조체(300_1) 상에 형성되어 제1 하부 구조체(300_1)와 접하는 부분이 될 수 있으며, 상부 본딩 구조(CAP2_1), 제7 절연층(331) 및 제9 절연층(341)을 포함할 수 있다.
상부 본딩 구조(CAP2_1)는 하부 본딩 구조(CAP1_1)와 동일한 물질을 포함할 수 있으며, 동일한 공정으로 형성될 수 있다. 상부 본딩 구조(CAP2_1)는 제1 하부 구조체(300_1) 상에 형성되어 하부 본딩 구조(CAP1_1)와 연결될 수 있다.
상부 본딩 구조(CAP2_1)는 일 방향(예를 들어, X방향)으로 서로 나란하게 배열된 제1 상부 도전 패턴들(CAP2_1a, CAP2_1b) 및 제1 상부 도전 패턴들(CAP2_1a, CAP2_1b) 사이에 형성된 제1 상부 절연 패턴들(INS2_1a, INS2_1b)을 포함할 수 있다.
제1 상부 도전 패턴들(CAP2_1a, CAP2_1b)은 제1 하부 도전 패턴들(CAP1_1a, CAP1_1b)과 동일한 물질을 포함할 수 있으며, 동일한 공정으로 형성될 수 있다. 제1 상부 도전 패턴들(CAP2_1a, CAP2_1b)은 셀 영역(CEA)에서 제7 절연층(331) 및 제9 절연층(341)의 내부에 형성될 수 있다. 제1 상부 도전 패턴들(CAP2_1a, CAP2_1b)은 제1 하부 도전 패턴들(CAP1_1a, CAP1_1b)과 연결될 수 있다. 제1 상부 도전 패턴들(CAP2_1a, CAP2_1b)은 예를 들어, 텅스텐(W)을 함유하는 물질일 수 있다.
제1 상부 절연 패턴들(INS2_1a, INS2_1b)은 제1 하부 절연 패턴들(INS1_1a, INS1_1b)과 동일한 물질을 포함할 수 있으며, 동일한 공정으로 형성될 수 있다. 제1 상부 절연 패턴들(INS2_1a, INS2_1b)은 불순물들이 소량으로 함유된 실리콘 산화물 또는 불순물이 미함유된 실리콘 산화물로 형성될 수 있다. 제1 상부 절연 패턴들(INS2_1a, INS2_1b)은 예를 들어, BSG (boron silicate glass), PSG (phosphorous silicate glass), BPSG (boron phosphorous silicate glass), SiOF (silicon oxy fluoride), SiCHO (silicon carbonic hydro oxide), TEOS (tetra ethyl ortho silicate), USG (undoped silicate glass) 중에서 선택된 적어도 하나의 물질로 형성될 수 있다.
제7 절연층(331) 및 제9 절연층(341)은 각각 제3 절연층(311) 및 제5 절연층(321)과 동일한 물질을 포함할 수 있으며, 동일한 공정으로 형성될 수 있다. 제7 절연층(331) 및 제9 절연층(341)은 서로 동일한 물질로 형성될 수 있으며, 동일한 공정으로 형성될 수 있다. 제7 절연층(331) 및 제9 절연층(341)은 불순물들이 소량으로 함유된 실리콘 산화물 또는 불순물이 미함유된 실리콘 산화물로 형성될 수 있다. 제7 절연층(331) 및 제9 절연층(341)은 예를 들어, BSG (boron silicate glass), PSG (phosphorous silicate glass), BPSG (boron phosphorous silicate glass), SiOF (silicon oxy fluoride), SiCHO (silicon carbonic hydro oxide), TEOS (tetra ethyl ortho silicate), USG (undoped silicate glass) 중에서 선택된 적어도 하나의 물질로 형성될 수 있다. 제7 절연층(331) 및 제9 절연층(341)은 열 또는 플라즈마를 이용한 화학 증착 방법 또는 스핀 코팅 방법을 포함한 다양한 증착 방법으로 형성될 수 있다.
복수 개의 셀들(CE)은 제1 상부 본딩층(BON2_1)에 교대로 적층된 복수 개의 절연층들(42) 및 복수 개의 게이트층들(41, 43, 44)을 포함할 수 있다. 복수 개의 절연층들(42)은 예를 들어, 산화막으로 형성될 수 있으며, 복수 개의 게이트층들(41, 43, 44)은 텅스텐(W), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 실리콘(Si) 및 폴리실리콘(poly-Si) 중에서 적어도 하나의 막으로 형성될 수 있다.
복수 개의 게이트층들(41, 43, 44)은 메모리 블록에서 워드 라인(word line) 또는 선택 라인(selection line)으로 사용될 수 있으며, 복수 개의 게이트층들(41, 43, 44)은 예를 들어, 소스 선택 라인(41), 워드 라인(43) 및 드레인 선택 라인(44)을 포함할 수 있다. 실시 예에 따라, 소스 선택 라인(41)은 복수 개의 게이트층들(41, 43, 44)의 최상단에 위치할 수 있고, 드레인 선택 라인(44)은 복수 개의 게이트층들(41, 43, 44)의 최하단에 위치할 수 있다.
제1 상부 기판(BS2_1)은 셀 영역(CEA)에서 복수 개의 셀들(CE) 상에 제공될 수 있다. 제1 상부 기판(BS2_1)은 제1 하부 기판(BS1_1)과 동일할 수 있다. 제1 상부 기판(BS2_1)은 반도체 물질을 포함하는 기판일 수 있으며, 반도체 물질은 예를 들어, 실리콘을 함유하는 물질일 수 있다.
더미 영역(DMA)에는 제2 상부 본딩층(BON2_2) 상에 제11 절연층(352) 및 제2 상부 기판(BS2_1)이 순차적으로 일 방향과 수직한 방향(예를 들어, Z방향)으로 적층되어 제2 상부 구조체(400_2)가 형성될 수 있다. 제2 상부 구조체(400_2)는 제2 하부 구조체(300_2) 상에 형성될 수 있다. 또한, 실시 예에 따라, 제2 상부 구조체(400_2)는 제2 상부 기판(BS2_2) 상에 제11 절연층(352) 및 제2 상부 본딩층(BON2_2)이 순차적으로 일 방향과 수직한 방향(예를 들어, Z방향)으로 적층된 후, 제2 상부 본딩층(BON2_2)이 제2 하부 구조체(300_2)와 접하도록 배치되어 형성될 수 있다.
제2 상부 본딩층(BON2_2)은 제2 하부 구조체(300_2) 상에 형성되어 제2 하부 구조체(300_2)와 접하는 부분이 될 수 있으며, 상부 캐패시터 구조(CAP2_2), 제8 절연층(332) 및 제10 절연층(342)을 포함할 수 있다.
상부 캐패시터 구조(CAP2_2)는 상부 본딩 구조(CAP2_1)와 동일한 물질을 포함할 수 있으며, 동일한 공정으로 동시에 형성될 수 있다. 또한, 상부 캐패시터 구조(CAP2_2)는 하부 캐패시터 구조(CAP1_2)와 동일한 물질을 포함할 수 있으며, 동일한 공정으로 형성될 수 있다. 상부 캐패시터 구조(CAP2_2)는 제2 하부 구조체(300_2) 상에 형성되어 하부 캐패시터 구조(CAP1_2)와 연결될 수 있다.
상부 캐패시터 구조(CAP2_2)는 일 방향(예를 들어, X방향)으로 서로 나란하게 배열된 제2 상부 도전 패턴들(CAP2_2a, CAP2_2b) 및 제2 상부 도전 패턴들(CAP2_2a, CAP2_2b) 사이에 형성된 제2 상부 절연 패턴들(INS2_2a, INS2_2b)을 포함할 수 있다.
제2 상부 도전 패턴들(CAP2_2a, CAP2_2b)은 제1 상부 도전 패턴들(CAP2_1a, CAP2_1b)과 동일한 물질을 포함할 수 있으며, 동일한 공정으로 동시에 형성될 수 있다. 또한, 제2 상부 도전 패턴들(CAP2_2a, CAP2_2b)은 제2 하부 도전 패턴들(CAP1_2a, CAP1_2b)과 동일한 물질을 포함할 수 있으며, 동일한 공정으로 형성될 수 있다. 제2 상부 도전 패턴들(CAP2_2a, CAP2_2b)은 더미 영역(DMA)에서 제8 절연층(332) 및 제10 절연층(342)의 내부에 형성될 수 있다. 제2 상부 도전 패턴들(CAP2_2a, CAP2_2b)은 제2 하부 도전 패턴들(CAP1_2a, CAP1_2b)과 연결될 수 있다. 제2 상부 도전 패턴들(CAP2_2a, CAP2_2b)은 예를 들어, 텅스텐(W)을 함유하는 물질일 수 있다.
제2 상부 절연 패턴들(INS2_2a, INS2_2b)은 제1 상부 절연 패턴들(INS2_1a, INS2_1b)과 동일한 물질을 포함할 수 있으며, 동일한 공정으로 동시에 형성될 수 있다. 또한, 제2 상부 절연 패턴들(INS2_2a, INS2_2b)은 제2 하부 절연 패턴들(INS1_2a, INS1_2b)과 동일한 물질을 포함할 수 있으며, 동일한 공정으로 형성될 수 있다. 제2 상부 절연 패턴들(INS2_2a, INS2_2b)은 불순물들이 소량으로 함유된 실리콘 산화물 또는 불순물이 미함유된 실리콘 산화물로 형성될 수 있다. 제2 상부 절연 패턴들(INS2_2a, INS2_2b)은 예를 들어, BSG (boron silicate glass), PSG (phosphorous silicate glass), BPSG (boron phosphorous silicate glass), SiOF (silicon oxy fluoride), SiCHO (silicon carbonic hydro oxide), TEOS (tetra ethyl ortho silicate), USG (undoped silicate glass) 중에서 선택된 적어도 하나의 물질로 형성될 수 있다.
제8 절연층(332) 및 제10 절연층(342)은 각각 제7 절연층(331) 및 제9 절연층(341)과 동일한 물질을 포함할 수 있으며, 동일한 공정으로 동시에 형성될 수 있다. 또한, 제8 절연층(332) 및 제10 절연층(342)은 각각 제4 절연층(312) 및 제6 절연층(322)과 동일한 물질을 포함할 수 있으며, 동일한 공정으로 형성될 수 있다. 제8 절연층(332) 및 제10 절연층(342)은 서로 동일한 물질로 형성될 수 있으며, 동일한 공정으로 형성될 수 있다. 제8 절연층(332) 및 제10 절연층(342)은 불순물들이 소량으로 함유된 실리콘 산화물 또는 불순물이 미함유된 실리콘 산화물로 형성될 수 있다. 제8 절연층(332) 및 제10 절연층(342)은 예를 들어, BSG (boron silicate glass), PSG (phosphorous silicate glass), BPSG (boron phosphorous silicate glass), SiOF (silicon oxy fluoride), SiCHO (silicon carbonic hydro oxide), TEOS (tetra ethyl ortho silicate), USG (undoped silicate glass) 중에서 선택된 적어도 하나의 물질로 형성될 수 있다. 제8 절연층(332) 및 제10 절연층(342)은 열 또는 플라즈마를 이용한 화학 증착 방법 또는 스핀 코팅 방법을 포함한 다양한 증착 방법으로 형성될 수 있다.
제11 절연층(352)은 제2 상부 본딩층(BON2_2)에 형성될 수 있다. 제11 절연층(352) 복수 개의 절연층들(42)과 동일한 물질로 형성될 수 있으며, 제11 절연층(352)은 예를 들어, 산화막으로 형성될 수 있다.
제2 상부 기판(BS2_2)은 더미 영역(DMA)에서 제11 절연층(352) 상에 제공될 수 있다. 제2 상부 기판(BS2_2)은 제1 상부 기판(BS2_1)으로부터 연장된 동일한 기판일 수 있다. 또한, 제2 상부 기판(BS2_2)은 제2 하부 기판(BS1_2)과 동일할 수 있다. 제2 상부 기판(BS2_2)은 반도체 물질을 포함하는 기판일 수 있으며, 반도체 물질은 예를 들어, 실리콘을 함유하는 물질일 수 있다.
더미 영역(DMA)에 상부 캐패시터 구조(CAP2_2)를 형성하여 하부 캐패시터 구조(CAP1_1)와 연결시킴으로써, 반도체 메모리 장치의 공간을 보다 효율적으로 활용하고 반도체 메모리 장치의 크기를 감소시킬 수 있다. 이에 따라, 보다 고집적화되고 신뢰성이 향상된 반도체 장치가 제공될 수 있다. 또한, 상부 캐패시터 구조(CAP2_2)는 상부 본딩 구조(CAP2_1)와 동일한 공정에 의해 동시에 형성됨으로써, 추가적인 공정이 필요하지 않아 제조 공정이 단순화될 수 있다.
도 4 내지 도 11은 본 발명의 실시 예에 따른 하부 구조체(300)의 제조 방법을 설명하기 위한 도면들이다.
도 4를 참조하면, 제1 방향(예를 들어, X방향)을 따라 제1 주변 영역(PEA_1)과 제2 주변 영역(PEA_2)이 구분될 수 있다. 제1 주변 영역(PEA_1)에는 제1 하부 기판(BS1_1)이 제공될 수 있으며, 제2 주변 영역(PEA_2)에는 제1 하부 기판(BS1_1)으로부터 연장된 동일한 기판인 제2 하부 기판(BS1_2)이 제공될 수 있다.
도 5를 참조하면, 제1 주변 영역(PEA_1)에서 제1 하부 기판(BS1_1) 상에 제1 주변 회로부(PE1_1)가 형성될 수 있고, 제2 주변 영역(PEA_2)에서 제2 하부 기판(BS1_2) 상에 제2 주변 회로부(PE1_2)가 형성될 수 있다. 제1 주변 회로부(PE1_1) 및 제2 주변 회로부(PE1_2)는 동일한 공정에 의해 동시에 형성될 수 있다.
도 6을 참조하면, 제1 주변 회로부(PE1_1) 상에 제3 절연층(311)이 형성될 수 있고, 제2 주변 회로부(PE1_2) 상에 제4 절연층(312)이 형성될 수 있다. 제3 절연층(311) 및 제4 절연층(312)은 동일한 공정에 의해 동시에 형성될 수 있다.
도 7을 참조하면, 제3 절연층(311)에는 제1 트랜치(TR1_1)가 형성될 수 있다. 예를 들어, 제3 절연층(311)의 일부를 식각하여, 제1 트랜치(TR1_1)를 형성할 수 있다. 제1 트랜치(TR1_1)는 제3 절연층(311)의 상부에 개구부가 형성된 마스크 패턴(미도시)을 형성하고, 개구부를 통해 노출된 제3 절연층(311)을 식각하는 방식으로 형성될 수 있다. 식각 공정은 제1 주변 회로부(PE1_1)의 복수의 제1 하부 연결 구조들(31_1, 32_1, 33_1) 중 일부가 노출될 때까지 수행될 수 있다. 이에 따라, 제1 트랜치(TR1_1)는 제3 절연층(311)과 동일한 높이로 형성될 수 있다.
제4 절연층(312)에는 제2 트랜치(TR1_2)가 형성될 수 있다. 제2 트랜치(TR1_2)는 제1 트랜치(TR1_1)와 동일한 공정에 의해 동시에 형성될 수 있다. 예를 들어, 제3 절연층(311)의 일부를 식각할 때 제4 절연층(312)의 일부를 식각하여, 제1 트랜치(TR1_1) 및 제2 트랜치(TR1_2)를 동시에 형성할 수 있다. 제2 트랜치(TR1_2)는 제4 절연층(312)의 상부에 개구부가 형성된 마스크 패턴(미도시)을 형성하고, 개구부를 통해 노출된 제4 절연층(312)을 식각하는 방식으로 형성될 수 있다. 식각 공정은 제2 주변 회로부(PE1_2)의 복수의 제2 하부 연결 구조들(31_2, 32_2, 33_2) 중 일부가 노출될 때까지 수행될 수 있다. 이에 따라, 제2 트랜치(TR1_2)는 제4 절연층(312)과 동일한 높이로 형성될 수 있다.
도 8을 참조하면, 제1 트랜치(TR1_1) 내부에 물질막들이 채워져 제1_1 하부 도전 패턴(CAP1_1a)이 형성될 수 있다. 제1 트랜치(TR1_1) 내부에 형성된 물질막들은 복수의 제1 하부 연결 구조들(31_1, 32_1, 33_1)과 동일한 물질로 형성될 수 있다. 제1 트랜치(TR1_1) 내부에 형성된 물질막들은 예를 들어, 텅스텐(W)을 함유하는 물질일 수 있다.
제2 트랜치(TR1_2) 내부에 물질막들이 채워져 제2_1 하부 도전 패턴(CAP1_2a)이 형성될 수 있다. 제2_1 하부 도전 패턴(CAP1_2a)은 제1_1 하부 도전 패턴(CAP1_1a)과 동일한 공정에 의해 동시에 형성될 수 있다. 예를 들어, 제2 트랜치(TR1_2) 내부에 물질막들이 채워지는 공정은 제1 트랜치(TR1_1) 내부에 물질막들이 채워지는 공정과 동일한 공정에 의해 동시에 수행될 수 있다. 제1 트랜치(TR1_1) 내부에 물질막들이 채워질 때, 제2 트랜치(TR1_2) 내부에도 물질막들이 동시에 채워질 수 있다. 이에 따라, 제2 트랜치(TR1_2) 내부에 형성된 물질막들은 제1 트랜치(TR1_1) 내부에 형성된 물질막들과 동일할 수 있다. 또한, 제2 트랜치(TR1_2) 내부에 형성된 물질막들은 복수의 제2 하부 연결 구조들(31_2, 32_2, 33_2)과 동일한 물질로 형성될 수 있다. 제2 트랜치(TR1_2) 내부에 형성된 물질막들은 예를 들어, 텅스텐(W)을 함유하는 물질일 수 있다.
도 9를 참조하면, 제1_1 하부 도전 패턴(CAP1_1a)이 형성된 제3 절연층(311) 상에 제5 절연층(321)이 형성될 수 있고, 제2_1 하부 도전 패턴(CAP1_2a)이 형성된 제4 절연층(312) 상에 제6 절연층(322)이 형성될 수 있다. 제5 절연층(321) 및 제6 절연층(322)은 동일한 공정에 의해 동시에 형성될 수 있다.
도 10을 참조하면, 제5 절연층(321)에는 제3 트랜치(TR2_1)가 형성될 수 있다. 예를 들어, 제5 절연층(321)의 일부를 식각하여, 제3 트랜치(TR2_1)를 형성할 수 있다. 제3 트랜치(TR2_1)는 제5 절연층(321)의 상부에 개구부가 형성된 마스크 패턴(미도시)을 형성하고, 개구부를 통해 노출된 제5 절연층(321)을 식각하는 방식으로 형성될 수 있다. 식각 공정은 제1_1 하부 도전 패턴(CAP1_1a) 중 일부가 노출될 때까지 수행될 수 있다. 이에 따라, 제3 트랜치(TR2_1)는 제5 절연층(321)과 동일한 높이로 형성될 수 있다.
제6 절연층(322)에는 제4 트랜치(TR2_2)가 형성될 수 있다. 제4 트랜치(TR2_2)는 제3 트랜치(TR2_1)와 동일한 공정에 의해 동시에 형성될 수 있다. 예를 들어, 제5 절연층(321)의 일부를 식각할 때 제6 절연층(322)의 일부를 식각하여, 제3 트랜치(TR2_1) 및 제4 트랜치(TR2_2)를 동시에 형성할 수 있다. 제4 트랜치(TR2_2)는 제6 절연층(322)의 상부에 개구부가 형성된 마스크 패턴(미도시)을 형성하고, 개구부를 통해 노출된 제6 절연층(322)을 식각하는 방식으로 형성될 수 있다. 식각 공정은 제2 주변 회로부(PE1_2)의 복수의 제2_1 하부 도전 패턴(CAP1_2a) 중 일부가 노출될 때까지 수행될 수 있다. 이에 따라, 제4 트랜치(TR2_2)는 제6 절연층(322)과 동일한 높이로 형성될 수 있다.
도 11을 참조하면, 제3 트랜치(TR2_1) 내부에 물질막들이 채워져 제1_2 하부 도전 패턴(CAP1_1b)이 형성될 수 있다. 제3 트랜치(TR2_1) 내부에 형성된 물질막들은 제1_1 하부 도전 패턴(CAP1_1a)과 동일한 물질로 형성될 수 있다. 또한, 제3 트랜치(TR2_1) 내부에 형성된 물질막들은 복수의 제1 하부 연결 구조들(31_1, 32_1, 33_1)과 동일한 물질로 형성될 수 있다. 제3 트랜치(TR2_1) 내부에 형성된 물질막들은 예를 들어, 텅스텐(W)을 함유하는 물질일 수 있다.
제4 트랜치(TR2_2) 내부에 물질막들이 채워져 제2_2 하부 도전 패턴(CAP1_2b)이 형성될 수 있다. 제2_2 하부 도전 패턴(CAP1_2b)은 제1_2 하부 도전 패턴(CAP1_1b)과 동일한 공정에 의해 동시에 형성될 수 있다. 예를 들어, 제4 트랜치(TR2_2) 내부에 물질막들이 채워지는 공정은 제3 트랜치(TR2_1) 내부에 물질막들이 채워지는 공정과 동일한 공정에 의해 동시에 수행될 수 있다. 제3 트랜치(TR2_1) 내부에 물질막들이 채워질 때, 제4 트랜치(TR2_2) 내부에도 물질막들이 동시에 채워질 수 있다. 이에 따라, 제4 트랜치(TR2_2) 내부에 형성된 물질막들은 제3 트랜치(TR2_1) 내부에 형성된 물질막들과 동일할 수 있다. 또한, 제4 트랜치(TR2_2) 내부에 형성된 물질막들은 제2_1 하부 도전 패턴(CAP1_2a)과 동일한 물질로 형성될 수 있으며, 제4 트랜치(TR2_2) 내부에 형성된 물질막들은 복수의 제2 하부 연결 구조들(31_2, 32_2, 33_2)과 동일한 물질로 형성될 수 있다. 제4 트랜치(TR2_2) 내부에 형성된 물질막들은 예를 들어, 텅스텐(W)을 함유하는 물질일 수 있다.
도 12 내지 도 19는 본 발명의 실시 예에 따른 상부 구조체(400)의 제조 방법을 설명하기 위한 도면들이다.
도 12를 참조하면, 제1 방향(예를 들어, X방향)을 따라 셀 영역(CEA)과 더미 영역(DMA)이 구분될 수 있다. 셀 영역(CEA)에는 제1 상부 기판(BS2_1)이 제공될 수 있으며, 더미 영역(DMA)에는 제1 상부 기판(BS2_1)으로부터 연장된 동일한 기판인 제2 상부 기판(BS2_2)이 제공될 수 있다.
도 13을 참조하면, 셀 영역(CEA)에서 제1 상부 기판(BS2_1) 상에 복수 개의 셀들(CE)이 형성될 수 있고, 더미 영역(DMA)에서 제2 상부 기판(BS2_2) 상에 제11 절연층(352)이 형성될 수 있다.
복수 개의 셀들(CE)은 교대로 적층된 복수 개의 절연층들(42) 및 복수 개의 게이트층들(41, 43, 44) 및 제12 절연층(401)을 포함할 수 있다. 복수 개의 게이트층들(41, 43, 44)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 복수 개의 절연층들(42)은 게이트 전극들을 상호 절연시키기 위한 것일 수 있다. 복수 개의 게이트층들(41, 43, 44)은 예를 들어, 소스 선택 라인(41), 워드 라인(43) 및 드레인 선택 라인(44)을 포함할 수 있다. 실시 예에 따라, 복수 개의 게이트층들(41, 43, 44)의 최하단에는 소스 선택 라인(41)이 형성될 수 있고, 복수 개의 게이트층들(41, 43, 44)의 최상단에는 드레인 선택 라인(44)이 형성될 수 있으며, 소스 선택 라인(41)과 드레인 선택 라인(44)의 사이에는 워드 라인(43)이 형성될 수 있다. 교대로 적층된 복수 개의 절연층들(42) 및 복수 개의 게이트층들(41, 43, 44)의 최상단에는 제12 절연층(401)이 형성될 수 있다.
도 14를 참조하면, 복수 개의 셀들(CE) 상에 제7 절연층(331)이 형성될 수 있고, 제11 절연층(352) 상에 제8 절연층(332)이 형성될 수 있다. 제7 절연층(331) 및 제8 절연층(332)은 동일한 공정에 의해 동시에 형성될 수 있다.
도 15를 참조하면, 제7 절연층(331)에는 제5 트랜치(TR3_1)가 형성될 수 있다. 예를 들어, 제7 절연층(331)의 일부를 식각하여, 제5 트랜치(TR3_1)를 형성할 수 있다. 제5 트랜치(TR3_1)는 제7 절연층(331)의 상부에 개구부가 형성된 마스크 패턴(미도시)을 형성하고, 개구부를 통해 노출된 제7 절연층(331)을 식각하는 방식으로 형성될 수 있다. 식각 공정은 복수 개의 셀들(CE)의 제12 절연층(401) 중 일부가 노출될 때까지 수행될 수 있다. 이에 따라, 제5 트랜치(TR3_1)는 제7 절연층(331)과 동일한 높이로 형성될 수 있다.
제8 절연층(332)에는 제6 트랜치(TR3_2)가 형성될 수 있다. 제6 트랜치(TR3_2)는 제5 트랜치(TR3_1)와 동일한 공정에 의해 동시에 형성될 수 있다. 예를 들어, 제7 절연층(331)의 일부를 식각할 때 제8 절연층(332)의 일부를 식각하여, 제5 트랜치(TR3_1) 및 제6 트랜치(TR3_2)를 동시에 형성할 수 있다. 제6 트랜치(TR3_2)는 제8 절연층(332)의 상부에 개구부가 형성된 마스크 패턴(미도시)을 형성하고, 개구부를 통해 노출된 제8 절연층(332)을 식각하는 방식으로 형성될 수 있다. 식각 공정은 제11 절연층(352) 중 일부가 노출될 때까지 수행될 수 있다. 이에 따라, 제6 트랜치(TR3_2)는 제8 절연층(332)과 동일한 높이로 형성될 수 있다.
도 16을 참조하면, 제5 트랜치(TR3_1) 내부에 물질막들이 채워져 제1_1 상부 도전 패턴(CAP2_1a)이 형성될 수 있다. 제5 트랜치(TR3_1) 내부에 형성된 물질막들은 제1_1 하부 도전 패턴(CAP1_1a)과 동일한 물질로 형성될 수 있다. 제5 트랜치(TR3_1) 내부에 형성된 물질막들은 예를 들어, 텅스텐(W)을 함유하는 물질일 수 있다.
제6 트랜치(TR3_2) 내부에 물질막들이 채워져 제2_1 상부 도전 패턴(CAP2_2a)이 형성될 수 있다. 제2_1 상부 도전 패턴(CAP2_2a)은 제1_1 상부 도전 패턴(CAP2_1a)과 동일한 공정에 의해 동시에 형성될 수 있다. 예를 들어, 제6 트랜치(TR3_2) 내부에 물질막들이 채워지는 공정은 제5 트랜치(TR3_1) 내부에 물질막들이 채워지는 공정과 동일한 공정에 의해 동시에 수행될 수 있다. 제5 트랜치(TR3_1) 내부에 물질막들이 채워질 때, 제6 트랜치(TR3_2) 내부에도 물질막들이 동시에 채워질 수 있다. 이에 따라, 제6 트랜치(TR3_2) 내부에 형성된 물질막들은 제5 트랜치(TR3_1) 내부에 형성된 물질막들과 동일할 수 있다. 또한, 제6 트랜치(TR3_2) 내부에 형성된 물질막들은 제2_1 하부 도전 패턴(CAP1_2a)과 동일한 물질로 형성될 수 있다. 제6 트랜치(TR3_2) 내부에 형성된 물질막들은 예를 들어, 텅스텐(W)을 함유하는 물질일 수 있다.
도 17을 참조하면, 제1_1 상부 도전 패턴(CAP2_1a)이 형성된 제7 절연층(331) 상에 제9 절연층(341)이 형성될 수 있고, 제2_1 상부 도전 패턴(CAP2_2a)이 형성된 제8 절연층(332) 상에 제10 절연층(342)이 형성될 수 있다. 제9 절연층(341) 및 제10 절연층(342)은 동일한 공정에 의해 동시에 형성될 수 있다.
도 18을 참조하면, 제9 절연층(341)에는 제7 트랜치(TR4_1)가 형성될 수 있다. 예를 들어, 제9 절연층(341)의 일부를 식각하여, 제7 트랜치(TR4_1)를 형성할 수 있다. 제7 트랜치(TR4_1)는 제9 절연층(341)의 상부에 개구부가 형성된 마스크 패턴(미도시)을 형성하고, 개구부를 통해 노출된 제9 절연층(341)을 식각하는 방식으로 형성될 수 있다. 식각 공정은 제1_1 상부 도전 패턴(CAP2_1a) 중 일부가 노출될 때까지 수행될 수 있다. 이에 따라, 제7 트랜치(TR4_1)는 제9 절연층(341)과 동일한 높이로 형성될 수 있다.
제10 절연층(342)에는 제8 트랜치(TR4_2)가 형성될 수 있다. 제8 트랜치(TR4_2)는 제7 트랜치(TR4_1)와 동일한 공정에 의해 동시에 형성될 수 있다. 예를 들어, 제9 절연층(341)의 일부를 식각할 때 제10 절연층(342)의 일부를 식각하여, 제7 트랜치(TR4_1) 및 제8 트랜치(TR4_2)를 동시에 형성할 수 있다. 제8 트랜치(TR4_2)는 제10 절연층(342)의 상부에 개구부가 형성된 마스크 패턴(미도시)을 형성하고, 개구부를 통해 노출된 제10 절연층(342)을 식각하는 방식으로 형성될 수 있다. 식각 공정은 제2_1 상부 도전 패턴(CAP2_2a) 중 일부가 노출될 때까지 수행될 수 있다. 이에 따라, 제8 트랜치(TR4_2)는 제10 절연층(342)과 동일한 높이로 형성될 수 있다.
도 19를 참조하면, 제7 트랜치(TR4_1) 내부에 물질막들이 채워져 제1_2 상부 도전 패턴(CAP2_1b)이 형성될 수 있다. 제7 트랜치(TR4_1) 내부에 형성된 물질막들은 제1_1 상부 도전 패턴(CAP2_1a)과 동일한 물질로 형성될 수 있다. 제7 트랜치(TR4_1) 내부에 형성된 물질막들은 예를 들어, 텅스텐(W)을 함유하는 물질일 수 있다.
제8 트랜치(TR4_2) 내부에 물질막들이 채워져 제2_2 상부 도전 패턴(CAP2_2b)이 형성될 수 있다. 제2_2 상부 도전 패턴(CAP2_2b)은 제1_2 상부 도전 패턴(CAP2_1b)과 동일한 공정에 의해 동시에 형성될 수 있다. 예를 들어, 제8 트랜치(TR4_2) 내부에 물질막들이 채워지는 공정은 제7 트랜치(TR4_1) 내부에 물질막들이 채워지는 공정과 동일한 공정에 의해 동시에 수행될 수 있다. 제7 트랜치(TR4_1) 내부에 물질막들이 채워질 때, 제8 트랜치(TR4_2) 내부에도 물질막들이 동시에 채워질 수 있다. 이에 따라, 제8 트랜치(TR4_2) 내부에 형성된 물질막들은 제7 트랜치(TR4_1) 내부에 형성된 물질막들과 동일할 수 있다. 또한, 제8 트랜치(TR4_2) 내부에 형성된 물질막들은 제2_1 상부 도전 패턴(CAP2_2a)과 동일한 물질로 형성될 수 있다. 제8 트랜치(TR4_2) 내부에 형성된 물질막들은 예를 들어, 텅스텐(W)을 함유하는 물질일 수 있다.
도 20 내지 도 21은 본 발명의 실시 예에 따른 하부 구조체(300) 및 상부 구조체(400)가 접합하는 방법을 설명하기 위한 도면들이다.
도 20 및 도 21을 참조하면, 상부 구조체(400)의 배면이 위로 향하도록 하여 상부 구조체(400)의 상부 본딩층(BON2)이 하부 구조체(300)의 하부 본딩층(BON1)과 접합할 수 있도록 배치할 수 있다. 따라서, 더미 영역(DMA)의 제2 상부 본딩층(BON2_2)의 상부 캐패시터 구조(CAP2_2)가 제2 하부 본딩층(BON1_2)의 하부 캐패시터 구조(CAP1_2)와 연결될 수 있다.
도 22는 본 발명의 실시 예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 실시 예를 설명하기 위한 도면이다.
도 22를 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 복수의 반도체 메모리 장치들(1100), 반도체 메모리 장치들(1100)과 호스트(2000) 사이에서 통신하는 컨트롤러(1200)를 포함할 수 있다.
반도체 메모리 장치들(1100) 각각은 상술한 실시 예에서 설명된 반도체 메모리 장치일 수 있다.
반도체 메모리 장치들(1100)은 복수의 시스템 채널들(system channels; sCH)을 통해 컨트롤러(1200)에 연결될 수 있다. 예를 들면, 하나의 시스템 채널(sCH)에 복수의 반도체 메모리 장치들(1100)이 연결될 수 있으며, 컨트롤러(1200)에는 복수의 시스템 채널들(sCH)이 연결될 수 있다.
컨트롤러(1200)는 호스트(2000)와 반도체 메모리 장치들(1100) 사이에서 통신할 수 있다. 컨트롤러(1200)는 호스트(2000)의 요청(request)에 따라 반도체 메모리 장치들(1100)을 제어하거나, 호스트(2000)의 요청이 없더라도 메모리 시스템(1000)의 성능 개선을 위한 백그라운드 동작을 수행할 수 있다.
호스트(2000)는 다양한 동작을 위한 요청들을 생성하고, 생성된 요청들을 메모리 시스템(1000)에게 출력할 수 있다. 예를 들면, 요청들은 프로그램 동작(program operation)을 제어할 수 있는 프로그램 요청(program request), 리드 동작(read operation)을 제어할 수 있는 리드 요청(read request), 소거 동작(erase operation)을 제어할 수 있는 소거 요청(erase request) 등을 포함할 수 있다. 호스트(2000)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), NVMe(Non-Volatile Memory Express), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 통해 메모리 시스템(1000)과 통신할 수 있다.
도 23은 본 발명의 실시 예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 23을 참조하면, 메모리 시스템은 메모리 카드(Memory Card; 3000)로 구현될 수 있다. 메모리 카드(3000)는 반도체 메모리 장치(1100), 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
컨트롤러(1200)는 반도체 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 2000)의 프로토콜에 따라 호스트(2000)와 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(Inter Chip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(2000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 카드(3000)가 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(2000)의 호스트 인터페이스와 연결되면, 호스트 인터페이스는 호스트(2000)의 마이크로프로세서(Microprocessor)의 제어에 따라 카드 인터페이스(7100) 및 컨트롤러(1200)를 통하여 반도체 메모리 장치(1100)와 통신을 수행할 수 있다.
CEA: 셀 영역
DMA: 더미 영역
PEA: 주변 영역
BS1: 하부 기판
BS2: 상부 기판
PE1_1, PE1_2: 제1 및 제2 주변 회로부
BON1: 하부 본딩층
BON2: 상부 본딩층
CAP1_1: 하부 본딩 구조
CAP2_1: 상부 본딩 구조
CAP1_2: 하부 캐패시터 구조
CAP2_2: 상부 캐패시터 구조

Claims (14)

  1. 제1 주변 영역 및 제2 주변 영역이 정의된 하부 기판;
    상기 하부 기판 상에 형성된 주변 회로부;
    상기 제2 주변 영역의 상기 주변 회로부 상에 형성된 하부 캐패시터 구조를 포함하는 하부 본딩층;
    상기 하부 본딩층과 접합되고, 상부 캐패시터 구조를 포함하는 상부 본딩층;
    상기 상부 본딩층 상에 형성된 복수 개의 셀들 및 더미 절연층; 및
    상기 복수 개의 셀들 및 상기 더미 절연층 상에 형성되고, 셀 영역 및 더미 영역이 정의된 상부 기판을 포함하며,
    상기 상부 캐패시터 구조는 상기 더미 영역에 형성되어 상기 하부 캐패시터 구조와 서로 연결되는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 셀들은 교대로 적층된 복수 개의 절연층들 및 복수 개의 게이트층들을 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 복수 개의 게이트층들은 소스 선택 라인, 워드 라인 및 드레인 선택 라인을 포함하고, 상기 소스 선택 라인은 상기 복수 개의 게이트층들의 최상단에 위치하고, 상기 드레인 선택 라인은 상기 복수 개의 게이트층들의 최하단에 위치하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 하부 캐패시터 구조는,
    서로 나란하게 배열된 하부 도전 패턴들; 및
    상기 하부 도전 패턴들 사이에 형성된 하부 절연 패턴들을 포함하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 상부 캐패시터 구조는,
    서로 나란하게 배열된 상부 도전 패턴들; 및
    상기 상부 도전 패턴들 사이에 형성된 상부 절연 패턴들을 포함하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 하부 도전 패턴들은 상기 하부 본딩층을 수직으로 관통하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 상부 도전 패턴들은 상기 상부 본딩층을 수직으로 관통하는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 하부 본딩층은 상기 제1 주변 영역에서 하부 본딩 구조를 포함하고,
    상기 상부 본딩층은 상기 셀 영역에서 상부 본딩 구조를 포함하고,
    상기 하부 본딩 구조 및 상기 상부 본딩 구조는 서로 연결되는 반도체 메모리 장치.
  9. 제1 주변 영역 및 제2 주변 영역이 정의된 하부 기판 상에 주변 회로부를 형성하는 단계;
    상기 주변 회로부 상에 상기 제2 주변 영역에 형성된 하부 캐패시터 구조를 포함하는 하부 본딩층을 형성하는 단계;
    셀 영역 및 더미 영역이 정의된 상부 기판 상에 복수 개의 셀들 및 상기 복수 개의 셀들이 형성되지 않은 더미 절연층을 형성하는 단계;
    상기 복수 개의 셀들 및 상기 더미 절연층 상에 상기 더미 영역에 형성된 상부 캐패시터 구조를 포함하는 상부 본딩층을 형성하는 단계; 및
    상기 하부 캐패시터 구조 및 상기 상부 캐패시터 구조가 서로 연결되도록 상기 하부 본딩층 및 상기 상부 본딩층을 접합하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 상부 기판 상에 복수 개의 셀들을 형성하는 단계는,
    복수 개의 절연층들 및 복수 개의 게이트층들을 교대로 적층하여 형성하는 반도체 메모리 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 상부 기판 상에 복수 개의 셀들을 형성하는 단계는,
    상기 상부 기판 상에 소스 선택 라인을 형성하는 단계;
    상기 소스 선택 라인 상에 워드 라인을 형성하는 단계; 및
    상기 워드 라인 상에 드레인 선택 라인을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 하부 캐패시터 구조는 상기 하부 본딩층을 수직으로 관통하도록 형성되는 반도체 메모리 장치의 제조 방법.
  13. 제9항에 있어서,
    상기 상부 캐패시터 구조는 상기 상부 본딩층을 수직으로 관통하도록 형성되는 반도체 메모리 장치의 제조 방법.
  14. 제9항에 있어서,
    상기 하부 본딩층을 형성하는 단계는 상기 제1 주변 영역에서 상기 주변 회로부 상에 하부 본딩 구조를 형성하는 단계를 포함하고,
    상기 상부 본딩층을 형성하는 단계는 상기 셀 영역에서 상기 복수 개의 셀들 상에 상부 본딩 구조를 형성하는 단계를 포함하고,
    상기 하부 본딩층 및 상기 상부 본딩층을 접합하는 단계는 상기 하부 본딩 구조 및 상기 상부 본딩 구조가 서로 연결되도록 접합하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
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