KR20240036698A - 결합 구조체를 위한 보호 반도체 소자 - Google Patents
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Abstract
능동 회로부가 있는 반도체 소자를 포함하는 보호 반도체 소자 및 방해층 및/또는 보호 회로층을 포함하는 보호 소자가 있는 결합 구조체. 방해층은 능동 회로부의 적어도 일부로의 외부 액세스를 방지하도록 구성된다. 보호 회로층은 보호 소자 및/또는 반도체 소자의 능동 회로부로의 외부 액세스를 검출 또는 저지하도록 구성된다. 반도체 소자 및 보호 소자는 결합 계면을 따라서 접착제가 없이 직접 결합된다.
Description
관련 출원에 대한 상호 참조
본 출원은 2021년 8월 2일에 출원된 미국 가특허 출원 번호 제63/203,867호에 대한 우선권을 주장하고, 이들의 전체 내용은 모든 점에서 그 전체 내용이 원용에 의해 본 명세서에 포함된다.
본 발명의 분야는 능동 및/또는 보호 반도체 소자를 포함하는 결합 구조체 및 이를 형성하기 위한 방법에 관한 것이다.
반도체 칩(예를 들어, 집적된 디바이스 다이)은 가치있는 정보 및/또는 독점적인 정보, 구조체 또는 디바이스를 포함하는 보안-민감 컴포넌트를 포함하는 능동 회로부를 포함할 수 있다. 예를 들어, 이러한 보안-민감 컴포넌트는 엔티티의 지적 재산, 소프트웨어 또는 하드웨어 보안(예를 들어, 암호화) 피쳐, 프라이버시 데이터, 또는 엔티티가 제 3 자로부터 안전하고 숨겨진 상태를 유지하고자 소망할 수 있는 임의의 다른 컴포넌트 또는 데이터를 포함할 수 있다. 예를 들어, 제 3 자인 악인은 경제적 및/또는 지정학적 장점을 얻기 위해서 보안-민감 컴포넌트에 액세스하려고 시도하기 위하여 다양한 기법을 활용할 수 있다. 따라서, 제 3 자에 의해서 액세스되는 것으로부터 반도체 칩을 보호하는 보안을 개선하기 위한 계속되는 필요성이 존재한다.
도 1은 반도체 칩의 광학 이미징의 일 예시도이다.
도 2는 반도체 칩의 포커싱된 이온 빔(FIB) 공격의 일 예시도이다.
도 3은 침입형 칩 공격에 대한 예시적인 솔루션을 보여주는 개략적안 측단면도이다.
도 4a는 보호층을 포함하는 보호 칩의 일 예시도를 보여주는 개략적인 측단면도이다.
도 4b는 방해층과 공동으로 보호층을 포함하는 보호 칩의 일 예시도를 보여주는 개략적인 측단면도이다.
도 5는 보호 칩의 추가적인 파라미터의 일 예시도이다.
도 2는 반도체 칩의 포커싱된 이온 빔(FIB) 공격의 일 예시도이다.
도 3은 침입형 칩 공격에 대한 예시적인 솔루션을 보여주는 개략적안 측단면도이다.
도 4a는 보호층을 포함하는 보호 칩의 일 예시도를 보여주는 개략적인 측단면도이다.
도 4b는 방해층과 공동으로 보호층을 포함하는 보호 칩의 일 예시도를 보여주는 개략적인 측단면도이다.
도 5는 보호 칩의 추가적인 파라미터의 일 예시도이다.
본 명세서에서 설명되는 바와 같이, 제 3 자(예컨대 제 3 자인 악인)는 집적된 디바이스 다이와 같은 소자 상의 보안-민감 컴포넌트에 액세스하려고 시도할 수 있다. 일부 소자에서, 보안-민감 컴포넌트는 넷리스트(netlist) 및 비-휘발성 메모리(non-volatile memory; NVM) 데이터에 의해서 보호될 수 있다. 그러나, 제 3 자는 파괴형 및 비파괴형 기법의 조합에 의하여, 예를 들어 다양한 탐지 기법(예를 들어 전기-광학 탐지) 및/또는 소자를 박리하여(delayering) 보안-민감 컴포넌트를 노출시키거나, 리버스 엔지니어링하거나, 그렇지 않으면 그로의 액세스를 획득하는 것을 통하여, 보안-민감 컴포넌트를 해킹하려고 시도할 수 있다. 일부 경우에, 제 3 자는 전자기(EM) 파를 소자의 능동 회로부 상에 펄싱함으로써, 오류 주입 기법을 사용함으로써, 회로의 근적외선(NIR) 레이저 트리거링 또는 포커싱된 이온 빔(FIB) 수정을 사용함으로써, 화학적 에칭 기법에 의하여, 및 다른 물리적, 화학적, 및/또는 전자기적 해킹 툴 및 심지어 리버스 엔지니어링에 의하여 보안-민감 컴포넌트를 해킹하려고 시도할 수 있다. 이러한 기법은 마이크로디바이스의 민감 회로, 예컨대 집적 회로에 물리적으로 액세스하여 암호화된 정보를 직접적으로 독출하기 위하여, 회로들을 트리거링하여 그렇지 않으면 암호화된 정보를 릴리스시키기 위하여, 제조 프로세스를 이해하기 위하여, 민감 설계를 결국에는 모사할 수 있기 위한 충분한 정보를 추출하기 위하여, 또는 보안 프로토콜을 완전히 바이패스하여 적법한 승인이 없이 칩을 활성화 또는 사용하기 위하여 사용될 수 있다. 예를 들어, 일부 경우에, 해커는 회로 디자인 내에, 메모리 내에, 또는 양자 모두의 조합 내에 저장될 수 있는 암호화 키에 액세스하려고 시도할 수 있다. 오류 주입 입력에 기반하고, 재귀적 분석을 통하여 결과적인 출력을 분석함으로써 민감 정보를 간접적으로 독출하기 위하여 역시 사용될 수 있는 기법들은 암호화 키 또는 데이터 콘텐츠를 결정한다. 소자 상의 보안-민감 컴포넌트를 구조적으로 보호하는 것은 어렵다.
따라서, 보안-민감 컴포넌트를 포함하는 소자(예컨대 반도체-집적 디바이스 다이)를 위하여 개선된 보안을 제공하는 것이 중요하다. 본 명세서에 개시된 다양한 실시형태는 제 2 반도체 소자에 결합된 제 1 반도체 소자를 포함하는 결합 구조체(bonded structure)에 관한 것이다. 제 2 반도체 소자는 제 1 반도체 소자의 능동 회로부 위에 배치되고 능동 회로부의 조회(interrogation)를 억제하도록 배치되는 복수 개의 층을 포함하는 보호 소자를 포함할 수 있다.
반도체 칩은 하드웨어- 및 소프트웨어-레벨 공격 양자 모두에 직면한다. 일부 경우에, 이들은 단일 기법 안에 조합될 수 있다. 예를 들어, 칩에 대한 하드웨어 공격은 결함 데이터를 제공하거나 데이터를 처리하기 위하여 사용되는 로직 회로에 영향을 줌으로써 소프트웨어 프로그램의 로직을 변경하기 위하여 활용될 수 있다.
민감한 반도체 칩을 파괴하기 위하여 많은 기법들이 공격자에 의하여 채용된다. 이들은 칩의 민감 회로를 노출시키기 위한 에칭, 그라인딩, 또는 다른 캡슐화해제(deencapsulation) 기법에 의한 물리적 변조를 포함할 수 있다. 더 복잡한 공격은 민감 회로의 광학 탐지(probing)를 더 채용할 수 있다. 이들 중에서, 포커싱된 이온 빔(focused ion beam; FIB) 및 레이저 탐지가 가장 많이 유행한다. 많은 보호 대책들이 과거에 사용되고 제안되었고, 그 효과는 더 자세하게 후술되는 바와 같이 제한적이었다.
도 1은 레이저 탐지를 사용하는 광학 이미징 공격의 개관을 제공한다. 광학 탐지 기법은 민감 회로부(예를 들어, 해킹 공격에 취약한 회로부)를 포함하는 반도체 칩(100)의 능동 회로부(116)(예를 들어, 적어도 하나의 트랜지스터를 포함하는 전자 회로부)에 액세스하기 위해서 사용될 수 있다. 광학 탐지 기법은 공격자가 민감 회로부를 재구성하게 하여, 민감 회로부의 기밀성(confidentiality) 및 보안을 해치게 할 수 있다. 광학 탐지 기법은 반도체 소자(100)의 후면(112)으로부터 능동 회로부(116)에 액세스하기 위하여 사용될 수 있는데, 그 이유는 반도체 소자(100)의 전면측(114)과 달리 후면(112)으로부터의 광학 프로브(126)가 임의의 배선 또는 금속화에 의해서 차단되지 않기 때문이다. 본 명세서에 예시된 디바이스에서, 능동 회로부(116)는 소자(100)의 후면(112)보다 반도체 소자의 전면측(114)에 더 가까울 수 있다. 예를 들어, 능동 회로부(116)는 소자(100)의 전면측(114)에서 또는 가까이에서 패터닝될 수 있다. 광학 프로브(126)는 레이저 소스(122), 빔 스플리터(120), 검출기(124), 및 대물 렌즈(118)를 포함한다. 레이저 소스(122)는 레이저 빔을 생성하고 빔 스플리터(120)로 지향시킬 수 있고, 이것은 빔을 대물 렌즈(118)를 통하여 반도체 소자(100)로 지향되는 제 1 컴포넌트 및 미러(128) 및 검출기(124)로 지향되는 제 2 컴포넌트로 분할할 수 있다. 후면 광학 침입 기법은 암호화 키를 취출하고 암호화된 정보를 위험하게 하는 비트스트림 정보를 수집하면서, 회로의 활동을 모니터링하기 위해서도 사용될 수 있다. 레이저 탐지는, 예를 들어 캡슐화해제된 칩을 근적외선(NIR) 레이저로 스캐닝하여 칩 상의 회로를 이미지하고 능동 칩의 파형 정보를 캡쳐하는 것 양자 모두를 수행함으로써 수행될 수 있다. 회로 경로의 천이하는 전자기장에 의해 초래되는, 시간에 걸친 회로 경로의 반사도에서의 분산(variance)을 캡쳐함으로써, 레이저 탐지가 민감한 비트스트림 정보를 캡쳐하고 재구성하기 위하여 사용될 수 있다. 일부 경우에, 레이저 탐지는 칩 내의 민감 트랜지스터 또는 회로들의 특정한 세트를 활성화시키려고 의도될 수 있고, 이들은 이러한 타입의 해킹 도중에 활성화되면 작은 양의 IR을 방출할 수 있고, 이것은 이제 정확한 관심 위치를 해커에게 식별시키기 위하여 캡쳐된다. 일부 경우에, 이러한 공격은 암호화 키를 손상시키기 위해서 사용될 수 있다. 추가적으로, 민감 회로의 이미징은 공격자가 민감 알고리즘 및 다른 데이터를 재구성하게 할 수 있다.
따라서, 광학적인 침입을 방지하는 것은 보안-민감 컴포넌트를 보유한 반도체 칩의 보안을 보장하기 위하여 중요하다. 종래의 기법은 반도체 소자를 보호 케이싱으로 패키징하는 것을 포함할 수 있다. 그러나, 종래의 패키징은 그라인딩, 화학물질 에칭, 및 상대적으로 복잡하지 않고 민감 회로부가 노출되고 광학 탐지에 노출되게 하는 다른 패키지 디캐핑(decapping) 프로세스에 취약할 수 있다. 따라서, 하나 이상의 보호 소자를 반도체 소자, 예를 들어 민감 회로부를 포함하는 능동 회로부(116)를 가지는 능동 칩에 직접 결합함으로써 광학적인 침입에 대한 보호를 포함하는 것이 바람직할 수 있다. 반도체 소자(100), 예컨대 집적된 디바이스 다이 또는 칩은 다른 소자 상에 장착되거나 적층될 수 있다. 예를 들어, 반도체 소자(100)는 캐리어, 예컨대 패키지 기판, 인터포저, 재구성된 웨이퍼 또는 소자 등에 장착될 수 있다. 다른 예로서, 반도체 소자(100)는 다른 반도체 소자(100) 위에 적층될 수 있고, 예를 들어 제 1 집적된 디바이스 다이는 제 2 집적된 디바이스 다이 상에 적층될 수 있다. 일부 구성에서, 기판-관통 비아(TSV)는 반도체 소자(100)의 두께를 통하여 수직으로 연장되어 전기 신호를 반도체 소자(100)를 통해서, 예를 들어 반도체 소자(100)의 제 1 면으로부터 반도체 소자(100)의 반대측의 제 2 면으로 전달할 수 있다.
따라서, 민감한 반도체 칩(100)의 광학 이미징을 방지하기 위하여, 보호 소자가 칩 자체에 통합될 수 있고, 예컨대 차단층(occlusive) 또는 연삭층(abrasive layer)이 민감한 반도체 층 상에 배치된다. 방해층의 직접 결합은 종래의 캡슐화해제 기법에 대하여 유효할 수 있고, 칩의 민감 회로층이 그라인딩 또는 에칭으로부터 노출되는 것을 방지한다. 그러나, 이러한 보호 조치를 와해시키기 위해서 침입 공격이 사용될 수 있다. 진술된 바와 같이, 민감한 반도체 칩을 파괴하기 위하여 많은 기법들이 공격자에 의하여 채용된다. 예를 들어, 해커는 칩을 레이저 탐지함으로써 능동 회로부(116)의 2D 활동 맵을 재생성할 수 있다. 더 나아가, 이미징 공격은 그 안에서 발견된 비트스트림 암호화 정보를 파괴하기 이해서 사용될 수도 있다. 따라서, 본 명세서에서 설명되는 보호 반도체 소자는 반사된 광학 신호(예를 들어 IR)를 차단 또는 개조하여 칩(예를 들어 반도체 소자(100))의 보안을 비접촉식 변조에 대해서 개선하는 것을 돕는다.
도 2는 예시적인 FIB 공격을 예시한다. FIB 공격은 캡슐화해제된 칩을 포커싱된 이온 빔을 사용하여 층별로 삭마할 수 있고, 보호 소자를 노출시켜서 민감한 반도체층을 노출시킨다. 예를 들어, 도 2에 도시된 바와 같이, 목표 배선(204)이 개재된 보호 와이어(202A, 202B)의 삭마에 의하여 노출될 수 있다. 포커싱된 이온 빔을 사용하는 삭마는 칩 및 보호 와이어(202A, 202B)를 통과하여 홀(206)을 깊이 d'을 가지는 원추형 패턴으로 형성할 수 있다. 그러면, FIB는 더 낮은 세기에서 민감 층(예를 들어 와이어(204))의 고정밀도 이미징을 제공하기 위하여 사용될 수 있다. 추가적으로, FIB는 전류 흐름을 유발하고, 민감 회로의 소자들을 연결하는 트레이스들을 절단 또는 변경함으로써, 능동 챕의 기능을 변경하기 위하여 사용될 수 있다. 그러면 공격자가 민감한 반도체층 내의 보호 구조체들을 수정 및/또는 바이패스하게 될 수 있다. 더 나아가, FIB 또는 레이저 프로브는 삭마에 후속하여 비트스트림 정보를 캡쳐하거나 민감한 회로 소자를 이미징하기 위하여 사용될 수 있다.
이러한 침입형 물리적 공격이 있으면, 해커는 IC의 보안-중요 넷(security critical net)에 액세스하고 직접적으로 모니터링하며, 민감 정보를 추출할 수 있다. 이러한 것과 같은 공격은 통상적으로 칩의 전면측에서 일어나지만, 후면에서도 일어날 수 있다.
도 3은 민감한 반도체 칩의 이미징 공격을 와해시키기 위해 채용되는 보호 조치들의 예시적인 예를 보여준다. 도 3에 도시된 바와 같이, 능동 칩(310)은 방해층(305)을 포함하는 보호 칩(300)에 결합될 수 있다(예를 들어, 접착제가 없이 직접 결합됨). 도시된 바와 같이, 보호 칩(300)은 전면측(114)(이것은 후면(112)보다 능동 회로부(116)에 더 가까운 능동 측면을 포함할 수 있음)의 반대편인 능동 칩(310)의 후면(112)에 직접 결합될 수 있다. 일부 구성들에서, 방해층(305)은 레이저 탐지, FIB 또는 능동 칩(310)의 능동 회로층(116)의 다른 해킹 기법, 예컨대 2022 년 7 월 14 일에 출원되고 그 전체 내용이 본 명세서에 포함되는 미국 특허 출원 번호 제17/812,675호에 설명된 것과 같은 기법을 방지하도록 설계되는 광학적-차단층일 수 있다. 위의 도 2에 도시된 바와 같이, 그러면 FIB 공격에 대한 제한된 보호가 제공된다. 동기를 가진 공격자는, 예를 들어 능동 칩(310)의 목표 구역(204)을 식별하고, FIB 공격을 채용하여 칩(310)의 목표 영역(204)을 커버하는 방해층(305)의 일부를 제거하여, 이것이 탐지에 노출되게 할 수 있다.
방해층(305)은 여러 층, 예컨대 절연 재료(343)에 의하여 이격된 복수 개의 금속화된 층(예를 들어 342A,B)을 포함할 수 있다. 일부 실시형태들에서, 금속화된 층(342A,B) 및 개재된 절연 재료(343)는 양 및 음의 단자가 두 개의 예시된 기판-관통 비아(TSV)(330)에 각각 연결된 용량성 회로를 형성한다.
도시된 바와 같이, 결합 계면(315)은 보호 칩(300)의 결합층(340A) 및 능동 칩(310)의 결합층(340B) 사이의 결합을 포함할 수 있다. 직접 결합은 결합층(340A,B)의 비도전성층(341A, 341B)(예를 들어, 유전체 재료)이 서로 직접 연결되는 비도전성 비-접착제 결합을 포함할 수 있다. 도시된 바와 같이, 보호 칩(300)은 능동 칩(310)의 후면(312)에 결합된다. 더 나아가, 방해층(305)이 보호 칩(310)의 결합층(340A) 근처에 위치된다. 일부 실시형태들에서, 직접 결합은 능동 칩(310)의 도전성 콘택 피쳐(350B)가 보호 칩(300)의 대응하는 도전적 콘택 피쳐(350A)에 직접 결합되는, 그리고 능동 칩(310)의 비도전성 구역(예를 들어, 비도전성층(341B))이 보호 칩(300)의 대응하는 비도전성 구역(예를 들어, 비도전성층(341A))에 직접 결합되는 하이브리드 결합을 포함할 수 있다. 더 나아가, 각각의 칩(300, 310)의 결합층(340A, 340B)은 비도전성층(341A, 341B), 예컨대 유전체 층(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화산질물(oxynitrocarbide) 등) 내에 배치된 복수 개의 도전성 콘택 피쳐(350A,B)를 포함할 수 있다 도전성 콘택 피쳐(350A,B)는 도전성 재료, 예를 들어 직접 하이브리드 결합을 위한 구리 예비체(copper prepare)와 같은 금속을 포함할 수 있다. 보호 칩(300)의 도전성 콘택 피쳐(350A)는 능동 칩(310)의 도전성 콘택 피쳐(350B)를 미러링하고 및/또는 대응하도록 구성될 수 있다. 패드들은 보호 칩과 능동 칩 사이에 전기적 및/또는 기계적 연결을 제공할 수 있다. 본 명세서에서 사용될 때, 패드는 기판 관통 비아(TSV)(330) 또는 수직 상호연결(330)의 노출된 단부(예를 들어, 패드(350A)라고 명명됨) 또는 필드 구역 내에 적어도 부분적으로 임베딩된 이산 패드(예를 들어, 패드(350B)라고 명명됨)를 포함할 수 있다.
일부 경우에, 능동 칩(310)은 보호 칩(300)의 개조를 검출하도록 구성될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 보호 칩(300)은, 능동 칩(310)이 방해층(305)으로부터 재료를 제거함으로써 초래된 보호 칩(300)의 속성에 대한 변화를 감지하게 할 수 있는 기판-관통 비아(TSV)(330)에 의하여 능동 칩(310)의 능동 회로부(116)에 전기적으로 연결될 수 있다. 일부 실시형태들에서, 보호 칩(300)은 직접 하이브리드 결합 또는 다른 상호연결 기술을 통하여 능동 칩(310)에 전기적으로 연결될 수 있다. 능동 칩(310)은 보호 칩 내에 구축된 방해층(305) 또는 다른 구조체의 저항 또는 커패시턴스를 측정하도록 구성될 수 있다. 방해층(305) 또는 구조체에 대한 실질적인 변화가 일어나면, 능동 칩(310)은 이제 이러한 변화를 감지하고 민감한 회로 소자를 디스에이블할 수 있다. 그러나, FIB 공격은 매우 정밀할 수 있고, FIB에 의해 삭마된 방해층(305)의 및 부분은 방해층(305)의 전기적 속성에 측정가능한 변화를 생성하기에는 너무 작을 수 있다. 본 개시물의 실시형태는, 보안-민감 회로부 또는 회로 소자를 포함할 수 있는 능동 칩(310)에 직접 결합되는, 침입 공격에 대한 저항성을 가지는 보호층을 포함하는 보호 칩(300)을 포함하는 결합 구조체에 직결된다.
도 4a는 민감한 반도체 칩(100)을 광학식 및/또는 침입식 FIB 공격을 채용하는 복잡한 침입으로부터 보호하는 것에 대한 다른 솔루션의 단점을 해결하는 것에 직결되는 본 개시물의 예시적인 실시형태를 예시한다. 도 4a 및 도 4b에 도시된 바와 같이, 본 개시물의 실시형태는 보호 회로층(410)을 포함하는 보호 칩(300)을 포함할 수 있고, 보호 칩(300)은 능동 칩(310)에(예를 들어, 칩(310)의 후면(112) 에) 직접 결합된다. 보호 회로층(410)은 보호 소자 및/또는 반도체 소자의 능동 회로부로의 외부 액세스를 검출 또는 저지하도록 구성될 수 있다. 일부 실시형태들에서, 예를 들어 도 4b에 도시된 바와 같이, 개시된 실시형태는, 능동 칩(310)의 능동 회로부(116)를 보호하기 위하여 능동 칩(310)에(예를 들어, 칩(310)의 후면(112)에) 직접 결합될 수 있는 보호 칩(300) 내에 형성된, 방해층(305) 및 별개의 보호 회로층(410)을 포함할 수 있다. 능동 회로부(116)는 도시된 실시형태에서의 능동 칩(310)의 전면측(114)에 가깝게 위치된다. 전술된 바와 같이, 비-결합된 보호 구조체는 상대적으로 쉬운 제거 기법, 예컨대 그라인딩 또는 에칭을 통한 제거에 취약할 수 있다. 그러므로, 보호 칩(300) 및 능동 칩(310)을 결합 구조체 내에 포함하는 것이 바람직할 수 있다.
일부 실시형태들에서, 결합 계면(315)은 보호 칩(300)의 결합층(340A) 및 능동 칩(310)의 결합층(340B) 사이의 결합을 포함할 수 있고, 이것은 예시된 실시형태에서 칩(310)의 후면(112)에 형성되거나 후면을 또는 적어도 부분적으로 형성하도록 형성될 수 있다. 일부 실시형태들에서, 직접 결합은 소자의 비도전성 재료(들)(예를 들어, 유전체 및/또는 반도체 재료(341AB))가 서로 직접 결합되는 비도전성 비-접착제 결합을 포함할 수 있다. 도시된 실시형태에서, 직접 결합은 능동 칩(310)의 도전성 콘택 피쳐 또는 패드(350A)가 보호 칩(300)의 대응하는 도전적 콘택 피쳐(350B)에 직접 결합되는, 그리고 능동 칩(310)의 비도전성 구역(예를 들어, 결합층(340B))이 보호 칩(300)의 대응하는 비도전성 구역(예를 들어, 결합층(340A))에 직접 결합되는 하이브리드 결합을 포함할 수 있다. 도 4a에 도시된 바와 같이, 각각의 칩의 결합층(315)은 비도전성 재료 내에 배치된 복수 개의 콘택 패드(350), 예컨대 비도전성 또는 유전체 층(341)(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화산질물 등)을 포함할 수 있다. 콘택 패드(350)는 도전성 재료, 예를 들어 구리와 같은 금속을 포함할 수 있다. 이러한 실시형태에서, 보호 칩(300)의 콘택 패드(350)는 능동 칩(310)의 콘택 패드(350)를 미러링하고 및/또는 대응하도록 구성될 수 있다. 패드(350)는 보호(300) 및 능동 칩(310) 사이에 전기적 및/또는 기계적 연결을 제공할 수 있다. 이와 유사하게, 능동 칩(350)의 결합층(315)의 콘택 패드(350)는 능동 칩(310)의 능동 회로부(116)에 TSV(330)를 통하여 연결될 수 있다. 보호 칩(300)의 콘택 패드(350A)를 능동 칩(310)의 대응하는 콘택 패드(350B)에 결합함으로써, 일부 실시형태들에서 결합 구조체는 따라서 능동 칩(310)의 능동 회로부(116) 및 보호 칩(300)의 및 하나 이상의 층 사이에 전기적 연결을 가질 수 있다. 예를 들어, 보호 칩(300)은 보호 회로층(410) 및 결합층(315)의 콘택 패드(350) 사이에 전기적 연결을 제공하는 수직 커넥터(예를 들어 수직 상호연결)(360)을 가질 수 있다. 그러면, 보호 칩(300)의 보호 회로층(410)은 TSV(330)를 통하여 결합 계면을 거쳐서 능동 칩(310)의 능동 층(116)과 통신하도록 구성될 수 있다.
도 4a에 도시된 바와 같이, 보호 칩(300)은 보호 회로층(410)을 포함할 수 있다. 본 명세서에서 설명되는 보호 회로층(410)은 보호 칩(300) 및 능동 칩(310)의 능동 회로부(116) 중 적어도 하나로의 외부 액세스를 검출 또는 저지 하도록 구성될 수 있다. 일부 실시형태들에서, 예를 들어 보호 회로층(410)은, 능동 칩(310)에 기능성 처리를 제공하지 않지만, 칩(310)의 능동 회로부(116)를 보호하기 위하여 해커에 의한 침입을 검출하도록 구성될 수 있는 회로부, 예컨대 쓰로우-어웨이(throw-away) 로직을 포함할 수 있다. 이러한 실시형태에서, 보호 회로층(410) 내의 회로부는 민감한 능동 회로부의 외관을 모방하도록 구성될 수 있다. 예를 들어, 보호 칩(300)은 공격자의 시간을 낭비시키고 능동 칩(310)의 민감 영역을 식별하기 위하여 요구되는 분석을 연장시키기 위한 비-민감 회로를 포함하는 보호 회로층(410)을 포함할 수 있고, 이것은 칩(310)의 능동 회로부(116)로의 외부 액세스를 저지할 수 있다. 본 명세서에 도시된 보호 칩(300)의 보호 회로층(410)은 능동 회로층을 포함할 수 있다. 이러한 실시형태에서, 능동 보호 회로층(410)은 적어도 하나의 트랜지스터, 예를 들어 복수 개의 트랜지스터를 포함할 수 있다. 이러한 실시형태에서, 보호 회로층(410)은 능동 칩(310)에 추가적인 비-민감 기능성을 제공하기 위한 회로를 포함할 수 있다. 일부 실시형태들에서, 보호 칩(300) 상의 보호 회로층(410) 내의 저렴한 능동 회로부는, 레이저 프로브가 보호되어야 하는 능동 칩(310)으로부터가 아니라 보호 칩(300) 상의 보호 회로층(410) 내의 저렴한 저-로직 회로부에 의하여 반영될 때에, 광학 공격에게 허위(misleading) 또는 혼동(confusing) 데이터를 제공할 수 있고, 이것이 칩(310)로의 외부 액세스를 저지할 수 있다. 이러한 실시형태에서, 능동 칩(310)까지 드릴링하여 내려가기 위하여 FIB를 채용하는 공격자는, 보호 칩(300)의 개재된 보호 회로층(410)을 삭마함으로써 능동 칩(310)이 디스에이블되거나 오동작하게 할 수 있다. 보호 회로층(410)의 하나 이상의 트랜지스터가 파괴되거나 그렇지 않으면 변경된다면, 보호 회로부(410)는 외부 액세스를 검출할 수 있고 침입을 표시하는 경고를 칩(310)의 능동 회로부(116)로 송신할 수 있다. 이에 응답하여, 능동 칩(310)은 칩(310)의 기능성을 디스에이블하고, 능동 회로부(116)가 자폭되거나 비활성화되게 하거나, 그렇지 않으면 회로부(116)로의 외부 액세스를 방지하게 할 수 있다. 일부 실시형태들에서, 보호 회로층(410)은 능동 칩(310)의 능동 회로부(116)로 신호 또는 피드백을 제공하도록 구성되는 능동 회로부를 포함할 수 있다. 이러한 실시형태에서, FIB로부터의 삭마를 통하여 보호층(410) 내로 도입된 임의의 오차는 보호층(410)으로부터의 신호가 중단되거나 변하게 할 수 있고, 능동 칩(310)에게 보호 칩(300)이 변조되었다고 경고한다. 예를 들어, 보호층(410)은 능동 칩(310)에게 암호화된 타이밍 신호를 제공하도록 구성된 능동 회로부를 포함할 수 있다. 암호화된 타이밍 신호가 외부 침입 시도에 의하여 수정되면, 능동 칩(310)은 외부 액세스에 대해서 경고될 수 있다.
예시된 실시형태에서, 보호 회로층(410)의 능동 회로부는 하나 이상의 트랜지스터를 포함할 수 있다. 다양한 실시형태들에서, 능동 칩(310)의 동작 처리 회로부는 능동 칩(310) 내에 사용되는 트랜지스터를 형성하기 위한 진보된 프로세스를 사용할 수 있는 반면에, 보호 칩(300)의 능동 회로부(예를 들어, 보호 회로층(410) 내에 있음)는 비용이 저렴하고 덜 진보된 처리 기술을 사용하여 제작될 수 있는데, 그 이유는 보호 칩(300)이 진보된 회로부에 대한 필요성이 없이 기본적인 기능성만을 활용할 수 있기 때문이다. 일 예로서, 능동 칩(310)의 동작 처리 회로부(116)는 진보된 프로세스, 예컨대 진보된 22nm-미만 노드 프로세스를 사용할 수 있다. 대조적으로, 보호 소자(300) 또는 칩의 보호 회로층(410)의 능동 회로층은 더 큰 피쳐 사이즈, 예컨대 65nm 이상과 같은 레거시 노드 프로세스를 사용하는 트랜지스터를 포함할 수 있다. 예시된 실시형태에서, 보호 회로층(410)은 보호 소자(300)의 몸체부 내에 배치될 수 있다(예를 들어, 그 안에 전부 배치될 수 있음). 일부 실시형태들에서, 보호 소자(300) 내의 트랜지스터는 보호 칩(300)이 변조된 경우에 능동 칩(310)에게 경고를 제공하는 역할을 할 수 있다. 일부 실시형태들에서, 보호 소자(300)의 보호 회로층(410) 내의 능동 회로부(예를 들어, 하나 이상의 트랜지스터를 포함함)는 능동 칩(310)의 민감 회로부(116)의 동작 또는 기능을 정상적인 방식으로 개시하거나 중단하게 할 수 있다. 따라서, 보호 회로부(410)는 FIB로부터의 삭마(ablative) 공격을 저지한다. 방해층(305) 및 보호 회로층(410)에서 사용되는 재료를 포함하는, 보호 칩(300)내에서 사용되는 보호 재료는, 2020 년 4 월 9 일에 출원된 미국 특허 출원 번호 제16/844,932호, 2020 년 4 월 9 일에 출원된 미국 특허 출원 번호 제16/844941호, 2020 년 5 월 22 일에 출원된 미국 특허 출원 번호 제16/881621호, 및 2020 년 4 월 10 일에 출원된 미국 특허 출원 번호 제16/846177호에 설명된 보호 재료를 비한정적으로 포함할 수 있는데, 이들 각각의 전체 내용은 그들의 전체로서 모든 목적을 위하여 본 명세서에서 원용에 의해 통합된다.
도 4b에 도시된 바와 같이, 보호 칩(300)은 보호 회로층(410)으로부터 수직으로 분리되고 이격된 방해층(305)을 더 포함할 수 있다. 일부 실시형태들에서, 방해층(305)은 층(305)이 레이저 프로브의 방사선에 대해 불투명해지게 하는, 절연층(343)에 의해 분리된 복수 개의 금속화 층(342A,B)을 포함할 수 있다. 다른 실시형태들에서, 방해층(305)은 광학 필터를 포함할 수 있다. 민감한 칩을 분석하는 비용이 올라가게 하기 위하여, 분석 프로세스를 늦추기 위해서 공격자에게 허위 또는 혼동 데이터를 제공하는 것이 바람직할 수 있다. 광학 신호를 단순히 차단하는 것 대신에, 따라서 신호를 변경하는 것이 유익할 수 있다. 광학 필터는 광학 신호를 변경하기 위해서 사용될 수 있다. 예를 들어, 일부 실시형태들에서 광학 필터는 굴절성 필터를 포함할 수 있다. 이러한 실시형태에서, 방해층(305)은 공격자의 레이저 프로브가 부정확한 측정치를 생성하게 할 수 있다. 본 명세서에서 원용에 의해 통합되는 미국 출원 번호 제17/812,675호에서 설명되는 바와 같이, 방해층은 인입하는 빔 또는 인출되는 빔의 방향을 변경하고(예를 들어 굴절시킴), 빔을 포커싱 또는 디포커싱하며(예를 들어 렌즈처리함(lensing)), 빔을 산란시키고, 빔을 확산시키고, 빔을 회절시키고(예를 들어, 격자), 빔을 위상/파장 천이시키는 등을 할 수 있다. 따라서, 금속화층(metallization layer; 342A,B)은 민감 회로부를 해킹하기 위하여 시도할 때에 활용되는 입사 광을 차단 또는 수정하는 광-차단 또는 광-수정 재료를 가리킨다.
일부 실시형태들에서, 도 4b의 실시형태에서 도시된 바와 같이, 보호 칩(300)의 결합층(315)의 연결성 콘택 패드 또는 피쳐(예를 들어(350A))는 반도체-관통 비아 수직 커넥터(360)에 의하여 보호 칩(300)의 하나 이상의 차단층에 더 연결될 수 있다. 추가적으로 또는 대안적으로, 도 4b에 도시된 바와 같이, 보호 칩(300)의 방해층(305)은 능동 칩(310)의 능동 층(116) 및/또는 보호 칩(300)의의 보호 회로층(410)에 연결될 수 있다. 예를 들어, 보호 칩(300)의 방해층(305)은 하나 이상의 수직 상호연결(360)에 의하여 보호 칩(300)의 보호층(410)에 전기적으로 연결될 수 있다.
도 4b는 능동 칩 내에 형성된 콘택 패드(350A, 350B) 및 TSV(330)를 이용하여 능동 칩(310)의 회로부(116)에 전기적으로 연결된 방해층(305)을 보여준다. 일부 실시형태들에서, 방해층(305)은 검출 회로를 더 포함할 수 있다. 이러한 실시형태에서, 능동 칩(310)은 방해층(305) 내의 검출 회로의 하나 이상의 속성에 대한 변화에 대하여 TSV(330)를 통하여 응답하도록 구성될 수 있다. 일부 실시형태들에서, 검출 회로는 보호 칩(300)의 방해층(305) 또는 방해층(305)의 일부의 저항의 검출이 가능해지게 하도록 구성될 수 있다. 추가적으로 또는 대안적으로, 검출 회로는 보호 칩(300)의 방해층(305) 또는 방해층(305)의 일부의 커패시턴스의 검출이 가능해지게 하도록 구성될 수 있다. 이러한 실시형태에서, 능동 칩(310)은 보호 칩(300)의 충분히 큰 부분의 제거에 응답할 수 있을 수 있다. 예를 들어, FIB 프로브는 보호 칩(300)의 방해층(305)의 일부를 삭마하여 능동 칩(310)의 민감한 반도체층을 노출시키기 위하여 사용될 수 있다. 보호 칩(300)의 이러한 부분을 제거함으로써, FIB는 보호 칩(300)의 방해층(305)의 커패시턴스 및/또는 저항 또는 임피던스를 검출 회로에 의해 검출가능한 정도까지 변경할 수 있다. 이러한 실시형태에서, 능동 칩(310)은 보호 칩(300)의 방해층(305)에 대한 변화를 검출하면 셧다운되도록 구성될 수 있다. 추가적으로 또는 대안적으로, 능동 칩(310)은 보호 칩(300)의 방해층(305)에 대한 변화를 검출하면 경고 신호를 방출하도록 구성될 수 있다. 보호 칩(300)의 방해층(305)은 추가적인 수직 커넥터(360)에 의하여 보호 칩(300)의 보호 회로층(410)에 추가적으로 또는 대안적으로 연결될 수 있다. 이러한 실시형태에서, 보호 칩(300)의 보호층(410)은 보호 칩(300)의 방해층(305)의 속성에 대한 변화에 응답하도록 더 구성될 수 있다. 일부 실시형태들에서, 보호 칩(300)의 보호 회로층(410)은 보호 칩(300)에 대한 변화가 검출되면 능동 칩(310)을 디스에이블하도록 구성될 수 있다.
도 4b에 도시된 바와 같이, 보호 칩(300)의 방해층(305)은 보호 칩(300)의 보호층(410) 및 능동 칩(310)의 능동 층(116) 사이에 배치될 수 있다. 이러한 것은 오직 예를 들기 위한 것이라는 것이 당업자에 의하여 이해되어야 한다. 다른 실시형태들에서, 보호 칩(300)의 보호층(410)은 보호 칩(300)의 방해층(305) 및 능동 칩(310)의 능동 층 사이에 배치될 수 있다. 더 나아가, 일부 실시형태들에서 보호 칩(300)은 여러 보호층(410)을 가질 수 있다. 추가적으로 또는 대안적으로, 보호 칩(300)은 다수의 방해층(305)을 가질 수 있다. 이러한 실시형태에서, 층들은 보호 칩(300) 내에 임의의 순서로 배치될 수 있다. 도시된 바와 같이, 보호 칩(300)은 능동 칩(310)의 후면(112)에 결합된다. 일부 실시형태들에서, 보호 소자(300)의 보호 회로층(410) 및 보호 소자(300)의 방해층(305)은 결합 계면(315)을 가로지르는 방향을 따라서 서로 이격된다(즉, 거리 d). 일부 실시형태들에서, 방해 층(305)은 보호 칩(300), 능동 칩(310) 중 어느 하나, 또는 양자 모두 상에 위치될 수 있다.
도 5는 보호 칩(300)의 구성에서의 추가적인 고려사항을 예시한다. 좀 더 상세하게 전술되는 바와 같이, FIB의 정밀도는 공격자가 방해 재료의 검출가능한 부분을 삭마하지 않고서 결합 구조체의 방해층(305)을 통해서 드릴하게 할 수 있다. 그러나, FIB의 종횡비는 매우 좁다. 결과적으로, 위의 도 2에 도시된 바와 같이, FIB는 초점으로부터의 거리가 증가함에 따라서 넓어진다. 도 5에 도시된 바와 같이, FIB 공격이 검출가능하도록 보장하기 위하여, 일부 실시형태들에서 보호 칩(300)의 방해층(305)은 능동 칩(310)의 민감한 반도체층(116)으로부터 최소 거리(즉, D)에 배치될 수 있는데, 거리 D는 결합 계면(315)을 가로지르는 거리를 기술한다. 이것은, 능동 칩(310)의 일부를 노출시키기 위해서 사용되는 FIB 공격이 보호 칩(300)의 방해층(305)의 충분한 재료를 삭마하여 검출가능하게 할 것이라는 것을 보장할 수 있다. 일부 실시형태들에서, 보호 소자(300)의 방해층(305) 및 반도체 소자 또는 능동 칩(310)의 능동 회로부(116) 사이의 간극 또는 거리 D는 적어도 20 마이크로미터이다. 일부 실시형태들에서, 거리 D는 20 마이크로미터 내지 100 마이크로미터일 수 있고, 예를 들어 50 마이크로미터 내지 100 마이크로미터일 수 있다. 일부 양태들에서, 거리 D는 100 마이크로미터 내지 500 마이크로미터일 수 있다. 일부 실시형태들에서, 보호 칩(300)은 능동 회로층을 포함하는 보호 회로층(410)을 더 포함할 수 있다. 이러한 실시형태에서, 보호 소자(300)는 능동 칩(310)에 추가적인 비-민감 기능성을 제공하기 위한 회로를 포함할 수 있다. 더 나아가, 일부 다른 실시형태들에서 보호 칩(300)은 여러 방해층(305)을 포함할 수 있다. 상단 방해층(305) 및 능동 칩(310)의 능동 층(116) 사이의 거리를 추가하는 것에 추가하여, 이러한 실시형태 FIB 공격은 능동 칩(310)의 민감한 반도체층(예를 들어, 능동 회로부(116))을 노출시키기 위해서 다수의 방해층(305)을 통해서 삭마할 필요가 있을 것이다. 따라서, 다양한 실시형태들에서 보호 칩(300)의 방해층(305)은 능동 칩(310)의 반도체 층으로부터 최소 거리에 배치될 수 있는데, 그 이유는 거리 D가 증가되면 보호 칩(300)의 삭마도 증가되도록 요구되기 때문이다. 보호 소자 내에 보호 회로부(예를 들어, 트랜지스터를 포함하는 능동 회로부 및/또는 커패시터와 같은 수동 회로부)를 포함하는 것의 장점은, 이것이 모조자로 하여금 보호 소자의 재료를 삭마할 때에 더 큰 구멍을 만들게 강제할 수 있다는 것이고, 이것은 이제 능동 칩(310)으로의 경고가 트리거링될 가능성을 높일 것이다.
비록 본 명세서에서 예시된 실시형태(예를 들어 도 3 내지 도 5)가 반도체 소자(310)의 후면(112)에 결합된 보호 소자(300)를 보여주지만, 다른 실시형태들에서는 보호 소자(300)가 추가적으로 또는 대안적으로 전면측(314)에 결합되어 회로부의 전면측 보호를 제공할 수 있다. 따라서, 일부 실시형태들에서, 결합 구조체는 제 2 결합 계면(315)을 따라서 접착제가 없이 상기 반도체 소자(310)의 전면측에 직접 결합되는 제 2 보호 소자(300)를 포함할 수 있고, 제 2 보호 소자(300)는, 적어도 상기 반도체 소자(310)의 전면측(114)으로의 외부 액세스를 방지하도록 구성된 제 2 방해층(305) 및 상기 보호 소자 내(300)에 배치되는 제 2 보호 회로층(410)을 포함하며, 상기 보호 회로층(410)은 상기 반도체 소자(300)의 전면측(114)으로의 외부 액세스를 검출 또는 저지하도록 구성된다.
직접 결합 및 직접 결합 구조체의 예
본 명세서에서 개시된 다양한 실시형태는 두 개의 소자가 개재된 접착제가 없이 서로에 직접 결합될 수 있는 직접 결합 구조체에 관한 것이다. 두 개 이상의 반도체 소자(예컨대 집적된 디바이스 다이, 웨이퍼 등, 예를 들어 소자들(300, 310))은 서로 스택되거나 결합되어 결합 구조체를 형성할 수 있다. 하나의 소자의 도전성 콘택 패드 또는 패드(예를 들어, 350A,B)는 다른 소자의 대응하는 도전성 콘택 패드 피쳐(예를 들어, 350A,B)에 전기적으로 연결될 수 있다. 임의의 적절한 개수의 소자가 결합 구조체 내에 적층될 수 있다.
일부 실시형태들에서, 소자들은 접착제가 없이 서로 직접 결합된다. 다양한 실시형태들에서, 제 1 소자(예를 들어, 보호 또는 차단 소자)의 비전도성 또는 유전체 재료(예를 들어, 341A)는 접착제가 없이, 제 2 소자(예를 들어, 능동 칩)의 대응하는 비도전성 또는 유전체 필드 구역(350A,B, 341B)에 직접 결합될 수 있다. 비도전성 재료는 제 1 소자의 비도전성 결합 구역 또는 결합층이라고 불릴 수 있다. 일부 실시형태들에서, 제 1 소자의 비도전성 재료는 부도체-부도체(예를 들어, 유전체-유전체) 결합 기법을 사용하여 제 2 소자의 대응하는 비도전성 재료에 직접 결합될 수 있다. 예를 들어, 유전체-유전체 결합은 적어도 미국 특허 번호 제9,564,414호, 제9,391,143호 및 제10,434,749호에 개시된 직접 결합 기법을 사용하여 접착제가 없이 형성될 수 있는데, 이들 각각의 전체 내용은 그 전체로서 모든 점에서 원용에 의해 본 명세서에 통합된다.
다양한 실시형태들에서, 하이브리드 직접 결합은 개재된 접착제가 없이 형성될 수 있다. 예를 들어, 유전체 결합면은 높은 평활도가 되도록 연마될 수 있다. 결합면은 세척되고 플라즈마 및/또는 에천트에 노출되어 표면을 활성화시킬 수 있다. 일부 실시형태들에서, 표면은 활성화 이후에 또는 활성화 도중에(예를 들어, 플라즈마 및/또는 에칭 프로세스 도중에) 종들(species)로 종결될 수 있다. 이론적으로는 한정되지 않으면서, 일부 실시형태들에서는 활성화 프로세스가 결합면에서의 화학적 결합을 깨기 위해서 수행될 수 있고, 종단 프로세스는 직접 결합 도중에 결합 에너지를 개선하는 추가적인 화학 종을 결합면에 제공할 수 있다. 일부 실시형태들에서, 활성화 및 종단은 동일한 단계에서, 예를 들어 표면을 활성화 및 종단하기 위한 플라즈마 또는 습식 에천트에 의해 제공된다. 다른 실시형태들에서, 결합면은 별개의 처리에서 종단되어 직접 결합을 위한 추가적인 종을 제공할 수 있다. 다양한 실시형태들에서, 종단하는 종들은 질소를 포함할 수 있다. 더 나아가, 일부 실시형태들에서, 결합면은 불소에 노출될 수 있다. 예를 들어, 층 및/또는 결합 계면 근처에는 하나 또는 다수의 불소 피크가 존재할 수 있다. 따라서, 직접 결합된 구조체에서는, 두 유전체 재료들 사이의 결합 계면은 높은 질소 함량 및/또는 불소 피크를 가지는 매우 부드러운 계면을 결합 계면에 포함할 수 있다. 활성화 및/또는 종단 처리의 추가적인 예는 미국 특허 번호 제9,564,414호; 제9,391,143호; 및 제10,434,749호 전체에서 발견될 수 있는데, 이들 각각의 전체 콘텐츠는 그 전체로서 그리고 모든 점에서 본 명세서에서 원용에 의해 통합된다.
다양한 실시형태들에서, 제 1 소자의 도전성 콘택 패드는 제 2 소자의 대응하는 도전성 콘택 패드에 직접 결합될 수도 있다. 예를 들어, 전술된 바와 같이 형성된 직접 공유 결합된 유전체-유전체 표면들을 포함하는 결합 계면(예를 들어, 315)을 따라서 도체-도체 직접 결합을 제공하기 위하여 하이브리드 결합 기법이 사용될 수 있다. 다양한 실시형태들에서, 도체-도체(예를 들어, 콘택 패드-콘택 패드) 직접 결합 및 유전체-유전체 하이브리드 결합은 적어도 미국 특허 번호 제9,716,033호 및 제9,852,988호에 개시된 직접 결합 기법을 사용하여 형성될 수 있고, 이들 각각의 전체 내용은 본 명세서에서 그 전체로서 그리고 모든 점에서 통합된다.
예를 들어, 전술된 바와 같이, 유전체 결합면들이 형성되고 개재된 접착제가 없이 서로 직접 결합될 수 있다. 도전성 콘택 패드(비도전성 유전체 필드 구역에 의해 둘러싸일 수 있음)도 개재된 접착제가 없이 서로 직접 결합될 수 있다. 일부 실시형태들에서, 각각의 콘택 패드는 유전체 필드 또는 비도전성 결합 구역의 외면(예를 들어, 상면) 아래로 함몰될 수 있고, 예를 들어 30 nm 미만, 20 nm 미만, 15 nm 미만, 또는 10 nm 미만으로 함몰되고, 예를 들어 2 nm 내지 20 nm의 범위 내로, 또는 4 nm 내지 10 nm의 범위 내로 함몰된다. 일부 실시형태들에서, 비도전성 결합 구역은 실온에서 접착제가 없이 서로 직접 결합되고, 그 후에 결합된 구조체가 어닐링될 수 있다. 어닐링 시에, 콘택 패드는 확장되고 서로 접촉해서 금속-금속 직접 결합을 형성할 수 있다. 유용하게도, San Jose, CA의 Xperi 사로부터 상업적으로 입수가능한 직접 결합 상호연결, 또는 DBI® 기법과 같은 하이브리드 결합 기술을 사용하면, 직접 결합 계면을 통하여 예를 들어, 규칙적 어레이에 대한 작거나 미세한 피치를 가지는 높은 밀도의 패드들이 가능해질 수 있다. 일부 실시형태들에서, 본딩 패드들, 또는 결합된 소자들 중 하나의 결합면 내에 임베딩된 도전성 트레이스들의 피치는 40 마이크론 미만 또는 10 마이크론 미만 또는 심지어 2 마이크론 미만일 수 있다. 일부 애플리케이션의 경우, 본딩 패드의 치수 중 하나에 대한 본딩 패드의 피치의 비율은 5 미만 또는 3 미만이고, 바람직하게는 가끔 2 미만이다. 다른 애플리케이션에서는, 결합된 소자들 중 하나의 결합면 내에 임베딩된 도전성 트레이스의 폭은 0.3 내지 3 마이크론의 범위를 가질 수 있다. 다양한 실시형태들에서, 콘택 패드 및/또는 트레이스는 구리를 포함할 수 있지만, 다른 금속들도 적합할 수 있다.
따라서, 직접 결합 프로세스에서, 제 1 소자는 제 2 소자에 개재된 접착제가 없이 직접 결합될 수 있다. 일부 구성에서, 제 1 소자는 개별화된 집적된 디바이스 다이 또는 개별화된 보호 소자와 같은 개별화된 소자를 포함할 수 있다. 다른 배치구성에서는, 제 1 소자가 개별화되면 복수 개의 통합된 디바이스 다이를 형성하는 복수 개의(예를 들어, 수 십 개, 수 백 개, 또는 그 이상) 디바이스 구역을 포함하는 캐리어 또는 기판(예를 들어, 웨이퍼)을 포함할 수 있다. 제 2 소자는 개별화된 집적 디바이스 다이와 같은 개별화된 소자를 포함할 수 있다. 다른 구성에서, 제 2 소자는 캐리어 또는 기판(예를 들어, 웨이퍼)을 포함할 수 있다.
본 명세서에서 설명되는 바와 같이, 제 1 및 제 2 소자는 접착제가 없이 서로에 직접 결합될 수 있는데, 이것은 증착 프로세스와 다른 것이다. 하나의 애플리케이션에서, 결합된 구조체 내의 제 1 소자의 폭은 제 2 소자의 폭과 유사하다. 일부 다른 실시형태들에서, 결합된 구조체 내의 제 1 소자의 폭은 제 2 소자의 폭과 다르다. 이와 유사하게, 결합된 구조체 내의 더 큰 소자의 폭이나 면적은 더 작은 소자의 폭이나 면적보다 적어도 10% 더 클 수 있다. 따라서, 제 1 및 제 2 소자는 증착되지 않은 소자들을 포함할 수 있다. 더 나아가, 증착된 층들과 달리, 직접 결합된 구조체는 나노보이드(nanovoid)가 존재하는 결합 계면을 따라서 결함 구역을 포함할 수 있다. 나노보이드는 결합면의 활성화(예를 들어, 플라즈마에 노출됨)에 기인하여 형성될 수 있다. 전술된 바와 같이, 결합 계면은 활성화 및/또는 마지막 화학적 처치 프로세스로부터 유발된 재료들의 농축물(concentration)을 포함할 수 있다. 예를 들어, 활성화를 위해서 질소 플라즈마를 활용하는 실시형태들에서, 질소 피크가 결합 계면에 형성될 수 있다. 활성화를 위해서 산소 플라즈마를 활용하는 실시형태들에서는 산소 피크가 결합 계면에 형성될 수 있다. 일부 실시형태들에서, 결합 계면은 실리콘 산화질화물, 실리콘 옥시카르보질화물(oxycarbonitride), 또는 실리콘 카르보질화물(carbonitride)을 포함할 수 있다. 본 명세서에서 설명되는 바와 같이, 직접 결합은 공유 결합을 포함할 수 있고, 이것은 반데르 발스 결합보다 더 강하다. 결합층은 높은 평활도로 평탄화된 연마된 표면을 더 포함할 수 있다.
다양한 실시형태들에서, 콘택 패드 사이의 금속-금속 결합들은 구리 알갱이들이 결합 계면을 가로질러 서로의 내부로 성장하도록 결합될 수 있다. 일부 실시형태들에서, 구리는 결합 계면을 통과하는 개선된 구리 확산을 위한 결정면(crystal plane)을 따라서 배향된 알갱이들을 가질 수 있다. 결합된 콘택 패드에 또는 그 근처에 비도전성 결합 구역들 사이에 실질적으로 갭이 존재하지 않도록, 결합 계면은 결합된 콘택 패드의 적어도 일부를 향해 실질적으로 전체적으로 연장될 수 있다. 일부 실시형태들에서는, 베리어층이 콘택 패드(예를 들어, 구리를 포함할 수 있음) 아래에 제공될 수 있다. 그러나, 다른 실시형태들에서는, 예를 들어 US 2019/0096741에 설명된 바와 같이 콘택 패드 아래에 베리어층이 존재하지 않을 수도 있는데, 이것은 본 명세서에서 그 전체로서 그리고 모든 점에서 통합된다.
일 양태에서, 결합 구조체가 제공된다. 결합 구조체는 능동 회로부(예를 들어, 116)를 포함하는 반도체 소자를 포함한다. 결합 구조체는 결합 계면을 따라서 접착제가 없이 반도체 소자에 직접 결합된 보호 소자를 더 포함한다. 보호 소자는 능동 회로부의 적어도 일부로의 외부 액세스를 억제하도록 구성되는 방해층(즉, 305)을 포함한다. 추가적으로 또는 대안적으로, 보호 소자는 그 안에 배치된 보호 회로층(예를 들어, 410)을 더 포함할 수 있고, 보호 회로층은 보호 소자, 반도체 소자의 능동 회로부, 또는 양자 모두로의 외부 액세스를 검출 또는 저지하도록 구성된다.
일부 실시형태들에서, 보호 소자의 방해층 및 반도체 소자의 능동 회로부는 결합 계면에 상대적으로 서로 이격된다. 일부 실시형태들에서, 상기 보호 소자의 방해층과 상기 반도체 소자의 능동 회로부 사이의 간극은 50 마이크로미터 내지 100 마이크로미터이다. 일부 실시형태들에서, 보호 소자보호 회로층 및 보호 소자의 방해층은 결합 계면을 가로지르는 방향을 따라서 서로 이격된다. 일부 실시형태들에서, 보호 회로층과 보호 소자의 방해층 사이의 간극은 적어도 20 마이크로미터이다. 일부 실시형태들에서, 상기 보호 소자의 보호 회로층은 상기 보호 소자의 방해층과 상기 결합 계면 사이에 배치된다. 일부 실시형태들에서, 보호 소자의 방해층은 보호 소자의 보호 회로층 및 결합 계면 사이에 배치된다. 일부 실시형태들에서, 상기 보호 소자의 방해층은, 상기 방해층의 표면에 평행한 평면에서의 상기 반도체 소자의 미리 규정된 영역을 차단하도록 구성된 차단층(occlusive layer)을 포함한다. 일부 실시형태들에서, 보호 소자는 반도체 소자의 결합층에 직접 결합된 결합층을 포함한다. 일부 실시형태들에서, 보호 소자의 결합층은 보호 소자의 결합층의 금속화 패턴의 적어도 일부와 매칭되는 패턴으로 금속화된다. 일부 실시형태들에서, 상기 반도체 소자의 결합층은 비도전성층 내에 배치된 다수의 콘택 패드를 포함하고, 상기 보호 소자의 결합층은 상기 반도체 소자의 콘택 패드에 직접 결합된 비도전성층 내에 배치된 다수의 콘택 패드를 포함한다. 일부 실시형태들에서, 보호 소자의 결합층 및 보호 소자의 보호 회로층은 하나 이상의 수직 상호연결(예를 들어, 360)을 통하여 연결된다. 일부 실시형태들에서, 상기 보호 소자의 방해층은 상기 보호 소자의 외부 액세스를 검출하도록 구성된 검출 회로를 포함한다. 일부 실시형태들에서, 검출 회로는 외부 액세스를 검출하도록 구성되는 수동 전자 회로 소자를 포함한다. 일부 실시형태들에서, 수동 전자 회로는 용량성 회로 소자, 저항성 회로 소자, 또는 양자 모두를 포함한다. 일부 실시형태들에서, 수동 전자 회로 소자는 패터닝된 트레이스를 가지는 저항성 소자를 포함한다. 일부 실시형태들에서, 수동 전자 회로 소자는 절연 재료에 의하여 분리된 복수 개의 트레이스를 포함하는 용량성 소자를 포함한다. 일부 실시형태들에서, 검출 회로는 능동 회로부를 포함한다. 일부 실시형태들에서, 수직 상호연결은 검출 회로로부터 보호 소자의 콘택 패드까지 연장된다. 일부 실시형태들에서, 수직 상호연결은 검출 회로로부터 보호 소자의 보호 회로층까지 연장된다. 일부 실시형태들에서, 상기 보호 소자의 하나 이상의 콘택 패드는 상기 반도체 소자의 능동 측면에서 콘택 패드에 결합된다. 일부 실시형태들에서, 보호 소자의 보호 회로층은 능동 회로부의 외관을 모방하도록 구성된 수동 전자 회로를 포함한다. 일부 실시형태들에서, 보호 소자의 보호 회로층은 능동 회로부를 포함한다. 일부 실시형태들에서, 상기 보호 회로층의 능동 회로부는 암호화된 타이밍 신호를 방출하도록 구성된다. 일부 실시형태들에서, 보호 회로층의 능동 회로부는 보호 회로층에 대한 변화를 검출하도록 구성된다. 일부 실시형태들에서, 보호 회로층의 능동 회로부는 보호 회로층에 대한 변화를 검출하면 반도체의 능동 회로부를 디스에이블하도록 구성된다. 일부 실시형태들에서, 상기 보호 회로층은, 상기 보호 회로층의 능동 회로부가 상기 보호 회로층에 대한 변화를 검출하면 알람 신호를 방출하도록 구성된다. 일부 실시형태들에서, 수직 상호연결은 보호 회로층으로부터 보호 소자의 콘택 패드까지 연장된다. 일부 실시형태들에서, 상기 보호 소자는 능동 측면(예를 들어, 114)의 반대편인 상기 반도체 소자의 후면(예를 들어, 112)에 직접 결합되고, 반도체 관통 비아(예를 들어, 330)가 상기 반도체 소자의 능동 측면에 있거나 능동 측면에 인접한 콘택 패드로부터 상기 보호 소자의 콘택 패드까지 연장되어, 상기 반도체 소자와 상기 보호 소자의 보호층 사이의 전기적 통신을 제공한다. 일부 실시형태들에서, 보호 회로층은 보호 소자 내에 완전히 임베딩된다.
다른 양태에서는 결합 구조체를 형성하기 위한 방법이 제공된다. 이러한 방법은 반도체 소자를 접착제가 없이 보호 소자에 직접 결합하는 것을 포함한다. 반도체 소자는 능동 회로부를 포함하고, 보호 소자는 능동 회로부의 일부로의 외부 액세스를 저지하도록 구성된 방해층 및 보호 소자, 반도체 소자, 또는 양자 모두로의 외부 액세스를 검출 또는 저지하도록 구성된 보호층을 포함한다.
일부 실시형태들에서, 상기 방법은, 상기 보호 소자의 방해층 및 상기 보호 소자의 보호층이 결합 계면을 가로지르는 방향을 따라서 서로 이격되도록 상기 보호 소자를 형성하는 단계를 포함한다. 일부 실시형태들에서, 이러한 방법은 방해층과 상기 보호층 사이의 간극이 적어도 20 마이크로미터가 되도록 보호 소자를 형성하는 단계를 포함한다. 일부 실시형태들에서, 상기 방법은, 상기 보호 소자의 방해층과 상기 보호 소자의 능동 회로부 사이의 간극이 적어도 20 마이크로미터가 되도록 상기 보호 소자를 형성하는 단계를 포함한다. 일부 실시형태들에서, 상기 방법은, 결합층을 포함하도록 상기 보호 소자를 형성하는 단계, 결합층을 포함하도록 상기 반도체 소자를 형성하는 단계, 및 상기 보호 소자의 결합층 상기 반도체 소자의 결합층에 결합하는 단계를 포함한다. 일부 실시형태들에서, 상기 방법은, 상기 보호 소자의 결합층이 상기 반도체 소자의 금속 피복 패턴과 매칭되게끔 금속화되도록 상기 보호 소자를 형성하는 단계를 포함한다. 일부 실시형태들에서, 상기 방법은, 상기 보호 소자의 결합층이 비도전성층 내에 배치된 다수의 콘택 패드를 포함하도록 상기 보호 소자를 형성하는 단계를 포함하고, 상기 콘택 패드는 상기 반도체 소자의 결합층의 복수 개의 콘택 패드를 미러링하도록 구성된다. 일부 실시형태들에서, 상기 방법은 방해층이 상기 보호 소자로의 외부 액세스를 검출하도록 구성된 검출 회로를 포함하도록 보호 소자를 형성하는 단계를 포함한다. 일부 실시형태들에서, 상기 방법은, 상기 검출 회로로부터 상기 보호 소자의 콘택 패드까지 연장되는 수직 상호연결을 포함하도록 상기 보호 소자를 형성하는 단계를 포함한다. 일부 실시형태들에서, 상기 방법은 보호 소자를 반도체 소자의 능동 측면의 직접적으로 반대편인 반도체 소자의 후면에 직접 결합하는 단계, 및 TSV가 반도체 소자 및 검출 회로 사이의 전기적 통신을 제공하게 하도록 상기 반도체의 능동 측면에 있거나 능동 측면에 인접한 콘택 패드로부터 상기 보호 소자의 콘택 패드까지 연장되는 반도체 관통 비아(TSV)를 포함하도록 반도체 소자를 형성하는 단계를 포함한다. 일부 실시형태들에서, 상기 방법은, 상기 검출 회로로부터 상기 보호 소자의 상기 보호층까지 연장되는 수직 상호연결, 및 상기 보호 소자의 보호층으로부터 상기 보호 소자의 콘택 패드까지 연장되는 제 2 수직 상호연결을 포함하도록, 상기 보호 소자를 형성하는 단계를 포함한다. 일부 실시형태들에서, 상기 방법은 능동 회로부의 외관을 모방하도록 구성된 수동 전자 회로를 포함하도록 보호 회로층을 형성하는 단계를 포함한다. 일부 실시형태들에서, 상기 방법은 능동 회로부를 포함하도록 보호 회로층을 포함하는 단계를 포함한다. 일부 실시형태들에서, 암호화된 타이밍 신호를 방출하도록 상기 보호 회로층의 능동 회로부를 구성하는 단계를 포함한다. 일부 실시형태들에서, 상기 방법은 상기 보호 회로층에 대한 변화를 검출하도록 보호 회로층의 능동 회로부를 구성하는 단계를 포함한다. 일부 실시형태들에서, 상기 방법은, 상기 보호 회로층의 능동 회로부가 상기 보호 회로층에 대한 변화를 검출하면 상기 반도체 소자의 능동 회로부를 디스에이블하도록, 상기 보호 회로층의 능동 회로부를 구성하는 단계를 포함한다. 일부 실시형태들에서, 상기 방법은, 상기 보호 회로층의 능동 회로부가 상기 보호 회로층에 대한 변화를 검출하면 알람 신호를 방출하도록, 상기 보호 회로층의 능동 회로부를 구성하는 단계를 포함한다. 일부 실시형태들에서, 상기 방법은, 상기 보호 회로층으로부터 상기 보호 소자의 콘택 패드까지 연장되는 수직 상호연결을 포함하도록 상기 보호 소자를 형성하는 단계를 포함한다. 일부 실시형태들에서, 상기 방법은 보호 소자를 반도체 소자의 능동 측면의 직접적으로 반대편인 반도체 소자의 후면에 직접 결합하는 단계, 및 TSV가 반도체 소자 및 상기 보호 소자의 보호층 사이의 전기적 통신을 제공하게 하도록 상기 반도체의 능동 측면에 있거나 능동 측면에 인접한 콘택 패드로부터 상기 보호 소자의 콘택 패드까지 연장되는 반도체 관통 비아(TSV)를 포함하도록 반도체 소자를 형성하는 단계를 포함한다. 일부 실시형태들에서, 상기 방법은 보호 회로층이 보호 소자 내에 완전히 임베딩되도록 보호 소자를 형성하는 단계를 포함한다.
다른 양태에서는 결합 구조체가 개시된다. 결합 구조체는 능동 회로부를 포함하는 반도체 소자, 및 결합 계면을 따라서 접착제가 없이 상기 반도체 소자에 직접 결합되는 보호 소자를 포함한다. 보호 소자는 상기 보호 소자, 반도체 소자의 능동 회로부, 또는 양자 모두로의 외부 액세스를 검출 또는 저지하도록 구성되는 보호 회로층을 포함한다.
일부 실시형태들에서, 보호 소자의 보호층 및 반도체 소자의 능동 회로부는 상기 결합 계면을 가로지르는 방향을 따라서 서로 이격된다. 일부 실시형태들에서, 상기 보호 소자의 방해층과 상기 반도체 소자의 능동 회로부 사이의 간극은 적어도 20 마이크로미터이다. 일부 실시형태들에서, 보호 소자는 결합층을 포함하고, 반도체 소자는 보호 소자의 결합층에 직접 결합된 결합층을 포함한다. 일부 실시형태들에서, 보호 소자의 결합층은 반도체 소자의 금속화 패턴과 매칭되도록 금속화된다. 일부 실시형태들에서, 상기 반도체 소자의 결합층은 비도전성층 내에 배치된 다수의 콘택 패드를 포함하고, 상기 보호 소자의 결합층은 상기 반도체 소자의 콘택 패드에 직접 결합된 비도전성층 내에 배치된 다수의 콘택 패드를 포함한다. 일부 실시형태들에서, 보호 소자의 보호층은 능동 회로부의 외관을 모방하도록 구성된 수동 전자 회로를 포함한다. 일부 실시형태들에서, 보호 소자의 보호층은 능동 회로부를 포함한다. 일부 실시형태들에서, 상기 보호 회로층의 능동 회로부는 암호화된 타이밍 신호를 방출하도록 구성된다. 일부 실시형태들에서, 보호 회로층의 능동 회로부는 보호 소자에 대한 변화를 검출하도록 구성된다. 일부 실시형태들에서, 상기 보호 회로층의 능동 회로부는, 상기 보호 회로층의 능동 회로부가 상기 보호 소자에 대한 변화를 검출하면 반도체 소자의 능동 회로부를 디스에이블하도록 구성된다. 일부 실시형태들에서, 보호 회로층은 상기 보호 소자에 대한 변화를 검출하면 알람 신호를 방출하도록 구성된다. 일부 실시형태들에서, 결합 구조체는 상기 보호 소자의 보호층으로부터 상기 보호 소자의 콘택 패드까지 연장되는 수직 상호연결을 포함한다. 일부 실시형태들에서, 보호 소자는 능동 측면의 반대편인 반도체 소자의 후면에 직접 결합되고, 반도체 관통 비아(TSV)는 상기 반도체 소자의 능동 측면에 있거나 능동 측면에 인접한 콘택 패드로부터 보호 소자의 콘택 패드까지 연장됨으로써, TSV가 반도체 소자 및 상기 보호 소자의 보호층 사이에 전기적 통신을 제공하게 한다. 일부 실시형태들에서, 보호 소자의 보호 회로층은 보호 소자 내에 완전히 임베딩된다.
콘텍스트가 그렇지 않다고 명백하게 요구하지 않는 한, 상세한 설명 및 청구 범위 전체에서, "포함(comprise)", "포함(comprising)", "포함(include)", "포함(inluding)" 등의 용어는, 배타적이거나 망라적인 의미와 반대인 포함하는 의미로, 다시 말해서, "포함하지만 이들로 한정되는 것은 아닌(including, but not limited to)"이라는 의미로 해석되어야 한다. "커플링된(coupled)"이라는 단어는 본 명세서에서 일반적으로 사용될 때, 직접적으로 연결되거나 하나 이상의 중간 소자를 이용하여 연결될 수 있는 두 개 이상의 소자를 가리킨다. 이와 유사하게, "연결된(connected)"이라는 단어는 본 명세서에서 일반적으로 사용될 때, 직접적으로 연결되거나 하나 이상의 중간 소자를 이용하여 연결될 수 있는 두 개 이상의 소자를 가리킨다. 추가로, "여기에서", "위에서", "아래에서"의 단어들 그리고 유사한 의미의 단어들은 본원에서 사용될 때에 본원을 전체적으로 언급하는 것이며 본원의 어떤 특별한 부분들을 언급하는 것이 아니다. 더욱이, 본 명세서에서 사용될 때, 제 1 소자가 제 2 소자 "상에(on)" 또는 "위에(over)" 존재하는 것으로 설명되면, 제 1 및 제 2 소자가 직접적으로 접촉하도록 제 1 소자는 직접적으로 제 2 소자 상에 또는 그 위에 존재할 수 있고, 또는 제 1 소자는 하나 이상의 소자가 제 1 및 제 2 소자 사이에 개재하도록 간접적으로 제 2 소자 상에 또는 그 위에 존재할 수 있다. 맥락상 허용되는 경우에는, 단수의 또는 복수 개수를 이용한 상기 상세한 설명에서의 단어들은 각각 복수 또는 단수의 개수를 또한 포함할 수 있을 것이다. 둘 또는 그 이상의 아이템들의 목록을 참조할 때의 "또는(or)"이란 단어는, 그 단어의 다음의 해석들을 모두 커버한다: 목록 내 아이템들 중 어느 하나, 목록 내의 모든 아이템들, 그리고 목록 내의 아이템들의 어떤 조합.
더욱이, 본 명세서에서 사용되는 조건부 언어, 여러 가지 중에서 예컨대 "-할 수 있다(can)", (할 수 있다(could)", "-할 수도 있다(might)", "-일 수 있다(may)", "예를 들어", "예컨대" 등은, 그렇지 않다고 구체적으로 언급되거나 사용된 문맥과 다르게 이해되지 않는 한, 특정한 구현형태들이(비록 다른 구현형태들은 그렇지 않지만) 어떤 피쳐, 소자 및/또는 상태를 포함한다는 의미를 전달하도록 개괄적으로 의도된다. 따라서, 이러한 조건부 언어는 일반적으로, 피쳐, 소자 및/또는 상태가 어느 경우에도 하나 이상의 실시형태에 대해서 요구된다는 것을 암시하려고 의도되지 않는다.
특정 실시예들이 설명되었지만, 이러한 실시예는 단지 예시를 통해 제공된 것이고, 본 발명의 범위를 한정하려는 것이 아니다. 사실상, 본 명세서에서 설명되는 신규한 장치, 방법, 및 시스템은 다양한 다른 형태로 구현될 수 있다; 더욱이, 본 명세서에서 설명되는 방법 및 시스템의 다양한 생략, 치환 및 형태 변경이 본 발명의 범위에서 벗어나지 않고서 이루어질 수 있다. 예를 들어, 블록들이 주어진 배치구성에 제시되지만, 대안적인 실시형태는 상이한 컴포넌트 및/또는 회로 토폴로지를 사용하여 유사한 기능성을 수행할 수 있고, 일부 블록은 삭제, 이동, 추가, 하위분할, 결합, 및/또는 수정될 수 있다. 이러한 블록들 각각은 다양한 상이한 방식으로 구현될 수 있다. 전술된 여러 가지 실시형태들의 소자 및 동작의 임의의 적절한 조합이 추가적인 실시형태를 제공하도록 조합될 수 있다. 첨부된 청구범위와 그 균등물들은 본 발명의 범위와 사상에 포함되는 이러한 형태 또는 변형예를 망라하도록 의도된다.
Claims (74)
- 결합 구조체로서,
능동 회로부를 포함하는 반도체 소자; 및
결합 계면을 따라서 접착제가 없이 상기 반도체 소자에 직접 결합되는 보호 소자
를 포함하고, 상기 보호 소자는,
상기 능동 회로부의 적어도 일부로의 외부 액세스를 방지하도록 구성된 방해층(obstructive layer); 및
상기 보호 소자 내에 배치된 보호 회로층
을 포함하며,
상기 보호 회로층은 상기 반도체 소자의 능동 회로부로의 외부 액세스를 검출 또는 저지하도록 구성된, 결합 구조체. - 제 1 항에 있어서,
상기 보호 소자는 상기 반도체 소자의 능동 전면측의 반대편인 상기 반도체 소자의 후면에 직접 결합되고,
상기 반도체 소자의 능동 회로부는 상기 후면보다 상기 능동 전면측에 더 가깝게 배치된, 결합 구조체. - 제 1 항에 있어서,
상기 보호 소자의 방해층 및 상기 반도체 소자의 능동 회로부는 상기 결합 계면을 가로지르는 방향을 따라서 서로 이격된, 결합 구조체. - 제 1 항에 있어서,
상기 보호 소자의 방해층과 상기 반도체 소자의 능동 회로부 사이의 간극은 적어도 20 마이크로미터인, 결합 구조체. - 제 1 항에 있어서,
상기 보호 소자의 방해층과 상기 반도체 소자의 능동 회로부 사이의 간극은 50 마이크로미터 내지 100 마이크로미터인, 결합 구조체. - 제 1 항에 있어서,
상기 보호 소자의 보호 회로층 및 상기 보호 소자의 방해층은 상기 결합 계면을 가로지르는 방향을 따라서 서로 이격된, 결합 구조체. - 제 6 항에 있어서,
상기 보호 소자의 보호 회로층과 상기 보호 소자의 방해층 사이의 간극은 적어도 20 마이크로미터인, 결합 구조체. - 제 1 항에 있어서,
상기 보호 소자의 보호 회로층은 상기 보호 소자의 방해층과 상기 결합 계면 사이에 배치된, 결합 구조체. - 제 1 항에 있어서,
상기 보호 소자의 방해층은 상기 보호 소자의 보호 회로층과 상기 결합 계면 사이에 배치된, 결합 구조체. - 제 1 항에 있어서,
상기 보호 소자의 방해층은,
상기 방해층의 표면에 평행한 평면에서의 상기 반도체 소자의 미리 규정된 영역을 차단하도록 구성된 차단층(occlusive layer)을 더 포함하는, 결합 구조체. - 제 1 항에 있어서,
상기 보호 소자는 결합층을 더 포함하고,
상기 보호 소자는 상기 반도체 소자의 결합층에 직접 결합되는 결합층을 더 포함하는, 결합 구조체. - 제 11 항에 있어서,
보호 소자의 결합층은 상기 반도체 소자의 결합층의 금속화 패턴의 적어도 일부와 매칭되도록 금속화된(metallized), 결합 구조체. - 제 12 항에 있어서,
상기 반도체 소자의 결합층은 비도전성층 내에 배치된 복수 개의 콘택 패드를 포함하고,
상기 보호 소자의 결합층은 상기 반도체 소자의 콘택 패드에 직접 결합된 비도전성층 내에 배치된 복수 개의 콘택 패드를 포함하는, 결합 구조체. - 제 10 항에 있어서,
상기 보호 소자의 결합층 및 상기 보호 소자의 보호 회로층은 적어도 하나의 수직 상호연결을 통해 연결된, 결합 구조체. - 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
상기 보호 소자의 방해층은 상기 보호 소자의 외부 액세스를 검출하도록 구성된 검출 회로를 포함하는, 결합 구조체. - 제 15 항에 있어서,
상기 검출 회로는 외부 액세스를 검출하도록 구성된 수동 전자 회로 소자를 포함하는, 결합 구조체. - 제 16 항에 있어서,
상기 수동 전자 회로는 용량성 회로 소자 및 저항성 회로 소자 중 적어도 하나를 포함하는, 결합 구조체. - 제 17 항에 있어서,
수동 전자 회로 소자는 저항성 소자를 포함하고,
상기 저항성 소자는 패터닝된 트레이스를 더 포함하는, 결합 구조체. - 제 17 항에 있어서,
상기 수동 전자 회로 소자는 용량성 소자를 포함하고,
상기 용량성 소자는 절연 재료에 의하여 분리된 복수 개의 트레이스들을 더 포함하는, 결합 구조체. - 제 15 항에 있어서,
상기 검출 회로는 능동 회로부를 더 포함하는, 결합 구조체. - 제 15 항 내지 제 20 항 중 어느 한 항에 있어서,
상기 결합 구조체는,
상기 검출 회로로부터 상기 보호 소자의 콘택 패드까지 연장되는 수직 상호연결을 더 포함하는, 결합 구조체. - 제 15 항 내지 제 20 항 중 어느 한 항에 있어서,
상기 결합 구조체는,
상기 검출 회로로부터 상기 보호 소자의 보호 회로층까지 연장되는 수직 상호연결을 더 포함하는, 결합 구조체. - 제 21 항에 있어서,
상기 보호 소자의 콘택 패드는 상기 반도체 소자의 능동 측면에서 콘택 패드에 직접 결합된, 결합 구조체. - 제 1 항 내지 제 23 항 중 어느 한 항에 있어서,
상기 보호 소자의 보호 회로층은 상기 능동 회로부의 외관을 모방하도록 구성된 수동 전자 회로를 더 포함하는, 결합 구조체. - 제 1 항 내지 제 23 항 중 어느 한 항에 있어서,
상기 보호 소자의 보호 회로층은 제 2 능동 회로부를 더 포함하는, 결합 구조체. - 제 25 항에 있어서,
상기 보호 회로층의 제 2 능동 회로부는 암호화된 타이밍 신호를 방출하도록 구성된, 결합 구조체. - 제 25 항에 있어서,
상기 보호 회로층의 제 2 능동 회로부는 상기 보호 회로층에 대한 변화를 검출하도록 구성된, 결합 구조체. - 제 27 항에 있어서,
상기 보호 회로층의 제 2 능동 회로부는, 상기 보호 회로층의 능동 회로부가 상기 보호 회로층에 대한 물리적 변화를 검출하면 반도체의 능동 회로부를 디스에이블하도록 구성된, 결합 구조체. - 제 27 항에 있어서,
상기 보호 회로층은, 상기 보호 회로층의 제 2 능동 회로부가 상기 보호 회로층에 대한 변화를 검출하면 알람 신호를 방출하도록 구성된, 결합 구조체. - 제 25 항 내지 제 29 항 중 어느 한 항에 있어서,
상기 결합 구조체는,
상기 보호 소자의 보호 회로층으로부터 상기 보호 소자의 콘택 패드까지 연장되는 수직 상호연결을 더 포함하는, 결합 구조체. - 제 30 항에 있어서,
상기 결합 구조체는,
상기 반도체 소자의 능동 측면에 있거나 능동 측면에 인접한 콘택 패드로부터 상기 보호 소자의 콘택 패드까지 연장되는 반도체 관통 비아(through semiconductor via; TSV)를 더 포함하고,
상기 TSV는 상기 반도체 소자와 상기 보호 소자의 보호 회로층 사이의 전기적 통신을 제공하는, 결합 구조체. - 제 1 항 내지 제 31 항 중 어느 한 항에 있어서,
상기 보호 소자의 보호 회로층은 상기 보호 소자 내에 완전히 임베딩된, 결합 구조체. - 결합 구조체를 형성하는 방법으로서,
반도체 소자를 접착제가 없이 보호 소자에 직접 결합하는 단계를 포함하고,
상기 반도체 소자는 능동 회로부를 포함하며, 상기 보호 소자는 상기 보호 소자 내에 배치되는 방해층 및 보호 회로층을 포함하고,
상기 방해층은 상기 능동 회로부의 적어도 일부로의 외부 액세스를 방지하도록 구성되며,
상기 보호 회로층은 상기 반도체 소자의 능동 회로부로의 외부 액세스를 검출 또는 저지하도록 구성된, 결합 구조체 형성 방법. - 제 33 항에 있어서,
상기 방법은,
상기 보호 소자의 방해층 및 상기 보호 소자의 보호층이 결합 계면을 가로지르는 방향을 따라서 서로 이격되도록 상기 보호 소자를 형성하는 단계를 더 포함하는, 결합 구조체 형성 방법. - 제 34 항에 있어서,
상기 방법은,
상기 보호 소자의 방해층과 상기 보호 소자의 보호층 사이의 간극이 적어도 20 마이크로미터가 되도록 상기 보호 소자를 형성하는 단계를 더 포함하는, 결합 구조체 형성 방법. - 제 34 항에 있어서,
상기 방법은,
상기 보호 소자의 방해층과 상기 반도체 소자의 능동 회로부 사이의 간극이 적어도 20 마이크로미터가 되도록 상기 보호 소자를 형성하는 단계를 더 포함하는, 결합 구조체 형성 방법. - 제 33 항 내지 제 36 항 중 어느 한 항에 있어서,
상기 방법은,
결합층을 포함하도록 상기 보호 소자를 형성하는 단계;
결합층을 포함하도록 상기 반도체 소자를 형성하는 단계; 및
상기 보호 소자의 결합층 상기 반도체 소자의 결합층에 결합하는 단계
를 더 포함하는, 결합 구조체 형성 방법. - 제 37 항에 있어서,
상기 방법은,
상기 보호 소자의 결합층이 상기 반도체 소자의 금속화 패턴과 매칭되게끔 금속화되도록 상기 보호 소자를 형성하는 단계를 더 포함하는, 결합 구조체 형성 방법. - 제 38 항에 있어서,
상기 방법은,
상기 보호 소자의 결합층이 비도전성층 내에 배치된 복수 개의 콘택 패드를 포함하도록 상기 보호 소자를 형성하는 단계를 더 포함하고,
상기 콘택 패드는 상기 반도체 소자의 결합층의 복수 개의 콘택 패드를 미러링하도록 구성된, 결합 구조체 형성 방법. - 제 33 항 내지 제 39 항 중 어느 한 항에 있어서,
상기 방법은,
상기 방해층이 상기 보호 소자의 외부 액세스를 검출하도록 구성된 검출 회로를 포함하도록 상기 보호 소자를 형성하는 단계를 더 포함하는, 결합 구조체 형성 방법. - 제 40 항에 있어서,
상기 방법은,
상기 검출 회로로부터 상기 보호 소자의 콘택 패드까지 연장되는 수직 상호연결을 포함하도록 상기 보호 소자를 형성하는 단계를 더 포함하는, 결합 구조체 형성 방법. - 제 41 항에 있어서,
상기 방법은,
상기 보호 소자를 상기 반도체 소자의 능동 측면의 직접적으로 반대편인 상기 반도체 소자의 후면에 직접 결합하는 단계를 더 포함하고,
상기 반도체 소자의 능동 회로부는, 상기 반도체 소자의 능동 측면에 배치되거나 능동 측면에 인접하게 배치되고, 상기 반도체 소자의 능동 측면에 있거나 능동 측면에 인접한 상기 콘택 패드로부터 상기 보호 소자의 콘택 패드까지 연장되는 반도체 관통 비아(TSV)를 더 포함하며,
상기 TSV는 상기 반도체 소자와 상기 검출 회로 사이의 전기적 통신을 제공하는, 결합 구조체 형성 방법. - 제 40 항에 있어서,
상기 방법은,
상기 검출 회로로부터 상기 보호 소자의 보호층까지 연장되는 제 1 수직 상호연결, 및 상기 보호 소자의 보호층으로부터 상기 보호 소자의 콘택 패드까지 연장되는 제 2 수직 상호연결을 포함하도록 상기 보호 소자를 형성하는 단계를 더 포함하는, 결합 구조체 형성 방법. - 제 33 항 내지 제 43 항 중 어느 한 항에 있어서,
상기 방법은,
상기 보호 회로층이 능동 회로부의 외관을 모방하도록 구성된 수동 전자 회로를 포함하도록 형성하는 단계를 더 포함하는, 결합 구조체 형성 방법. - 제 33 항 내지 제 43 항 중 어느 한 항에 있어서,
상기 방법은,
상기 보호 회로층이 제 2 능동 회로부를 포함하도록 형성하는 단계를 더 포함하는, 결합 구조체 형성 방법. - 제 45 항에 있어서,
상기 보호 회로층의 제 2 능동 회로부가 암호화된 타이밍 신호를 방출하도록 구성하는 단계를 더 포함하는, 결합 구조체 형성 방법. - 제 45 항에 있어서,
상기 보호 회로층의 제 2 능동 회로부가 상기 보호 회로층에 대한 변화를 검출하도록 구성하는 단계를 더 포함하는, 결합 구조체 형성 방법. - 제 47 항에 있어서,
상기 방법은,
상기 보호 회로층의 능동 회로부가 상기 보호 회로층에 대한 변화를 검출하면 상기 보호 회로층의 제 2 능동 회로부가 상기 반도체 소자의 능동 회로부를 디스에이블하도록 구성하는 단계를 더 포함하는, 결합 구조체 형성 방법. - 제 47 항에 있어서,
상기 방법은,
상기 보호 회로층의 능동 회로부가 상기 보호 회로층에 대한 변화를 검출하면 상기 보호 회로층의 제 2 능동 회로부가 알람 신호를 방출하도록 구성하는 단계를 더 포함하는, 결합 구조체 형성 방법. - 제 45 항 내지 제 49 항 중 어느 한 항에 있어서,
상기 방법은,
상기 보호 소자가 상기 보호 소자의 보호 회로층으로부터 상기 보호 소자의 콘택 패드까지 연장되는 수직 상호연결을 포함하도록 형성하는 단계를 더 포함하는, 결합 구조체 형성 방법. - 제 50 항에 있어서,
상기 방법은,
상기 보호 소자를 상기 반도체 소자의 능동 측면의 직접적으로 반대편인 상기 반도체 소자의 후면에 직접 결합하는 단계를 더 포함하고,
상기 반도체 소자의 능동 회로부는, 상기 반도체 소자의 능동 측면에 배치되거나 능동 측면에 인접하게 배치되고, 상기 반도체 소자의 능동 측면에 있거나 능동 측면에 인접한 상기 콘택 패드로부터 상기 보호 소자의 콘택 패드까지 연장되는 반도체 관통 비아(TSV)를 더 포함하며,
상기 TSV는 상기 반도체 소자와 상기 보호 소자의 보호층 사이의 전기적 통신을 제공하는, 결합 구조체 형성 방법. - 제 33 항 내지 제 51 항 중 어느 한 항에 있어서,
상기 방법은,
상기 보호 회로층이 상기 보호 소자 내에 완전히 임베딩되도록 상기 보호 소자를 형성하는 단계를 더 포함하는, 결합 구조체 형성 방법. - 결합 구조체로서,
제 1 능동 회로부를 포함하는 반도체 소자; 및
결합 계면을 따라서 접착제가 없이 상기 반도체 소자에 직접 결합되는 보호 소자를 포함하고,
상기 보호 소자는 상기 보호 소자 내에 배치되는 보호 회로층을 포함하며,
보호 회로층은 상기 반도체 소자의 제 1 능동 회로부로의 외부 액세스를 검출 또는 저지하도록 구성된 제 2 능동 회로부를 가지는, 결합 구조체. - 제 53 항에 있어서,
상기 보호 소자는 상기 반도체 소자의 능동 전면측의 반대편인 상기 반도체 소자의 후면에 직접 결합되고,
상기 반도체 소자의 제 1 능동 회로부는 상기 후면보다 상기 능동 전면측에 더 가깝게 배치된, 결합 구조체. - 제 53 항에 있어서,
상기 보호 소자의 보호층 및 상기 반도체 소자의 능동 회로부는 상기 결합 계면을 가로지르는 방향을 따라서 서로 이격된, 결합 구조체. - 제 55 항에 있어서,
상기 보호 소자의 방해층과 상기 반도체 소자의 능동 회로부 사이의 간극은 적어도 20 마이크로미터인, 결합 구조체. - 제 53 항 내지 제 56 항 중 어느 한 항에 있어서,
상기 보호 소자는 결합층을 더 포함하고,
상기 반도체 소자는 제 1 반도체 소자의 결합층에 직접 결합된 결합층을 더 포함하는, 결합 구조체. - 제 57 항에 있어서,
상기 보호 소자의 결합층은 상기 반도체 소자의 금속화 패턴과 매칭되도록 금속화되는, 결합 구조체. - 제 58 항에 있어서,
상기 반도체 소자의 결합층은 비도전성층 내에 배치된 복수 개의 콘택 패드를 포함하고,
상기 보호 소자의 결합층은 상기 반도체 소자의 콘택 패드에 직접 결합된 비도전성층 내에 배치된 복수 개의 콘택 패드를 포함하는, 결합 구조체. - 제 53 항 내지 제 59 항 중 어느 한 항에 있어서,
상기 보호 소자의 보호 회로층은 상기 능동 회로부의 외관을 모방하도록 구성된 수동 전자 회로를 더 포함하는, 결합 구조체. - 제 53 항 내지 제 59 항 중 어느 한 항에 있어서,
상기 보호 소자의 보호 회로층은 제 2 능동 회로부를 더 포함하는, 결합 구조체. - 제 61 항에 있어서,
상기 보호 회로층의 제 2 능동 회로부는 암호화된 타이밍 신호를 방출하도록 구성된, 결합 구조체. - 제 61 항에 있어서,
상기 보호 회로층의 제 2 능동 회로부는 상기 보호 소자에 대한 변화를 검출하도록 구성된, 결합 구조체. - 제 63 항에 있어서,
상기 보호 회로층의 제 2 능동 회로부는, 상기 보호 회로층의 능동 회로부가 상기 보호 소자에 대한 변화를 검출하면 반도체 소자의 능동 회로부를 디스에이블하도록 구성된, 결합 구조체. - 제 63 항에 있어서,
상기 보호 회로층은, 상기 보호 회로층의 제 2 능동 회로부가 상기 보호 소자에 대한 변화를 검출하면 알람 신호를 방출하도록 구성된, 결합 구조체. - 제 61 항 또는 제 65 항에 있어서,
상기 결합 구조체는,
상기 보호 소자의 보호층으로부터 상기 보호 소자의 콘택 패드까지 연장되는 수직 상호연결을 더 포함하는, 결합 구조체. - 제 66 항에 있어서,
상기 보호 소자는 능동 측면의 반대편인 상기 반도체 소자의 후면에 직접 결합되고,
상기 결합 구조체는,
상기 반도체 소자의 능동 측면에 있거나 능동 측면에 인접한 콘택 패드로부터 상기 보호 소자의 콘택 패드까지 연장되는 반도체 관통 비아(TSV)를 더 포함하고,
상기 TSV는 상기 반도체 소자와 상기 보호 소자의 보호층 사이의 전기적 통신을 제공하는, 결합 구조체. - 제 53 항 내지 제 67 항 중 어느 한 항에 있어서,
상기 보호 소자의 보호 회로층은 상기 보호 소자 내에 완전히 임베딩된, 결합 구조체. - 결합 구조체로서,
능동 회로부를 포함하는 반도체 소자; 및
결합 계면을 따라서 접착제가 없이 상기 반도체 소자의 후면에 직접 결합되는 보호 소자를 포함하고, 상기 보호 소자는,
상기 반도체 소자의 능동 회로부로의 외부 액세스를 방지하도록 구성된 방해층; 및
상기 보호 소자 내에 배치된 보호 회로층
을 포함하며,
상기 보호 회로 층은 상기 반도체 소자의 능동 회로부로의 외부 액세스를 검출 또는 저지하도록 구성된, 결합 구조체. - 제 69 항에 있어서,
제 2 결합 계면을 따라서 접착제가 없이 상기 반도체 소자의 전면측에 직접 결합되는 제 2 보호 소자를 더 포함하고,
상기 제 2 보호 소자는,
적어도 상기 반도체 소자의 전면측으로의 외부 액세스를 방지하도록 구성된 제 2 방해층; 및
상기 보호 소자 내에 배치되는 제 2 보호 회로층
을 포함하며,
상기 보호 회로층은 상기 반도체 소자의 전면측으로의 외부 액세스를 검출 또는 저지하도록 구성된, 결합 구조체. - 제 69 항에 있어서,
상기 보호 소자의 보호 회로층은 상기 보호 소자의 방해층과 상기 결합 계면 사이에 배치된, 결합 구조체. - 제 69 항에 있어서,
상기 보호 소자의 방해층은 상기 보호 소자의 보호 회로층과 상기 결합 계면 사이에 배치된, 결합 구조체. - 결합 구조체로서,
능동 회로부를 포함하는 반도체 소자; 및
결합 계면을 따라서 접착제가 없이 상기 반도체 소자의 후면측에 직접 결합되는 보호 소자
를 포함하고,
상기 보호 소자는 상기 반도체 소자의 능동 회로부로의 외부 액세스를 방지하도록 구성된 방해층을 포함하며,
상기 방해층은 상기 능동 회로부로부터 적어도 20 마이크론의 거리만큼 수직으로 분리되는, 결합 구조체. - 제 73 항에 있어서,
상기 결합 구조체는,
상기 보호 소자 내에 배치되는 보호 회로층을 더 포함하고,
보호 회로층은 상기 반도체 소자의 능동 회로부로의 외부 액세스를 검출 또는 저지하도록 구성된, 결합 구조체.
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